CN105720096B - 高电子迁移率晶体管 - Google Patents

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Abstract

本发明描述了一种高电子迁移率晶体管，该高电子迁移率晶体管包括多个场板。在第一实施方式中，HEMT包括：第一半导体材料和第二半导体材料，所述第一半导体材料和所述第二半导体材料被设置以形成一个异质结，在所述异质结处出现二维电子气；以及一个源极电极、一个漏极电极和一个栅极电极。所述栅极电极被设置以调节在所述源极电极和所述漏极电极之间所述异质结中的导电性。栅极具有一个漏极侧边缘。一个连接栅极的场板被设置在所述栅极电极的漏极侧边缘之上并且朝向漏极横向延伸。一个第二场板被设置在所述连接栅极的场板的漏极侧边缘之上并且朝向漏极横向延伸。

Description

高电子迁移率晶体管
相关申请的交叉引用
根据35 U.S.C.§119，本申请要求享有2013年12月27日提交的美国临时申请序列号61/921,140的优先权，该美国临时申请的全部内容以引用的方式纳入本文。
技术领域
本发明涉及高电子迁移率晶体管，具体而言，涉及高电子迁移率晶体管的场板和其他部件的设计。
背景技术
高电子迁移率晶体管(HEMT)——也被称为异质结场效应晶体管(HFET)——是包括一个充当晶体管沟道的异质结的场效应晶体管。在HEMT中，由栅极调节异质结沟道中“二维电子气”的导电性。
尽管二十世纪七十年代后期发明了HEMT并且HEMT在一些应用(例如，毫米波切换)中取得了商业成功，但是一些HEMT(例如，用于功率电子设备的基于氮化镓的HEMT)的商业开发比期望的要慢。
场板是通常是导电元件，其通常被用于更改半导体器件中的电场的轮廓。通常，场板被设计以减小半导体器件中的电场的峰值，因此改善了包括场板的器件的击穿电压和寿命。
在HEMT(例如基于氮化镓的HEMT)中，人们认为场板还减小了通常被称为“直流到射频分散”或“漏极电流崩塌”的寄生效应。在相对较高频率(例如，无线电频率)的运行期间，受此寄生效应影响的器件达到的漏极电流水平比在直流(dc)运行期间达到的漏极电流水平低。寄生效应被认为是由于界面状态的相对慢的响应时间引起的。
已经进行了对HEMT中的场板的长度的实验研究。例如，研究人员已经描述，在一些HEMT器件中，在连接栅极的场板朝向漏极延伸一定距离之后击穿电压接近一个最大值(即，“饱和”)。连接了栅极的场板进一步朝向漏极延伸超过饱和长度时击穿电压有很小的改善或没有改善。因为栅极的输入电容随着连接了栅极的场板接近漏极而增大，已经介绍，一旦达到饱和长度，就限制了连接栅极的场板朝向漏极的延伸。
发明内容
描述了包括场板的高电子迁移率晶体管。在第一实施方式中，HEMT包括：第一半导体材料和第二半导体材料，所述第一半导体材料和所述第二半导体材料被设置以形成一个异质结，在所述异质结处出现二维电子气(two-dimensional electron gas)；一个源极电极，一个漏极电极和一个栅极电极，所述栅极电极被设置以调节在所述源极电极和所述漏极电极之间所述异质结中的导电性(conduction)，所述栅极具有一个漏极侧边缘；一个连接栅极的场板，其被设置在所述栅极电极的漏极侧边缘之上(above)并且朝向漏极横向延伸；以及第二场板，其被设置在所述连接栅极的场板的漏极侧边缘之上并且朝向漏极横向延伸。
在第二实施方式中，HEMT包括：第一半导体材料和第二半导体材料，所述第一半导体材料和所述第二半导体材料被设置以形成一个异质结，在所述异质结处出现二维电子气；一个源极电极，一个漏极电极和一个栅极电极，所述栅极电极被设置以调节在所述源极电极和所述漏极电极之间所述异质结中的导电性，栅极具有一个漏极侧边缘；一个连接栅极的场板，其被设置在所述栅极电极的漏极侧边缘之上并且朝向漏极横向延伸；以及一个第二场板，其被设置在所述连接栅极的场板的漏极侧边缘之上并且朝向漏极横向延伸。在断开状态中：所述异质结中的第一电场从所述连接栅极的场板的漏极侧边缘朝向漏极延伸；所述异质结中的第二电场从所述第二场板的漏极侧边缘朝向源极延伸；且仅在源极和漏极之间的电势差超过当所述异质结在所述第二场板的漏极侧边缘附近的部分中的电荷载流子被耗尽时源极和漏极之间的电势差时，所述第一电场首次与所述第二电场重叠。
在第三实施方式中，半导体设备包括：一个衬底；第一有源层，其被设置在所述衬底上方(over)；第二有源层，其被设置在所述第一有源层上，使得一个横向导电沟道出现在所述第一有源层和所述第二有源层之间；一个源极电极和一个漏极电极；第一钝化层，其被设置在所述第二有源层上方；一个栅极电极，其被设置在所述第一钝化层上方；第二钝化层，其被设置在所述栅极电极上方；一个栅极场板，其延伸超出所述栅极电极的最靠近所述漏极电极的边缘一个第一距离；第三钝化层，其被设置在所述第一金属图案上方；以及第二场板，其被电连接到所述源极电极和所述栅极电极中的一个并且延伸超出所述栅极场板的最靠近所述漏极电极的边缘一个第二距离。所述第二场板的边缘与所述漏极电极的邻近所述第二场板的第一延伸(extension)间隔一个第三距离。所述第一距离被选择为使得对于第一漏极偏置大于在较低阈值之上的可用栅极摆幅的绝对值，当所述横向导电沟道的在所述栅极电极下方的部分被夹断(pinch off)时，栅极边缘场增量(gate edge fieldincrement)被截止(cut off)。
第一实施方式、第二实施方式和第三实施方式中的每个均可以包括下面的特征中的一个或多个。
在断开状态中并且在源极和漏极之间的电势差超过栅极摆幅的绝对值时，所述异质结在所述连接栅极的场板的漏极侧边缘附近的部分中的电荷载流子被耗尽，电荷载流子的耗尽有效地使在所述栅极电极的漏极侧边缘附近所述异质结中的横向电场饱和。在源极和漏极之间的电势差介于所述栅极摆幅的绝对值的2-5倍之间时，电荷载流子可以被耗尽。例如，在源极和漏极之间的电势差介于所述栅极摆幅(gate swing amplitude)的绝对值的3-4倍之间时，电荷载流子被耗尽。
在断开状态中并且在源极和漏极之间的电势差超过当所述异质结在所述连接栅极的场板的漏极侧边缘附近的部分中的电荷载流子被耗尽时的电势差时，所述异质结在所述第二场板的漏极侧边缘附近的部分中的电荷载流子可以被耗尽，电荷载流子的耗尽有效地使在所述连接栅极的场板的漏极侧边缘附近所述异质结中的横向电场饱和。例如，所述异质结在所述第二场板的漏极侧边缘附近的部分中的电荷载流子被耗尽时的电势差介于所述异质结在所述连接栅极的场板的漏极侧边缘附近的部分中的电荷载流子被耗尽时的电势差的三倍至五倍之间。例如，在断开状态中：所述异质结中的第一电场从所述连接栅极的场板的漏极侧边缘朝向漏极延伸；所述异质结中的第二电场从所述第二场板的漏极侧边缘朝向源极延伸；且仅在源极和漏极之间的电势差超过当所述异质结在所述第二场板的漏极侧边缘附近的部分中的电荷载流子被耗尽时源极和漏极之间的电势差时，所述第一电场首次与所述第二电场重叠。
HEMT或者半导体器件可以包括第三场板，所述第三场板被设置在所述第二场板的漏极侧边缘之上并且朝向漏极横向延伸。在断开状态中并且在源极和漏极之间的电势差超过当所述异质结在所述第二场板的漏极侧边缘附近的部分中的电荷载流子被耗尽时源极和漏极之间的电势差时，由于所述异质结和所述第三场板之间的竖向定向的电压差，所述异质结的在漏极附近的部分被耗尽。所述第三场板可以是连接源极的场板。
在HEMT或者半导体器件中，在断开状态中：所述异质结中的第一电场可以从所述连接栅极的场板的漏极侧边缘朝向漏极延伸；所述异质结中的第二电场从所述第二场板的漏极侧边缘朝向源极延伸；且仅在源极和漏极之间的电势差超过当所述异质结在所述第二场板的漏极侧边缘附近的部分中的电荷载流子被耗尽时源极和漏极之间的电势差时，所述第一电场可以首次与所述第二电场重叠。仅在源极和漏极之间的电势差处于源极和漏极之间的电势差超过当所述异质结在所述第二场板的漏极侧边缘附近的部分中的电荷载流子被耗尽时源极和漏极之间的电势差时，所述第一电场可以首次与所述第二电场重叠(overlap)。
HEMT或者半导体器件可以在所述第一半导体材料和所述第二半导体材料之上包括一个或多个绝缘材料层并且一个载流子面密度可以在所述异质结处出现。在以规定的运行参数长期运行之后达到一个稳定状态以后，所述绝缘材料层中每单位面积的电荷缺陷的数目小于所述载流子面密度。例如，所述绝缘材料层中每单位面积的电荷缺陷的数目可以小于所述载流子面密度的10％。
HEMT或者半导体器件可以包括GaN和AlGaN。HEMT或者半导体器件可以包括一个氮化铝硅层以将所述栅极电极与所述第二半导体材料层隔离。
在HEMT或半导体器件中，在断开状态中并且在源极和漏极之间的电势差超过当所述异质结在所述第二场板的漏极侧边缘附近的部分中的电荷载流子被耗尽时源极和漏极之间的电势差时，由于所述异质结和所述第三场板之间的竖向定向的压差，所述异质结在漏极附近的部分被耗尽。
在HEMT或半导体器件中，在断开状态中，一个源极电极和一个漏极电极可以被设置在所述第二有源层上方。栅极场板可以由设置在所述第二钝化层上的第一金属图案限定，所述第一金属图案在整个所述栅极电极的上方横向延伸。所述第二场板可以是由设置在所述第三钝化层上的第二金属图案限定的源极场板。第二金属图案可以被电连接至所述源极电极并且在整个所述第一金属图案的上方横向延伸并且进一步延伸超出所述第一金属图案的最靠近所述漏极电极的边缘所述第二距离。所述第二金属图案的一个边缘可以与所述漏极电极的邻近所述第二金属图案的所述第一延伸间隔所述第三距离。
HEMT或者半导体器件可以包括第四钝化层，其被设置在所述第二金属图案上方；一个屏蔽包裹物，其由设置在所述第四钝化层上的第三金属图案限定。所述第三金属图案可以被电连接至所述源极电极，并且所述第三金属图案在所述横向导电沟道的大部分上方横向延伸使得所述第三金属图案具有一个距离所述漏极电极的邻近所述第三金属图案的第二延伸一个第三距离的边缘。所述第三金属图案和所述漏极电极的第二延伸之间的边缘到边缘距离可以介于2微米到6微米之间。所述第四钝化层的厚度可以介于0.5微米到2微米之间。所述第一漏极偏置可以是在阈值之上的可用栅极摆幅的绝对值的约2-5倍。对于大于由所述栅极场板提供的栅极边缘场(gate edge field)的截止偏置(cut-off bias)的第二漏极偏置，当所述横向导电沟道的在所述栅极电极下方的部分被夹断时，所述第二距离足以为所述栅极场板的边缘场提供截止。例如，所述第二漏极偏置可以是所述第一漏极偏置的约2.5-10倍。所述第二距离可以至少足够长，以使得在所述第二金属图案下方的横向耗尽延伸(lateral depletion extension)不应在所述横向导电沟道在所述第二金属图案的最靠近所述漏极边缘的边缘下方被竖向地夹断之前达到所述第二图案的边缘。所述第一距离可以介于1.5微米到3.5微米之间。所述第二距离可以介于2.5微米到7.5微米之间，所述第三距离介于2微米到6微米之间。所述栅极电极和所述漏极电极之间的边缘到边缘距离可以介于8微米到26微米之间。所述第三钝化层的厚度可以介于0.35微米到0.75微米之间。
附图说明
图1是一个横向沟道HEMT的横截面视图的示意性表示。
图2是一个横向沟道HEMT的横截面视图的示意性表示。
图3是一个横向沟道HEMT的横截面视图的示意性表示。
图4A和图4B是分别示意性地表示在处于断开状态的HEMT的一些实施方式的源极和漏极之间异质结处的电压和电场的图表。
图5A和图5B是分别示意性地表示在处于接通状态的HEMT的一些实施方式的源极和漏极之间异质结处的电压和电场的图表。
图6A和图6B是分别示意性地表示对于固定的源极和栅极电势但是多个不同的分立的漏极电势，在处于断开状态的HEMT的一些实施方式的源极和漏极之间异质结处的电压和电场的图表。
图7是示意性地表示对于固定的源极和栅极电势但是多个不同的分立的漏极电势，在处于断开状态的HEMT的一些实施方式的源极和漏极之间异质结处的电场的图表。
图8是示意性地表示对于固定的源极和栅极电势但是多个不同的分立的漏极电势，在处于断开状态的HEMT的一些实施方式的源极和漏极之间异质结处的电场的图表。
图9是示意性地表示对于固定的源极和栅极电势但多个不同的分立的漏极电势，处于断开状态的HEMT的一些实施方式的异质结处的电场的图表。
具体实施方式
图1是横向沟道HEMT 100的截面视图的示意性表示。HEMT 100包括彼此接触以形成异质结115的第一半导体材料105和第二半导体材料110。由于半导体材料105、110的材料属性，120在异质结115处出现二维电子气。HEMT 100还包括源极电极125、漏极电极130和栅极电极135。栅极电极135的选择性偏置调节源极电极125和漏极电极130之间的导电率。
HEMT 100还包括竖向分层的场板结构135。在所例示的实施方式中，场板结构135是一个包括连接栅极的场板(gate-connected field plate)140和连接源极的场板(source-connected field plate)145的双场板结构。连接栅极的场板140电连接到栅极电极135。连接源极的场板145电耦合到源极电极125。
在所例示的实施方式中，栅极电极135、连接栅极的场板140以及连接源极的场板145每个均具有大致矩形截面。栅极电极135包括底部、漏极侧边缘150。漏极侧边缘150被设置成从源极电极125的一侧朝向漏极电极130一个横向距离d0并且在第二半导体材料110之上一个竖向距离d5。漏极侧边缘150通过第一绝缘材料层155与第二半导体材料110竖向地间隔开。连接栅极的场板140包括底部、漏极侧边缘160。漏极侧边缘160被设置成从源极电极125的一侧朝向漏极电极130一个横向距离d0+d1并且在第二半导体材料110之上一个竖向距离d5+d6。漏极侧边缘160通过第一绝缘材料层155和第二绝缘材料层165与第二半导体材料层110竖向地间隔开。连接源极的场板145包括底部、漏极侧边缘170。漏极侧边缘170被设置成从源极电极125的一侧朝向漏极电极130一个横向距离d0+d1+d3并且在第二半导体材料110之上一个竖向距离d5+d6+d7。漏极侧边缘170通过第一绝缘材料层155、第二绝缘材料层165和第三绝缘材料层175与第二半导体材料层110竖向地间隔开。如下文进一步讨论的，在特定偏置条件下，栅极电极135、连接栅极的场板140和连接源极的场板145中的每个和异质结115之间的电场在各自的边缘150、160、170处最高。
栅极电极135可以以多种不同的方式电连接到连接栅极的场板140。在所例示的实施方式中，栅极电极135和连接栅极的场板140之间的连接是在截面的外部。在其他实施方式中，栅极电极135和连接栅极的场板140可以由将在所例示的实施方式中呈现的具有大致L形截面的单一构件形成。
源极电极125可以以多种不同的方式电连接到连接源极的场板145。在所例示的实施方式中，源极电极125通过源极过孔构件(via member)180电连接到连接源极的场板145。在其他实施方式中，源极电极125可以在例示的截面的外部电连接到连接源极的场板145。
在所例示的实施方式中，漏极130电连接到一对漏极过孔构件185、190。漏极过孔构件185、190延伸穿过第三绝缘材料层175，达到与连接源极的场板145相同的竖向水平，因此用作漏极130的延伸。由于过孔构件190与连接源极的场板145处于相同的竖向水平上，因此过孔构件190是漏极130到连接源极的场板145的最近的延伸。连接源极的场板145的包括底部、漏极侧边缘170的一侧被设置成在相同的竖向水平上远离漏极过孔构件190一个横向距离d4。在一些实施方式中，横向距离d4不大于为了特定器件的器件寿命而维持特定器件的横向电介质击穿电压所需要的横向距离。在所例示的实施方式中，连接源极的场板145和漏极过孔构件190被第四绝缘材料层195覆盖。第四绝缘材料层195从第三绝缘材料层175的顶部表面延伸一个距离d8。
在所例示的实施方式中，源极电极125和漏极电极130二者都直接安置在第二半导体材料110的上表面上以与其形成电接触。情况不是必须如此。例如，在一些实施方式中，源极电极125和/或漏极电极130穿透到第二半导体材料110中。在一些实施方式中，此穿透足够深以至于源极电极125和/或漏极电极130接触异质结115或甚至穿过异质结115。作为另一个实施例，在一些实施方式中，一个或多个填隙胶金属或其他导电材料被设置在源极电极125和/或漏极电极130与半导体材料105、110中的一个或两个之间。
在所例示的实施方式中，栅极电极135通过具有均匀厚度d5的单个电绝缘层155与第二半导体材料110电绝缘。情况不是必须如此。例如，在其他实施方式中，可以使用一多层(multi-layer)来使得栅极电极135与第二半导体材料110绝缘。作为另一个实施例，可以使用具有非均匀厚度的单层或多层来使得栅极电极135与第二半导体材料110绝缘。
横向沟道HEMT 100的多个特征可以由多种不同的材料形成。例如，第一半导体材料105可以是GaN、InN、Aln、AlGaN、InGaN、AlIn-Gan。在一些实施方式中，第一半导体材料105还可以包括含有砷的化合物半导体，诸如GaAs、InAs、AlAs、InGaAs、AlGaAs、InAlGaAs中的一个或多个。第二半导体材料110可以是例如AlGaN、GaN、InN、Aln、InGaN、AlIn-GaN。第二半导体材料110还可以包括含有砷的化合物半导体，诸如GaAs、InAs、AlAs、InGaAs、AlGaAs、InAlGaAs中的一个或多个。第一半导体材料105和第二半导体材料110—还可以被称为“有源层”的组分被定制成使得在异质结115处形成二维电子气120。例如，在一些实施方式中，第一半导体材料105和第二半导体材料110的组分可以被定制成使得在异质结115处出现介于1011cm-2到1014cm-2之间的载流子面密度，例如在异质结115处出现介于5×1012cm-2到5×1013cm-2之间或介于8×1012cm-2到1.2×1013cm-2之间的载流子面密度(sheet carrierdensity)。半导体材料105、110可以形成在一个衬底之上，例如形成在氮化镓、砷化镓、碳化硅、蓝宝石、硅或其他衬底之上。半导体材料105可以直接接触这样的衬底或可以存在一个或多个中间层。
源极电极125、漏极电极130和栅极电极135可以由多种电导体制成，所述电导体包括例如金属(诸如Al、Ni、Ti、TiW、TiN、TiAu、TiAlMoAu、TiAlNiAu、TiAlPtAu等)。第一绝缘材料层155可以由适合于形成栅极绝缘体的多种电介质制成，所述电介质包括例如氧化铝(Al2O3)、二氧化锆(ZrO2)、氮化铝(AlN)、氧化铪(HfO2)、二氧化硅(SiO2)、氮化硅(Si3N4)、铝氮化硅(AlSiN)或其他合适的栅极电介质材料。第二绝缘材料层165、第三绝缘材料层175和第四绝缘材料层195可以由多种电介质(包括例如氮化硅、氧化硅、氮氧化硅等)制成。第一绝缘材料层155、第二绝缘材料层165、第三绝缘材料层175和第四绝缘材料层195还可以被称为“钝化(passivation)层”，因为层155、165、175、195每个均阻碍或阻止在各自下面的第二半导体材料110或层155、165、175中的表面状态的形成和/或充电。
在一些实施方式中，第二绝缘材料层165、第三绝缘材料层175和第四绝缘材料层195具有定制的组分和质量，使得——在以特定的运行参数长期运行使得达到稳定状态之后——在绝缘材料层165、175、195中每单位面积的电荷缺陷的数目小于异质结处的载流子面密度。换句话说，绝缘材料层165、175、195的每个三维缺陷密度和相应的那个层的厚度的乘积的总和小于异质结115处的(二维)载流子面密度。例如，在一些实施方式中，绝缘材料层165、175、195中每单位面积的电荷缺陷的数目小于异质结115处的载流子面密度的20％或10％。在一些实施方式中，HEMT 100和本文中描述的其他HEMT包括一个夹层，例如AlN夹层。
源极电极125被设置成距离漏极电极130一个横向距离d2。在一些实施方式中，横向距离d2介于5微米到50微米之间，例如介于9微米到30微米之间。在一些实施方式中，横向距离d1介于1微米到5微米之间，例如介于1.5微米到3.5微米之间。在一些实施方式中，第三绝缘材料层175的厚度介于0.2微米到1微米之间，例如介于0.35微米到0.75微米之间。在一些实施方式中，横向距离d4介于1微米到8微米之间，例如介于2微米到6微米之间。在一些实施方式中，第四绝缘材料层195的厚度介于0.4微米到3微米之间，例如介于0.5微米到2微米之间。在一些实施方式中，横向距离d3介于1微米到10微米之间，例如介于2.5微米到7.5微米之间。
图2是横向沟道HEMT 200的截面视图的示意性表示。除了半导体材料105、110、电极125、130、135，以及过孔构件180、185、190，HEMT 200还包括竖向分层的场板结构205。场板结构205是一个三层场板结构，该三层场板结构不仅包括连接栅极的场板140和连接源极的场板145，而且还包括第二连接源极的板210。第二连接源极的板210电连接到源极电极125。第二连接源极的板210覆盖栅极电极135、栅极场板140和连接源极的场板145。
在一些实施方式中，第二连接源极的板210用作所谓的“屏蔽包裹物(shieldwrap)”。如上文讨论的，一些HEMT受到被认为至少部分由于高速运行期间表面电荷与环境的交换而出现的寄生的直流到射频分散的影响。具体地，表面状态随着HEMT受到的相对低响应时间和高频率运行而充电和放电。金属屏蔽包裹物可以通过改善屏蔽表面状态且防止表面电荷的交换来削弱或消除这些影响。在一些实施方式中，第二连接源极的板210用作一个场板，以减小HEMT中的电场的峰值，例如在异质结115和例如连接源极的场板145的底部、漏极侧边缘170或者连接栅极的场板310(图3)的底部、漏极侧边缘320之间的电场的峰值。在一些实施方式中，第二连接源极的板210还用于耗尽异质结115的电荷载流子，如下文进一步讨论的。在一些实施方式中，第二连接源极的板210起多种作用，即充当屏蔽包裹物、场板以及起耗尽异质结115的作用中的两个或更多个。任何器件中的第二连接源极的板210的具体能力将是许多不同的几何参数、材料参数以及运行参数中的任意个的函数。因为连接源极的板210执行一个或多个角色的可能性，所以本文中其被简单称为“连接源极的板”。
在所例示的实施方式中，第二连接源极的板210具有大致矩形截面。第二连接源极的板210包括底部、漏极侧边缘220。漏极侧边缘220被设置成从源极电极125的一侧朝向漏极电极130一个横向距离d0+d1+d3+d11并且在第二半导体材料110之上一个竖向距离d5+d6+d7+d8。在一些实施方式中，横向距离d0+d1+d3+d11大于或者等于竖向距离d5+d6+d7+d8的二倍。例如，横向距离d0+d1+d3+d11可以大于或者等于竖向距离d5+d6+d7+d8的三倍。漏极侧边缘220通过第一绝缘材料层155、第二绝缘材料层165、第三绝缘材料层175和第四绝缘材料层195与第二半导体材料110竖向地间隔开。如下文进一步讨论的，在特定偏置条件下，第二连接源极的板210和异质结115之间的电场在底部、漏极侧边缘220处最高。
第二连接源极的板210可以以多种不同的方式电连接到源极电极125。在所例示的实施方式中，源极电极125通过源极过孔构件225电连接到第二连接源极的板210。在其他实施方式中，源极电极125可以在所例示的截面外部电连接到第二连接源极的板210。
在所例示的实施方式中，漏极130通过过孔构件185、190电连接到另一个漏极过孔构件230。漏极过孔构件230延伸穿过第四绝缘材料层195,达到与第二连接源极的板210相同的竖向水平，因此用作漏极130的延伸。由于过孔构件230与第二连接源极的板210在相同的竖向水平上，因此过孔构件230是漏极130到第二连接源极的板210的最近的延伸。第二连接源极的板210的包括底部、漏极侧边缘220的一侧被设置成在相同的竖向水平上远离漏极过孔构件230一个横向距离d9。在所例示的实施方式中，第二连接源极的板210和漏极过孔构件230被第五绝缘材料层245覆盖。第五绝缘材料层245从第四绝缘材料层195的顶部表面延伸一个距离d10。
在一些实施方式中，d1+d3+d4介于5微米到35微米之间，例如介于8微米到26微米之间。在一些实施方式中，横向距离d9介于1微米到10微米之间，例如介于2微米到6微米之间。在一些实施方式中，第二绝缘材料层165、第三绝缘材料层175、第四绝缘材料层195和第五绝缘材料层245具有定制的组分和质量，使得——在以特定的运行参数长期运行以使得达到稳定状态之后——在绝缘材料层165、175、195、245中每单位面积的电荷缺陷的数目小于异质结处的载流子面密度。换句话说，绝缘材料层165、175、195、245的每个三维缺陷密度和相应的那个层的厚度的乘积的总和小于异质结115处的(二维)载流子面密度。例如，在一些实施方式中，在绝缘材料层165、175、195、245中每单位面积的电荷缺陷的数目小于异质结115处的载流子面密度的20％或10％。
图3是横向沟道HEMT 300的截面视图的示意性表示。除了半导体材料105、110、电极125、130、135以及过孔构件180、185、190、225、230，HEMT 300还包括竖向分层的场板结构305。场板结构305是一个三层场板结构，该三层场板结构不仅包括连接栅极的场板140和第二连接源极的板210，而且还包括第二连接栅极的场板310。第二连接栅极的场板310电连接到栅极电极135。
在所例示的实施方式中，第二连接栅极的场板310具有大致矩形截面。第二连接栅极的场板310包括底部、漏极侧边缘320。漏极侧边缘320被设置成从源极电极125的一侧朝向漏极电极130一个横向距离d0+d1+d3并且在第二半导体材料110之上一个竖向距离d5+d6+d7。漏极侧边缘320通过第一绝缘材料层155、第二绝缘材料层165、第三绝缘材料层175与第二半导体材料110竖向地间隔开。如下文进一步讨论的，在特定偏置条件下，第二连接栅极的场板310和异质结115之间的电场在底部、漏极侧边缘320处最高。
第二连接栅极的场板310可以以多种不同的方式电连接到栅极电极135。在所例示的实施方式中，第二连接栅极的场板310通过栅极过孔构件325电连接到连接栅极的场板140。连接栅极的场板140进而在所例示的截面外部连接到栅极125。在其他实施方式中，第二连接栅极的场板310可以在所例示的截面外部电连接到连接栅极的场板140和/或栅极电极135与连接栅极的场板140可以在所例示的截面中被连接。
在运行中，HEMT(诸如HEMT 100、HEMT 200、HEMT 300)通过偏置各自的栅极电极135在接通(ON)状态和断开(OFF)状态之间切换。通常，HEMT 100、HEMT 200、HEMT 300是当栅极和源极之间的电势差是零时导电的耗尽模式器件。为了将耗尽模式器件切换成断开状态，使栅极相对于源极负偏置。在许多应用中，期望HEMT的接通状态电阻尽实际可能地低，以免例如HEMT中的功率损失不期望地变高和/或HEMT过度变热。为了减小HEMT的接通状态电阻，通常使栅极相对于源极正偏置。
作为一个实际问题，不可能在栅极和源极之间施加不适当的大电势差，即使这些电势差在理论上会具有一些有益效果，例如，进一步减小HEMT的接通状态电阻。具体地，栅极和源极之间的电势差受HEMT的几何参数、材料参数和运行参数的相互影响的约束。例如，栅极和源极之间过度的电势差可以导致具有特定厚度和密度的中间材料的退化和/或电介质击穿、电子满溢到在第二半导体层110且俘获在第二半导体层110内、以及热电子俘获在第一绝缘材料层155内。由于此原因，在一定范围的温度和其他运行参数内，对于给定器件，栅极和源极之间的电势差的运行范围被约束到一定范围的值。栅极和源极之间的电势差的此运行范围被称为可用栅极摆幅。在许多GaN HEMT设备中，在栅极和源极之间应用1伏到10伏量级的电势差。可用栅极摆幅因此大致在10伏的量级上。例如，在一些GaN HEMT设备中，可用栅极摆幅是30伏或更小，例如20伏或更小。在耗尽模式HEMT中，可用栅极摆幅在从负的断开状态较低阈值到正的上限的范围内变动。在当栅极和源极之间的电势差是零时处于断开状态的增强模式器件中，可用栅极摆幅可以在从零电势差较低阈值最高到正值上限的范围内变动。
相反，在许多功率切换应用中，HEMT的源极和漏极之间的电势差ΔVSD可以是100伏的量级，例如在500ΔVDC以上，例如大约650ΔVDC。在这样的应用中，如果栅极摆幅在10伏的量级上，则源极和漏极之间的电势差ΔVSD的幅度以及源极和栅极二者之间的电势差ΔVSG的幅度显著大于栅极和源极之间的电势差的幅度。鉴于此，尽管事实是在现实世界器件中将存在差别，但是下文图表中的示意性表示是互换边缘170、320。
图4A和图4B是分别示意性地表示在处于断开状态的HEMT的一些实施方式的源极和漏极之间异质结处的电压和电场的图表405、图表410。HEMT实施方式包括至少一个双场板结构(例如，图1)或三层场板结构或更多层场板结构(例如，图2、图3)。应理解，图表405和图表410是高度示意性表示，因为电压和电场是多种参数的函数，所述多种参数包括但不限于几何参数(包括，例如HEMT特征的数目、尺度和布置)、材料参数(包括，例如材料的电介质常数、材料密度、功函数、掺杂浓度、缺陷浓度、表面状态组分以及表面状态浓度)以及运行参数(包括，例如温度、栅极电压以及源极-漏极电压)。此外，即使对于单个器件，这样的参数可以随着时间改变，例如，随着器件年龄或运行状态改变而改变。线的斜率、峰的幅度、峰的数目以及其他特性将因此变化，例如取决于特定器件和运行条件。图表405和图表410因此应被解释为出于教导、例示目的的示意性表示。
图表405包括轴线410和横坐标415。沿着轴线410的竖向位置表示电压。沿着横坐标415的横向位置表示在源极和漏极之间沿着HEMT的异质结的横向位置。图表420包括轴线425和横坐标430。沿着轴线425的竖向位置表示电场的幅度。沿着横坐标430的横向位置表示在源极和漏极之间沿着HEMT的异质结的横向位置。出于例示目的，沿着横坐标415、430的横向位置参照HEMT 100(图1)、HEMT 200(图2)、HEMT 300(图3)的边缘150、160、170、320。
在所例示的参数下，异质结在源极附近420是基本上导电的并且处于近似等于源极电压VS的电压。因此，源极附近420的电场近似为零。在所例示的偏置条件下——其中栅极被偏置以局部地耗尽来自异质结的电荷载流子，异质结的每单位长度的电阻抗在栅极附近增大并且几乎在栅极的底部、漏极侧边缘150的正下方达到局部最大值。在栅极的底部、漏极侧边缘150附近的电荷载流子的局部耗尽引起电压变化425和电场中的局部最大值430。
来自异质结的电荷载流子被栅极耗尽减少了朝向漏极的移动。因此，异质结的每单位长度的电势的变化和异质结的电场均减小。然而，在例示性参数下——其中连接栅极的场板还被设置且被偏置成局部耗尽来自异质结的电荷载流子，异质结的每单位长度的电阻抗再次增大并且几乎在连接栅极的场板的底部、漏极侧边缘160的正下方达到局部最大值。在连接栅极的场板的增大的电阻抗导致每单位长度的电压中的相对较高的变化435以及电场中的局部最大值440。
来自异质结的电荷载流子被连接栅极的场板耗尽还减少了朝向漏极的移动。因此，异质结的每单位长度的电势的变化和异质结的电场均减小。然而，在例示性参数下——其中连接源极的场板还被设置且被偏置成局部耗尽来自异质结的电荷载流子，异质结的每单位长度的电阻抗再次增大并且几乎在连接源极的场板145的底部、漏极侧边缘170的正下方或者连接栅极的场板310的底部、漏极侧边缘320的正下方达到局部最大值。在连接源极的场板附近的增大的电阻抗导致每单位长度的电压中的相对较高的变化445以及电场中的局部最大值450。
在例示性参数下，来自异质结的电荷载流子被连接源极的场板耗尽也减少了朝向漏极的移动。异质结在漏极附近455变得基本上导电并且处于近似等于漏极电压VD的电压。因此，漏极附近455的电场近似为零。横跨异质结的横向长度支持源极和漏极之间的整个电势差ΔVSD并且HEMT处于断开(非导电)状态。如上文讨论的，图4A、图4B是出于教导、例示目的的示意性表示。其他处于其他运行条件下的HEMT可以以其他方式(包括具有附加的或更少的峰、具有不同斜率的峰、具有不同峰值的峰以及具有其他特性)支持源极和漏极之间的电势差ΔVSD。
图5A和图5B是分别示意性地表示在处于接通状态的HEMT的一些实施方式的源极和漏极之间异质结处的电压和电场的图表505、图表510。HEMT实施方式可以包括双场板(dual-field plate)结构(例如，图1)或三层场板(treble-field plate)结构或更多层场板(higher-field plate)结构(例如，图2、图3)。图表505和图表510也是示意性表示，并且电压和电场是多种参数的函数，并且这样的参数可以随着时间改变。
图表505包括轴线510和横坐标515。沿着轴线510的竖向位置表示电压。沿着横坐标515的横向位置表示在源极和漏极之间沿着HEMT的异质结的横向位置。图表520包括轴线525和横坐标530。沿着轴线525的竖向位置表示电场的幅度。沿着横坐标530的横向位置表示在源极和漏极之间沿着HEMT的异质结的横向位置。出于例示目的，沿着横坐标515、530的横向位置参照HEMT 100(图1)、HEMT 200(图2)、HEMT 300(图3)的边缘150、160、170、320。
在接通状态中，在所例示的几何参数、材料参数和运行参数下，异质结是导电的并且源极和漏极处于基本相同的电压。即使在所例示的参数下，异质结确实具有一个有限的、非零电阻并且源极电压和漏极电压不完全相同。出于例示目的，电压535被表示为具有稍微但是均匀上升的斜率并且电场540具有一个极小但是均匀非零值，如果异质结在整个沟道长度上具有理想均匀的电阻率的话会如此。情况不是必须如此。例如，尽管是导电的，但是由于接触电势、载流子密度、缺陷密度和/或其他参数中的局部变化，异质结的有限电阻率可以随着横向位置变化。
作为另一个实施例，在特定几何参数、材料参数和运行参数下，例如如果异质结处的载流子数目与由理想导体传导的电流相比相对低，异质结处的电流可以变成空间电荷受限的。可以导致源极和漏极之间的相对较高电势差ΔVSD和电场。例如，在特定参数下，对于给定的漏极电流水平，在拐点电压处或拐点电压以上(ΔVSD≥V拐点)，相对较高的电场从栅极电极下面的甚至未耗尽的区域朝向漏极横向延伸。
在一些实施方式中，表征场板145、310从连接栅极的场板140的底部、漏极侧边缘160朝向漏极的横向延伸的距离d3小于此相对较高的电场朝向漏极的横向延伸。对场板145、310的横向延伸的这样的限制可以减小出现在场板145、310与异质结115之间的电场。具体地，对于连接源极的场板145，横跨第一绝缘材料层155的沿着长度d3的部分、第二绝缘材料层165的沿着长度d3的部分和第三绝缘材料层175的沿着长度d3的部分将不支持源极和漏极之间的全电势差ΔVSD。对于连接栅极的场板310，横跨第一绝缘材料层155的沿着长度d3的部分、第二绝缘材料层165的沿着长度d3的部分和第三绝缘材料层175的沿着长度d3的部分将不支持栅极和漏极之间的全电势差。通过减小此区域中的电场，可以提高HEMT的击穿电压和寿命。
如上文讨论的，图5A、图5B因此也是出于教导、例示目的的示意性表示。电压535沿着轴线510的竖向位置将取决于HEMT的部署，例如HEMT是部署在负载的高侧还是低侧上。
图6A和图6B是分别示意性地表示对于固定的源极和栅极电势但多个不同的分立漏极电势VD1、VD2、VD3、VD4，在处于断开状态的HEMT的一些实施方式的源极和漏极之间异质结处的电压和电场的图表605、图表620。图表605和图表620是出于教导、示例目的呈现的高度示意性表示。HEMT实施方式可以包括双场板结构(例如，图1)或三层场板结构或更多层场板结构(例如，图2、图3)。
图表605包括轴线610和横坐标615。沿着轴线610的竖向位置表示电压。沿着横坐标615的横向位置表示在源极和漏极之间沿着HEMT的异质结的横向位置。图表620包括轴线625和横坐标630。沿着轴线625的竖向位置表示电场的幅度。沿着横坐标630的横向位置表示在源极和漏极之间沿着HEMT的异质结的横向位置。出于例示目的，沿着横坐标615、630的横向位置参照HEMT 100(图1)、HEMT 200(图2)、HEMT 300(图3)的边缘150、160、170、320。
在断开状态中，横跨异质结的横向长度支持源极和漏极之间的电势差ΔVSD。然而，根据HEMT的几何参数、材料参数和运行参数，电荷载流子的局部耗尽的范围可以变化。相应地，因为源极和漏极之间的电势差ΔVSD变化，所以底部、漏极侧边缘150附近的电压变化425和局部最大值430、底部、漏极侧边缘160附近的电压变化435和局部最大值440、以及底部、漏极侧边缘170、320附近的电压变化445和局部最大值450也可以变化。
虽然图表605和图表620是高度示意性表示，但应注意，栅极135的底部、漏极侧边缘150附近的电场中的局部最大值430在图表620中表示的源极和漏极之间的较高电势差ΔVSD处开始饱和。换句话说，在源极和漏极之间的相对较低电势差ΔVSD处(例如，在VD1以下且在VD1和VD2之间的漏极电压处)，源极和漏极之间的电势差ΔVSD的增大还导致栅极135的底部、漏极侧边缘150附近的电场中的局部最大值430增大。相反，在源极和漏极之间的相对较高电势差ΔVSD处(例如，在VD3和VD4之间的漏极电压处)，源极和漏极之间的电势差ΔVSD的增大导致栅极135的底部、漏极侧边缘150附近的电场中的局部最大值430的较小的增大或甚至没有增大。电场的局部最大值430随着增大的漏极电势而递增变化的此饱和或“截止”对应于连接栅极的场板140的底部、漏极侧边缘160附近的电荷载流子的完全耗尽。
在一些实施方式中，HEMT的几何属性和材料属性可以被定制成使得对于普通运行条件(例如在150摄氏度的室温内或在125摄氏度的室温内)，栅极边缘场增量被截止。例如，HEMT的几何属性和材料属性可以被定制成使得栅极边缘场增量在相对于大于栅极摆幅的绝对值的源极的漏极电势处被截止。因此，确定栅极摆幅的几何属性和材料属性中的至少一些与栅极边缘场增量的截止有关，栅极边缘场增量的截止其本身是部分地由这些相同的几何属性和材料属性中的至少一些的相互影响确定的。通过以此方式定制几何属性和材料属性，可以限制靠近栅极135的漏极侧边缘150的沟道中的最大电场，因此减小或防止半导体材料105和/或110中的深中心的离子化。这减小或甚至防止有关的分散或崩塌效应，并且减小或消除将在半导体材料105和/或110中发生雪崩击穿的可能性。
作为另一个实施例，在一些实施方式中，HEMT的几何属性和材料属性可以被定制成使得对于相同的运行条件，在漏极电势相对于源极是栅极摆幅的绝对值的2倍以上(例如，介于栅极摆幅的绝对值的2-5倍之间或介于栅极摆幅的绝对值的3-4倍之间)时栅极边缘场增量被截止。通过以此方式定制这样的几何属性和材料属性，更有可能实现上述益处。
图7是示意性地表示对于固定的源极和栅极电势但是多个不同的分立的漏极电势VD4、VD5、VD6、VD7，在处于断开状态的HEMT的一些实施方式的源极和漏极之间异质结处的电场的图表720。图表720是出于教导、示例目的呈现的高度示意性表示。HEMT实施方式可以包括双场板结构(例如，图1)或三层场板结构或更多层场板结构(例如，图2、图3)。
图表720包括轴线725和横坐标730。沿着轴线725的竖向位置表示电场的幅度。沿着横坐标730的横向位置表示在源极和漏极之间沿着HEMT的异质结的横向位置。出于例示目的，沿着横坐标730的横向位置参照HEMT 100(图1)、HEMT 200(图2)、HEMT 300(图3)的边缘150、160、170、320。
在断开状态中，横跨异质结的横向长度支持源极和漏极之间的电势差ΔVSD。然而，根据HEMT的几何参数、材料参数和运行参数，电荷载流子的局部耗尽的范围可以变化。
虽然图表720是高度示意性表示的，但是应注意：
—栅极135的底部、漏极侧边缘150附近的电场中的局部最大值430在全部例示的源极和漏极之间的电势差ΔVSD处饱和，以及
—连接栅极的场板140的底部、漏极侧边缘160附近的电场中的局部最大值440在图表720中表示的源极和漏极之间的较高电势差ΔVSD处开始饱和。
换句话说，在源极和漏极之间的相对较低电势差ΔVSD处(例如，在VD4以下以及在VD4和VD5之间的漏极电压处)，源极和漏极之间的电势差ΔVSD的增大还导致连接栅极的场板140的底部、漏极侧边缘160附近的电场中的局部最大值440增大。相反，在源极和漏极之间的相对较高电势差ΔVSD处(例如，在VD6和VD7之间的漏极电压处)，源极和漏极之间的电势差ΔVSD的增大还导致连接栅极的场板140的底部、漏极侧边缘160附近的电场中的局部最大值440的较小的增大或甚至没有增大。电场的局部最大值440随着增大的漏极电势的递增变化的此饱和或“截止”对应于相应的底部、漏极侧边缘170、320附近的电荷载流子的完全耗尽。
在一些实施方式中，HEMT的几何属性和材料属性(包括距离d3)可以被定制成使得对于常规运行条件(例如在150摄氏度的室温内或在125摄氏度的室温内)栅极边缘场增量被截止。例如，HEMT的几何属性和材料属性(包括距离d3)可以被定制成使得连接栅极的场板增量在比栅极边缘场增量被截止的漏极电势更大的漏极电势处被截止。例如，此电势差可以是栅极边缘场增量被截止的漏极电势的两倍以上，例如介于栅极边缘场增量被截止的漏极电势的三倍到五倍之间。因此，几何属性和材料属性中确定栅极边缘场增量截止的至少一些属性与连接栅极的场板增量的截止有关，连接栅极的场板增量的截止其本身是部分地由这些相同的几何属性和材料属性中的至少一些的相互影响确定的。通过以此方式定制几何属性和材料属性，可以限制靠近连接栅极的场板140的漏极侧边缘160的沟道中的最大电场，因此减小或防止半导体材料105和/或110中的深中心(deep center)的离子化。这减小或甚至防止有关的分散(dispersion)或崩塌效应，并且减小或消除将在半导体材料105和/或110中发生雪崩击穿的可能性。
作为另一个实施例，在一些实施方式中，HEMT的几何属性和材料属性(包括距离d3)可以被定制成使得连接栅极的场板增量在漏极电势相对于源极是栅极边缘场增量被截止的漏极电势的2.5倍以上(例如，是栅极边缘场增量被截止的漏极电势的5倍或甚至栅极边缘场增量被截止的漏极电势的10倍)处被截止。通过以此方式定制几何属性和材料属性，更有可能实现上述益处。
图8是示意性地表示对于固定的源极和栅极电势但是多个不同的分立的漏极电势VD4、VD5、VD6、VD7，在处于断开状态的HEMT的一些实施方式的源极和漏极之间异质结处的电场的图表820。图表820是出于教导、示例目的呈现的高度示意性表示。HEMT实施方式可以包括双场板结构(例如，图1)或三层场板结构或更多层场板结构(例如，图2、图3)。
图表820包括轴线825和横坐标830。沿着轴线825的竖向位置表示电场的幅度。沿着横坐标830的横向位置表示在源极和漏极之间沿着HEMT的异质结的横向位置。出于例示目的，沿着横坐标830的横向位置参照HEMT 100(图1)、HEMT 200(图2)、HEMT 300(图3)的边缘150、160、170、320。
在断开状态中，横跨异质结的横向长度支持源极和漏极之间的电势差ΔVSD。然而，虽然图表820是高度示意性表示，但应注意，从连接栅极的场板140的底部、漏极侧边缘160朝向漏极横向延伸的电场直到连接栅极的场板140的底部、漏极侧边缘160附近的电场中的局部最大值440在源极和漏极之间的较高电势差ΔVSD处开始饱和才达到从底部、漏极侧边缘170、320朝向源极横向延伸的电场。换句话说，在源极和漏极之间的相对较低电势差ΔVSD处(例如，在VD4之下以及在VD4和VD5之间的漏极电压处)，异质结的一部分805保持基本上导电并且部分805中的电场近似为零。相反，在源极和漏极之间的相对较高电势差ΔVSD处(例如，在VD6和VD7之间以及大于VD7的漏极电压处)，局部耗尽和从漏极侧边缘160以及漏极侧边缘170、320出现的伴随电场重叠并且部分805的导电率减小。
HEMT的几何属性和材料属性(包括距离d3)可以被定制成使得对于常规运行条件，异质结的部分805随着源极和漏极之间的电势差ΔVSD增加保持基本上导电，直到连接栅极的场板140的底部、漏极侧边缘160附近的电场中的局部最大值440开始饱和为止。这样的运行条件的一个实施例是例如在150摄氏度的室温内或在125摄氏度的室温内。通过定制几何属性和材料属性，可以限制靠近连接栅极的场板140的漏极侧边缘160的沟道中的最大电场，从而减小或防止半导体材料105和/或110中的深中心的离子化。
图9是示意性地表示对于固定的源极和栅极电势但是多个不同的分立的漏极电势，在处于断开状态的HEMT的一些实施方式的源极和漏极之间异质结处的电场的图表920。图表920是出于教导、示例目的呈现的高度示意性表示。HEMT实施方式包括三层场板结构或更多层场板结构(例如，图2、图3)。
图表920包括轴线925和横坐标930。沿着轴线925的竖向位置表示电场的幅度。沿着横坐标930的横向位置表示在源极和漏极之间沿着HEMT的异质结的横向位置。出于例示目的，沿着横坐标930的横向位置参照HEMT 200(图2)、HEMT 300(图3)的边缘150、160、170、320、220。
在断开状态中，横跨异质结的横向长度支持源极和漏极之间的电势差ΔVSD。在所例示的参数下，第二连接源极的板210的底部、漏极侧边缘220还耗尽来自异质结的电荷载流子并且在漏极附近455引起电场。HEMT的几何属性和材料属性因此可以被定制成使得对于常规运行条件，漏极附近455的异质结的一部分由于异质结和第二连接源极的板210之间的竖向定向的电压差而被耗尽。这样的运行条件的一个实施例是例如在150摄氏度的室温内或在125摄氏度的室温内。
通过以此方式定制几何属性和材料属性，可以在器件处于断开状态时减小异质结和第二连接源极的板210之间的电势差且因此减小异质结和第二连接源极的板210之间的电场。具体地，因为源极和漏极之间的电势差ΔVSD的某个部分在漏极附近455沿着异质结115下降，因此源极和漏极之间的全电势差ΔVSD未被应用在第二连接源极的板210与异质结115的在第二连接源极的板210下面的部分之间。相反，存在较低的电势差，较低的电势差例如降低了电荷注入中间绝缘材料内和/或电介质击穿的可能性。
在一些实施方式中，HEMT具有被定制以在至少短时间段内在异质结和第二连接源极的板210之间运行至少源极和漏极之间最大规定电势差ΔVSD的几何属性和材料属性。具体地，虽然HEMT会在断开状态中度过它们的相对大部分的运行寿命，但是在切换期间接近源极和漏极之间的最大运行电势差ΔVSD的电势可以在异质结和第二连接源极的板210之间瞬时地出现。不希望受任何理论制约，人们认为异质结处的耗尽过程和(再)积聚过程可能不会沿着异质结的整个横向长度均匀地发生。例如，在断开状态和接通状态之间进行切换情况下，异质结115的漏极附近455的部分可以比异质结115的其他部分更迅速地(再)积聚电荷。在此情况下，异质结可以变得在漏极附近455在异质结115的其他部分之前导电。在此瞬时状态期间，漏极电压VD可以延伸到附近455中并且将在第二连接源极的板210和异质结115的下面部分之间支持源极和漏极之间的整个电势差ΔVSD。
已经描述了许多实施方式。然而，应理解，可以作出多种改变。例如，虽然所例示的实施方式全部是横向沟道HEMT，只要可以形成竖向异质结，相同的技术可以被应用到竖向沟道HEMT。因此，其他实施方式在随附权利要求的范围内。

Claims (22)

1.一种HEMT，包括：
第一半导体材料和第二半导体材料，所述第一半导体材料和所述第二半导体材料被设置以形成一个异质结，在所述异质结处出现二维电子气；
一个源极电极、一个漏极电极和一个栅极电极，所述栅极电极被设置以调节在所述源极电极和所述漏极电极之间所述异质结中的导电性，所述栅极具有一个漏极侧边缘；
一个连接栅极的场板，被设置在所述栅极电极的所述漏极侧边缘之上并且朝向所述漏极横向延伸；以及
第二场板，被设置在所述连接栅极的场板的漏极侧边缘之上并且朝向所述漏极横向延伸，
其中所述HEMT被配置为使得在断开状态中并且在所述源极和所述漏极之间的电势差超过栅极摆幅的绝对值时，所述异质结在所述连接栅极的场板的漏极侧边缘附近的部分中的电荷载流子被耗尽，电荷载流子的耗尽有效地使在所述栅极电极的漏极侧边缘附近所述异质结中的横向电场在所述源极和所述漏极之间的电势差超过栅极摆幅的绝对值时饱和，
其中所述HEMT被配置为使得在断开状态中
所述异质结中的第一电场从所述连接栅极的场板的漏极侧边缘朝向漏极延伸，
所述异质结中的第二电场从所述第二场板的漏极侧边缘朝向源极延伸，以及
仅在所述源极和所述漏极之间的电势差超过当所述异质结在所述第二场板的漏极侧边缘附近的部分中的电荷载流子被耗尽时所述源极和所述漏极之间的电势差时，所述第一电场首次与所述第二电场重叠；
其中所述栅极摆幅是所述HEMT的所述栅极和所述源极之间的电势差的可用运行范围。
2.根据权利要求1所述的HEMT，其中所述HEMT被配置为使得在所述源极和所述漏极之间的电势差介于所述栅极摆幅的绝对值的2-5倍之间时，所述异质结在所述连接栅极的场板的漏极侧边缘附近的所述部分中的电荷载流子被耗尽。
3.根据权利要求1所述的HEMT，其中所述HEMT被配置为使得在所述源极和所述漏极之间的电势差介于所述栅极摆幅的绝对值的3-4倍之间时，所述异质结在所述连接栅极的场板的漏极侧边缘附近的所述部分中的电荷载流子被耗尽。
4.根据权利要求1所述的HEMT，其中所述HEMT被配置为使得在断开状态中并且在所述源极和所述漏极之间的电势差超过当所述异质结在所述连接栅极的场板的漏极侧边缘附近的所述部分中的电荷载流子被耗尽时的电势差时，所述异质结在所述第二场板的漏极侧边缘附近的部分中的电荷载流子被耗尽，电荷载流子的耗尽有效地使在所述连接栅极的场板的漏极侧边缘附近所述异质结中的横向电场饱和。
5.根据权利要求4所述的HEMT，其中所述HEMT被配置为使得所述异质结在所述第二场板的漏极侧边缘附近的部分中的电荷载流子被耗尽时的电势差介于所述异质结在所述连接栅极的场板的漏极侧边缘附近的所述部分中的电荷载流子被耗尽时的电势差的三倍至五倍之间。
6.根据权利要求1所述的HEMT，还包括第三场板，所述第三场板被设置在所述第二场板的漏极侧边缘之上并且朝向所述漏极横向延伸。
7.根据权利要求6所述的HEMT，其中所述HEMT被配置为使得，在断开状态中并且在所述源极和所述漏极之间的电势差超过当所述异质结在所述第二场板的漏极侧边缘附近的部分中的电荷载流子被耗尽时所述源极和所述漏极之间的电势差时，由于所述异质结和所述第三场板之间的竖向定向的电压差，所述异质结在所述漏极附近的部分被耗尽。
8.根据权利要求6所述的HEMT，其中所述第三场板是连接源极的场板。
9.根据权利要求1所述的HEMT，其中所述第一半导体材料是GaN且所述第二半导体材料是AlGaN。
10.根据权利要求9所述的HEMT，其中所述栅极电极通过一个氮化铝硅层与所述第二半导体材料隔离。
11.一种HEMT，包括：
第一半导体材料和第二半导体材料，所述第一半导体材料和所述第二半导体材料被设置以形成一个异质结，在所述异质结处出现二维电子气；
一个源极电极、一个漏极电极和一个栅极电极，所述栅极电极被设置以调节在所述源极电极和所述漏极电极之间所述异质结中的导电性，所述栅极具有一个漏极侧边缘；
一个连接栅极的场板，被设置在所述栅极电极的漏极侧边缘之上并且朝向所述漏极横向延伸；以及
一个第二场板，被设置在所述连接栅极的场板的漏极侧边缘之上并且朝向所述漏极横向延伸，
其中，在断开状态中：
所述异质结中的第一电场从所述连接栅极的场板的漏极侧边缘朝向漏极延伸；以及
所述异质结中的第二电场从所述第二场板的漏极侧边缘朝向源极延伸；
其中所述HEMT被配置为使得仅在所述源极和所述漏极之间的电势差超过当所述异质结在所述第二场板的漏极侧边缘附近的部分中的电荷载流子被耗尽时所述源极和所述漏极之间的电势差时，所述第一电场首次与所述第二电场重叠。
12.根据权利要求11所述的HEMT，还包括第三场板，所述第三场板被设置在所述第二场板的漏极侧边缘之上并且朝向所述漏极横向延伸。
13.根据权利要求12所述的HEMT，其中所述HEMT被配置为使得，在断开状态中并且在所述源极和所述漏极之间的电势差超过当所述异质结在所述第二场板的所述漏极侧边缘附近的部分中的电荷载流子被耗尽时所述源极和所述漏极之间的电势差时，由于所述异质结和所述第三场板之间的竖向定向的电压差，所述异质结在所述漏极附近的部分被耗尽。
14.一种HEMT半导体器件，包括：
一个衬底；
第一有源层，被设置在所述衬底上方；
第二有源层，被设置在所述第一有源层上使得一个横向导电沟道出现在所述第一有源层和所述第二有源层之间；
一个源极电极和一个漏极电极；
第一钝化层，被设置在所述第二有源层上方；
一个栅极电极，被设置在所述第一钝化层上方；
第二钝化层，被设置在所述栅极电极上方；
一个栅极场板，延伸超出所述栅极电极的最靠近所述漏极电极的边缘一个第一距离；
第三钝化层，被设置在第一金属图案上方；以及
第二场板，被电连接到所述源极电极和所述栅极电极中的一个并且延伸超出所述栅极场板的最靠近所述漏极电极的边缘一个第二距离，其中所述第二场板的边缘与所述漏极电极的邻近所述第二场板的第一延伸间隔开一个第三距离；
其中所述第一距离被选择为使得对于大于在较低阈值之上的可用栅极摆幅的绝对值的第一漏极偏置，当所述横向导电沟道的在所述栅极电极下方的部分被夹断时，栅极边缘场增量被截止，
其中所述栅极摆幅是所述HEMT半导体器件的所述栅极和所述源极之间的电势差的可用运行范围并且从较低阈值到上限的范围内变动。
15.根据权利要求14所述的HEMT半导体器件，其中：
所述源极电极和所述漏极电极被设置在所述第二有源层上方；
所述栅极场板由设置在所述第二钝化层上的第一金属图案所限定，所述第一金属图案在整个所述栅极电极的上方横向延伸；
所述第二场板是由设置在所述第三钝化层上的第二金属图案所限定的源极场板，其中所述第二金属图案被电连接至所述源极电极，并且在整个所述第一金属图案的上方横向延伸并且进一步延伸超出所述第一金属图案的最靠近所述漏极电极的边缘所述第二距离，其中所述第二金属图案的一个边缘与所述漏极电极的邻近所述第二金属图案的所述第一延伸间隔开所述第三距离。
16.根据权利要求15所述的HEMT半导体器件，还包括：
第四钝化层，被设置在所述第二金属图案上方；
一个屏蔽包裹物，由设置在所述第四钝化层上的第三金属图案所限定，所述第三金属图案被电连接至所述源极电极，并且所述第三金属图案在所述横向导电沟道的大部分上方横向延伸使得所述第三金属图案具有一个距离所述漏极电极的邻近所述第三金属图案的第二延伸一个第三距离的边缘。
17.根据权利要求16所述的HEMT半导体器件，其中：
所述第三金属图案和所述漏极电极的所述第二延伸之间的边缘到边缘距离介于2微米到6微米之间；以及
所述第四钝化层的厚度介于0.5微米到2微米之间。
18.根据权利要求15所述的HEMT半导体器件，其中所述第一漏极偏置是在阈值之上的所述可用栅极摆幅的绝对值的2-5倍。
19.根据权利要求18所述的HEMT半导体器件，其中所述HEMT半导体器件被配置为使得对于大于由所述栅极场板提供的栅极边缘场的截止偏置的第二漏极偏置，当所述横向导电沟道的在所述栅极电极下方的部分被夹断时，所述第二距离足以为所述栅极场板的边缘场提供截止。
20.根据权利要求19所述的HEMT半导体器件，其中所述第二漏极偏置是所述第一漏极偏置的2.5-10倍。
21.根据权利要求15所述的HEMT半导体器件，其中所述HEMT半导体器件被配置为使得所述第二距离至少足够长，以使得在所述第二金属图案下方的横向耗尽延伸不应在所述横向导电沟道在所述第二金属图案的最靠近所述漏极边缘的边缘下方被竖向地夹断之前达到所述第二金属图案的边缘。
22.根据权利要求14所述的HEMT半导体器件，其中
所述第一距离介于1.5微米到3.5微米之间；
所述第二距离介于2.5微米到7.5微米之间；
所述第三距离介于2微米到6微米之间；
所述栅极电极和所述漏极电极之间的边缘到边缘距离介于8微米到26微米之间；以及
所述第三钝化层的厚度介于0.35微米到0.75微米之间。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10002957B2 (en) * 2011-12-21 2018-06-19 Power Integrations, Inc. Shield wrap for a heterostructure field effect transistor
US11164970B2 (en) 2014-11-25 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact field plate
US9590053B2 (en) * 2014-11-25 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methodology and structure for field plate design
US10756208B2 (en) 2014-11-25 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated chip and method of forming the same
US10553689B2 (en) * 2015-12-23 2020-02-04 Intel Corporation Multiple stacked field-plated GaN transistor and interlayer dielectrics to improve breakdown voltage and reduce parasitic capacitances
US9722063B1 (en) 2016-04-11 2017-08-01 Power Integrations, Inc. Protective insulator for HFET devices
CN105742364A (zh) * 2016-04-12 2016-07-06 中山大学 一种抑制有源沟道区光致漏电流产生的mos管及应用
WO2018078894A1 (ja) * 2016-10-24 2018-05-03 三菱電機株式会社 化合物半導体デバイス
JP6233547B1 (ja) * 2016-10-24 2017-11-22 三菱電機株式会社 化合物半導体デバイス
FR3058831B1 (fr) * 2016-11-15 2019-06-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Composant electronique a heterojonction a haute mobilite electronique
US9899484B1 (en) * 2016-12-30 2018-02-20 Texas Instruments Incorporated Transistor with source field plates under gate runner layers
US10263085B2 (en) * 2016-12-30 2019-04-16 Texas Instruments Incorporated Transistor with source field plates and non-overlapping gate runner layers
US10461161B1 (en) * 2017-01-23 2019-10-29 Navitas Semiconductor, Inc. GaN device with floating field plates
US20190097001A1 (en) 2017-09-25 2019-03-28 Raytheon Company Electrode structure for field effect transistor
US10811514B2 (en) * 2018-03-28 2020-10-20 Semiconductor Components Industries, Llc Electronic device including an enhancement-mode HEMT and a method of using the same
JP7021038B2 (ja) * 2018-09-18 2022-02-16 株式会社東芝 半導体装置
CN111223824B (zh) * 2018-11-27 2021-11-09 世界先进积体电路股份有限公司 半导体装置及其形成方法
US10903350B2 (en) * 2019-02-21 2021-01-26 Vanguard International Semiconductor Corporation Semiconductor devices and methods for forming the same
TWI716848B (zh) * 2019-04-09 2021-01-21 世界先進積體電路股份有限公司 半導體結構及其形成方法
CN110071173B (zh) * 2019-04-30 2023-04-18 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法
US11043583B2 (en) 2019-05-20 2021-06-22 Vanguard International Semiconductor Corporation Semiconductor structure and method for forming the same
WO2020252623A1 (zh) * 2019-06-17 2020-12-24 苏州晶湛半导体有限公司 一种半导体结构及其制造方法
US11127846B2 (en) 2019-07-12 2021-09-21 Vanguard International Semiconductor Corporation High electron mobility transistor devices and methods for forming the same
US11398546B2 (en) * 2019-08-06 2022-07-26 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
TWI706564B (zh) * 2019-08-08 2020-10-01 世界先進積體電路股份有限公司 半導體結構及其形成方法
US11114532B2 (en) 2019-11-20 2021-09-07 Vanguard International Semiconductor Corporation Semiconductor structures and methods of forming the same
US10930745B1 (en) * 2019-11-27 2021-02-23 Vanguard International Semiconductor Corporation Semiconductor structure
US11876118B2 (en) * 2020-02-14 2024-01-16 Vanguard International Semiconductor Corporation Semiconductor structure with gate metal layer
CN111463274A (zh) * 2020-03-25 2020-07-28 西北工业大学 基于氮化镓外延异质结的常开型hemt器件及其制备方法
CN113675262B (zh) * 2020-05-14 2023-12-05 苏州华太电子技术股份有限公司 应用于半导体器件的场板结构及其制作方法和应用
CN111613666B (zh) * 2020-06-04 2023-04-18 英诺赛科（珠海）科技有限公司 半导体组件及其制造方法
KR20220006402A (ko) 2020-07-08 2022-01-17 삼성전자주식회사 고전자 이동도 트랜지스터
CN113228297A (zh) * 2021-02-25 2021-08-06 英诺赛科(苏州)科技有限公司 半导体器件及其制造方法
CN115050819B (zh) * 2022-08-16 2022-12-02 合肥艾创微电子科技有限公司 用于降低多层场板输入电容的氮化镓晶体管
CN116344589B (zh) * 2023-05-22 2023-09-15 深圳智芯微电子科技有限公司 GaN器件及其制备方法
CN116913963A (zh) * 2023-09-06 2023-10-20 深圳智芯微电子科技有限公司 氮化镓器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121641A (en) * 1996-09-30 2000-09-19 Nec Corporation Compound semiconductor field-effect transistor with improved current flow characteristic
CN102549926A (zh) * 2009-07-21 2012-07-04 克里公司 高速整流器电路
CN103227199A (zh) * 2013-04-19 2013-07-31 中国科学院苏州纳米技术与纳米仿生研究所 高性能半导体电子器件
CN104022148A (zh) * 2013-02-28 2014-09-03 电力集成公司 具有AlSiN钝化层的异质结构功率晶体管
CN104051520A (zh) * 2013-03-15 2014-09-17 半导体元件工业有限责任公司 高电子迁移率的半导体器件及其方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7078743B2 (en) * 2003-05-15 2006-07-18 Matsushita Electric Industrial Co., Ltd. Field effect transistor semiconductor device
US7052942B1 (en) * 2003-09-19 2006-05-30 Rf Micro Devices, Inc. Surface passivation of GaN devices in epitaxial growth chamber
US7355215B2 (en) * 2004-12-06 2008-04-08 Cree, Inc. Field effect transistors (FETs) having multi-watt output power at millimeter-wave frequencies
US7419892B2 (en) * 2005-12-13 2008-09-02 Cree, Inc. Semiconductor devices including implanted regions and protective layers and methods of forming the same
US7388236B2 (en) * 2006-03-29 2008-06-17 Cree, Inc. High efficiency and/or high power density wide bandgap transistors
US8039301B2 (en) * 2007-12-07 2011-10-18 The United States Of America As Represented By The Secretary Of The Navy Gate after diamond transistor
US8519438B2 (en) * 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
JP2010050347A (ja) * 2008-08-22 2010-03-04 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US8390000B2 (en) * 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
US8936976B2 (en) * 2009-12-23 2015-01-20 Intel Corporation Conductivity improvements for III-V semiconductor devices
WO2011118433A1 (ja) * 2010-03-24 2011-09-29 日本碍子株式会社 半導体素子用エピタキシャル基板および半導体素子
US20120175681A1 (en) * 2010-09-17 2012-07-12 Kopin Corporation Method and Layer Structure for Preventing Intermixing of Semiconductor Layers
US20130099284A1 (en) * 2011-10-20 2013-04-25 Triquint Semiconductor, Inc. Group iii-nitride metal-insulator-semiconductor heterostructure field-effect transistors
US20130256681A1 (en) * 2012-04-02 2013-10-03 Win Semiconductors Corp. Group iii nitride-based high electron mobility transistor
US8946776B2 (en) * 2012-06-26 2015-02-03 Freescale Semiconductor, Inc. Semiconductor device with selectively etched surface passivation
KR101736277B1 (ko) * 2012-12-12 2017-05-17 한국전자통신연구원 전계 효과 트랜지스터 및 그 제조 방법
US8809910B1 (en) * 2013-01-25 2014-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Thick AlN inter-layer for III-nitride layer on silicon substrate
US9130026B2 (en) * 2013-09-03 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Crystalline layer for passivation of III-N surface

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121641A (en) * 1996-09-30 2000-09-19 Nec Corporation Compound semiconductor field-effect transistor with improved current flow characteristic
CN102549926A (zh) * 2009-07-21 2012-07-04 克里公司 高速整流器电路
CN104022148A (zh) * 2013-02-28 2014-09-03 电力集成公司 具有AlSiN钝化层的异质结构功率晶体管
CN104051520A (zh) * 2013-03-15 2014-09-17 半导体元件工业有限责任公司 高电子迁移率的半导体器件及其方法
CN103227199A (zh) * 2013-04-19 2013-07-31 中国科学院苏州纳米技术与纳米仿生研究所 高性能半导体电子器件

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