CN103227199A - 高性能半导体电子器件 - Google Patents

Abstract

一种高性能半导体电子器件，包括分布在衬底上的异质结结构和导电电极，所述导电电极包括源、漏、栅极，其中异质结结构主要由上、下层异质材料组成，上、下层异质材料界面处形成有量子阱限定的二维电子气，并且该半导体电子器件采用台面隔离结构，且除台面以外的区域均不存在缓冲层，同时导电电极与台面侧壁之间至少还设有一介质层，而至少衬底内对应于所述台面的区域由绝缘或半绝缘材料构成。优选的，异质结结构上端面还可分布有沟道阵列，该沟道阵列包括并行排布的若干微纳米沟道。本发明能够有效降低或杜绝器件由于缓冲层缺陷、缓冲层和衬底界面态载流子等产生的漏电问题，进而有效提升器件性，适用于各种基于异质结的半导体电子器件。

Description

高性能半导体电子器件

技术领域

本发明特别涉及一种能够降低缓冲层和衬底漏电的高性能半导体电子器件。

背景技术

HEMT因为具有高电子迁移率、器件速度快等优异特性，成为高频微波领域的重要器件之一。近年来随着宽禁带半导体氮化镓（GaN）材料的不断发展，人们对GaN基的HEMT的性能有了新的认识。由于GaN材料的迁移率高、电子饱和漂移速度快、临界击穿电场强度高、工作结温高等优异性质，GaN基HEMT不仅适合高频大功率应用，而且也适合于低频高压大功率应用。

一般来讲，GaN缓冲层材料中导致漏电的因素有两种：一是缓冲层中所存在的背景载流子，另一个是靠近衬底一侧的高浓度的电子薄层。在GaN材料的外延过程中，由于穿透位错和复合位错的存在，使得金属和施主杂质(O、Si等)沿穿透位错扩散至缓冲层的概率增加，给缓冲层提供背景电子，引发缓冲层的漏电，从而导致器件关断特性变差、击穿电压降低。然而，靠引入深能级受主杂质、刃位错、螺位错或者其它缺陷作为受主补偿的方法得到高阻特性又会引入附加的缺陷，而这些缺陷又会引起电流泄漏、陷阱效应，这样又会反过来影响AlGaN／GaN HEMT器件的可靠性。

发明内容

本发明的目的在于提出一种高性能半导体电子器件，其能有效缓解或杜绝现有技术中的衬底和缓冲层漏电等问题。

为实现上述发明目的，本发明采用了如下技术方案：

一种高性能半导体电子器件，包括分布在衬底上的异质结结构和导电电极，所述导电电极包括源极、漏极和栅极，其中，所述异质结结构主要由上、下层异质材料组成，所述上、下层异质材料界面处形成有量子阱限定的二维电子气，其中，所述半导体电子器件采用台面隔离结构，且除台面以外的区域均不存在缓冲层，而至少所述衬底内对应于所述台面的区域由绝缘或半绝缘材料构成。

进一步的讲，所述导电电极与台面侧壁之间至少还设有一介质层。

所述源极与漏极间隔设置，且均与上层异质材料的上端面接触。

所述栅极与上层异质材料形成肖特基接触、MOS接触或MIS接触，所述源极和漏极与上层异质材料形成欧姆接触。

所述栅极分布于源极和漏极之间，并且所述栅极与上层异质材料的上端面之间还分布有至少一介质层。

作为较为优选的实施方案之一，所述异质结结构上端面还分布有沟道阵列，所述沟道阵列包括并行排布的两条以上具有纳米级至微米级宽度的沟道，所述沟道的深度大于上层异质材料的厚度，至少其中任一沟道的两端部均分别被栅极和漏极所掩盖， 

并且，所述栅极宽度为Lg，所述栅极与漏极之间的间距为Lgd，其中任一沟道被栅极和漏极覆盖的长度分别为L1和L2，所述沟道阵列的长度为Lch，则，0<L1<Lgd，Lch>Lgd，L2>0。

栅极与沟道阵列之间分布有介质层。

进一步的，任一沟道均从栅极下方延伸至漏极下方，并且，任一沟道的宽度为1nm~10μm，相邻沟道之间的距离为1nm~10μm。

所述半导体电子器件包括异质结场效应晶体管。

所述半导体电子器件包括GaN 基HEMT、GaAs基HEMT或InP基HEMT，但不限于此。

一种异质结场效应晶体管，包括有源区，所述有源区上分布有源极、栅极和漏极，所述有源区主要由上、下层异质材料组成，该上、下层异质材料界面处形成有量子阱限定的二维电子气，其中，所述异质结场效应晶体管具有台面隔离结构，且除台面以外的区域均不存在缓冲层，同时所述导电电极与台面侧壁之间至少还设有一介质层，而至少所述衬底内对应于所述台面的区域由绝缘或半绝缘材料构成。

所述有源区上端面还分布有沟道阵列，所述沟道阵列包括并行排布的两条以上具有纳米级至微米级宽度的沟道，所述沟道的深度大于上层异质材料的厚度，至少其中任一沟道的两端部均分别被栅极和漏极所掩盖， 

其中，所述栅极宽度为Lg，所述栅极与漏极之间的间距为Lgd，其中任一沟道被栅极和漏极覆盖的长度分别为L1和L2，所述沟道阵列的长度为Lch，则，0<L1<Lgd，Lch>Lgd，L2>0。

与现有技术相比，本发明至少具有如下优点：该高性能半导体电子器件中，因采用台面隔离结构，有源区之外的缓冲层被去除，而电极系形成在绝缘或半绝缘的衬底材料上，且源、漏极与台面侧壁之间隔有一层介质层，从而能够有效降低或杜绝器件由于缓冲层缺陷、缓冲层和衬底界面态载流子产生的漏电，进而使器件性能得到有效提升。

附图说明

图1 是本发明一较佳实施例的立体示意图；

图2是本发明一较佳实施例的剖面结构示意图；

图3是现有HEMT器件剖面结构示意图；

图4 是本发明一较佳实施例中沟道阵列的局部放大示意图；

附图标记说明：衬底1、下层异质材料2、上层异质材料3、介质层4、介质层4’、栅电极5、源极6、漏极7、沟道阵列8、介质层9。

具体实施方式

参阅图3，现有的HEMT器件的台面隔离一般比较浅，使得整个外延片都保留部分缓冲层（如，GaN缓冲层），这样不仅器件本身源、漏极之间会存在一定的漏电，器件之间也可能通过缓冲层产生漏电流。

鉴于现有技术中的不足，本发明提供了一种高性能半导体电子器件，其技术方案主要在于：使器件的台面外面的场区内只有绝缘或半绝缘衬底材料，这样器件之间的漏电将被消除，而剩下的部分缓冲层材料中可能引起漏电的载流子数目减少，将降低漏电流大小。

进一步的，通过在台面侧壁上沉积一定厚度的介质层，可以防止缓冲层与电极之间的漏电，进一步降低了器件源、漏极之间的漏电情况。前述介质层主要由绝缘材料组成。

如下仅以本发明在异质结场效应晶体管中的应用为例，对本发明的技术方案作进一步的说明，其中，该异质结场效应晶体管可以为有场板或没有场板的GaN 基HEMT，也可与MIS结构结合，或者，也可以为GaAs基HEMT和InP基HEMT等。同时，该异质结场效应晶体管中可采用台面隔离结构。

参阅图1所示系本发明的一较佳实施例，其涉及一种肖特基栅异质结场效应晶体管（如下简称“器件”），主要由绝缘或半绝缘衬底1，异质结结构，介质层4，源极6，漏极7，沟道阵列8以及栅极6组成。

其中，异质结结构可主要由上层异质材料3和下层异质材料2组成，该上、下层异质材料可以采用在异质结处形成二维电子气的任意半导体材料。

该器件的主体部分以衬底1为基底做在一个台面上，台面以外的部分没有任何缓冲层材料，而不同于常规器件的结构（参阅图2，台面以外的场区有一层或多层缓冲层材料）。因此本发明的器件结构能够有效避免缓冲层漏电，为了进一步减小漏电情况，在上层异质材料3上面加一层介质层，一方面可以减小栅电极的反向漏电，另一方面介质层将源、漏极与台面侧壁分割开来，避免了侧壁漏电的可能。

优选的，前述的介质层厚度可在15nm~20nm之间。

进一步的，在前述器件的异质结结构上设有沟道阵列，所述沟道阵列包括并行排布的两条以上具有纳米级至微米级宽度的沟道，所述沟道的深度大于上层异质材料的厚度，至少其中任一沟道的两端部均分别被栅极和漏极所掩盖， 

并且，所述栅极宽度为Lg，所述栅极与漏极之间的间距为Lgd，其中任一沟道被栅极和漏极覆盖的长度分别为L1和L2，所述沟道阵列的长度为Lch，则，0<L1<Lgd，Lch>Lgd，L2>0。

优选的，前述沟道的宽度可以为1nm~10μm之间。

优选的，前述沟道阵列中相邻两条沟道的间距可以为1nm~10μm。

在本发明中，栅极金属和欧姆接触金属（源、漏极）均覆盖了一部分沟道阵列区域，从上面和侧面三面包裹沟道阵列结构，使得金属和半导体接触的面积增加。

进一步的，该沟道阵列设置于有源区内位于栅极和漏极之间，从栅金属下靠近漏极一侧一直延伸到漏极欧姆接触金属下方，可改善栅漏之间的电场分布，提高器件的击穿电压，同时避免源端寄生电阻的增大，减小漏端欧姆接触电阻；在栅金属下还可设有一层介质层，可以减小栅极反向漏电。

需要指出的是，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种高性能半导体电子器件，包括分布在衬底上的异质结结构和导电电极，所述导电电极包括源极、漏极和栅极，其中，所述异质结结构主要由上、下层异质材料组成，所述上、下层异质材料界面处形成有量子阱限定的二维电子气，其特征在于，

所述半导体电子器件采用台面隔离结构，且除台面以外的区域均不存在缓冲层，而至少所述衬底内对应于所述台面的区域由绝缘或半绝缘材料构成。

2.根据权利要求1所述的高性能半导体电子器件，其特征在于，所述导电电极与台面侧壁之间至少还设有一介质层。

3.根据权利要求1所述的高性能半导体电子器件，其特征在于，所述源极与漏极间隔设置，且均与上层异质材料的上端面接触。

4.根据权利要求3所述的半导体电子器件的结构，其特征在于，所述栅极与上层异质材料形成肖特基接触、MOS接触或MIS接触，所述源极和漏极与上层异质材料形成欧姆接触。

5.根据权利要求1所述的高性能半导体电子器件，其特征在于，所述栅极分布于源极和漏极之间，并且所述栅极与上层异质材料的上端面之间还分布有至少一介质层。

6.根据权利要求1所述的高性能半导体电子器件，其特征在于，所述异质结结构上端面还分布有沟道阵列，所述沟道阵列包括并行排布的两条以上具有纳米级至微米级宽度的沟道，所述沟道的深度大于上层异质材料的厚度，至少其中任一沟道的两端部均分别被栅极和漏极所掩盖， 

并且，所述栅极宽度为Lg，所述栅极与漏极之间的间距为Lgd，其中任一沟道被栅极和漏极覆盖的长度分别为L1和L2，所述沟道阵列的长度为Lch，则，0<L1<Lgd，Lch>Lgd，L2>0。

7.根据权利要求1所述的高性能半导体电子器件，其特征在于，任一沟道均从栅极下方延伸至漏极下方，并且，任一沟道的宽度为1nm~10μm，相邻沟道之间的距离为1nm~10μm。

8.根据权利要求1-7中任一项所述的高性能半导体电子器件，其特征在于，所述半导体电子器件包括GaN 基HEMT、GaAs基HEMT或InP基HEMT。

9.一种异质结场效应晶体管，包括有源区，所述有源区上分布有源极、栅极和漏极，所述有源区主要由上、下层异质材料组成，该上、下层异质材料界面处形成有量子阱限定的二维电子气，其特征在于：

所述异质结场效应晶体管具有台面隔离结构，且除台面以外的区域均不存在缓冲层，同时所述导电电极与台面侧壁之间至少还设有一介质层，而至少所述衬底内对应于所述台面的区域由绝缘或半绝缘材料构成。

10.根据权利要求9所述的异质结场效应晶体管，其特征在于，所述有源区上端面还分布有沟道阵列，所述沟道阵列包括并行排布的两条以上具有纳米级至微米级宽度的沟道，所述沟道的深度大于上层异质材料的厚度，至少其中任一沟道的两端部均分别被栅极和漏极所掩盖， 

其中，所述栅极宽度为Lg，所述栅极与漏极之间的间距为Lgd，其中任一沟道被栅极和漏极覆盖的长度分别为L1和L2，所述沟道阵列的长度为Lch，则，0<L1<Lgd，Lch>Lgd，L2>0。

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