WO2020252623A1 - 一种半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其制造方法，解决了现有半导体结构的难以耗尽栅极下方的沟道载流子浓度以实现增强型器件的问题。该半导体结构，包括：依次叠加的沟道层以及势垒层，其中所述势垒层的表面定义有栅极区域；形成于所述栅极区域的多个沟槽，其中所述多个沟槽延伸至所述沟道层内；以及填充在所述多个沟槽中的应力施加材料；其中，所述应力施加材料大于所述沟道层的晶格常数。

Description

一种半导体结构及其制造方法 技术领域
本发明涉及微电子技术，具体涉及一种半导体结构，以及制造该半导体结构的方法。
发明背景
高电子迁移率晶体管(HEMT，High Electron Mobility Transistor)是一种异质结场效应晶体管，以AlGaN/GaN异质结构为例，由于AlGaN/GaN异质结构中存在较强的二维电子气，通常AlGaN/GaN HEMT是耗尽型器件，使得增强型器件不易实现。而在许多地方耗尽型器件的应用又具有一定的局限性，比如在功率开关器件的应用中，就需要增强型(常关型)开关器件。增强型氮化镓开关器件主要用于高频器件、功率开关器件和数字电路等，它的研究具有十分重要的意义。由于要实现增强型氮化镓开关器件，就需要找到合适的方法来降低零栅压时栅极下方的沟道载流子浓度，因此如何减低零栅压时栅极下方的沟道载流子浓度成为了本领域的一个研究热点。
发明内容
有鉴于此，本发明提供一种半导体结构及其制造方法，解决了现有半导体结构的难以耗尽栅极下方的沟道载流子浓度以实现增强型器件的问题。
本发明的一个实施例中揭示了一种半导体结构，包括：
依次叠加的沟道层以及势垒层；
形成于所述势垒层的栅极区域的多个沟槽，其中所述多个沟槽延伸至所述沟道层内；以及填充在所述多个沟槽中的应力施加材料；其中，所述应力施加材料的晶格常数大于所述沟道层的晶格常数。
本发明的又一实施例中，所述半导体结构的沟道层的材质包括GaN，所述势垒层的材质包括AlGaN，所述应力施加材料的材质包括InGaN。
本发明的又一实施例中，所述半导体结构的应力施加材料为P型半导体材料。
本发明的又一实施例中，所述半导体结构进一步包括：叠加在所述势垒层表面的介质层，其中所述介质层覆盖所述势垒层。
本发明的又一实施例中，所述半导体结构的介质层的材质包括以下材料中的一种或多种的组合：Al 2O 3、AlON、SiON、SiO 2和SiN。
本发明的又一实施例中，所述半导体结构进一步包括：位于所述势垒层上方的栅极区域的栅电极、源极区域的源电极以及漏极区域的漏电极。
本发明的又一实施例中，所述半导体结构进一步包括：成核层和缓冲层，位于所述衬底和沟道层之间。
本发明的另一个实施例中揭示了一种半导体结构的制造方法，其特征在于，包括以下步骤：
制备依次叠加的沟道层以及势垒层；
在所述势垒层的栅极区域制备多个延伸至所述沟道层内的沟槽；以及
在所述多个沟槽中分别填充应力施加材料；
其中，所述应力施加材料大于沟道层的晶格常数。
本发明的又一实施例中，所述半导体结构的制造方法，进一步包括：在所述势垒层表面制备介质层，其中所述介质层覆盖所述势垒层。
本发明的又一实施例中，所述半导体结构的制造方法，进一步包括：在所述势垒层上方的栅极区域制备栅电极、在源极区域制备源电极以及在漏极区域制备漏电极。
本发明实施例所提供的半导体结构及其制造方法，考虑到栅极下方的沟道载流子浓度与沟道层和势垒层的异质结界面处存在较强的二维电子气有关，而该二维电子气的形成又与沟道层与势垒层因压电极化效应产生应变有关，因此提供了一种通过应力调控的方式来耗尽载流子浓度的方式以实现增强型器件。具体而言，由于在栅极区域形成多个沟槽并填充可因压电极化效应产生应变的 应力施加材料，且应力施加材料因压电极化效应产生的应变方向与势垒层因压电极化效应产生的应变方向的相反，因此可抵消掉产生二维电子气的应变，从而消除栅极区域下方沟道层和势垒层的异质结界面处的二维电子气，从而可实现增强型半导体开关器件。
附图简要说明
图1a～1c、2a～2e、3a～3b、4a～4b、5a～5b、6a～6c、7a～7b、8、9a～9d、10a～10c、11a～11c、12a～12c、13a～13c、14a～14c及15a～15d分别为本发明一实施例提供的半导体结构在制备过程中的示意图。
实施本发明的方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
此外，在不同的实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例和/或结构之间具有任何关联性。
本发明一实施例提供了一种半导体结构的制备方法，该半导体结构的制备方法包括如下步骤：
步骤101：如图1a所示，在衬底1制备依次叠加的沟道层23和势垒层24。
衬底1可选自半导体材料、陶瓷材料或高分子材料等。例如，衬底1优选自金刚石、蓝宝石、碳化硅、硅、铌酸锂、绝缘衬底硅(SOI)、氮化镓或氮化铝。
沟道层23和势垒层24为可形成二维电子气的异质结半导体材料即可。例如，以GaN基材料为例，沟道层23可采用GaN，势垒层24可采用AlGaN。由于压电极化效应，沟道层23和势垒层24构成异质结构以形成二维电子气。
在本发明一实施例中，如图1b所示，在生长沟道层23之前，还可在衬底 1上依次生长成核层21和缓冲层22。以GaN基半导体结构为例，成核层21可降低位错密度和缺陷密度，提升晶体质量。该成核层21可为AlN、AlGaN和GaN中的一种或多种。缓冲层22可缓冲衬底上方外延结构中的应力，避免外延结构开裂。该缓冲层22可包括AlN、GaN、AlGaN、AlInGaN中的一种或多种。
图1c为图1a所示的半导体结构的俯视图，图1a为图1c所示的半导体结构沿B-B剖面线的剖面图。
步骤102：如图2a-2c所示，图2a是图2b及图2c的俯视图，图2b是图2a沿B-B剖面线的剖面图，图2c是图2a沿A-A剖面线的剖面图，在势垒层24的栅极区域制备多个沟槽3，所述沟槽延伸至沟道层23内。
本发明中的栅极区域，即用于制备栅极的区域，本领域人员应当理解，栅极区域可根据相关器件的设计需求而进行定义和确定。
图2b为图2a所示的半导体结构沿B-B剖面线的剖面图，图2c为图2a所示的半导体结构沿A-A剖面线的剖面图。
图2a所示的实施例中，沟槽3的俯视形状为矩形，但本案对沟槽3的俯视形状不作特别限制，如图3a及3b所示，沟槽3的俯视形状可依具体设计需要而定，如可以是正方形、圆形、椭圆形、不规则形状等。
图2b及图2c所示的实施例中，沟槽3分别沿着图2a所示的B-B剖面线及A-A剖面线的剖面形状为矩形，但本案对此不作特别限制，如图4a及4b所示，沟槽3分别沿着图2a所示的B-B剖面线及A-A剖面线的剖面形状可依具体设计需求而定。
图2b及图2c所示的实施例中，沟槽3的侧壁是垂直于势垒层24的上表面的，但本申请对此不作特别限制，在其他实施例中，如图2d及2e所示沟槽3的侧壁是非垂直于势垒层24的上表面的，沟槽3的侧壁与势垒层24的上表面之间的角度可依设计需求进行调整。
沟槽3的深度，如图2a-2c所示的实施例中，沟槽3延伸至沟道层3内，在其他实施例中，如图5a及5b所示，图5a对应图2b，图5b对应图2c，当 设置缓冲层时，沟槽3还可以延伸至缓冲层22中。
在本发明图2a-2c的实施例中，沟槽3均匀排布在栅极区域。沟槽3可采用例如氯基等离子刻蚀的刻蚀过程形成。当然，本发明不严格限制沟槽3的宽度及间隔，沟槽3宽度及间隔，可根据设计需求而定，配合下文所述的应力施加材料4，能够耗尽二维电子气即可。
在本发明图2a-2c的实施例中，沟槽3的个数为7，然而本发明并不以此为限，沟槽3的个数可根据设计需求而定，可以更多，也可以更少，配合沟槽3的深度、宽度、间隔以及下文所述的应力缓冲层，能够耗尽二维电子气即可。
步骤103：如图6a-6c所示，图6a是图6b及图6c的俯视图，图6b是图6a沿B-B剖面线的剖面图，图6c是图6a沿A-A剖面线的剖面图，在沟槽3中填充应力施加材料4。其中，应力施加材料4的晶格常数大于沟道层23的晶格常数。
例如，沟道层23为GaN，势垒层24为AlGaN时，应力施加材料4的则可采用InGaN，InGaN的晶格常数大于GaN。
其中，在沟槽3中填充应力施加材料4，具体地可例如通过选择性填充的方式在沟槽3中直接填充来实现，如图7a所示，图7a与图6b对应，可先势垒层24上方制备保护层25，然后在凹槽3中直接填充应力施加材料4。保护层25可具体地例如为SiN或SiO 2或二者的结合。在沟槽3中填充应力施加材料4，具体地例如还可通过全片生长、再选择性刻蚀应力施加材料4来实现，如图7b所示，先全片生长施加材料4，然后再进行选择性刻蚀、CMP等工艺，形成图6b所示的结构。
图8是截取图6C中的虚线C及C`之间的部分结构，沟道层23的晶格常数比势垒层24的晶格常数大，沟道层24在平行于沟道层23的横向发生压应变。而应力施加材料4的晶格常数比沟道层23的晶格常数大，如图8所示，应力施加材料4会对两侧的沟道层23分别施加应力F1、F2，即应力施加材料4会使沟道层23平行于沟道层23的横向发生压应变，从而减少势垒层中收到的张应力，即减少沟 道层23和势垒层24的异质结界面处的二维电子气，从而实现了增强型半导体开关器件。
图6c中，应力施加材料4仅填充沟槽3中对应沟道层23的部分，应当理解，沟槽3中所填充的应力施加材料4的填充深度可根据实际应用场景而调整，如图9a-9c所示，图9a-9c与图6c对应，区别只在于应力施加材料4在沟槽3中的填充深度不一样。如图7a所示，应力施加材料4可以仅部分填充沟槽3对应沟道层23的部分；又或者图9b所示，应力施加材料4也可以填满沟槽3对应沟道层23的部分，同时部分填充沟槽3对应势垒层24的部分；又或者如图9c所示，应力施加材料4也可以填满沟槽3对应沟道层23和势垒层24的部分。由于控制应力施加材料4正好填满沟槽3对应沟道层23和势垒层24的部分比较困难，应力施加材料4的部上平面也可比势垒层24的上平面略高，如图9d所示。
在本发明一实施例中，为了进一步增强对于沟道层23与势垒层24的异质结构中的二维电子气的耗尽效果，在沟槽3中所填充的应力施加材料4可以为P型半导体材料，例如P型掺杂的InGaN。
步骤104：如图10a-10c所示，图10a是图10b及图10c的俯视图，图10b是图10a沿B-B剖面线的剖面图，图10c是图10a沿A-A剖面线的剖面图，在势垒层24上方制备介质层5。
该介质层5的材质可包括以下材料中的一种或多种的组合：Al 2O 3、AlON、SiON、SiO 2和SiN。
图10c中，应力施加材料4仅填充沟槽3中对应沟道层23的部分。介质层5的具体形态，根据沟槽3被应力施加材料4的填充情况而定，如图11a-11c所示，图11a-11c与图10c对应，图11a-11c与图8c的差异在于，随着应力施加材料4填充在沟槽3中填充深度的变化，介质层5的形态也随之变化。
步骤105：如图12a-12c所示，图12a是图12b及图12c的俯视图，图12b是图12a沿B-B剖面线的剖面图，图12c是图12a沿A-A剖面线的剖面图，在栅极区域制作栅电极7，在源极区域制作源电极6，在漏极区域制作漏电极 8。
栅电极可直接制备在介质层5之上；而源电极6和漏电极8制备之前，需先刻蚀源极区域和漏极区域的介质层5，使源电极6和漏电极8与势垒层24形成欧姆接触。电极材料采用例如镍合金的金属材料制成，也可采用金属氧化物或半导体材料制成，本发明对电极材料不做限定。
图13a-13c与图12c对应，图13a-13c与图12c的差异在于，随着应力施加材料4填充在沟槽3中的填充深度的变化，栅电极7的形态也随之变化。
图14a-14c是另一实施例中关于栅电极7的形态变化，图14a是图14b及图14c的俯视图，图14b是图14a沿B-B剖面线的剖面图，图14c是图14a沿A-A剖面线的剖面图。图14c与图12c的区别在于，沟槽3中不设置栅电极。
在本申请的一实施例中，步骤103：在势垒层24上方制备介质层5，可省略。如图15a所示，直接在势垒层24上方制备栅电极7，栅电极7与势垒层24形成肖特基接触。又或者如图15b所示，先在势垒层24上方制备帽层25，然后再制备栅电极7，帽层25可为GaN基的半导体材料形成。
在本发明一实施例中还提供了一种半导体结构。如图1a所示，该半导体结构包括：衬底1上依次叠加的沟道层23以及势垒层24。
衬底1可选自半导体材料、陶瓷材料或高分子材料等。例如，衬底1可优选自金刚石、蓝宝石、碳化硅、硅、铌酸锂、绝缘衬底1硅(SOI)、氮化镓或氮化铝。沟道层23和势垒层24为可形成二维电子气的半导体材料即可。例如，以GaN基材料为例，沟道层23可采用GaN，势垒层24可采用AlGaN或GaN，沟道层23和势垒层24构成异质结构以形成二维电子气。
在本发明一进一步实施例中，为了提高器件性能，满足相关技术需求，如图1b所示，该半导体结构可进一步包括设置沟道层23下方的成核层21和缓冲层22。以GaN基半导体结构为例，为降低位错密度和缺陷密度，提升晶体质量等技术需求，可进一步包括制备于衬底1上方的成核层21，该成核层21可为AlN、AlGaN和GaN中的一种或多种。此外，为了缓冲衬底上方外延结构中的应 力，避免外延结构开裂，该GaN基半导体结构还可进一步包括制备于成核层21上方的缓冲层22，该缓冲层22可包括GaN、AlGaN、AlInGaN中的一种或多种。
在本发明的一实施例中，如图2a-2c所示，该半导体结构还包括形成于栅极区域的多个沟槽3，该沟槽3延伸至沟道层23。如图5a-5b所示，当设置缓冲层22时，该沟槽3也延伸至缓冲层层22。
在本发明的一实施例中，如图6a-6c所示，该半导体结构还包括填充在该多个沟槽3中的应力施加材料4；其中，应力施加材料4的晶格常数大于沟道层23的晶格常数。图6a-6c中，应力施加材料4仅填充沟槽3中对应沟道层23的部分，在其他实施例中，如图9a-9c所示，应力施加材料4的在沟槽3中填充深度可依设计需求而定。
在本发明一实施例中，沟道层23的材质可包括GaN，势垒层24的材质可包括AlGaN，应力施加材料4的材质可包括InGaN，InGaN的晶格常数大于GaN。
在本发明一实施例中，为了进一步增强对于沟道层23与势垒层24的异质结构中的二维电子气的耗尽效果，在沟槽3中所填充的应力施加材料4可以为P型半导体材料，例如P型掺杂的InGaN。
在本发明一实施例中，如10a-10c所示，该半导体结构还可包括介质层5，该介质层5的材质可包括以下材料中的一种或多种的组合：Al 2O 3、AlON、SiON、SiO 2和SiN。介质层5的形态可根据应力施加材料4的形状而定，如图11a-11c所示。
在本发明一实施例中，如图12a-12c所示，该半导体结构还可包括位于栅极区域的栅电极6，位于源极区域的源电极7，位于漏极区域的漏电极8。
电极材料采用例如镍合金的金属材料制成，也可采用金属氧化物或半导体材料制成，本发明对电极材料不做限定。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当 组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (10)

  1. 一种半导体结构，其特征在于，包括：
    依次叠加的沟道层以及势垒层；
    形成于所述势垒层的栅极区域的多个沟槽，其中所述多个沟槽延伸至所述沟道层内；以及
    填充在所述多个沟槽中的应力施加材料；
    其中，所述应力施加材料的晶格常数大于所述沟道层。
  2. 根据所述权利要求1所述的半导体结构，其特征在于，所述沟道层的材质包括GaN，所述势垒层的材质包括AlGaN，所述应力施加材料的材质包括InGaN。
  3. 根据所述权利要求1所述的半导体结构，其特征在于，所述应力施加材料为P型半导体材料。
  4. 根据所述权利要求1所述的半导体结构，其特征在于，进一步包括：
    制备在所述势垒层之上的介质层。
  5. 根据所述权利要求4所述的半导体结构，其特征在于，所述介质层的材质包括以下材料中的一种或多种的组合：Al 2O 3、AlON、SiON、SiO 2和SiN。
  6. 根据所述权利要求1所述的半导体结构，其特征在于，进一步包括：
    位于所述势垒层上方的栅极区域的栅电极、源极区域的源电极以及漏极区域的漏电极。
  7. 根据权利要求1所述的半导体结构，其特征在于，进一步包括：成核层和缓冲层，位于所述衬底和沟道层之间。
  8. 一种半导体结构的制造方法，其特征在于，包括以下步骤：
    制备依次叠加的沟道层以及势垒层；
    在所述势垒层的栅极区域制备多个延伸至所述沟道层内的沟槽；以及
    在所述多个沟槽中分别填充应力施加材料；
    其中，所述应力施加材料的晶格常数大于所述沟道层。
  9. 根据所述权利要求8所述的半导体结构的制造方法，其特征在于，进一步 包括：
    在所述势垒层表面制备介质层，其中所述介质层覆盖所述势垒层。
  10. 根据所述权利要求8所述的半导体结构的制造方法，其特征在于，进一步包括：在所述势垒层上方的栅极区域制备栅电极、在源极区域制备源电极以及在漏极区域制备漏电极。
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