WO2021029183A1 - 半導体装置、半導体モジュールおよび電子機器 - Google Patents

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layer
semiconductor device
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semiconductor
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竹内　克彦
将志 柳田
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Definitions

  • the present technology relates to a semiconductor device having a semiconductor layer and a gate electrode, a semiconductor module provided with this semiconductor device, and an electronic device.
  • a semiconductor device such as a field effect transistor (FET) has, for example, a semiconductor layer including a channel layer and a pair of electrodes (source electrode and drain electrode) electrically connected to the channel layer.
  • FET field effect transistor
  • the semiconductor layer is provided with a region in which N-type impurities are diffused at a high concentration, and the source electrode and the drain electrode are each electrically connected to the channel layer via this high concentration impurity diffusion region. ing.
  • the semiconductor device is provided with a semiconductor layer including a channel layer and a predetermined size in the thickness direction of the semiconductor layer, and has an impurity concentration higher than that of the surrounding semiconductor layer.
  • the contact region is opposed to the channel layer, and the gate electrode provided on the semiconductor layer away from the contact region is in contact with the semiconductor layer and electrically connected to the channel layer via the contact region. It is provided with an electrode extending at least toward the gate electrode side from the contact region.
  • the semiconductor module according to the embodiment of the present technology is provided with the semiconductor device according to the embodiment of the present technology.
  • the electronic device according to the embodiment of the present technology is provided with the semiconductor device according to the embodiment of the present technology.
  • the electrode extends at least toward the gate electrode side from the contact region, as compared with the case where the contact region is exposed from the electrode. Therefore, the influence of the sheet resistance in the contact area is suppressed.
  • FIG. 4A It is sectional drawing which shows the process following FIG. 4B. It is sectional drawing which shows the process following FIG. 4C. It is sectional drawing which shows the process following FIG. 4D. It is sectional drawing which shows the process following FIG. 4E. It is an energy band block diagram of the semiconductor device (during off operation) shown in FIG. FIG.
  • FIG. 5 is a cross-sectional view schematically showing a carrier-deficient region formed during off-operation of the semiconductor device shown in FIG. 1.
  • It is sectional drawing which shows the structure of the main part of the semiconductor device which concerns on a comparative example. It is a figure which shows the relationship between the distance shown in FIG. 1 and on-resistance. It is sectional drawing which shows the structure of the main part of the semiconductor device which concerns on modification 1.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor device shown in FIG. It is sectional drawing which shows the process following FIG. 10A. It is sectional drawing which shows the process following FIG. 10B. It is sectional drawing which shows the process following FIG. 10C.
  • FIG. 5 is a schematic plan view showing another example of the semiconductor device shown in FIG. 2 and the like.
  • Embodiment 2 A semiconductor device having a source electrode and a drain electrode extending closer to the gate electrode side than the contact region.
  • Modification 1 An example in which the interlayer insulating film has a laminated structure.
  • Modification 2 Example of having a gate insulating film between the gate electrode and the semiconductor layer
  • FIG. 1 is a cross-sectional view showing a main configuration of a semiconductor device (semiconductor device 1) according to an embodiment of the present technology.
  • FIG. 2 is a top view of the semiconductor device 1.
  • the detailed configuration of the semiconductor device 1 will be described based on these figures.
  • the semiconductor device 1 has a semiconductor layer 10 including a channel layer 13, a source electrode 21S and a drain electrode 21D, an interlayer insulating film 22, and a gate electrode 23 on the substrate 11 in this order.
  • the interlayer insulating film 22 has an opening 22M in a selective region, and a part of the gate electrode 23 is embedded in the opening 22M.
  • the gate electrode 23 has a so-called T-shaped cross-sectional structure.
  • the gate electrode 23, the source electrode 21S, and the drain electrode 21D provided on the semiconductor layer 10 are arranged apart from each other, and the source electrode 21S, the gate, and the gate are arranged along the channel length direction (X direction in FIG. 2).
  • the electrode 23 and the drain electrode 21D are arranged in this order.
  • the substrate 11 is made of a semiconductor material.
  • a substrate 11 is made of, for example, a group III-V compound semiconductor material.
  • a semi-insulating single crystal GaN (gallium nitride) substrate is used.
  • the constituent material of such a substrate 11 include SiC (silicon carbide), sapphire, and Si (silicon).
  • the lattice constant is adjusted by the buffer layer (buffer layer 12 described later) between the substrate 11 and the channel layer 13.
  • An island-shaped active region a is provided on the upper portion of the substrate 11 (FIG. 2).
  • the adjacent active regions a are separated by, for example, ion implantation of B (boron). As a result, the plurality of active regions a are separated from each other.
  • a gate electrode 23, a source electrode 21S, a drain electrode 21D, and the like are provided in each active region a.
  • the device may be separated by a method other than ion implantation.
  • the channel layer 13 may be divided by dry etching to separate the elements.
  • the semiconductor layer 10 has a structure in which a buffer layer 12, a channel layer 13, and a barrier layer 14 are laminated in this order from the substrate 11 side.
  • the buffer layer 12 is composed of, for example, a compound semiconductor layer epitaxially grown on the substrate 11, and is configured by using a compound semiconductor that is well lattice-matched with the substrate 11.
  • a compound semiconductor that is well lattice-matched with the substrate 11.
  • an epitaxial growth layer of u-GaN to which no impurities are added is provided on the substrate 11 made of a single crystal GaN substrate.
  • the buffer layer 12 is provided between the substrate 11 and the channel layer 13 to improve the crystal state of the channel layer 13 and warp the wafer. Can be suppressed.
  • the buffer layer 12 when the substrate 11 is made of Si and the channel layer 13 is made of GaN, for example, AlN (aluminum nitride), AlGaN (aluminum gallium nitride), GaN, or the like can be used for the buffer layer 12.
  • the buffer layer 12 may be composed of a single layer, or may have a laminated structure. When the buffer layer 12 is made of a ternary material, the composition of each may be gradually different in the buffer layer 12.
  • the channel layer 13 between the buffer layer 12 and the barrier layer 14 is a current passage between the source electrode 21S and the drain electrode 21D.
  • Carriers are accumulated in the channel layer 13 by polarization with the barrier layer 14, and two-dimensional electron gas (2DEG: Two Dimensional Electron gas) is accumulated in the vicinity of the junction surface (heterojunction interface) with the barrier layer 14.
  • Layer 13c is provided. That is, the semiconductor device 1 is a GaN-based heterofield effect transistor (HFET).
  • HFET GaN-based heterofield effect transistor
  • Such a channel layer 13 is preferably made of a compound semiconductor material in which carriers are likely to be accumulated due to polarization with the barrier layer 14.
  • the channel layer 13 is composed of GaN epitaxially grown on the buffer layer 12.
  • the channel layer 13 may be made of u-GaN to which no impurities are added.
  • the scattering of impurities of carriers in the channel layer 13 is suppressed, so that the mobility of carriers can be increased.
  • GaN is a wide-gap semiconductor material and has a high breakdown voltage. Further, the semiconductor layer 10 containing GaN is capable of high temperature operation and has a high saturation drift rate. The two-dimensional electron gas layer 13c formed in the channel layer 13 containing GaN has high mobility and a high sheet electron density.
  • the semiconductor device 1 which is such a GaN-based heterofield effect transistor is capable of low resistance, high speed, and high withstand voltage operation, and is suitably used for power devices, RF (Radio Frequency) devices, and the like.
  • a lower barrier layer (not shown) may be provided between the channel layer 13 and the buffer layer 12.
  • the lower barrier layer By providing the lower barrier layer, it is possible to suppress the spread of electron distribution toward the buffer layer 12 in the channel layer 13. As a result, the short channel effect and the like can be suppressed and the transistor characteristics can be improved.
  • the barrier layer 14 provided between the channel layer 13 and the interlayer insulating film 22 forms a heterojunction interface with the channel layer 13.
  • the barrier layer 14 is made of, for example, a compound semiconductor material having a bandgap wider than the bandgap of the channel layer 13.
  • Al (1-x ⁇ y) Ga x In y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1) obtained epitaxially grown on the channel layer 13 is used.
  • the barrier layer 14 may be composed of u-Al (1-x - y) Ga x In y N to which no impurities are added.
  • the barrier layer 14 may be composed of a single layer or may have a laminated structure.
  • the barrier layer 14 may be configured by a laminated structure of Al (1-x ⁇ y) Ga x In y N having different compositions.
  • the composition of each of Al (1-x ⁇ y) Ga x In y N may be gradually different in the barrier layer 14.
  • the semiconductor layer 10 is provided with a source-side contact region 15S and a drain-side contact region 15D arranged separately from each other.
  • the source-side contact region 15S and the drain-side contact region 15D are regions having an impurity concentration higher than the impurity concentration of the semiconductor layer 10 in other portions, and are predetermined in the thickness direction of the semiconductor layer 10 (Z direction in FIG. 1). It is provided in size.
  • the source-side contact region 15S and the drain-side contact region 15D are provided from the surface of the semiconductor layer 10 (the surface opposite to the substrate 11) to a part of the channel layer 13 in the thickness direction.
  • the source side contact region 15S electrically connects the source electrode 21S and the two-dimensional electron gas layer 13c
  • the drain side contact region 15D electrically connects the drain electrode 21D and the two-dimensional electron gas layer 13c, respectively, with low resistance. Area of. In a plan view (XY plane in FIG. 2), the source side contact region 15S is arranged at a position overlapping the source electrode 21S, and the drain side contact region 15D is arranged at a position overlapping the drain electrode 21D.
  • the source-side contact region 15S and the drain-side contact region 15D are preferably formed to a deeper position (far from the surface) of the semiconductor layer 10 than a position near the barrier layer 14 in the channel layer 13. The side contact region 15S and the drain side contact region 15D do not have to be in contact with the two-dimensional electron gas layer 13c.
  • the source-side contact region 15S and the drain-side contact region 15D contain, for example, a high concentration of N-type impurities.
  • the N-type impurity is, for example, Si (silicon) or Ge (germanium).
  • the concentration of N-type impurities in the source-side contact region 15S and the drain-side contact region 15D is, for example, 1 ⁇ 10 18 cm -3 or more.
  • the source side contact region 15S and the drain side contact region 15D may be formed by diffusing impurities from the surface of the semiconductor layer 10 to the barrier layer 14 and the channel layer 13, for example, by using ion implantation. That is, the source side contact region 15S and the drain side contact region 15D may be provided in a part of the barrier layer 14 and the channel layer 13.
  • the source-side contact region 15S and the drain-side contact region 15D may be composed of, for example, a layer different from the barrier layer 14 and the channel layer 13.
  • a source-side contact region 15S and a drain-side contact region 15D for example, as described later, after removing a part of the barrier layer 14 and the channel layer 13, the barrier layer 14 and the channel layer 13 are removed. It is formed by filling the region with a semiconductor material.
  • the source side contact region 15S and the drain-side contact region 15D for example, is constituted by In (1-z) Ga z N (0 ⁇ z ⁇ 1) containing N-type impurities.
  • the source-side contact region 15S and the drain-side contact region 15D may be formed of a single layer or may have a laminated structure.
  • a source-side contact region 15S and the drain-side contact region 15D may be formed by a stacked structure of different In (1-z) Ga z N compositions.
  • an In may be (1-z) made different Ga z N gradually composition of each.
  • the source electrode 21S and the drain electrode 21D are respectively arranged separately from each other in a selective region on the surface of the semiconductor layer 10. Both the source electrode 21S and the drain electrode 21D are in contact with the surface of the semiconductor layer 10. That is, the source electrode 21S and the drain electrode 21D are each ohmic-bonded to the semiconductor layer 10.
  • the source electrode 21S covers the source side contact region 15S and extends a predetermined distance (distance Ls) from the source side contact region 15S to the gate electrode 23 side
  • the drain electrode 21D is a drain side contact. It covers the region 15D and extends a predetermined distance (distance Ld) to the gate electrode 23 side from the drain side contact region 15D.
  • the source side contact area 15S and the drain side contact area 15D are exposed as compared with the case where the source side contact area 15S and the drain side contact area 15D are exposed from the source electrode 21S and the drain electrode 21D.
  • the effect of sheet resistance is suppressed.
  • the source electrode 21S is provided in a region wider than the source side contact region 15S over the entire circumference of the source side contact region 15S (FIG. 2).
  • the source electrode 21S extends a distance Lsa on the side opposite to the gate electrode 23, for example, in the channel length direction.
  • the source electrode 21S preferably extends on both sides of the source side contact region 15S (the gate electrode 23 side and the side opposite to the gate electrode 23) in the channel length direction, but at least the gate electrode is more than the source side contact region 15S. It suffices if it extends to the 23 side.
  • the source electrode 21S is in contact with, for example, the source side contact region 15S and the barrier layer 14 (FIG. 1).
  • the drain electrode 21D is provided, for example, in a region wider than the drain side contact region 15D over the entire circumference of the drain side contact region 15D (FIG. 2).
  • the drain electrode 21D extends a distance Lda on the side opposite to the gate electrode 23, for example, in the channel length direction.
  • the drain electrode 21D preferably extends to both sides of the drain-side contact region 15D in the channel length direction, but may extend to at least the gate electrode 23 side from the drain-side contact region 15D.
  • the drain electrode 21D is in contact with, for example, the drain side contact region 15D and the barrier layer 14 (FIG. 1).
  • the source electrode 21S and the drain electrode 21D are composed of, for example, a laminated film in which titanium (Ti), aluminum (Al), nickel (Ni) and gold (Au) are laminated in this order from the semiconductor layer 10 side.
  • a part of each of the source electrode 21S and the drain electrode 21D may be provided so as to protrude from the active region a in a plan view (FIG. 2).
  • the source electrode 21S and the drain electrode 21D may be connected to the wiring layer via a contact provided above them. As a result, the resistance component of the metal drawing portion can be suppressed.
  • the interlayer insulating film 22 is provided on the semiconductor layer 10 so as to cover the source electrode 21S and the drain electrode 21D.
  • the opening 22M of the interlayer insulating film 22 is provided so as to penetrate the interlayer insulating film 22.
  • the opening 22M is arranged between the source side contact region 15S and the drain side contact region 15D in the channel length direction.
  • the opening 22M has, for example, a rectangular planar shape (FIG. 2).
  • the interlayer insulating film 22 functions as an insulating film with respect to the barrier layer 14, and also has a function of protecting the surface of the barrier layer 14 from contamination by impurities. Examples of this impurity include ions and the like.
  • the interlayer insulating film 22 is made of, for example, SiO 2 (silicon oxide) or the like.
  • the interlayer insulating film 22 may be made of, for example, Al 2 O 3 (aluminum oxide) or silicon nitride (SiN).
  • the gate electrode 23 is provided on the interlayer insulating film 22 and is embedded in the opening 22M of the interlayer insulating film 22.
  • the gate length (Lg) of the gate electrode 23 is defined by the size of the gate electrode 23 (the size in the X direction of FIG. 1) of the portion embedded in the opening 22M.
  • the gate electrode 23 is arranged apart from the source side contact region 15S and the drain side contact region 15D.
  • the gate electrode 23 is composed of, for example, a laminated film in which nickel (Ni) and gold (Au) are sequentially laminated from the substrate 11 side.
  • the gate electrode 23 on the interlayer insulating film 22 is widened over the entire circumference of the opening 22M, for example.
  • the gate electrode 23 on the interlayer insulating film 22 may be widened at a part around the opening 22M.
  • the gate resistance can be lowered while reducing the gate length, so that the cutoff frequency (fmax) can be increased. Therefore, the semiconductor device 1 having the gate electrode 23 is suitably used as a high frequency device.
  • FIG. 3 is an energy band configuration diagram below the gate electrode 23 of the semiconductor device 1 having the above configuration, and is in a bonded state in which the gate voltage Vg is not applied.
  • the channel layer 13 is composed of GaN and the barrier layer 14 is composed of Al 0.3 Ga 0.7 N mixed crystal, and a gate insulating film is formed between the gate electrode 23 and the barrier layer 14 (FIG. 11 described later). The case where the gate insulating film 24) is provided is shown.
  • a barrier layer 14 having a bandgap wider than that of the channel layer 13 is bonded to the channel layer 13 having a narrow bandgap. Therefore, in the channel layer 13, the carrier is accumulated in the vicinity of the junction surface with the barrier layer 14 in the channel layer 13 by spontaneous polarization, piezo polarization, or both of them. As a result, the two-dimensional electron gas layer 13c is formed in the channel layer 13.
  • the discontinuity ⁇ Ec between the conduction band end of the channel layer 13 and the conductor end of the barrier layer 14 is sufficiently large (0.3 eV in this case), the number of carriers (electrons) distributed in the barrier layer 14 Is negligibly small compared to the number of carriers (electrons) distributed in the channel layer 13.
  • the semiconductor device 1 having such a configuration can be manufactured, for example, as follows.
  • 4A to 4F are schematic cross-sectional views showing the manufacturing method of the semiconductor device 1 in the order of processes.
  • a buffer layer 12, a channel layer 13, a barrier layer 14, and an insulating film 16 are formed in this order on, for example, a substrate 11 made of Si.
  • the buffer layer 12, the channel layer 13, and the barrier layer 14 are formed by, for example, an epitaxial growth method.
  • the channel layer 13 is formed by, for example, epitaxially growing a GaN layer on the buffer layer 12, and the barrier layer 14 is formed, for example, by epitaxially growing u-AlGaN (Al 0.3- Ga 0.7 N mixed crystal) on the channel layer 13.
  • the insulating film 16 is used as a selection mask when forming the source side contact region 15S and the drain side contact region 15D in a later step.
  • element separation is performed. Element separation is performed, for example, by ion-implanting B (boron) or the like into a region between adjacent elements. By ion implantation, the region between the elements is increased in resistance, and the elements are separated (the active region a in FIG. 2 is formed).
  • the element separation step may be performed in a later step (for example, after the formation of the source side contact region 15S and the drain side contact region 15D, or after the formation of the gate electrode 23).
  • etching is performed from the insulating film 16 to the channel layer 13 as shown in FIG. 4B.
  • a pair of notches C are formed in the laminated body on the substrate 11.
  • the pair of notches C reaches, for example, a part of the channel layer 13, and the bottom surface of the notch C is formed by the channel layer 13.
  • a selective regrowth method is used to form a source-side contact region 15S on one of the pair of notches C and a drain-side contact region 15D on the other.
  • the semiconductor layer 10 is formed on the substrate 11.
  • the insulating film 16 (FIG. 4B) functions as a selection mask when the selective regrowth method is performed.
  • the insulating film 16 is removed by, for example, etching.
  • the source electrode 21S is electrically connected to the source side contact region 15S
  • the drain electrode 21D is formed by being electrically connected to the drain side contact region 15D.
  • the source electrode 21S and the drain electrode 21D are formed by, for example, mask-depositing titanium (Ti), aluminum (Al), nickel (Ni), and gold (Au) on the surface of the semiconductor layer 10 in this order. As a result, the source electrode 21S and the drain electrode 21D are patterned in a selective region on the surface of the semiconductor layer 10.
  • an interlayer insulating film 22 is formed on, for example, the entire surface of the semiconductor layer 10 so as to cover the source electrode 21S and the drain electrode 21D.
  • the interlayer insulating film 22 is formed, for example, by forming silicon oxide (SiO 2 ) by using a CVD (Chemical Vapor Deposition) method.
  • the interlayer insulating film 22 may be formed by, for example, forming aluminum oxide (Al 2 O 3 ) by using the ALD (Atomic Layer Deposition) method, or silicon nitride (SiN) by using the CVD method. May be formed by forming a film.
  • an opening 22M is formed in a predetermined region of the interlayer insulating film 22 as shown in FIG. 4F.
  • the opening 22M is formed, for example, by pattern etching a part of the interlayer insulating film 22 between the source electrode 21S and the drain electrode 21D in the channel length direction.
  • the opening 22M is formed to a depth reaching, for example, the semiconductor layer 10.
  • the gate electrode 23 is formed in a predetermined region on the interlayer insulating film 22 so as to embed the opening 22M.
  • the gate electrode 23 is formed, for example, by sequentially mask-depositing Ni (nickel) and Au (gold) on the interlayer insulating film 22. Through such a process, the semiconductor device 1 shown in FIGS. 1 and 2 is completed.
  • the semiconductor device 1 when a negative gate voltage Vg (for example, about ⁇ 10 V) is applied to the gate electrode 23, as shown in the cross-sectional view of FIG. 6, the region (carrier deficiency) of the channel layer 13 directly below the gate electrode 23 In region A), the number of carriers decreases. Therefore, the number of electrons in the channel layer 13 decreases, and the drain current Id hardly flows.
  • the energy band configuration at this time is as shown in FIG. 5, and the conduction band energy Ec in the channel layer 13 is completely higher than the Fermi level Ef.
  • the source electrode 21S extends in the channel length direction from the source side contact region 15S
  • the drain electrode 21D extends in the channel length direction from the drain side contact region 15D.
  • the source side contact area 15S and the drain side contact area 15D are exposed from the source electrode 21S and the drain electrode 21D in the channel length direction, respectively, as compared with the case where the source side contact area 15S and the drain side contact area 15D are exposed.
  • the effect of sheet resistance is suppressed.
  • this action and effect will be described.
  • FIG. 7 schematically shows the cross-sectional configuration of the main part of the semiconductor device (semiconductor device 100) according to the comparative example.
  • FIG. 7 corresponds to FIG. 1 showing the semiconductor device 1.
  • the semiconductor device 100 has a semiconductor layer 10 on the substrate 11.
  • the semiconductor device 100 is, for example, a GaN-based HFET like the semiconductor device 1, and the semiconductor layer 10 includes a buffer layer 12, a channel layer 13, and a barrier layer 14 in this order from the substrate 11 side, and is a semiconductor layer.
  • the source side contact region 15S and the drain side contact region 15D are provided on the 10 having a predetermined size in the thickness direction from the surface.
  • the source side contact region 15S is provided so as to extend to the gate electrode 23 side from the source electrode 21S, and the drain side contact region 15D extends to the gate electrode 23 side from the drain electrode 21D. It is provided. That is, a part of the source side contact region 15S is exposed from the source electrode 21S, and a part of the drain side contact region 15D is exposed from the drain electrode 21D. In this respect, the semiconductor device 100 is different from the semiconductor device 1.
  • the on-resistance is caused by the sheet resistance of the source side contact region 15S of the portion exposed from the source electrode 21S and the sheet resistance of the drain side contact region 15D of the portion exposed from the drain electrode 21D. (Ron) may be high. In particular, when the drain-side contact region 15D to which a high voltage is applied is exposed from the drain electrode 21D, the on-resistance tends to increase.
  • an interface trap is likely to occur in the vicinity of the interface between the barrier layer 14 and the interlayer insulating film 22, and the characteristics of the semiconductor device 100 may be deteriorated due to this interface trap.
  • the influence of this interface trap becomes large.
  • the characteristics of the semiconductor device 100 may fluctuate.
  • a method using the field plate effect can be considered (for example, JP-A-2016-136547).
  • this method using the field plate effect increases the capacitance between the gate and drain.
  • the capacitance between the gate and the drain is formed in a portion where the gate electrode and the two-dimensional electron gas layer on the drain side face each other in the stacking direction and a portion where the gate electrode and the drain electrode are close to each other in the channel length direction.
  • the frequency characteristics may deteriorate.
  • the distance between the gate and the drain is increased by the field plate, so that the device size tends to be increased.
  • the surface of the semiconductor layer 10 exposed from the source electrode 21S and the drain electrode 21D may be deteriorated due to the treatment in the manufacturing process.
  • the semiconductor layer 10 is deteriorated due to the treatment before forming the interlayer insulating film 22 and the plasma irradiation when forming the interlayer insulating film 22, and the sheet resistance of the two-dimensional electron gas layer 13c is high. There is a risk of becoming.
  • the source electrode 21S extends in the channel length direction from the source side contact region 15S
  • the drain electrode 21D extends in the channel length direction from the drain side contact region 15D. .. That is, since the source side contact region 15S and the drain side contact region 15D are not exposed from the source electrode 21S and the drain electrode 21D, the source side contact region 15S and the drain side contact region of the portion exposed from the source electrode 21S and the drain electrode 21D The influence of the seat resistance of 15D is suppressed. Therefore, in the semiconductor device 1, the on-resistance is reduced.
  • FIG. 8 shows the relationship between the on-resistance of the semiconductor device 1 and the distances Ls and Ld.
  • the source electrode 21S and the drain electrode 21D extend in the channel length direction from the source side contact region 15S and the drain side contact region 15D, so that the barrier layer 14 and the interfacial layer are formed as compared with the semiconductor device 100.
  • the area of the interface with the insulating film 22 becomes smaller.
  • deterioration of the characteristics of the semiconductor device 1 due to the interface trap near the interface between the barrier layer 14 and the interlayer insulating film 22 can be suppressed.
  • the semiconductor device 1 having the GaN (gallium nitride) -based semiconductor layer 10 the deterioration of characteristics due to the interface trap can be effectively suppressed.
  • the source electrode 21S and the drain electrode 21D are extended in the channel length direction from the source side contact region 15S and the drain side contact region 15D, so that the source electrode 21S and the drain are extended as compared with the semiconductor device 100.
  • the surface of the semiconductor layer 10 exposed from the electrode 21D becomes smaller. As a result, deterioration of the semiconductor layer 10 due to processing in the manufacturing process can be suppressed, and an increase in sheet resistance of the two-dimensional electron gas layer 13c can be suppressed.
  • the semiconductor device 1 a portion is formed in which the two-dimensional electron gas layer 13c and the source electrode 21S and the drain electrode 21D each face each other in the stacking direction (Z-axis direction in FIG. 1). As a result, the potential distribution inside the channel layer 13 is stabilized, and the high frequency characteristics can be improved.
  • the source electrode 21S is provided so as to extend at least toward the gate electrode 23 side from the source side contact region 15S, and extends at least toward the gate electrode 23 side from the drain side contact region 15D.
  • the drain electrode 21D was provided. As a result, the influence of the sheet resistance of the source side contact region 15S and the drain side contact region 15D can be suppressed, and the on-resistance can be reduced. Therefore, it is possible to improve the transistor characteristics.
  • FIG. 9 schematically shows a cross-sectional configuration of a main part of the semiconductor device (semiconductor device 1A) according to the first modification of the embodiment.
  • FIG. 9 corresponds to FIG. 1 showing the semiconductor device 1.
  • the semiconductor device 1A has a planar configuration similar to that of the semiconductor device 1 (FIG. 2).
  • the interlayer insulating film 22 has a laminated structure of the first interlayer insulating film 22A and the second interlayer insulating film 22B. Except for this point, the semiconductor device 1A has the same configuration as the semiconductor device 1, and its action and effect are also the same.
  • the interlayer insulating film 22 is composed of a laminated film in which the first interlayer insulating film 22A and the second interlayer insulating film 22B are laminated in order from the barrier layer 14 side.
  • the first interlayer insulating film 22A is provided with a first opening 22AM
  • the second interlayer insulating film 22B is provided with a second opening 22BM.
  • the gate electrode 23 is embedded in the first opening 22AM and the second opening 22BM.
  • the first interlayer insulating film 22A is provided between the barrier layer 14 and the second interlayer insulating film 22B, and between the source electrode 21S or the drain electrode 21D and the second interlayer insulating film 22B.
  • the first interlayer insulating film 22A is made of, for example, Al 2 O 3 (aluminum oxide).
  • Such a first interlayer insulating film 22A functions as an insulating film with respect to the barrier layer 14, and also has a function of protecting the surface of the barrier layer 14 from contamination by impurities. Examples of this impurity include ions and the like. Further, by forming a good interface between the first interlayer insulating film 22A and the barrier layer 14, deterioration of device characteristics can be suppressed.
  • the first interlayer insulating film 22A is preferably made of a material that can be wet-etched, and the selection ratio of wet etching between the constituent material of the second interlayer insulating film 22B and the constituent material of the first interlayer insulating film 22A is, for example. It is 1: 1 or more, and preferably 1: 5 or more.
  • the first opening 22AM provided in the first interlayer insulating film 22A penetrates the first interlayer insulating film 22A.
  • the second interlayer insulating film 22B faces the barrier layer 14 with the first interlayer insulating film 22A in between.
  • the second interlayer insulating film 22B has a width smaller than the width in the channel length direction (the size in the X-axis direction of FIG. 9) of the first opening 22AM of the first interlayer insulating film 22A. Is provided.
  • the second opening 22BM of the second interlayer insulating film 22B communicates with the first opening 22AM of the first interlayer insulating film 22A, and the gate electrode 23 is connected to both the first opening 22AM and the second opening 22BM. Is inserted.
  • the second opening 22BM is arranged at the center of the first opening 22AM.
  • the second opening 22BM of the second interlayer insulating film 22B is for defining the size of the gate electrode 23 of the portion embedded in the interlayer insulating film 22.
  • a gap is formed between the gate electrode 23 and the side wall of the first opening 22AM.
  • the permittivity of this void is lower than the permittivity of the interlayer insulating film 22. Therefore, the gate-drain capacitance (Cgd) and the gate-source capacitance (Cgs) are lower in the semiconductor device 1A than in the semiconductor device 1 having no voids. Therefore, the gain can be improved.
  • the second interlayer insulating film 22B is made of, for example, SiO 2 (silicon oxide). Such a second interlayer insulating film 22B, together with the first interlayer insulating film 22A, functions as an insulating film with respect to the barrier layer 14, and also has a function of protecting the surface of the barrier layer 14 from contamination by impurities.
  • the second interlayer insulating film 22B is preferably made of a material that can be dry-etched, and the selection ratio of dry etching between the constituent material of the first interlayer insulating film 22A and the constituent material of the second interlayer insulating film 22B is, for example. It is 1: 1 or more, and preferably 1: 5 or more.
  • the semiconductor device 1A can be formed, for example, as follows (FIGS. 10A to 10D).
  • the semiconductor layer 10, the source electrode 21S, and the drain electrode 21D are formed on the substrate 11 in the same manner as described in the above embodiment (FIG. 4D).
  • a first interlayer insulating film 22A is formed on the entire surface of the semiconductor layer 10 so as to cover the source electrode 21S and the drain electrode 21D.
  • the first interlayer insulating film 22A is formed, for example, by forming an aluminum oxide (Al 2 O 3 ) film using the ALD method.
  • the second interlayer insulating film 22B is formed on the first interlayer insulating film 22A.
  • the second interlayer insulating film 22B is formed by forming silicon oxide (SiO 2 ), for example, by using a CVD method.
  • a second opening 22BM is formed in the second interlayer insulating film 22B.
  • the second opening 22BM penetrates the second interlayer insulating film 22B and reaches the first interlayer insulating film 22A.
  • the second opening 22BM is preferably formed by, for example, dry etching. As a result, it is possible to suppress the expansion of the width of the second opening 22BM. Further, by setting the etching selection ratio between the constituent material of the first interlayer insulating film 22A and the constituent material of the second interlayer insulating film 22B to 1: 5 or more, the first interlayer when forming the second opening 22BM is formed. Deterioration of the semiconductor layer 10 due to the reduction of the insulating film 22A can be suppressed.
  • the first opening 22AM is formed in the first interlayer insulating film 22A as shown in FIG. 10D.
  • the first opening 22AM is preferably formed by, for example, wet etching. As a result, deterioration of the semiconductor layer 10 can be suppressed as compared with the case where the first opening 22AM is formed by dry etching.
  • the interlayer insulating film 22 is composed of a laminated structure of the first interlayer insulating film 22A and the second interlayer insulating film 22B, the first interlayer insulating film 22A closer to the semiconductor layer 10 is formed.
  • One opening 22AM can be formed by using wet etching. As a result, deterioration of the semiconductor layer 10 due to processing in the manufacturing process can be suppressed.
  • the second opening when forming the first opening 22AM is formed.
  • the spread of the width of the portion 22BM can be suppressed.
  • the gate electrode 23 is embedded so as to embed the second opening 22BM and the first opening 22AM from above the interlayer insulating film 22 (more specifically, the second interlayer insulating film 22B). To form.
  • the gate electrode 23 can be formed in the same manner as described in the above embodiment.
  • the semiconductor device 1A can be formed in this way.
  • the semiconductor device 1A of the present modification also has a source electrode 21S extending at least toward the gate electrode 23 side from the source side contact region 15S, and at least a gate electrode than the drain side contact region 15D.
  • the drain electrode 21D is provided so as to extend to the 23 side.
  • the interlayer insulating film 22 has a laminated structure of the first interlayer insulating film 22A and the second interlayer insulating film 22B in order from the barrier layer 14 side, the second opening 22BM of the second interlayer insulating film 22B is formed. At that time, the surface of the semiconductor layer 10 is covered with the first interlayer insulating film 22A. Therefore, the surface of the semiconductor layer 10 is protected by the first interlayer insulating film 22A from dry etching when the second opening 22BM is formed. Therefore, deterioration of the semiconductor layer 10 immediately below the gate electrode 23 due to the processing in the manufacturing process can be suppressed. As a result, in the semiconductor device 1A, it is possible to improve the gate characteristics such as reduction of resistance and improvement of withstand voltage.
  • the gap is provided between the gate electrode 23 and the side wall of the first opening 22AM, the gate-drain capacitance (Cgd) and the gate-source capacitance (Cgs) are lowered. Therefore, the gain can be improved.
  • FIG. 11 schematically shows a cross-sectional configuration of a main part of the semiconductor device (semiconductor device 1B) according to the second modification of the above embodiment.
  • FIG. 11 corresponds to FIG. 1 showing the semiconductor device 1.
  • the semiconductor device 1B has a planar configuration similar to that of the semiconductor device 1 (FIG. 2).
  • the semiconductor device 1B has a gate insulating film (gate insulating film 24) between the semiconductor layer 10 and the gate electrode 23. Except for this point, the semiconductor device 1B has the same configuration as the semiconductor devices 1 and 1A, and its action and effect are also the same.
  • the gate insulating film 24 covers, for example, the sidewalls of the first opening 22AM and the second opening 22BM from above the interlayer insulating film 22 (specifically, the second interlayer insulating film 22B), and the second opening 22BM. It is provided so as to cover the bottom surface of the.
  • the gate insulating film 24 provided on the bottom surface of the second opening 22BM is arranged between the semiconductor layer 10 (specifically, the barrier layer 14) and the gate electrode 23. That is, the semiconductor device 1 has a MIS (Metal Insulator Semiconductor) structure. As a result, it is possible to suppress the generation of leakage current and the decrease in withstand voltage due to the contact between the gate electrode 23 and the semiconductor layer 10. That is, the semiconductor device 1B can improve the gate characteristics as compared with the semiconductor devices 1 and 1A.
  • the gate insulating film 24 is made of, for example, Al 2 O 3 or HfO 2 (hafnium oxide) having a thickness of about 10 nm.
  • the gate insulating film 24 may be composed of a single layer or may have a laminated structure.
  • Such a gate insulating film 24 functions as an insulating film with respect to the barrier layer 14 and the interlayer insulating film 22, and also has a function of protecting the surface of the barrier layer 14 from contamination by impurities. Examples of this impurity include ions and the like. Further, by forming a good interface between the gate insulating film 24 and the barrier layer 14, deterioration of device characteristics can be suppressed.
  • the semiconductor device 1B can be formed, for example, as follows (FIG. 12).
  • the semiconductor layer 10, the source electrode 21S, the drain electrode 21D, the first interlayer insulating film 22A, and the second interlayer insulating film 22B are formed on the substrate 11 in this order ( 10B), the second opening 22BM and the first opening 22AM are formed (FIGS. 10C, 10D).
  • the gate insulating film 24 is formed so as to cover the side wall of the second opening 22BM, the side wall of the first opening 22AM, and the bottom surface of the first opening 22AM from above the second interlayer insulating film 22B.
  • the gate insulating film 24 is formed, for example, by forming an Al 2 O 3 (aluminum oxide) film using the ALD method. By using the ALD method, a homogeneous film formation is possible. Therefore, the exposed surfaces of the barrier layer 14, the first interlayer insulating film 22A, and the second interlayer insulating film 22B are covered with a homogeneous film.
  • the gate electrode 23 is formed so as to embed the second opening 22BM and the first opening 22AM from above the interlayer insulating film 22 (more specifically, the second interlayer insulating film 22B). Form.
  • the gate electrode 23 can be formed in the same manner as described in the above embodiment.
  • the semiconductor device 1B can be formed in this way.
  • the semiconductor device 1B of the present modification also has a source electrode 21S extending at least toward the gate electrode 23 side from the source side contact region 15S, and at least a gate electrode than the drain side contact region 15D.
  • the drain electrode 21D is provided so as to extend to the 23 side.
  • the semiconductor device 1B can improve the gate characteristics as compared with the semiconductor devices 1 and 1A.
  • the semiconductor devices 1, 1A and 1B described in the above-described embodiments and modifications 1 and 2 can be applied to various electronic devices.
  • the semiconductor devices 1, 1A and 1B are used in a wireless communication device in a mobile communication system or the like, and are particularly used as an RF switch or a power amplifier thereof.
  • the effect is particularly exhibited when the communication frequency is higher than the UHF (ultra high frequency) band.
  • the semiconductor devices 1, 1A and 1B for the RF switch and power amplifier of the wireless communication device, it becomes possible to achieve high speed, high efficiency and low power consumption of the wireless communication device.
  • the usage time can be extended by increasing the speed, efficiency, and power consumption of the device. Therefore, it is possible to improve portability.
  • FIG. 13 shows an example of the configuration of the wireless communication device (wireless communication device 4).
  • the wireless communication device 4 is a mobile phone system having multiple functions such as voice, data communication, and LAN connection.
  • the wireless communication device 4 includes, for example, an antenna ANT, an antenna switch circuit 3, a high power amplifier HPA, a high frequency integrated circuit RFIC (Radio Frequency Integrated Circuit), a base band unit BB, an audio output unit MIC, and data output. It has a unit DT and an interface unit I / F (for example, wireless LAN (W-LAN; Wireless Local Area Network), Bluetooth (registered trademark), etc.).
  • the high-frequency integrated circuit RFIC and the baseband portion BB are connected by an interface portion I / F.
  • the antenna switch circuit 3, the high power amplifier HPA, or the high frequency integrated circuit RFIC is configured to include any of the above semiconductor devices 1, 1A, and 1B.
  • the antenna switch circuit 3, the high power amplifier HPA, or the high frequency integrated circuit RFIC corresponds to a specific example of the semiconductor module of the present disclosure.
  • the transmission signal output from the baseband portion BB is the high frequency integrated circuit RFIC. It is output to the antenna ANT via the high power amplifier HPA and the antenna switch circuit 3.
  • the received signal is input to the baseband unit BB via the antenna switch circuit 3 and the high frequency integrated circuit RFIC.
  • the signal processed by the baseband unit BB is output from an audio output unit MIC, a data output unit DT, and an output unit such as an interface unit I / F.
  • the present technology has been described above with reference to embodiments and modifications, the present technology is not limited to the above embodiments and can be variously modified.
  • the components, arrangements, numbers, etc. of the semiconductor devices 1, 1A, 1B exemplified in the above-described embodiments are merely examples, and it is not necessary to include all the components, and other components may be further added. You may be prepared.
  • each layer described in the above-described embodiment and the like, or the film forming method and film forming conditions are not limited, and other materials and thickness may be used, or other film forming methods and formations may be used. It may be a membrane condition.
  • the semiconductor layer 10 is made of a GaN-based compound semiconductor material has been described, but the semiconductor layer 10 is made of another compound semiconductor material such as GaAs (gallium arsenide) -based material. It may be composed of a semiconductor material such as Si (silicon).
  • At least one of the source electrode 21S and the drain electrode 21D may extend in the channel length direction from the source side contact region 15S and the drain side contact region 15D.
  • the drain electrode 21D extends closer to the gate electrode 23 than the drain side contact region 15D, and a part of the source side contact region 15S on the gate electrode 23 side is exposed from the source electrode 21S. It may have been done. It is preferable that at least the drain electrode 21D extends closer to the gate electrode 23 side than the drain side contact region 15D.
  • the source electrode 21S and the drain electrode 21D extend in the channel length direction from the source side contact region 15S and the drain side contact region 15D at least on the gate electrode 23 side. Good.
  • the source electrode 21S and the drain electrode 21D extend from the source side contact region 15S and the drain side contact region 15D to the gate electrode 23 side, and on the side opposite to the gate electrode 23, the source side. A part of each of the contact region 15S and the drain side contact region 15D may be exposed from the source electrode 21S and the drain electrode 21D.
  • the present technology can also be configured as follows.
  • a semiconductor device having the following configuration, a semiconductor module equipped with this semiconductor device, and an electronic device, the electrode is provided so as to extend at least toward the gate electrode side from the contact region, so that the sheet resistance of the contact region can be reduced. The influence can be suppressed and the on-resistance can be reduced. Therefore, it is possible to improve the transistor characteristics.
  • a semiconductor layer including a channel layer and A contact region provided with a predetermined size in the thickness direction of the semiconductor layer and having an impurity concentration higher than that of the surrounding semiconductor layer.
  • a gate electrode provided on the semiconductor layer so as to face the channel layer and separated from the contact region.
  • the contact region includes a source-side contact region provided on one side of the gate electrode and a drain-side contact region provided on the other side of the gate electrode.
  • the electrode includes a source electrode electrically connected to the channel layer via the source side contact region and a drain electrode electrically connected to the channel layer via the drain side contact region.
  • it has an interlayer insulating film that covers the electrode and the semiconductor layer and has an opening in a selective region.
  • the interlayer insulating film has a laminated structure of a first interlayer insulating film and a second interlayer insulating film in order from the semiconductor layer side.
  • the first opening communicates with the second opening and The semiconductor device according to (8), wherein the width of the first opening is larger than the width of the second opening.
  • the semiconductor layer further includes a barrier layer provided between the channel layer and the gate electrode.
  • An electronic device comprising a semiconductor device that is in contact with the semiconductor layer is electrically connected to the channel layer via the contact region, and includes an electrode extending from the contact region to at least the gate electrode side.

Abstract

チャネル層を含む半導体層と、前記半導体層の厚み方向に所定の大きさで設けられ、かつ、周囲の前記半導体層の不純物濃度よりも高い不純物濃度を有するコンタクト領域と、前記チャネル層に対向するととともに、前記コンタクト領域から離間して前記半導体層上に設けられたゲート電極と、前記半導体層に接するとともに前記コンタクト領域を介して前記チャネル層に電気的に接続され、かつ、前記コンタクト領域より少なくとも前記ゲート電極側に延在する電極とを備えた半導体装置。

Description

半導体装置、半導体モジュールおよび電子機器
　本技術は、半導体層およびゲート電極を有する半導体装置、この半導体装置を備えた半導体モジュールおよび電子機器に関する。
　電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）等の半導体装置は、例えば、チャネル層を含む半導体層と、チャネル層に電気的に接続された一対の電極（ソース電極およびドレイン電極）とを有している（例えば、特許文献１参照）。例えば、半導体層にはＮ型不純物が高濃度で拡散された領域が設けられており、ソース電極およびドレイン電極は、各々、この高濃度の不純物拡散領域を介してチャネル層に電気的に接続されている。
特開２０１７－１６３０８２号公報
　このような半導体装置では、トランジスタ特性を向上させることが望まれている。
　トランジスタ特性を向上させることが可能な半導体装置、この半導体装置を備えた半導体モジュールおよび電子機器を提供することが望ましい。
　本技術の一実施の形態に係る半導体装置は、チャネル層を含む半導体層と、半導体層の厚み方向に所定の大きさで設けられ、かつ、周囲の半導体層の不純物濃度よりも高い不純物濃度を有するコンタクト領域と、チャネル層に対向するととともに、コンタクト領域から離間して半導体層上に設けられたゲート電極と、半導体層に接するとともにコンタクト領域を介してチャネル層に電気的に接続され、かつ、コンタクト領域より少なくともゲート電極側に延在する電極とを備えたものである
　本技術の一実施の形態に係る半導体モジュールは、上記本技術の一実施の形態に係る半導体装置を備えたものである。
　本技術の一実施の形態に係る電子機器は、上記本技術の一実施の形態に係る半導体装置を備えたものである。
　本技術の一実施の形態に係る半導体装置、半導体モジュールおよび電子機器では、電極が、コンタクト領域よりも少なくともゲート電極側に延在しているので、コンタクト領域が電極から露出されている場合に比べて、コンタクト領域のシート抵抗の影響が抑えられる。
本技術の一実施の形態に係る半導体装置の要部の構成を表す断面模式図である。 図１に示した半導体装置の上面構成を表す模式図である。 図１に示した半導体装置（Ｖｇ＝０Ｖ）のエネルギーバンド構成図である。 図１に示した半導体装置の製造工程を表す断面模式図である。 図４Ａに続く工程を表す断面模式図である。 図４Ｂに続く工程を表す断面模式図である。 図４Ｃに続く工程を表す断面模式図である。 図４Ｄに続く工程を表す断面模式図である。 図４Ｅに続く工程を表す断面模式図である。 図１に示した半導体装置（オフ動作時）のエネルギーバンド構成図である。 図１に示した半導体装置のオフ動作時に形成されるキャリア欠乏領域を模式的に表す断面図である。 比較例に係る半導体装置の要部の構成を表す断面模式図である。 図１に示した距離とオン抵抗との関係を表す図である。 変形例１に係る半導体装置の要部の構成を表す断面模式図である。 図９に示した半導体装置の製造工程を表す断面模式図である。 図１０Ａに続く工程を表す断面模式図である。 図１０Ｂに続く工程を表す断面模式図である。 図１０Ｃに続く工程を表す断面模式図である。 変形例２に係る半導体装置の要部の構成を表す断面模式図である。 図１１に示した半導体装置の製造工程を表す断面模式図である。 図１等に示した半導体装置が適用された無線通信装置の構成の一例を表すブロック図である。 図１等に示した半導体装置の他の例を表す断面模式図である。 図２等に示した半導体装置の他の例を表す平面模式図である。
　以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
　　１．実施の形態
　　　　コンタクト領域よりもゲート電極側に延在したソース電極およびドレイン電極を有する半導体装置
　　２．変形例１
　　　　層間絶縁膜が積層構造を有する例
　　３．変形例２
　　　　ゲート電極と半導体層との間にゲート絶縁膜を有する例
＜実施の形態＞
（半導体装置１の構成）
　図１は、本技術の一実施の形態に係る半導体装置（半導体装置１）の要部構成を示す断面図である。図２は半導体装置１の上面図である。以下、これらの図に基づいて半導体装置１の詳細な構成を説明する。
　半導体装置１は、基板１１上に、チャネル層１３を含む半導体層１０と、ソース電極２１Ｓおよびドレイン電極２１Ｄと、層間絶縁膜２２と、ゲート電極２３とをこの順に有している。層間絶縁膜２２は、選択的な領域に開口部２２Ｍを有しており、この開口部２２Ｍにゲート電極２３の一部が埋設されている。ゲート電極２３は、いわゆるＴ字型の断面構造を有している。半導体層１０上に設けられた、ゲート電極２３、ソース電極２１Ｓおよびドレイン電極２１Ｄは、互いに離間して配置されており、チャネル長方向（図２のＸ方向）に沿って、ソース電極２１Ｓ、ゲート電極２３およびドレイン電極２１Ｄがこの順に配置されている。
　基板１１は、半導体材料で構成されている。このような基板１１は、例えばＩＩＩ－Ｖ族化合物半導体材料で構成されている。基板１１には、例えば半絶縁性の単結晶ＧａＮ（窒化ガリウム）基板が用いられる。チャネル層１３の格子定数と異なる格子定数を有する基板材料を基板１１に用いることも可能である。このような基板１１の構成材料としては、例えば、ＳｉＣ（シリコンカーバイド），サファイアまたはＳｉ（シリコン）等が挙げられる。このとき、基板１１とチャネル層１３との間のバッファ層（後述のバッファ層１２）により、格子定数が調整される。基板１１の上部には、島状のアクティブ領域ａが設けられている（図２）。隣り合うアクティブ領域ａの間は、例えばＢ（ホウ素）のイオン注入等により分離されている。これにより、複数のアクティブ領域ａが、素子分離される。各アクティブ領域ａに、ゲート電極２３、ソース電極２１Ｓおよびドレイン電極２１Ｄ等が設けられている。イオン注入以外の方法により、素子分離を行うようにしてもよい。例えば、ドライエッチングによりチャネル層１３を分断し、素子分離を行うようにしてもよい。
　半導体層１０は、例えば、基板１１側から順に、バッファ層１２、チャネル層１３および障壁層１４が積層された構造を有している。
　バッファ層１２は、例えば基板１１上にエピタキシャル成長させた化合物半導体層で構成され、基板１１に対して、良好に格子整合する化合物半導体を用いて構成される。例えば、単結晶ＧａＮ基板からなる基板１１上には、不純物を添加しないｕ－ＧａＮ（ｕ－は不純物を添加していないことを表す；以下同様）のエピタキシャル成長層が設けられている。基板１１の格子定数とチャネル層１３の格子定数とが異なるとき、基板１１とチャネル層１３との間にバッファ層１２を設けることにより、チャネル層１３の結晶状態を良好にし、かつ、ウェハの反りを抑えることができる。例えば、基板１１をＳｉにより構成し、チャネル層１３をＧａＮにより構成するとき、バッファ層１２には、例えば、ＡｌＮ（窒化アルミニウム），ＡｌＧａＮ（窒化アルミニウムガリウム）またはＧａＮ等を用いることができる。バッファ層１２は単層により構成してもよく、あるいは積層構造を有していてもよい。バッファ層１２が３元系の材料により構成されるとき、バッファ層１２内で各々の組成を徐々に異ならせるようにしてもよい。
　バッファ層１２と障壁層１４との間のチャネル層１３は、ソース電極２１Ｓとドレイン電極２１Ｄとの間の電流通路である。このチャネル層１３には、障壁層１４との分極によりキャリアが蓄積されるようになっており、障壁層１４との接合面（ヘテロ接合界面）近傍に２次元電子ガス（２ＤＥＧ：Two Dimensional Electron gas）層１３ｃが設けられている。即ち、半導体装置１は、ＧａＮ系ヘテロ電界効果トランジスタ（ＨＦＥＴ）である。このようなチャネル層１３は、障壁層１４との分極によりキャリアが蓄積されやすい化合物半導体材料により構成されていることが好ましい。例えば、チャネル層１３は、バッファ層１２上にエピタキシャル成長させたＧａＮにより構成されている。チャネル層１３は、不純物を添加しないｕ－ＧａＮにより構成するようにしてもよい。ｕ－ＧａＮにより構成されたチャネル層１３では、チャネル層１３内でのキャリアの不純物散乱が抑えられるので、キャリアの移動度を高めることができる。
　ＧａＮは、ワイドギャップ半導体材料であり、絶縁破壊電圧が高い。また、ＧａＮを含む半導体層１０では、高温動作が可能であり、飽和ドリフト速度も高い。ＧａＮを含むチャネル層１３に形成された２次元電子ガス層１３ｃは、移動度が高く、かつ、シート電子密度が高い。このようなＧａＮ系ヘテロ電界効果トランジスタである半導体装置１は、低抵抗、高速、高耐圧動作が可能であり、パワーデバイスおよびＲＦ（Radio Frequency）デバイス等に好適に用いられる。
　チャネル層１３とバッファ層１２との間に、下部障壁層（図示せず）を設けるようにしてもよい。下部障壁層を設けることにより、チャネル層１３内のバッファ層１２側への電子分布の広がりを抑えることが可能となる。これにより、短チャネル効果などを抑え、トランジスタ特性を向上させることができる。
　チャネル層１３と層間絶縁膜２２との間に設けられた障壁層１４は、チャネル層１３とヘテロ接合界面を形成するものである。障壁層１４は、例えば、チャネル層１３のバンドギャップよりも広いバンドギャップを有する化合物半導体材料により構成されている。障壁層１４には、例えば、チャネル層１３上にエピタキシャル成長させたＡｌ(1-x―y)ＧａxＩｎyＮ（０≦ｘ＜１，０≦ｙ＜１）が用いられる。障壁層１４は、不純物を添加しないｕ－Ａｌ(1-x―y)ＧａxＩｎyＮにより構成するようにしてもよい。ｕ－Ａｌ(1-x―y)ＧａxＩｎyＮにより構成された障壁層１４を用いることにより、チャネル層１３内でのキャリアの不純物散乱が抑えられるので、キャリアの移動度を高めることができる。障壁層１４は単層により構成してもよく、あるいは積層構造を有していてもよい。例えば、障壁層１４を、互いに組成の異なるＡｌ(1-x―y)ＧａxＩｎyＮの積層構造により構成するようにしてもよい。あるいは、障壁層１４内で、Ａｌ(1-x―y)ＧａxＩｎyＮ各々の組成を徐々に異ならせるようにしてもよい。
　半導体層１０には、互いに分離して配置されたソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄが設けられている。ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄは、他の部分の半導体層１０の不純物濃度よりも高い不純物濃度を有する領域であり、半導体層１０の厚み方向（図１のＺ方向）に所定の大きさで設けられている。例えば、ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄは、半導体層１０の表面（基板１１と反対側の面）からチャネル層１３の厚み方向の一部にかけて設けられている。ソース側コンタクト領域１５Ｓは、ソース電極２１Ｓと２次元電子ガス層１３ｃとを、ドレイン側コンタクト領域１５Ｄは、ドレイン電極２１Ｄと２次元電子ガス層１３ｃとを、各々低抵抗で電気的に接続するための領域である。平面（図２のＸＹ平面）視で、ソース側コンタクト領域１５Ｓはソース電極２１Ｓに重なる位置に配置され、ドレイン側コンタクト領域１５Ｄはドレイン電極２１Ｄに重なる位置に配置されている。ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄは、チャネル層１３のうち、障壁層１４近傍の位置よりも、半導体層１０のより深い位置（表面から遠い位置）まで形成することが好ましいが、ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄは２次元電子ガス層１３ｃに接していなくてもよい。
　ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄには、例えば、高濃度のＮ型不純物を含んでいる。Ｎ型不純物は、例えば、Ｓｉ（シリコン）またはＧｅ（ゲルマニウム）等である。ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５ＤのＮ型不純物の濃度は、例えば、１×１０18ｃｍ-3以上である。
　ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄは、例えば、イオン注入を用いて、半導体層１０の表面から障壁層１４およびチャネル層１３に不純物を拡散させて形成するようにしてもよい。即ち、障壁層１４およびチャネル層１３の一部の領域に、ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄが設けられていてもよい。
　ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄは、例えば、障壁層１４およびチャネル層１３とは別の層により構成されていてもよい。このようなソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄは、例えば、後述のように、障壁層１４およびチャネル層１３の一部を除去した後、この障壁層１４およびチャネル層１３が除去された領域を半導体材料により埋めることにより形成される。このとき、ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄは、例えば、Ｎ型不純物を含むＩｎ(1-z)ＧａzＮ（０≦ｚ＜１）により構成されている。ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄは単層により構成してもよく、あるいは積層構造を有していてもよい。例えば、ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄを、組成の異なるＩｎ(1-z)ＧａzＮの積層構造により構成するようにしてもよい。あるいは、ソース側コンタクト領域１５Ｓ内およびドレイン側コンタクト領域１５Ｄ内で、Ｉｎ(1-z)ＧａzＮ各々の組成を徐々に異ならせるようにしてもよい。
　ソース電極２１Ｓおよびドレイン電極２１Ｄは、各々、半導体層１０の表面の選択的な領域に互いに分離して配置されている。ソース電極２１Ｓおよびドレイン電極２１Ｄはともに、半導体層１０の表面に接している。即ち、ソース電極２１Ｓおよびドレイン電極２１Ｄは、それぞれ半導体層１０にオーミック接合されている。本実施の形態では、ソース電極２１Ｓがソース側コンタクト領域１５Ｓを覆うとともにソース側コンタクト領域１５Ｓよりもゲート電極２３側に所定の距離（距離Ｌｓ）延在しており、ドレイン電極２１Ｄがドレイン側コンタクト領域１５Ｄを覆うとともにドレイン側コンタクト領域１５Ｄよりもゲート電極２３側に所定の距離（距離Ｌｄ）延在している。詳細は後述するが、これにより、ソース側コンタクト領域１５Ｓ，ドレイン側コンタクト領域１５Ｄがソース電極２１Ｓ，ドレイン電極２１Ｄから露出されている場合に比べて、ソース側コンタクト領域１５Ｓ，ドレイン側コンタクト領域１５Ｄのシート抵抗の影響が抑えられる。
　ソース電極２１Ｓは、例えば、ソース側コンタクト領域１５Ｓの全周にわたって、ソース側コンタクト領域１５Ｓよりも広い領域に設けられている（図２）。ソース電極２１Ｓは、例えば、チャネル長方向において、ゲート電極２３と反対側にも、距離Ｌｓａ延在している。ソース電極２１Ｓは、チャネル長方向において、ソース側コンタクト領域１５Ｓの両側（ゲート電極２３側およびゲート電極２３と反対側）に延在していることが好ましいが、ソース側コンタクト領域１５Ｓより少なくともゲート電極２３側に延在していればよい。ソース電極２１Ｓは、例えば、ソース側コンタクト領域１５Ｓおよび障壁層１４に接している（図１）。
　ドレイン電極２１Ｄは、例えば、ドレイン側コンタクト領域１５Ｄの全周にわたって、ドレイン側コンタクト領域１５Ｄよりも広い領域に設けられている（図２）。ドレイン電極２１Ｄは、例えば、チャネル長方向において、ゲート電極２３と反対側にも、距離Ｌｄａ延在している。ドレイン電極２１Ｄは、チャネル長方向において、ドレイン側コンタクト領域１５Ｄの両側に延在していることが好ましいが、ドレイン側コンタクト領域１５Ｄより少なくともゲート電極２３側に延在していればよい。ドレイン電極２１Ｄは、例えば、ドレイン側コンタクト領域１５Ｄおよび障壁層１４に接している（図１）。
　ソース電極２１Ｓおよびドレイン電極２１Ｄは、例えば、半導体層１０側から、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）および金（Ａｕ）がこの順に積層された積層膜により構成されている。ソース電極２１Ｓおよびドレイン電極２１Ｄ各々の一部は、平面視で、アクティブ領域ａからはみ出して設けられていてもよい（図２）。ソース電極２１Ｓおよびドレイン電極２１Ｄは、これらの上部に設けられたコンタクトを介して配線層に接続されていてもよい。これにより、メタル引き出し部の抵抗成分を抑えることができる。
　層間絶縁膜２２は、ソース電極２１Ｓおよびドレイン電極２１Ｄを覆うように、半導体層１０上に設けられている。層間絶縁膜２２の開口部２２Ｍは、層間絶縁膜２２を貫通して設けられている。開口部２２Ｍは、チャネル長方向において、ソース側コンタクト領域１５Ｓとドレイン側コンタクト領域１５Ｄとの間に配置されている。開口部２２Ｍは、例えば、矩形の平面形状を有している（図２）。層間絶縁膜２２は、障壁層１４に対して絶縁膜として機能するとともに、障壁層１４の表面を不純物による汚染から保護する機能を有する。この不純物としては、例えば、イオン等が挙げられる。また、層間絶縁膜２２と障壁層１４との間に良好な界面を形成することにより、デバイス特性の劣化が抑えられる。層間絶縁膜２２は、例えば、ＳｉＯ2（酸化シリコン）等により構成されている。層間絶縁膜２２は、例えば、Ａｌ2Ｏ3（酸化アルミニウム）または窒化シリコン（ＳｉＮ）等により構成されていてもよい。
　ゲート電極２３は、層間絶縁膜２２上に設けられるとともに、層間絶縁膜２２の開口部２２Ｍに埋設されている。この開口部２２Ｍに埋設された部分のゲート電極２３の大きさ（図１のＸ方向の大きさ）により、ゲート電極２３のゲート長（Ｌｇ）が規定される。ゲート電極２３は、ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄから離間して配置されている。ゲート電極２３は、例えば、基板１１側からニッケル（Ｎｉ）および金（Ａｕ）が順次積層された積層膜により構成されている。
　層間絶縁膜２２を間にして半導体層１０に対向する部分のゲート電極２３、即ち、層間絶縁膜２２上のゲート電極２３は、開口部２２Ｍを覆い、開口部２２Ｍの周囲に拡幅している。層間絶縁膜２２上のゲート電極２３は、例えば、開口部２２Ｍの全周にわたって拡幅されている。層間絶縁膜２２上のゲート電極２３は、開口部２２Ｍの周囲の一部で拡幅されていてもよい。開口部２２Ｍの周囲にゲート電極２３を設けることにより、ゲート電極２３の面積（断面積）が大きくなるので、ゲート抵抗（Ｒｇ）を低くすることができる。このようなＴ字型の構造を有するゲート電極２３では、ゲート長を小さくしつつ、ゲート抵抗を低くできるので、遮断周波数（ｆｍａｘ）を高くすることができる。したがって、ゲート電極２３を有する半導体装置１は、高周波デバイスとして好適に用いられる。
（半導体装置１のバンド構造）
　図３は、上記構成の半導体装置１のゲート電極２３の下方におけるエネルギーバンド構成図であり、ゲート電圧Ｖｇを印加していない接合状態のものである。尚、このエネルギーバンド構成図は、チャネル層１３をＧａＮ、障壁層１４をＡｌ0.3Ｇａ0.7Ｎ混晶により各々構成し、ゲート電極２３と障壁層１４との間にゲート絶縁膜（後述の図１１のゲート絶縁膜２４）を設けた場合について表している。
　半導体装置１では、バンドギャップの狭いチャネル層１３に、チャネル層１３よりもバンドギャップが広い障壁層１４が接合されている。このため、チャネル層１３には、自発分極またはピエゾ分極、あるいはこれらの両方によって、チャネル層１３内の障壁層１４との接合面近傍にキェリアが蓄積される。これにより、チャネル層１３に２次元電子ガス層１３ｃが形成される。
　また、チャネル層１３の伝導帯端と障壁層１４の伝導体端との間の不連続量ΔＥｃが十分に大きい（ここでは０．３ｅＶ）ので、障壁層１４内に分布するキャリア（電子）数はチャネル層１３内に分布するキャリア（電子）数に比べて無視できる程度に少なくなっている。
（半導体装置１の製造方法）
　このような構成を有する半導体装置１は、例えば次のようにして製造することができる。図４Ａ～図４Ｆは、半導体装置１の製造方法を工程順に表した断面模式図である。
　まず、図４Ａに示したように、例えばＳｉからなる基板１１上に、バッファ層１２、チャネル層１３、障壁層１４および絶縁膜１６をこの順に形成する。バッファ層１２、チャネル層１３および障壁層１４は、例えば、エピタキシャル成長法を用いて形成する。チャネル層１３は、例えば、バッファ層１２上にＧａＮ層をエピタキシャル成長させて形成し、障壁層１４は、例えば、チャネル層１３上にｕ－ＡｌＧａＮ（Ａｌ0.3－Ｇａ0.7Ｎ混晶）をエピタキシャル成長させて形成する。絶縁膜１６は、後の工程でソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄを形成する際に、選択マスクとして使用する。絶縁膜１６を形成した後、例えば、素子分離を行う。素子分離は、例えば、隣り合う素子間の領域にＢ（ホウ素）等をイオン注入することにより行う。イオン注入により、素子間の領域が高抵抗化されて、素子分離がなされる（図２のアクティブ領域ａが形成される）。素子分離の工程は、後（例えば、ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄの形成後、あるいは、ゲート電極２３の形成後）の工程で行うようにしてもよい。
　絶縁膜１６を形成した後、図４Ｂに示したように、絶縁膜１６からチャネル層１３にかけてエッチングを行う。これにより、基板１１上の積層体に、一対の切欠Ｃが形成される。この一対の切欠Ｃは、例えば、チャネル層１３の一部まで達しており、切欠Ｃの底面はチャネル層１３により形成されている。
　次に、図４Ｃに示したように、例えば、選択再成長法を用いて、この一対の切欠Ｃの一方にソース側コンタクト領域１５Ｓ、他方にドレイン側コンタクト領域１５Ｄを形成する。これにより、基板１１上に半導体層１０が形成される。ここで、選択再成長法を行う際に、絶縁膜１６（図４Ｂ）が選択マスクとして機能する。ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄを形成した後、例えば、エッチングにより、絶縁膜１６を除去する。
　続いて、図４Ｄに示したように、ソース側コンタクト領域１５Ｓに電気的に接続させてソース電極２１Ｓを形成し、ドレイン側コンタクト領域１５Ｄに電気的に接続させてドレイン電極２１Ｄを形成する。ソース電極２１Ｓおよびドレイン電極２１Ｄは、例えば、半導体層１０の表面に、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順にマスク蒸着して形成する。これにより、ソース電極２１Ｓおよびドレイン電極２１Ｄが、半導体層１０の表面の選択的な領域にパターン形成される。
　次いで、図４Ｅに示したように、ソース電極２１Ｓおよびドレイン電極２１Ｄを覆うように、例えば、半導体層１０の表面全面に層間絶縁膜２２を成膜する。層間絶縁膜２２は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて酸化シリコン（ＳｉＯ2）を成膜することにより形成する。層間絶縁膜２２は、例えば、ＡＬＤ（Atomic Layer Deposition）法を用いて酸化アルミニウム（Ａｌ2Ｏ3）を成膜することにより形成してもよく、あるいは、ＣＶＤ法を用いて窒化シリコン（ＳｉＮ）を成膜することにより形成してもよい。
　層間絶縁膜２２を成膜した後、図４Ｆに示したように、層間絶縁膜２２の所定の領域に開口部２２Ｍを形成する。開口部２２Ｍは、例えば、チャネル長方向において、ソース電極２１Ｓとドレイン電極２１Ｄとの間の層間絶縁膜２２の一部をパターンエッチングすることにより形成する。開口部２２Ｍは、例えば、半導体層１０に達する深さまで形成する。
　開口部２２Ｍを形成した後、開口部２２Ｍを埋め込むように、層間絶縁膜２２上の所定の領域にゲート電極２３を形成する。ゲート電極２３は、例えば、層間絶縁膜２２上にＮｉ（ニッケル）およびＡｕ（金）を順次マスク蒸着することにより形成する。このような工程を経て、図１，図２に示した半導体装置１が完成する。
（半導体装置１の動作）
　このような半導体装置１の動作を、先の図３と共に、図５のエネルギーバンド構成図、および図６の半導体装置１の断面図を用いて説明する。ここでは、半導体装置１が、しきい値電圧－５Ｖ程度のデプレッション型のトランジスタである場合についての動作として説明する。
　図５はオフ動作時（Ｖｇ＝－１０Ｖ）のものである。また図５は、図３と同様に、チャネル層１３をＧａＮ、障壁層１４をＡｌ0.3Ｇａ0.7Ｎ混晶によりそれぞれ構成した場合について表している。
　半導体装置１では、ゲート電極２３に、負のゲート電圧Ｖｇ（例えば、－１０Ｖ程度）を印加すると、図６の断面図に示すように、ゲート電極２３の直下のチャネル層１３の領域（キャリア欠乏領域Ａ）では、キャリア数が減少する。このため、チャネル層１３の電子数が減少し、ドレイン電流Ｉｄがほとんど流れなくなる。このときのエネルギーバンド構成は図５のようであり、チャネル層１３内におけるコンダクションバンドエネルギーＥｃは、フェルミ準位Ｅｆよりも完全に高くなる。
　一方、ゲート電極２３に、正のゲート電圧Ｖｇ（例えば、１Ｖ程度）を印加すると、オン動作時の状態となる。この場合、図６の断面図において示したキャリア欠乏領域Ａは消失し、チャネル層１３における電子数が増大し、ドレイン電流Ｉｄが変調される。このときのエネルギーバンド構成は図３のようであり、チャネル層１３内におけるコンダクションバンドエネルギーＥｃは、フェルミ準位Ｅｆよりも低くなる。
（半導体装置の作用および効果）
　本実施の形態の半導体装置１では、ソース電極２１Ｓがソース側コンタクト領域１５Ｓよりもチャネル長方向に延在しており、ドレイン電極２１Ｄがドレイン側コンタクト領域１５Ｄよりもチャネル長方向に延在している。これにより、ソース側コンタクト領域１５Ｓ、ドレイン側コンタクト領域１５Ｄが各々、チャネル長方向において、ソース電極２１Ｓ、ドレイン電極２１Ｄから露出されている場合に比べて、ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄのシート抵抗の影響が抑えられる。以下、この作用効果について説明する。
　図７は、比較例に係る半導体装置（半導体装置１００）の要部の断面構成を模式的に表している。図７は、半導体装置１を表す図１に対応する。半導体装置１００は、基板１１上に半導体層１０を有している。この半導体装置１００は、例えば、半導体装置１と同様に、ＧａＮ系ＨＦＥＴであり、半導体層１０は、基板１１側から順に、バッファ層１２、チャネル層１３および障壁層１４を含んでおり、半導体層１０には、表面から厚み方向に所定の大きさで、ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄが設けられている。半導体装置１００では、ソース側コンタクト領域１５Ｓがソース電極２１Ｓよりもゲート電極２３側に延在して設けられており、ドレイン側コンタクト領域１５Ｄがドレイン電極２１Ｄよりもゲート電極２３側に延在して設けられている。即ち、ソース側コンタクト領域１５Ｓの一部がソース電極２１Ｓから露出され、ドレイン側コンタクト領域１５Ｄの一部がドレイン電極２１Ｄから露出されている。この点において、半導体装置１００は、半導体装置１と異なっている。
　このような半導体装置１００では、ソース電極２１Ｓから露出された部分のソース側コンタクト領域１５Ｓのシート抵抗およびドレイン電極２１Ｄから露出された部分のドレイン側コンタクト領域１５Ｄのシート抵抗に起因して、オン抵抗（Ｒｏｎ）が高くなるおそれがある。特に、高電圧がかかるドレイン側コンタクト領域１５Ｄが、ドレイン電極２１Ｄから露出されていると、オン抵抗が高くなりやすい。
　また、障壁層１４と層間絶縁膜２２との界面近傍では、界面トラップが発生しやすく、この界面トラップに起因して半導体装置１００の特性が低下するおそれがある。特に、ＧａＮ（ガリウムナイトライド）系の半導体層１０を用いた半導体装置１００では、この界面トラップの影響が大きくなる。これにより、ゲート電極２３およびドレイン電極２１Ｄに電圧を印加した後、半導体装置１００では特性変動が生じるおそれがある。この界面トラップに起因した半導体装置１００の特性低下を抑える方法として、フィールドプレート効果を用いる方法を考え得る（例えば、特開平２０１６－１３６５４７号公報）。しかし、このフィールドプレート効果を用いる方法では、ゲートとドレインとの間の容量が増加する。ゲートとドレインとの間の容量は、ゲート電極とドレイン側の２次元電子ガス層とが積層方向で対向する部分と、チャネル長方向において、ゲート電極とドレイン電極とが近接する部分とに形成される。このようなゲートとドレインとの間の容量の増加に起因して周波数特性が低下するおそれがある。また、フィールドプレート効果を用いる方法では、フィールドプレートによりゲートとドレインとの間の距離が大きくなるので、デバイスサイズが大きくなりやすい。
　更に、ソース電極２１Ｓおよびドレイン電極２１Ｄから露出された部分の半導体層１０の表面が、製造工程での処理に起因して劣化するおそれがある。例えば、層間絶縁膜２２を成膜する前の処理および層間絶縁膜２２を成膜する際のプラズマ照射等に起因して、半導体層１０が劣化し、２次元電子ガス層１３ｃのシート抵抗が高くなるおそれがある。
　これに対し、半導体装置１では、ソース電極２１Ｓがソース側コンタクト領域１５Ｓよりもチャネル長方向に延在しており、ドレイン電極２１Ｄがドレイン側コンタクト領域１５Ｄよりもチャネル長方向に延在している。即ち、ソース側コンタクト領域１５Ｓ、ドレイン側コンタクト領域１５Ｄが、ソース電極２１Ｓ、ドレイン電極２１Ｄから露出されないので、ソース電極２１Ｓ、ドレイン電極２１Ｄから露出された部分のソース側コンタクト領域１５Ｓ、ドレイン側コンタクト領域１５Ｄのシート抵抗の影響が抑えられる。したがって、半導体装置１では、オン抵抗が低減される。
　図８は、半導体装置１のオン抵抗と、距離Ｌｓ，Ｌｄとの関係を表したものである。ソース側コンタクト領域１５Ｓよりもゲート電極２３側に延在する部分のソース電極２１Ｓの距離Ｌｓ（図１，図２）、ドレイン側コンタクト領域１５Ｄよりもゲート電極２３側に延在する部分のドレイン電極２１Ｄの距離Ｌｄ（図１，図２）が大きくなるにつれて、半導体装置１のオン抵抗が低減することが確認された。
　また、半導体装置１では、ソース側コンタクト領域１５Ｓ、ドレイン側コンタクト領域１５Ｄよりもソース電極２１Ｓ、ドレイン電極２１Ｄをチャネル長方向において延在させることにより、半導体装置１００に比べて、障壁層１４と層間絶縁膜２２との界面の面積が小さくなる。これにより、障壁層１４と層間絶縁膜２２との界面近傍の界面トラップに起因した半導体装置１の特性劣化が抑えられる。特に、ＧａＮ（ガリウムナイトライド）系の半導体層１０を有する半導体装置１では、効果的に界面トラップに起因した特性劣化が抑えられる。したがって、ゲート電極２３およびドレイン電極２１Ｄに電圧を印加した後の半導体装置１の特性変動を抑えることができる。また、半導体装置１では、フィールドプレート効果を用いることなく、界面トラップの影響が抑えられるので、ゲートとドレインとの間の容量の増加に起因した周波数特性の低下およびデバイスサイズの増加を抑えることができる。
　更に、半導体装置１では、ソース側コンタクト領域１５Ｓ、ドレイン側コンタクト領域１５Ｄよりもソース電極２１Ｓ、ドレイン電極２１Ｄをチャネル長方向において延在させることにより、半導体装置１００に比べて、ソース電極２１Ｓおよびドレイン電極２１Ｄから露出された部分の半導体層１０の表面が小さくなる。これにより、製造工程での処理に起因した半導体層１０の劣化が抑えられ、２次元電子ガス層１３ｃのシート抵抗の上昇を抑えることができる。
　加えて、半導体装置１では、積層方向（図１のＺ軸方向）において、２次元電子ガス層１３ｃと、ソース電極２１Ｓおよびドレイン電極２１Ｄ各々とが対向する部分が形成される。これにより、チャネル層１３内部のポテンシャル分布が安定し、高周波特性を改善することが可能となる。
　以上説明したように、本実施の形態では、ソース側コンタクト領域１５Ｓよりも少なくともゲート電極２３側に延在させてソース電極２１Ｓを設け、ドレイン側コンタクト領域１５Ｄよりも少なくともゲート電極２３側に延在させてドレイン電極２１Ｄを設けるようにした。これにより、ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄのシート抵抗の影響を抑え、オン抵抗を低減することができる。よって、トランジスタ特性を向上させることが可能となる。
　なお、上記実施の形態では、半導体装置１をデプレッション型とした場合を説明したが、エンハンスメント型とした場合であっても同様に考えることができる。
　以下、上記実施の形態の変形例について説明するが、以降の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
＜変形例１＞
　図９は、上記実施の形態の変形例１に係る半導体装置（半導体装置１Ａ）の要部の断面構成を模式的に表したものである。図９は、半導体装置１を表す図１に対応する。半導体装置１Ａは、半導体装置１と同様の平面構成を有している（図２）。この半導体装置１Ａでは、層間絶縁膜２２が、第１層間絶縁膜２２Ａおよび第２層間絶縁膜２２Ｂの積層構造を有している。この点を除き、半導体装置１Ａは、半導体装置１と同様の構成を有し、その作用および効果も同様である。
　層間絶縁膜２２は、障壁層１４側から順に第１層間絶縁膜２２Ａおよび第２層間絶縁膜２２Ｂが積層された積層膜により構成されている。第１層間絶縁膜２２Ａには、第１開口部２２ＡＭが設けられ、第２層間絶縁膜２２Ｂには、第２開口部２２ＢＭが設けられている。ゲート電極２３は、第１開口部２２ＡＭおよび第２開口部２２ＢＭに埋設されている。
　第１層間絶縁膜２２Ａは、障壁層１４と第２層間絶縁膜２２Ｂとの間、およびソース電極２１Ｓまたはドレイン電極２１Ｄと第２層間絶縁膜２２Ｂとの間に設けられている。この第１層間絶縁膜２２Ａは、例えばＡｌ2Ｏ3（酸化アルミニウム）により構成されている。このような第１層間絶縁膜２２Ａは、障壁層１４に対して絶縁膜として機能するとともに、障壁層１４の表面を不純物による汚染から保護する機能を有する。この不純物としては、例えば、イオン等が挙げられる。また、第１層間絶縁膜２２Ａと障壁層１４との間に良好な界面を形成することにより、デバイス特性の劣化が抑えられる。第１層間絶縁膜２２Ａは、ウェットエッチング可能な材料により構成されていることが好ましく、第２層間絶縁膜２２Ｂの構成材料と第１層間絶縁膜２２Ａの構成材料とのウェットエッチングの選択比は例えば１：１以上であり、１：５以上であることが好ましい。第１層間絶縁膜２２Ａに設けられた第１開口部２２ＡＭは、第１層間絶縁膜２２Ａを貫通している。
　第２層間絶縁膜２２Ｂは、第１層間絶縁膜２２Ａを間にして障壁層１４に対向している。この第２層間絶縁膜２２Ｂには、第１層間絶縁膜２２Ａの第１開口部２２ＡＭのチャネル長方向の幅（図９のＸ軸方向の大きさ）よりも小さい幅を有する第２開口部２２ＢＭが設けられている。この第２層間絶縁膜２２Ｂの第２開口部２２ＢＭは、第１層間絶縁膜２２Ａの第１開口部２２ＡＭに連通しており、第１開口部２２ＡＭおよび第２開口部２２ＢＭの両方にゲート電極２３が挿通されている。平面（図９のＸＹ平面）視で、例えば、第２開口部２２ＢＭは、第１開口部２２ＡＭの中央部に配置されている。第２層間絶縁膜２２Ｂの第２開口部２２ＢＭは、層間絶縁膜２２に埋設された部分のゲート電極２３の大きさを規定するためのものである。このような第１開口部２２ＡＭおよび第２開口部２２ＢＭを設けることにより、ゲート電極２３と第１開口部２２ＡＭの側壁との間に空隙が形成される。この空隙の誘電率は、層間絶縁膜２２の誘電率よりも低くなっている。したがって、空隙のない半導体装置１に比べて、半導体装置１Ａでは、ゲート―ドレイン間容量（Ｃｇｄ）およびゲート―ソース間容量（Ｃｇｓ）が低くなる。したがって、利得を向上させることができる。
　第２層間絶縁膜２２Ｂは、例えば、ＳｉＯ2（酸化シリコン）により構成されている。このような第２層間絶縁膜２２Ｂは、第１層間絶縁膜２２Ａとともに、障壁層１４に対して絶縁膜として機能するとともに、障壁層１４の表面を不純物による汚染から保護する機能を有する。第２層間絶縁膜２２Ｂは、ドライエッチング可能な材料により構成されていることが好ましく、第１層間絶縁膜２２Ａの構成材料と第２層間絶縁膜２２Ｂの構成材料とのドライエッチングの選択比は例えば１：１以上であり、１：５以上であることが好ましい。
　半導体装置１Ａは、例えば、以下のようにして形成することができる（図１０Ａ～図１０Ｄ）。
　まず、上記実施の形態で説明したのと同様に、基板１１上に半導体層１０と、ソース電極２１Ｓおよびドレイン電極２１Ｄとを形成する（図４Ｄ）。
　次いで、図１０Ａに示したように、ソース電極２１Ｓおよびドレイン電極２１Ｄを覆うように、半導体層１０の表面全面に第１層間絶縁膜２２Ａを成膜する。第１層間絶縁膜２２Ａは、例えば、ＡＬＤ法を用いて酸化アルミニウム（Ａｌ2Ｏ3）を成膜することにより形成する。
　次に、図１０Ｂに示したように、第１層間絶縁膜２２Ａ上に第２層間絶縁膜２２Ｂを形成する。第２層間絶縁膜２２Ｂは、例えば、ＣＶＤ法を用いて、酸化シリコン（ＳｉＯ2）を成膜することにより形成する。
　続いて、図１０Ｃに示したように、第２層間絶縁膜２２Ｂに第２開口部２２ＢＭを形成する。第２開口部２２ＢＭは、第２層間絶縁膜２２Ｂを貫通しており、第１層間絶縁膜２２Ａに達している。第２開口部２２ＢＭは、例えば、ドライエッチングを用いて形成することが好ましい。これにより、第２開口部２２ＢＭの幅の広がりを抑えることができる。また、第１層間絶縁膜２２Ａの構成材料と第２層間絶縁膜２２Ｂの構成材料とのエッチング選択比を１：５以上にしておくことにより、第２開口部２２ＢＭを形成する際の第１層間絶縁膜２２Ａの膜減りに起因した半導体層１０の劣化を抑えることができる。
　第２開口部２２ＢＭを形成した後、図１０Ｄに示したように、第１層間絶縁膜２２Ａに第１開口部２２ＡＭを形成する。第１開口部２２ＡＭは、例えば、ウェットエッチングを用いて形成することが好ましい。これにより、ドライエッチングを用いて第１開口部２２ＡＭを形成する場合に比べて、半導体層１０の劣化を抑えることができる。本変形例では、このように、層間絶縁膜２２が第１層間絶縁膜２２Ａおよび第２層間絶縁膜２２Ｂの積層構造により構成されているので、半導体層１０により近い第１層間絶縁膜２２Ａの第１開口部２２ＡＭを、ウェットエッチングを用いて形成することができる。これにより、製造工程での処理に起因した半導体層１０の劣化が抑えられる。
　また、第１層間絶縁膜２２Ａの構成材料と第２層間絶縁膜２２Ｂの構成材料とのエッチング選択比を５：１以上にしておくことにより、第１開口部２２ＡＭを形成する際の第２開口部２２ＢＭの幅の広がりを抑えることができる。
　第１開口部２２ＡＭを形成した後、層間絶縁膜２２（より具体的には、第２層間絶縁膜２２Ｂ）上から、第２開口部２２ＢＭおよび第１開口部２２ＡＭを埋め込むように、ゲート電極２３を形成する。ゲート電極２３は、上記実施の形態で説明したのと同様に形成することができる。例えば、このようにして半導体装置１Ａを形成することができる。
　本変形例の半導体装置１Ａも、上記半導体装置１と同様に、ソース側コンタクト領域１５Ｓよりも少なくともゲート電極２３側に延在させてソース電極２１Ｓを設け、ドレイン側コンタクト領域１５Ｄよりも少なくともゲート電極２３側に延在させてドレイン電極２１Ｄを設けるようにした。これにより、ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄのシート抵抗の影響を抑え、オン抵抗を低減することができる。よって、トランジスタ特性を向上させることが可能となる。
　また、層間絶縁膜２２が障壁層１４側から順に第１層間絶縁膜２２Ａおよび第２層間絶縁膜２２Ｂの積層構造を有しているので、第２層間絶縁膜２２Ｂの第２開口部２２ＢＭを形成する際に、半導体層１０の表面が第１層間絶縁膜２２Ａにより覆われる。このため、第２開口部２２ＢＭを形成する際のドライエッチングから、第１層間絶縁膜２２Ａにより半導体層１０の表面が保護される。したがって、製造工程での処理に起因したゲート電極２３の直下の半導体層１０の劣化が抑えられる。これにより、半導体装置１Ａでは、抵抗の低減および耐圧の向上等のゲート特性を向上させることが可能となる。
　更に、ゲート電極２３と、第１開口部２２ＡＭの側壁との間に空隙が設けられているので、ゲート―ドレイン間容量（Ｃｇｄ）およびゲート―ソース間容量（Ｃｇｓ）が低くなる。したがって、利得を向上させることができる。
＜変形例２＞
　図１１は、上記実施の形態の変形例２に係る半導体装置（半導体装置１Ｂ）の要部の断面構成を模式的に表したものである。図１１は、半導体装置１を表す図１に対応する。半導体装置１Ｂは、半導体装置１と同様の平面構成を有している（図２）。この半導体装置１Ｂは、半導体層１０とゲート電極２３との間にゲート絶縁膜（ゲート絶縁膜２４）を有している。この点を除き、半導体装置１Ｂは、半導体装置１，１Ａと同様の構成を有し、その作用および効果も同様である。
　ゲート絶縁膜２４は、例えば、層間絶縁膜２２（具体的には、第２層間絶縁膜２２Ｂ）上から、第１開口部２２ＡＭおよび第２開口部２２ＢＭの側壁を覆うとともに、第２開口部２２ＢＭの底面を覆うように設けられている。第２開口部２２ＢＭの底面に設けられたゲート絶縁膜２４は、半導体層１０（具体的には、障壁層１４）とゲート電極２３との間に配置される。即ち、半導体装置１は、ＭＩＳ（Metal Insulator Semiconductor）構造を有している。これにより、ゲート電極２３と半導体層１０とが接することに起因したリーク電流の発生および耐圧性の低下等が抑えられる。即ち、半導体装置１Ｂでは、半導体装置１，１Ａに比べてゲート特性を向上させることが可能となる。
　ゲート絶縁膜２４は、例えば、厚みが１０ｎｍ程度のＡｌ2Ｏ3またはＨｆＯ2（酸化ハフニウム）等により構成されている。ゲート絶縁膜２４は、単層により構成してもよく、あるいは積層構造を有していてもよい。このようなゲート絶縁膜２４は、障壁層１４および層間絶縁膜２２に対して絶縁膜として機能するとともに、障壁層１４の表面を不純物による汚染から保護する機能を有する。この不純物としては、例えば、イオン等が挙げられる。また、ゲート絶縁膜２４と障壁層１４との間に良好な界面を形成することにより、デバイス特性の劣化が抑えられる。
　半導体装置１Ｂは、例えば、以下のようにして形成することができる（図１２）。
　まず、上記変形例１で説明したのと同様に、基板１１上に半導体層１０、ソース電極２１Ｓ，ドレイン電極２１Ｄ、第１層間絶縁膜２２Ａおよび第２層間絶縁膜２２Ｂをこの順に形成した後（図１０Ｂ）、第２開口部２２ＢＭおよび第１開口部２２ＡＭを形成する（図１０Ｃ，図１０Ｄ）。
　次いで、図１２に示したように、第２層間絶縁膜２２Ｂ上から第２開口部２２ＢＭおよび第１開口部２２ＡＭの側壁および第１開口部２２ＡＭの底面を覆うように、ゲート絶縁膜２４を成膜する。ゲート絶縁膜２４は、例えば、ＡＬＤ法を用いてＡｌ2Ｏ3（酸化アルミニウム）を成膜することにより形成する。ＡＬＤ法を用いることにより、均質な成膜が可能となる。したがって、障壁層１４、第１層間絶縁膜２２Ａおよび第２層間絶縁膜２２Ｂの露出面が均質な膜で被覆される。
　ゲート絶縁膜２４を形成した後、層間絶縁膜２２（より具体的には、第２層間絶縁膜２２Ｂ）上から、第２開口部２２ＢＭおよび第１開口部２２ＡＭを埋め込むように、ゲート電極２３を形成する。ゲート電極２３は、上記実施の形態で説明したのと同様に形成することができる。例えば、このようにして半導体装置１Ｂを形成することができる。
　本変形例の半導体装置１Ｂも、上記半導体装置１と同様に、ソース側コンタクト領域１５Ｓよりも少なくともゲート電極２３側に延在させてソース電極２１Ｓを設け、ドレイン側コンタクト領域１５Ｄよりも少なくともゲート電極２３側に延在させてドレイン電極２１Ｄを設けるようにした。これにより、ソース側コンタクト領域１５Ｓおよびドレイン側コンタクト領域１５Ｄのシート抵抗の影響を抑え、オン抵抗を低減することができる。よって、トランジスタ特性を向上させることが可能となる。
　また、半導体層１０（具体的には、障壁層１４）とゲート電極２３との間に、ゲート絶縁膜２４が設けられているので、ゲート電極２３と半導体層１０とが接することに起因したリーク電流の発生および耐圧性の低下等が抑えられる。よって、半導体装置１Ｂでは、半導体装置１，１Ａに比べてゲート特性を向上させることが可能となる。
＜適用例＞
　以上のような実施の形態および変形例１，２で説明した半導体装置１，１Ａ，１Ｂは、様々な電子機器に適用可能である。例えば、半導体装置１，１Ａ，１Ｂは、移動体通信システムなどにおける無線通信装置に用いられ、特にそのＲＦスイッチまたはパワーアンプ等として用いられる。このような無線通信装置としては、通信周波数がＵＨＦ（ultra high frequency）帯以上のもので効果が特に発揮される。
　換言すれば、半導体装置１，１Ａ，１Ｂを無線通信装置のRFスイッチやパワーアンプに用いることにより、無線通信装置の高速化、高効率化および低消費電力化を図ることが可能になる。特に、携帯通信端末においては、装置の高速化、高効率化および低消費電力化によって使用時間の延長が可能となる。このため、携帯性の向上を図ることが可能になる。
　図１３は、無線通信装置（無線通信装置４）の構成の一例を表したものである。この無線通信装置４は、例えば、音声、データ通信、ＬＡＮ接続など多機能を有する携帯電話システムである。無線通信装置４は、例えば、アンテナＡＮＴと、アンテナスイッチ回路３と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗ－ＬＡＮ；Wireless Local Area Network）、Bluetooth（登録商標）、他）とを有している。高周波集積回路ＲＦＩCとベースバンド部ＢＢとはインタフェース部Ｉ／Ｆにより接続されている。例えば、アンテナスイッチ回路３、高電力増幅器ＨＰＡまたは高周波集積回路ＲＦＩＣが、上記半導体装置１，１Ａ，１Ｂのいずれかを含んで構成されている。ここでは、アンテナスイッチ回路３、高電力増幅器ＨＰＡまたは高周波集積回路ＲＦＩＣが、本開示の半導体モジュールの一具体例に対応する。
　この無線通信装置４では、送信時、すなわち、無線通信装置４の送信系から送信信号をアンテナＡＮＴへと出力する場合には、ベースバンド部ＢＢから出力される送信信号は、高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、およびアンテナスイッチ回路３を介してアンテナＡＮＴへと出力される。
　受信時、すなわち、アンテナＡＮＴで受信した信号を無線通信装置の受信系へ入力させる場合には、受信信号は、アンテナスイッチ回路３および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに入力される。ベースバンド部ＢＢで処理された信号は、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆなどの出力部から出力される。
　以上、実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形可能である。例えば、上記実施の形態等において例示した半導体装置１，１Ａ，１Ｂの構成要素、配置および数等は、あくまで一例であり、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
　また、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。例えば、上記実施の形態等では、半導体層１０がＧａＮ系の化合物半導体材料により構成されている場合について説明したが、半導体層１０は、例えばＧａＡs（ガリウムヒ素）系等の他の化合物半導体材料により構成されていてもよく、あるいは、Ｓｉ（シリコン）等の半導体材料により構成されていてもよい。
　また、半導体装置１，１Ａ，１Ｂでは、ソース電極２１Ｓおよびドレイン電極２１Ｄの少なくとも一方が、ソース側コンタクト領域１５Ｓ、ドレイン側コンタクト領域１５Ｄよりもチャネル長方向に延在していればよい。例えば、図１４に示したように、ドレイン電極２１Ｄが、ドレイン側コンタクト領域１５Ｄよりもゲート電極２３側に延在し、ゲート電極２３側のソース側コンタクト領域１５Ｓの一部がソース電極２１Ｓから露出されていてもよい。少なくともドレイン電極２１Ｄが、ドレイン側コンタクト領域１５Ｄよりもゲート電極２３側に延在していることが好ましい。
　また、半導体装置１，１Ａ，１Ｂでは、少なくともゲート電極２３側において、ソース電極２１Ｓ、ドレイン電極２１Ｄが、ソース側コンタクト領域１５Ｓ、ドレイン側コンタクト領域１５Ｄよりもチャネル長方向に延在していればよい。例えば、図１５に示したように、ソース電極２１Ｓ、ドレイン電極２１Ｄが、ソース側コンタクト領域１５Ｓ、ドレイン側コンタクト領域１５Ｄよりゲート電極２３側に延在し、ゲート電極２３と反対側では、ソース側コンタクト領域１５Ｓ、ドレイン側コンタクト領域１５Ｄ各々の一部が、ソース電極２１Ｓ、ドレイン電極２１Ｄから露出されていてもよい。
　なお、本明細書に記載された効果はあくまで例示であってこれに限定されるものではなく、また他の効果があってもよい。
　なお、本技術は、以下のような構成も可能である。以下の構成を有する半導体装置、この半導体装置を備えた半導体モジュールおよび電子機器によれば、コンタクト領域よりも少なくともゲート電極側に延在させて電極を設けるようにしたので、コンタクト領域のシート抵抗の影響を抑え、オン抵抗を低減することができる。よって、トランジスタ特性を向上させることが可能となる。
（１）
　チャネル層を含む半導体層と、
　前記半導体層の厚み方向に所定の大きさで設けられ、かつ、周囲の前記半導体層の不純物濃度よりも高い不純物濃度を有するコンタクト領域と、
　前記チャネル層に対向するととともに、前記コンタクト領域から離間して前記半導体層上に設けられたゲート電極と、
　前記半導体層に接するとともに前記コンタクト領域を介して前記チャネル層に電気的に接続され、かつ、前記コンタクト領域より少なくとも前記ゲート電極側に延在する電極と
　を備えた半導体装置。
（２）
　前記半導体層は化合物半導体材料を含む
　前記（１）に記載の半導体装置。
（３）
　前記コンタクト領域は、前記ゲート電極の一方の側に設けられたソース側コンタクト領域と、前記ゲート電極の他方の側に設けられたドレイン側コンタクト領域とを含み、
　前記電極は、前記ソース側コンタクト領域を介して前記チャネル層に電気的に接続されたソース電極と、前記ドレイン側コンタクト領域を介して前記チャネル層に電気的に接続されたドレイン電極とを含む
　前記（１）または（２）に記載の半導体装置。
（４）
　前記電極は、前記コンタクト領域より前記ゲート電極と反対側にも延在する
　前記（１）ないし（３）のうちいずれか１つに記載の半導体装置。
（５）
　前記コンタクト領域は、前記半導体層の表面から少なくとも前記チャネル層の厚み方向の一部にわたって設けられている
　前記（１）ないし（４）のうちいずれか１つに記載の半導体装置。
（６）
　前記電極は前記コンタクト領域に接している
　前記（１）ないし（５）のうちいずれか１つに記載の半導体装置。
（７）
　更に、前記電極および前記半導体層を覆うとともに、選択的な領域に開口部を有する層間絶縁膜を有し、
　前記ゲート電極は、前記層間絶縁膜の前記開口部に埋設されている
　前記（１）ないし（６）のうちいずれか１つに記載の半導体装置。
（８）
　前記層間絶縁膜は、前記半導体層側から順に、第１層間絶縁膜および第２層間絶縁膜の積層構造を有し、
　前記開口部は、前記第１層間絶縁膜に設けられた第１開口部と、前記第２層間絶縁膜に設けられた第２開口部とを含む
　前記（７）に記載の半導体装置。
（９）
　前記第１開口部は前記第２開口部に連通され、
　前記第１開口部の幅は、前記第２開口部の幅よりも大きくなっている
　前記（８）に記載の半導体装置。
（１０）
　更に、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜を有する
　前記（１）ないし（９）のうちいずれか１つに記載の半導体装置。
（１１）
　前記半導体層は、更に、前記チャネル層と前記ゲート電極との間に設けられた障壁層とを含み、
　前記障壁層は、前記チャネル層のバンドギャップよりも広いバンドギャップを有する半導体材料により構成されている
　前記（１）ないし（１０）のうちいずれか１つに記載の半導体装置。
（１２）
　チャネル層を含む半導体層と、
　前記半導体層の厚み方向に所定の大きさで設けられ、かつ、周囲の前記半導体層の不純物濃度よりも高い不純物濃度を有するコンタクト領域と、
　前記チャネル層に対向するととともに、前記コンタクト領域から離間して前記半導体層上に設けられたゲート電極と、
　前記半導体層に接するとともに前記コンタクト領域を介して前記チャネル層に電気的に接続され、かつ、前記コンタクト領域より少なくとも前記ゲート電極側に延在する電極と
　を含む半導体装置を備えた半導体モジュール。
（１３）
　チャネル層を含む半導体層と、
　前記半導体層の厚み方向に所定の大きさで設けられ、かつ、周囲の前記半導体層の不純物濃度よりも高い不純物濃度を有するコンタクト領域と、
　前記チャネル層に対向するととともに、前記コンタクト領域から離間して前記半導体層上に設けられたゲート電極と、
　前記半導体層に接するとともに前記コンタクト領域を介して前記チャネル層に電気的に接続され、かつ、前記コンタクト領域より少なくとも前記ゲート電極側に延在する電極と
　を含む半導体装置を備えた電子機器。
　本出願は、日本国特許庁において２０１９年８月９日に出願された日本特許出願番号２０１９－１４７８０１号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (13)

  1. 　チャネル層を含む半導体層と、
    　前記半導体層の厚み方向に所定の大きさで設けられ、かつ、周囲の前記半導体層の不純物濃度よりも高い不純物濃度を有するコンタクト領域と、
    　前記チャネル層に対向するととともに、前記コンタクト領域から離間して前記半導体層上に設けられたゲート電極と、
    　前記半導体層に接するとともに前記コンタクト領域を介して前記チャネル層に電気的に接続され、かつ、前記コンタクト領域より少なくとも前記ゲート電極側に延在する電極と
    　を備えた半導体装置。
  2. 　前記半導体層は化合物半導体材料を含む
    　請求項１に記載の半導体装置。
  3. 　前記コンタクト領域は、前記ゲート電極の一方の側に設けられたソース側コンタクト領域と、前記ゲート電極の他方の側に設けられたドレイン側コンタクト領域とを含み、
    　前記電極は、前記ソース側コンタクト領域を介して前記チャネル層に電気的に接続されたソース電極と、前記ドレイン側コンタクト領域を介して前記チャネル層に電気的に接続されたドレイン電極とを含む
    　請求項１に記載の半導体装置。
  4. 　前記電極は、前記コンタクト領域より前記ゲート電極と反対側にも延在する
    　請求項１に記載の半導体装置。
  5. 　前記コンタクト領域は、前記半導体層の表面から少なくとも前記チャネル層の厚み方向の一部にわたって設けられている
    　請求項１に記載の半導体装置。
  6. 　前記電極は前記コンタクト領域に接している
    　請求項１に記載の半導体装置。
  7. 　更に、前記電極および前記半導体層を覆うとともに、選択的な領域に開口部を有する層間絶縁膜を有し、
    　前記ゲート電極は、前記層間絶縁膜の前記開口部に埋設されている
    　請求項１に記載の半導体装置。
  8. 　前記層間絶縁膜は、前記半導体層側から順に、第１層間絶縁膜および第２層間絶縁膜の積層構造を有し、
    　前記開口部は、前記第１層間絶縁膜に設けられた第１開口部と、前記第２層間絶縁膜に設けられた第２開口部とを含む
    　請求項７に記載の半導体装置。
  9. 　前記第１開口部は前記第２開口部に連通され、
    　前記第１開口部の幅は、前記第２開口部の幅よりも大きくなっている
    　請求項８に記載の半導体装置。
  10. 　更に、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜を有する
    　請求項１に記載の半導体装置。
  11. 　前記半導体層は、更に、前記チャネル層と前記ゲート電極との間に設けられた障壁層とを含み、
    　前記障壁層は、前記チャネル層のバンドギャップよりも広いバンドギャップを有する半導体材料により構成されている
    　請求項１に記載の半導体装置。
  12. 　チャネル層を含む半導体層と、
    　前記半導体層の厚み方向に所定の大きさで設けられ、かつ、周囲の前記半導体層の不純物濃度よりも高い不純物濃度を有するコンタクト領域と、
    　前記チャネル層に対向するととともに、前記コンタクト領域から離間して前記半導体層上に設けられたゲート電極と、
    　前記半導体層に接するとともに前記コンタクト領域を介して前記チャネル層に電気的に接続され、かつ、前記コンタクト領域より少なくとも前記ゲート電極側に延在する電極と
    　を含む半導体装置を備えた半導体モジュール。
  13. 　チャネル層を含む半導体層と、
    　前記半導体層の厚み方向に所定の大きさで設けられ、かつ、周囲の前記半導体層の不純物濃度よりも高い不純物濃度を有するコンタクト領域と、
    　前記チャネル層に対向するととともに、前記コンタクト領域から離間して前記半導体層上に設けられたゲート電極と、
    　前記半導体層に接するとともに前記コンタクト領域を介して前記チャネル層に電気的に接続され、かつ、前記コンタクト領域より少なくとも前記ゲート電極側に延在する電極と
    　を含む半導体装置を備えた電子機器。
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