CN114175272A - 半导体装置、半导体模块和电子设备 - Google Patents

半导体装置、半导体模块和电子设备 Download PDF

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Abstract

提供了一种半导体装置，包括：半导体层，包括沟道层；接触区域，沿着半导体层的厚度方向以预定尺寸设置，并且具有比周围半导体层的杂质浓度高的杂质浓度；栅电极，面对沟道层并且设置在半导体层上并且与接触区域隔开；以及电极，与半导体层接触并且经由接触区域电耦接到沟道层，并且至少在栅电极侧比接触区域延伸得更多。

Description

半导体装置、半导体模块和电子设备
技术领域
本技术涉及一种具有半导体层和栅电极的半导体装置以及设置有该半导体装置的半导体模块和电子设备。
背景技术
诸如场效应晶体管(FET：场效应晶体管)等半导体装置具有例如：半导体层，该半导体层包括沟道层；以及一对电极(源电极和漏电极)，电耦接到沟道层(例如，参见专利文献1)。例如，半导体层包括N型杂质以高浓度扩散的区域，并且源电极和漏电极均经由高浓度杂质扩散区域电耦接到沟道层。
引用列表
专利文献
专利文献1：日本未审查专利申请公开号2017-163082
发明内容
在这种半导体装置中，希望改善晶体管特性。
希望提供能够改善晶体管特性的半导体装置以及设置有该半导体装置的半导体模块和电子设备。
根据本技术的一个实施例的半导体装置包括：半导体层，所述半导体层包括沟道层；接触区域，所述接触区域在半导体层的厚度方向上以预定尺寸设置，并且具有比周围半导体层的杂质浓度高的杂质浓度；栅电极，所述栅电极面对沟道层并且设置在半导体层上并且与接触区域隔开；以及电极，所述电极与半导体层接触并且经由接触区域电耦接到沟道层，并且至少在栅电极侧比接触区域延伸得更多。
根据本技术的一个实施例的半导体模块包括根据上述本技术的一个实施例的半导体装置。
根据本技术的一个实施例的电子设备包括根据上述本技术的一个实施例的半导体装置。
在根据本技术的一个实施例的半导体装置、半导体模块和电子设备中，电极至少在栅电极侧比接触区域延伸得更多。因此，与接触区域从电极露出的情况相比，抑制接触区域的薄层电阻(sheet resistance，片电阻)的影响。
附图说明
图1是示出根据本技术实施例的半导体装置的主要部分的配置的示意性剖视图；
图2是示出图1所示的半导体装置的上表面配置的示意图；
图3是图1所示的半导体装置(Vg＝0V)的能带配置图；
图4A是示出图1所示的半导体装置的制造过程的示意性剖视图；
图4B是示出图4A之后的过程的示意性剖视图；
图4C是示出图4B之后的过程的示意性剖视图；
图4D是示出图4C之后的过程的示意性剖视图；
图4E是示出图4D之后的过程的示意性剖视图；
图4F是示出图4E之后的过程的示意性剖视图；
图5是图1所示的半导体装置(在关断操作期间)的能带配置图；
图6是示意性示出在图1所示的半导体装置的关断操作时形成的载流子缺乏区域的剖视图；
图7是示出根据比较例的半导体装置的主要部分的配置的示意性剖视图；
图8是示出图1所示的距离和导通电阻之间的关系的示图；
图9是示出根据变形例1的半导体装置的主要部分的配置的示意性剖视图；
图10A是示出图9所示的半导体装置的制造过程的示意性剖视图；
图10B是示出图10A之后的过程的示意性剖视图；
图10C是示出图10B之后的过程的示意性剖视图；
图10D是示出图10C之后的过程的示意性剖视图；
图11是示出根据变形例2的半导体装置的主要部分的配置的示意性剖视图；
图12是示出图11所示的半导体装置的制造过程的示意性剖视图；
图13是示出应用了图1等所示的半导体装置的无线通信器的配置示例的框图；
图14是示出图1等所示的半导体装置的另一示例的示意性剖视图；
图15是示出图2等所示的半导体装置的另一示例的示意性平面图。
具体实施方式
下面参考附图详细描述本技术的实施例。注意，将按以下顺序进行描述。
1.实施例
具有在栅电极侧比接触区域延伸更多的源电极和漏电极的半导体装置。
2.变形例1
层间绝缘膜具有堆叠结构的示例。
3.变形例2
在栅电极和半导体层之间设置栅极绝缘膜的示例。
<实施例>
(半导体装置1的配置)
图1是示出根据本技术实施例的半导体装置(半导体装置1)的主要部分配置的剖视图。图2是半导体装置1的上部图。下面将基于这些附图描述半导体装置1的详细配置。
半导体装置1在基板11上依次具有：半导体层10，该半导体层包括沟道层13；源电极21S和漏电极21D；层间绝缘膜22；以及栅电极23。层间绝缘膜22在选择性区域中具有开口22M，并且栅电极23的一部分埋入开口22M中。栅电极23具有所谓的T形截面结构。设置在半导体层10上的栅电极23、源电极21S和漏电极21D彼此间隔开，并且源电极21S、栅电极23和漏电极21D在沟道长度方向(图2中的X方向)上依次设置。
基板11包括半导体材料。这种基板11包括例如III-V族化合物半导体材料。例如，半绝缘单晶GaN(氮化镓)基板用于基板11。也可以将晶格常数不同于沟道层13的晶格常数的基板材料用于基板11。这种基板11的构成材料的示例包括SiC(碳化硅)、蓝宝石和Si(硅)。此时，晶格常数由设置在基板11和沟道层13之间的缓冲层(稍后描述的缓冲层12)调节。岛状有源区域a设置在基板11的上部(图2)。例如，相邻有源区域a之间的位置通过B(硼)的离子注入等被隔离。因此，用元件隔离来处理多个有源区域a。每个有源区域a设置有栅电极23、源电极21S、漏电极21D等。可以通过不同于离子注入的方法来执行元件隔离。例如，可以通过干法蚀刻来分割沟道层13，以执行元件隔离。
半导体层10具有例如缓冲层12、沟道层13和阻挡层14从基板11侧依次堆叠的结构。
缓冲层12由例如在基板11上外延生长的化合物半导体层构成，并且通过使用以有利方式与基板11晶格匹配的化合物半导体构成。例如，具有不添加杂质的u-GaN的外延生长层(u-表示不添加杂质；下文中同样适用)设置在由单晶GaN基板构成的基板11上。当基板11的晶格常数和沟道层13的晶格常数彼此不同时，通过在基板11和沟道层13之间设置缓冲层12，可以改善沟道层13的结晶状态并抑制晶片的翘曲。例如，在基板11由硅构成并且沟道层13由GaN构成的情况下，可以将例如AlN(氮化铝)、AlGaN(氮化镓铝)、GaN等用于缓冲层12。缓冲层12可以由单层构成，或者可以具有堆叠结构。当缓冲层12包括三元材料时，其相应的组成可以在缓冲层12中逐渐变化。
设置在缓冲层12和阻挡层14之间的沟道层13是源电极21S和漏电极21D之间的电流路径。在沟道层13中，载流子通过与阻挡层14的极化而累积，并且二维电子气体(2DEG：二维电子气体)层13c设置在与阻挡层14的结表面(异质结界面)附近。即，半导体装置1是GaN基异质场效应晶体管(HFET)。优选地，这种沟道层13包括化合物半导体材料，其中，载流子容易通过与阻挡层14的极化而累积。例如，沟道层13由在缓冲层12上外延生长的GaN构成。沟道层13可以由不添加杂质的u-GaN构成。由u-GaN构成的沟道层13抑制了沟道层13中载流子的杂质散布，因此使得能够增加载流子的迁移率。
GaN是宽间隙半导体材料，击穿电压高。此外，包含GaN的半导体层10允许高温操作，并且饱和漂移速度也高。在包含GaN的沟道层13处形成的二维电子气层13c具有高迁移率和高的薄片电子密度。作为GaN基异质场效应晶体管的半导体装置1允许低电阻、高速度和高耐压操作，并且适合用于功率装置、RF(射频)装置等。
可以在沟道层13和缓冲层12之间设置下部阻挡层(未示出)。设置下部阻挡层，使得可以抑制沟道层13中缓冲层12侧的电子分布的扩散。这使得可以抑制短沟道效应等，并改善晶体管特性。
设置在沟道层13和层间绝缘膜22之间的阻挡层14与沟道层13形成异质结界面。阻挡层14包括例如带隙比沟道层13的带隙宽的化合物半导体材料。例如，在沟道层13上外延生长的Al(1-x-y)GaxInyN(0≤x<1，0≤y<1)用于阻挡层14。阻挡层14可以由不添加杂质的u-Al(1-x-y)GaxInyN构成。使用由u-Al(1-x-y)GaxInyN构成的阻挡层14抑制了沟道层13中载流子的杂质散射，从而使得能够增加载流子的迁移率。阻挡层14可以由单层构成，或者可以具有堆叠结构。例如，阻挡层14可以由具有彼此不同组成的Al(1-x-y)GaxInyN的堆叠结构构成。或者，可以使阻挡层14中的每个Al(1-x-y)GaxInyN的组成逐渐不同。
半导体层10设置有以彼此分离的方式设置的源极侧接触区域15S和漏极侧接触区域15D。源极侧接触区域15S和漏极侧接触区域15D是杂质浓度高于半导体层10的任何其他部分的杂质浓度的区域，并且在半导体层10的厚度方向(图1中的Z方向)上以预定尺寸设置。例如，源极侧接触区域15S和漏极侧接触区域15D从半导体层10的表面(基板11的相对侧的表面)到沟道层13的厚度方向上的一部分而设置。源极侧接触区域15S是用于以低电阻电耦接源电极21S和二维电子气层13c的区域，漏极侧接触区域15D是用于以低电阻电耦接漏电极21D和二维电子气层13c的区域。源极侧接触区域15S设置在平面图(图2中的X-Y平面)中与源电极21S重叠的位置，漏极侧接触区域15D设置在平面图(图2中的X-Y平面)中与漏电极21D重叠的位置。在沟道层13中，源极侧接触区域15S和漏极侧接触区域15D优选地形成在半导体层10的比靠近阻挡层14的位置更深的位置(远离表面的位置)；然而，源极侧接触区域15S和漏极侧接触区域15D可以不与二维电子气体层13c接触。
源极侧接触区域15S和漏极侧接触区域15D包括例如高浓度的N型杂质。N型杂质例如是Si(硅)、Ge(锗)等。源极侧接触区域15S和漏极侧接触区域15D的N型杂质的浓度例如为1×1018cm-3或更高。
源极侧接触区域15S和漏极侧接触区域15D可以通过例如使用离子注入将杂质从半导体层10的表面扩散入阻挡层14和沟道层13中来形成。即，源极侧接触区域15S和漏极侧接触区域15D可以设置在阻挡层14和沟道层13的部分区域中。
源极侧接触区域15S和漏极侧接触区域15D可以由不同于例如阻挡层14和沟道层13的层来构成。例如，通过去除阻挡层14的一部分和沟道层13的一部分，然后用半导体材料填充去除了阻挡层14和沟道层13的区域，来形成这种源极侧接触区域15S和漏极侧接触区域15D，这将在后面描述。此时，源极侧接触区域15S和漏极侧接触区域15D由例如包含N型杂质的In(1-z)GazN(0≤z<1)构成。源极侧接触区域15S和漏极侧接触区域15D可以由单层构成或者可以具有堆叠结构。例如，源极侧接触区域15S和漏极侧接触区域15D可以由具有不同组成的In(1-z)GazN的堆叠结构来构成。或者，In(1-z)GazN的相应组成可以在源极侧接触区域15S和漏极侧接触区域15D中逐渐变化。
源电极21S和漏电极21D分别彼此分开地设置在半导体层10的表面的选择性区域中。源电极21S和漏电极21D都与半导体层10的表面接触。即，源电极21S和漏电极21D均欧姆接合到半导体层10。在本实施例中，源电极21S覆盖源极侧接触区域15S，并且在栅电极23侧比源极侧接触区域15S更多地延伸预定距离(距离Ls)，漏电极21D覆盖漏极侧接触区域15D，并且在栅电极23侧比漏极侧接触区域15D更多地延伸预定距离(距离Ld)。如稍后将详细描述的，与源极侧接触区域15S和漏极侧接触区域15D从源电极21S和漏电极21D露出的情况相比，这抑制了源极侧接触区域15S和漏极侧接触区域15D的薄层电阻的影响。
源电极21S设置在比源极侧接触区域15S更宽的区域中，例如，在源极侧接触区域15S的整个外周上(图2)。例如，源电极21S也在栅电极23的相对侧沿沟道长度方向延伸距离Lsa。源电极21S优选地在源极侧接触区域15S的两侧(栅电极23侧和栅电极23的相对侧)沿沟道长度方向延伸，但是至少在栅电极23侧可以比源极侧接触区域15S延伸得更多。源电极21S与例如源极侧接触区域15S和阻挡层14接触(图1)。
漏电极21D设置在比漏极侧接触区域15D更宽的区域中，例如，在漏极侧接触区域15D的整个外周上(图2)。例如，漏电极21D也在栅电极23的相对侧沿沟道长度方向延伸距离Lda。漏电极21D优选地在漏极侧接触区域15D的两侧沿沟道长度方向延伸，但是至少在栅电极23侧可以比漏极侧接触区域15D延伸得更多。漏电极21D与例如漏极侧接触区域15D和阻挡层14接触(图1)。
源电极21S和漏电极21D由叠层膜构成，在该叠层膜中，例如，钛(Ti)、铝(Al)、镍(Ni)和金(Au)从半导体层10侧依次堆叠。源电极21S和漏电极21D中的每一个的一部分可以设置成在平面图中从有源区域a突出(图2)。源电极21S和漏电极21D可以经由设置在其上部的接触耦接到布线层。这使得可以抑制金属引出部分的电阻分量。
层间绝缘膜22在半导体层10上设置为覆盖源电极21S和漏电极21D。层间绝缘膜22的开口22M设置成穿透层间绝缘膜22。开口22M沿沟道长度方向设置在源极侧接触区域15S和漏极侧接触区域15D之间。例如，开口22M具有矩形平面形状(图2)。层间绝缘膜22用作阻挡层14的绝缘膜，并且具有保护阻挡层14的表面免受杂质引起的污染的功能。杂质的示例包括离子。此外，在层间绝缘膜22和阻挡层14之间形成良好的界面，从而抑制装置特性的劣化。例如，层间绝缘膜22由SiO2(氧化硅)等构成。层间绝缘膜22可以由例如Al2O3(氧化铝)、氮化硅(SiN)等构成。
栅电极23设置在层间绝缘膜22上，并埋入层间绝缘膜22的开口22M中。栅电极23的栅极长度(Lg)由栅电极23的埋入开口22M中的部分的尺寸(图1中沿X方向的尺寸)限定。栅电极23被设置为与源极侧接触区域15S和漏极侧接触区域15D间隔开。栅电极23由叠层膜构成，在该叠层膜中，例如，镍(Ni)和金(Au)从基板11侧依次堆叠。
栅电极23的面对半导体层10的部分(即层间绝缘膜22上的栅电极23)覆盖开口22M并围绕开口22M加宽，层间绝缘膜22位于栅电极23的该部分与半导体层10之间。层间绝缘膜22上的栅电极23例如在开口22M的整个外周上变宽。层间绝缘膜22上的栅电极23可以在开口22M的外周的一部分上变宽。在开口22M周围设置栅电极23增加了栅电极23的面积(横截面积)，从而使得能够降低栅电阻(Rg)。具有这种T形结构的栅电极23使得能够在减小栅极长度的同时减小栅极电阻，从而使得能够增加截止频率(fmax)。因此，具有栅电极23的半导体装置1适合用作高频装置。
(半导体装置1的带结构)
图3是具有上述配置的半导体装置1的栅电极23的下部的能带配置图，并且示出了没有施加栅电压Vg的接合状态。应当注意，能带配置图示出了沟道层13由GaN构成并且阻挡层14由Al0.3GA0.7N混合晶体构成的情况，并且其中，栅极绝缘膜(稍后描述的图11中示出的栅极绝缘膜24)设置在栅电极23和阻挡层14之间。
在半导体装置1中，具有比沟道层13的带隙宽的带隙的阻挡层14结合到具有较窄带隙的沟道层13。因此，在沟道层13中，载流子通过自发极化、压电极化或两者而累积在沟道层13中与阻挡层14的接合表面附近。因此，二维电子气体层13c形成在沟道层13处。
此外，沟道层13的导带端和阻挡层14的导体端之间的不连续量ΔEc足够大(在此处，0.3eV)。因此，与分布在沟道层13中的载流子(电子)的数量相比，分布在阻挡层14中的载流子(电子)的数量可以忽略不计。
(半导体装置1的制造方法)
例如，可以如下制造具有上述配置的半导体装置1。图4A至图4F是示出按照工艺顺序制造半导体装置1的方法的示意性剖视图。
首先，如图4A所示，缓冲层12、沟道层13、阻挡层14和绝缘膜16依次形成在由例如硅构成的基板11上。缓冲层12、沟道层13和阻挡层14通过例如外延生长方法形成。沟道层13例如通过在缓冲层12上外延生长GaN层来形成，阻挡层14例如通过在沟道层13上外延生长u-AlGaN(Al0.3-Ga0.7N混合晶体)来形成。在后续工艺中形成源极侧接触区域15S和漏极侧接触区域15D时，绝缘膜16用作选择掩模。例如，在形成绝缘膜16之后，执行元件隔离。例如，通过将B(硼)等离子注入相邻元件之间的区域来执行元件隔离。通过离子注入，促使元件之间的区域具有高阻抗(电阻)，并且相应地实现元件隔离(形成图2所示的有源区域a)。可以在稍后的工艺中执行元件隔离的工艺(例如，在形成源极侧接触区域15S和漏极侧接触区域15D之后，或者在形成栅电极23之后)。
在形成绝缘膜16之后，如图4B所示，执行从绝缘膜16到沟道层13的蚀刻。因此，在基板11上的叠层处形成一对切口C。该对切口C到达例如沟道层13的一部分，并且切口C的底面由沟道层13形成。
接下来，如图4C所示，例如，使用选择性再生长方法来在一对切口C中的一个处形成源极侧接触区域15S，在这对切口C中的另一个处形成漏极侧接触区域15D。因此，半导体层10形成在基板11上。在此处，绝缘膜16(图4B)在执行选择性再生长方法时用作选择性掩模。在形成源极侧接触区域15S和漏极侧接触区域15D之后，通过例如蚀刻去除绝缘膜16。
接下来，如图4D所示，源极侧接触区域15S电耦接以形成源电极21S，漏极侧接触区域15D电耦接以形成漏电极21D。例如，通过在半导体层10的表面上依次进行钛(Ti)、铝(Al)、镍(Ni)和金(Au)的掩模蒸发来形成源电极21S和漏电极21D。因此，源电极21S和漏电极21D在半导体层10的表面的选择性区域中被图案化。
接下来，例如，如图4E所示，在半导体层10的整个表面上形成层间绝缘膜22，以覆盖源电极21S和漏电极21D。例如，通过使用CVD(化学气相沉积)方法形成氧化硅(SiO2)膜，来形成层间绝缘膜22。例如，可以通过使用ALD(原子层沉积)方法形成氧化铝(Al2O3)膜，来形成层间绝缘膜22，或者可以通过使用CVD方法形成氮化硅(SiN)膜来形成层间绝缘膜22。
在形成层间绝缘膜22之后，如图4F所示，在层间绝缘膜22的预定区域中形成开口22M。例如，通过在沟道长度方向上图案蚀刻设置在源电极21S和漏电极21D之间的层间绝缘膜22的一部分，形成开口22M。开口22M形成为例如到达半导体层10的深度。
在形成开口22M之后，在层间绝缘膜22上的预定区域中将栅电极23形成埋入开口22M。例如，通过在层间绝缘膜22上依次进行Ni(镍)和Au(金)的掩模蒸发，形成栅电极23。通过这些工艺，完成了图1和图2所示的半导体装置1。
(半导体装置1的操作)
将参考图5的能带配置图和图6的半导体装置1的剖视图以及结合先前描述的图3来描述上述半导体装置1的操作。在此处，将描述半导体装置1的操作，其中，半导体装置1是阈值电压约为-5V的耗尽型晶体管。
图5示出了关断操作时的情况(Vg＝-10V)。此外，与图3的情况一样，图5示出了沟道层13由GaN构成并且阻挡层14由Al0.3Ga0.7N混合晶体构成的情况。
在半导体装置1中，当负栅极电压Vg(例如，大约-10V)施加到栅电极23时，如图6的剖视图所示，在栅电极23直接下方的沟道层13的区域(载流子缺乏区域A)中载流子的数量减少。因此，沟道层13中的电子数量减少，漏极电流Id几乎不流动。此时的能带配置如图5所示，并且沟道层13中的导带能量Ec变得完全高于费米能级Ef。
相反，当正栅极电压Vg(例如，大约1V)施加到栅电极23时，建立导通操作时的状态。在这种情况下，图6的剖视图所示的载流子缺乏区域A消失，增加了沟道层13中的电子数量并调制了漏极电流Id。此时的能带配置如图3所示，并且沟道层13中的导带能量Ec变得低于费米能级Ef。
(半导体装置的作用和效果)
在本实施例的半导体装置1中，源电极21S在沟道长度方向上比源极侧接触区域15S延伸得更多，漏电极21D在沟道长度方向上比漏极侧接触区域15D延伸得更多。与源极侧接触区域15S和漏极侧接触区域15D在沟道长度方向上分别从源电极21S和漏电极21D露出的情况相比，这抑制了源极侧接触区域15S和漏极侧接触区域15D的薄层电阻的影响。在下文中，将描述其作用和效果。
图7示意性地示出了根据比较例的半导体装置(半导体装置100)的主要部分的截面配置。图7对应于表示半导体装置1的图1。半导体装置100在基板11上具有半导体层10。与半导体装置1一样，半导体装置100例如是GaN基HFET。半导体层10从基板11侧依次包括缓冲层12、沟道层13和阻挡层14。半导体层10从表面在厚度方向上以预定尺寸具有源极侧接触区域15S和漏极侧接触区域15D。在半导体装置100中，源极侧接触区域15S被设置为在栅电极23侧比源电极21S延伸得更多，漏极侧接触区域15D被设置为在栅电极23侧比漏电极21D延伸得更多。即，源极侧接触区域15S的一部分从源电极21S露出，漏极侧接触区域15D的一部分从漏电极21D露出。在这方面，半导体装置100不同于半导体装置1。
在这种半导体装置100中，由于从源电极21S露出的部分的源极侧接触区域15S的薄层电阻和从漏电极21D露出的部分的漏极侧接触区域15D的薄层电阻，导通电阻(Ron)可能增加。特别地，如果被施加高电压的漏极侧接触区域15D从漏电极21D露出，则导通电阻趋于变高。
此外，界面陷阱可能出现在阻挡层14和层间绝缘膜22之间的界面附近，并且半导体装置100的特性可能由于界面陷阱而劣化。特别地，在使用GaN(氮化镓)基半导体层10的半导体装置100中，界面陷阱的影响变大。因此，在向栅电极23和漏电极21D施加电压之后，在半导体装置100中可能出现特性变化。作为抑制由界面陷阱引起的半导体装置100的特性劣化的方法，可以考虑使用场板效应的方法(例如，日本未审查专利申请公开号2016-136547)。然而，在使用场板效应的方法中，栅极和漏极之间的电容增加。栅极和漏极之间的电容形成在栅电极和漏极侧二维电子气层在堆叠方向上彼此相对的部分以及栅电极和漏电极在沟道长度方向上彼此靠近的部分。由于栅极和漏极之间电容的增加，频率特性有可能降低。此外，在使用场板效应的方法中，栅极和漏极之间的距离由于场板增加，这可以导致装置尺寸更容易增加。
此外，半导体层10的从源电极21S和漏电极21D露出的部分的表面会由于制造过程中的处理而劣化。例如，由于层间绝缘膜22形成之前的工艺、层间绝缘膜22形成时的等离子体照射等，半导体层10会劣化，并且二维电子气体层13c的薄层电阻会增加。
相反，在半导体装置1中，源电极21S在沟道长度方向上比源极侧接触区域15S延伸得更多，漏电极21D在沟道长度方向上比漏极侧接触区域15D延伸得更多。即，源极侧接触区域15S和漏极侧接触区域15D不从源电极21S和漏电极21D露出，从而抑制了从源电极21S和漏电极21D露出的部分的源极侧接触区域15S和漏极侧接触区域15D的薄层电阻的影响。因此，半导体装置1中的导通电阻降低。
图8示出了半导体装置1的导通电阻与距离Ls和Ld之间的关系。已经证实，半导体装置1的导通电阻随着源电极21S在栅电极23侧比源极侧接触区域15S延伸得更多的部分的距离Ls(图1和图2)的增加而减小，并且随着漏电极21D在栅电极23侧比漏极侧接触区域15D延伸得更多的部分的距离Ld(图1和图2)的增加而减小。
此外，在半导体装置1中，通过在沟道长度方向上比源极侧接触区域15S和漏极侧接触区域15D更多地延伸源电极21S和漏电极21D，阻挡层14和层间绝缘膜22之间的界面的面积变得小于半导体装置100的面积。这抑制了由阻挡层14和层间绝缘膜22之间的界面附近的界面陷阱引起的半导体装置1的特性劣化。特别地，在具有GaN(氮化镓)基半导体层10的半导体装置1中，有效地抑制由界面陷阱引起的特性劣化。因此，可以抑制在向栅电极23和漏电极21D施加电压之后半导体装置1的特性变化。此外，在半导体装置1中，在不使用场板效应的情况下抑制了界面陷阱的影响。因此，可以抑制由于栅极和漏极之间电容的增加而导致的频率特性的降低，并抑制装置尺寸的增加。
此外，在半导体装置1中，通过在沟道长度方向上比源极侧接触区域15S和漏极侧接触区域15D更多地延伸源电极21S和漏电极21D，从源电极21S和漏电极21D露出的部分的半导体层10的表面与半导体装置100相比变小。因此，可以抑制由制造过程中的处理引起的半导体层10的劣化，并抑制二维电子气体层13c的薄层电阻的增加。
此外，在半导体装置1中，在堆叠方向(图1中的Z轴方向)上形成二维电子气体层13c与源电极21S和漏电极21D中的每一个彼此面对的部分。因此，可以稳定沟道层13内部的电势分布并改善高频特性。
如上所述，在本实施例中，源电极21S被设置为至少在栅电极23侧比源极侧接触区域15S延伸得更多，漏电极21D被设置为至少在栅电极23侧比漏极侧接触区域15D延伸得更多。因此，可以抑制源极侧接触区域15S和漏极侧接触区域15D的薄层电阻的影响，并降低导通电阻。因此，可以改善晶体管特性。
应当注意，在上述实施例中，已经描述了以下情况，即，其中，半导体装置1是耗尽型，但是可以类似地考虑半导体装置1是增强型的情况。
在下文中，将描述上述实施例的变形例。在以下描述中，与上述实施例相同的部件由相同的附图标记表示，并且将适当省略其描述。
<变形例1>
图9示意性地示出了根据上述实施例的变形例1的半导体装置(半导体装置1A)的主要部分的截面配置。图9对应于表示半导体装置1的图1。半导体装置1A具有类似于半导体装置1(图2)的平面配置。在半导体装置1A中，层间绝缘膜22具有包括第一层间绝缘膜22A和第二层间绝缘膜22B的堆叠结构。除了这一点，半导体装置1A具有与半导体装置1相似的配置，并且其作用和效果也与半导体装置1相似。
层间绝缘膜22由层压膜构成，其中，第一层间绝缘膜22A和第二层间绝缘膜22B从阻挡层14侧依次堆叠。第一层间绝缘膜22A具有第一开口22AM，第二层间绝缘膜22B具有第二开口22BM。栅电极23埋入第一开口22AM和第二开口22BM中。
第一层间绝缘膜22A设置在阻挡层14与第二层间绝缘膜22B之间以及源电极21S或漏电极21D与第二层间绝缘膜22B之间。第一层间绝缘膜22A由例如Al2O3(氧化铝)构成。这种第一层间绝缘膜22A用作阻挡层14的绝缘膜，并且还具有保护阻挡层14的表面免受杂质污染的功能。杂质的示例包括离子。此外，通过在第一层间绝缘膜22A和阻挡层14之间形成良好的界面，抑制了装置特性的劣化。第一层间绝缘膜22A优选地由湿法蚀刻材料构成，并且第二层间绝缘膜22B的构成材料和第一层间绝缘膜22A的构成材料之间的湿法蚀刻的选择比例如为1:1或更大，并且优选为1:5或更大。设置在第一层间绝缘膜22A处的第一开口22AM穿过第一层间绝缘膜22A。
第二层间绝缘膜22B面对阻挡层14，第一层间绝缘膜22A位于第二层间绝缘膜22B与阻挡层14之间。第二层间绝缘膜22B具有第二开口22BM，在沟道长度方向上，第二开口的宽度小于第一层间绝缘膜22A的第一开口22AM的宽度(图9中X轴方向上的尺寸)。第二层间绝缘膜22B的第二开口22BM与第一层间绝缘膜22A的第一开口22AM连通，并且栅电极23穿过第一开口22AM和第二开口22BM插入。例如，在平面图(图9中的X-Y平面)中，第二开口22BM设置在第一开口22AM的中间。第二层间绝缘膜22B的第二开口22BM限定了掩埋在层间绝缘膜22中的部分的栅电极23的尺寸。通过提供第一开口22AM和第二开口22BM，在栅电极23和第一开口22AM的侧壁之间形成空隙。空隙的介电常数低于层间绝缘膜22的介电常数。因此，半导体装置1A中的栅极-漏极电容(Cgd)和栅极-源极电容(Cgs)比在没有空隙的半导体装置1中低，从而使得可以提高增益。
第二层间绝缘膜22B由例如SiO2(氧化硅)构成。这种第二层间绝缘膜22B与第一层间绝缘膜22A一起用作用于阻挡层14的绝缘膜，并且具有保护阻挡层14的表面免受杂质污染的功能。第二层间绝缘膜22B优选地由可干法蚀刻的材料构成，并且第一层间绝缘膜22A的构成材料和第二层间绝缘膜22B的构成材料的干法蚀刻的选择比例如为1:1或更大，并且优选为1:5或更大。
例如，可以如下形成半导体装置1A(图10A至图10D)。
首先，如上述实施例(图4D)一样，在基板11上形成半导体层10、源电极21S和漏电极21D。
接下来，如图10A所示，在半导体层10的整个表面上形成第一层间绝缘膜22A，以覆盖源电极21S和漏电极21D。例如，通过使用ALD方法形成氧化铝(Al2O3)膜，来形成第一层间绝缘膜22A。
接下来，如图10B所示，在第一层间绝缘膜22A上形成第二层间绝缘膜22B。例如，通过CVD方法形成氧化硅(SiO2)膜，来形成第二层间绝缘膜22B。
随后，如图10C所示，在第二层间绝缘膜22B上形成第二开口22BM。第二开口22BM穿透第二层间绝缘膜22B并到达第一层间绝缘膜22A。第二开口22BM优选地例如通过干法蚀刻形成。这使得可以抑制第二开口22BM的宽度增加。此外，通过将第一层间绝缘膜22A的构成材料和第二层间绝缘膜22B的构成材料的蚀刻选择比设定为1:5或更大，可以抑制在形成第二开口22BM时由于第一层间绝缘膜22A的膜损失而导致的半导体层10的劣化。
在形成第二开口22BM之后，如图10D所示，在第一层间绝缘膜22A上形成第一开口22AM。第一开口22AM优选地例如通过湿法蚀刻形成。因此，与通过干法蚀刻形成第一开口22AM的情况相比，可以抑制半导体层10的劣化。在该变形例中，层间绝缘膜22由包括第一层间绝缘膜22A和第二层间绝缘膜22B的堆叠结构构成，使得可以通过湿法蚀刻形成更靠近半导体层10的第一层间绝缘膜22A的第一开口22AM。这抑制了由制造过程中的处理引起的半导体层10的劣化。
另外，通过将第一层间绝缘膜22A的构成材料和第二层间绝缘膜22B的构成材料的蚀刻选择比设定为5:1或更大，可以抑制在形成第一开口22AM时第二开口22BM的宽度增加。
在形成第一开口22AM之后，从层间绝缘膜22(更具体地，第二层间绝缘膜22B)的上方将栅电极23形成为埋入第二开口22BM和第一开口22AM。可以以类似于上述实施例中描述的方式形成栅电极23。例如，可以如上所述形成半导体装置1A。
同样在本变形例的半导体装置1A中，与上述半导体装置1一样，源电极21S被设置为至少在栅电极23侧比源极侧接触区域15S延伸得更多，漏电极21D被设置为至少在栅电极23侧比漏极侧接触区域15D延伸得更多。因此，可以抑制源极侧接触区域15S和漏极侧接触区域15D的薄层电阻的影响，并降低导通电阻。因此，可以改善晶体管特性。
此外，层间绝缘膜22具有从阻挡层14侧依次包括第一层间绝缘膜22A和第二层间绝缘膜22B的堆叠结构。因此，在形成第二层间绝缘膜22B的第二开口22BM时，半导体层10的表面被第一层间绝缘膜22A覆盖。为此，在形成第二开口22BM时，半导体层10的表面被第一层间绝缘膜22A保护免受干法蚀刻。因此，抑制了由于制造过程中的处理而导致的栅电极23正下方的半导体层10劣化。因此，在半导体装置1A中，可以改善栅极特性，例如，降低电阻或提高耐压。
此外，由于栅电极23和第一开口22AM的侧壁之间提供的空隙，栅极-漏极电容(Cgd)和栅极-源极电容(Cgs)变低。因此，可以提高增益。
<变形例2>
图11示意性地示出了根据上述实施例的变形例2的半导体装置(半导体装置1B)的主要部分的截面配置。图11对应于表示半导体装置1的图1。半导体装置1B具有类似于半导体装置1(图2)的平面配置。半导体装置1B在半导体层10和栅电极23之间具有栅极绝缘膜(栅极绝缘膜24)。除了这一点，半导体装置1B具有与半导体装置1或1A相似的配置，并且其作用和效果也与半导体装置1或1A相似。
栅极绝缘膜24被设置为从层间绝缘膜22(具体地，第二层间绝缘膜22B)的上方覆盖第一开口22AM和第二开口22BM的侧壁，并且例如覆盖第二开口22BM的底面。设置在第二开口22BM的底面上的栅极绝缘膜24设置在半导体层10(具体地，阻挡层14)和栅电极23之间。即，半导体装置1具有MIS(金属绝缘体半导体)结构。因此，抑制了由于栅电极23和半导体层10之间的接触而导致的漏电流的产生、耐压特性的降低等。即，与半导体装置1或1A相比，半导体装置1B可以改善栅极特性。
栅极绝缘膜24由例如厚度约为10nm的Al2O3或HfO2(氧化铪)构成。栅极绝缘膜24可以由单层构成，或者可以具有堆叠结构。这种栅极绝缘膜24用作用于阻挡层14和层间绝缘膜22的绝缘膜，并且还具有保护阻挡层14的表面免受杂质污染的功能。杂质的示例包括离子。此外，通过在栅极绝缘膜24和阻挡层14之间形成良好的界面，抑制了装置特性的劣化。
例如，可以如下形成半导体装置1B(图12)。
首先，半导体层10、源电极21S、漏电极21D、第一层间绝缘膜22A和第二层间绝缘膜22B依次形成在基板11上(图10B)，随后，形成第二开口22BM和第一开口22AM(图10C和图10D)，与上述变形例1一样。
接下来，如图12所示，从第二层间绝缘膜22B的上方形成栅极绝缘膜24，以覆盖第二开口22BM和第一开口22AM的侧壁以及第一开口22AM的底面。例如，通过ALD方法形成Al2O3(氧化铝)膜，来形成栅极绝缘膜24。通过使用ALD方法，可以进行均匀(homogeneous)的成膜。因此，阻挡层14、第一层间绝缘膜22A和第二层间绝缘膜22B的露出表面涂覆有均匀膜。
在形成栅极绝缘膜24之后，从层间绝缘膜22(更具体地，第二层间绝缘膜22B)的上方形成栅电极23以埋入第二开口22BM和第一开口22AM。可以以类似于上述实施例中描述的方式形成栅电极23。例如，可以如上所述形成半导体装置1B。
同样在本变形例的半导体装置1B中，与上述半导体装置1一样，源电极21S被设置为至少在栅电极23侧比源极侧接触区域15S延伸得更多，漏电极21D被设置为至少在栅电极23侧比漏极侧接触区域15D延伸得更多。因此，可以抑制源极侧接触区域15S和漏极侧接触区域15D的薄层电阻的影响，并降低导通电阻。因此，可以改善晶体管特性。
此外，栅极绝缘膜24设置在半导体层10(具体地，阻挡层14)和栅电极23之间。因此，抑制了由于栅电极23和半导体层10之间的接触而导致的漏电流的产生、耐压特性的降低等。即，与半导体装置1或1A相比，半导体装置1B可以改善栅极特性。
<应用示例>
可以将上述实施例和变形例1和2中描述的半导体装置1、1A和1B应用于各种电子设备。例如，半导体装置1、1A或1B用于移动通信系统等中的无线通信器，并且特别地，用作其RF开关、功率放大器等。这对于通信频率等于或高于UHF(超高频)频带的无线通信器特别有效。
换言之，通过将半导体装置1、1A或1B用于无线通信器的RF开关和功率放大器，可以实现无线通信器的更高速度、更高效率和更低功耗。特别地，装置的更高速度、更高效率和更低功耗使得能够延长便携式通信终端的使用时间。因此，可以提高便携性。
图13示出了无线通信器(无线通信器4)的配置的示例。无线通信器4例如是具有诸如声音、数据通信和LAN连接等多种功能的移动电话系统。无线通信器4包括例如天线ANT、天线开关电路3、高功率放大器HPA、高频集成电路RF IC(射频集成电路)、基带部BB、声音输出部MIC、数据输出部DT和接口I/F(例如，无线LAN(W-LAN；无线局域网)、蓝牙(注册商标)等)。高频集成电路RF IC和基带部BB通过接口I/F耦接。例如，天线开关电路3、高功率放大器HPA或高频集成电路RF IC包括上述半导体装置1、1A和1B中的任何一个。在此处，天线开关电路3、高功率放大器HPA或高频集成电路RF IC对应于根据本公开的半导体模块的一个具体示例。
在无线通信器4中，在传输时，即当传输信号要从无线通信器4的传输系统输出到天线ANT时，要从基带部BB输出的传输信号经由高频集成电路RF IC、高功率放大器HPA和天线开关电路3输出到天线ANT。
在接收时，即，当由天线ANT接收的信号将被输入到无线通信器的接收系统时，接收的信号经由天线开关电路3和高频集成电路RF IC被输入到基带部BB。由基带部BB处理的信号从诸如声音输出部MIC、数据输出部DT或接口I/F等输出单元输出。
尽管已经参考实施例和变形例描述了本技术，但是本技术不限于实施例等，并且可以进行各种修改。例如，在上述实施例等中例示的半导体装置1、1A和1B的组成元件、布置、数量等仅仅是说明性的。不必包括所有的构成元件，还可以包括其他构成元件。
此外，上述实施例等中描述的每层的材料和厚度或成膜方法、成膜条件等是非限制性的，并且可以采用任何其他材料和厚度，或者可以采用任何其他成膜方法和任何其他成膜条件。例如，在上述实施例等中，已经描述了半导体层10由GaN基化合物半导体材料构成的情况。然而，半导体层10可以由诸如GaAs(砷化镓)等任何其他化合物半导体材料构成，或者可以由诸如Si(硅)等半导体材料构成。
此外，在半导体装置1、1A或1B中，源电极21S或漏电极21D中的至少一个可以在沟道长度方向上比源极侧接触区域15S和漏极侧接触区域15D延伸得更多。例如，如图14所示，漏电极21D可以在栅电极23侧比漏侧接触区域15D延伸得更多，并且源侧接触区域15S的一部分可以在栅电极23侧从源电极21S露出。优选地，至少漏电极21D在栅电极23侧比漏侧接触区域15D延伸得更多。
此外，在半导体装置1、1A或1B中，至少在栅电极23侧，源电极21S和漏电极21D可以在沟道长度方向上比源极侧接触区域15S和漏极侧接触区域15D延伸得更多。例如，如图15所示，源电极21S和漏电极21D可以在栅电极23侧比源极侧接触区域15S和漏极侧接触区域15D延伸得更多，并且相应的源极侧接触区域15S和漏极侧接触区域15D的部分可以在栅电极23的相对侧从源电极21S和漏电极21D露出。
注意，本说明书中描述的效果仅是示例性的，并不限于此，还可以获得其他效果。
可以如下配置本技术。根据具有以下配置的半导体装置以及包括该半导体装置的半导体模块和电子设备，电极被设置为至少在栅电极侧比接触区域延伸得更多。因此，可以抑制接触区域的薄层电阻的影响并降低导通电阻。因此，可以改善晶体管特性。
(1)一种半导体装置，包括：
半导体层，所述半导体层包括沟道层；
接触区域，所述接触区域在半导体层的厚度方向上以预定尺寸设置，并且具有比周围半导体层的杂质浓度高的杂质浓度；
栅电极，所述栅电极面对沟道层并且设置在半导体层上并且与接触区域隔开；以及
电极，所述电极与半导体层接触并且经由接触区域电耦接到沟道层，并且至少在栅电极侧比接触区域延伸得更多。
(2)根据(1)所述的半导体装置，其中，所述半导体层包括化合物半导体材料。
(3)根据(1)或(2)所述的半导体装置，其中，
所述接触区域包括设置在栅电极一侧的源极侧接触区域和设置在栅电极另一侧的漏极侧接触区域，并且
所述电极包括经由源极侧接触区域电耦接到沟道层的源电极以及经由漏极侧接触区域电耦接到沟道层的漏电极。
(4)根据(1)至(3)中任一项所述的半导体装置，其中，所述电极在栅电极的相对侧比所述接触区域延伸得更多。
(5)根据(1)至(4)中任一项所述的半导体装置，其中，所述接触区域从所述半导体层的表面到所述沟道层的厚度方向上的至少一部分而设置。
(6)根据(1)至(5)中任一项所述的半导体装置，其中，所述电极与所述接触区域接触。
(7)根据(1)至(6)中任一项所述的半导体装置，还包括层间绝缘膜，所述层间绝缘膜覆盖电极和半导体层并且在选择性区域中具有开口，其中，
所述栅电极埋入层间绝缘膜的开口中。
(8)根据(7)所述的半导体装置，其中，
所述层间绝缘膜具有从半导体层侧依次包括第一层间绝缘膜和第二层间绝缘膜的堆叠结构，并且
所述开口包括设置在第一层间绝缘膜中的第一开口和设置在第二层间绝缘膜中的第二开口。
(9)根据(8)所述的半导体装置，其中，
所述第一开口与所述第二开口连通，并且
所述第一开口的宽度大于所述第二开口的宽度。
(10)根据(1)至(9)中任一项所述的半导体装置，还包括设置在栅电极和半导体层之间的栅极绝缘膜。
(11)根据(1)至(10)中任一项所述的半导体装置，其中，
所述半导体层还包括设置在沟道层和栅电极之间的阻挡层，并且
所述阻挡层包括带隙大于沟道层的带隙的半导体材料。
(12)一种具有半导体装置的半导体模块，所述半导体装置包括：
半导体层，所述半导体层包括沟道层；
接触区域，所述接触区域在半导体层的厚度方向上以预定尺寸设置，并且具有比周围半导体层的杂质浓度高的杂质浓度；
栅电极，所述栅电极面对沟道层并且设置在半导体层上并且与接触区域隔开；以及
电极，所述电极与半导体层接触并且经由接触区域电耦接到沟道层，并且至少在栅电极侧比接触区域延伸得更多。
(13)一种具有半导体装置的电子设备，所述半导体装置包括：
半导体层，所述半导体层包括沟道层；
接触区域，所述接触区域在半导体层的厚度方向上以预定尺寸设置，并且具有比周围半导体层的杂质浓度高的杂质浓度；
栅电极，所述栅电极面对沟道层并且设置在半导体层上并且与接触区域隔开；以及
电极，所述电极与半导体层接触并且经由接触区域电耦接到沟道层，并且至少在栅电极侧比接触区域延伸得更多。
本申请要求于2019年8月9日向日本专利局提交的日本优先权专利申请JP2019-147801的权益，其全部内容通过引用结合于此。
本领域的技术人员应该理解，根据设计要求和其他因素，可以进行各种修改、组合、子组合和变更，只要它们在所附权利要求或其等同物的范围内。

Claims (13)

1.一种半导体装置，包括：
半导体层，包括沟道层；
接触区域，在所述半导体层的厚度方向上以预定尺寸设置，并且具有比周围的所述半导体层的杂质浓度高的杂质浓度；
栅电极，面对所述沟道层并且设置在所述半导体层上并且与所述接触区域间隔开；以及
电极，与所述半导体层接触并且经由所述接触区域电耦接到所述沟道层，并且至少在所述栅电极侧比所述接触区域延伸得更多。
2.根据权利要求1所述的半导体装置，其中，所述半导体层包括化合物半导体材料。
3.根据权利要求1所述的半导体装置，其中，
所述接触区域包括设置在所述栅电极一侧的源极侧接触区域和设置在所述栅电极另一侧的漏极侧接触区域，并且
所述电极包括经由所述源极侧接触区域电耦接到所述沟道层的源电极以及经由所述漏极侧接触区域电耦接到所述沟道层的漏电极。
4.根据权利要求1所述的半导体装置，其中，所述电极还在所述栅电极的相对侧比所述接触区域延伸得更多。
5.根据权利要求1所述的半导体装置，其中，从所述半导体层的表面到所述沟道层的厚度方向上的至少一部分设置所述接触区域。
6.根据权利要求1所述的半导体装置，其中，所述电极与所述接触区域接触。
7.根据权利要求1所述的半导体装置，还包括层间绝缘膜，所述层间绝缘膜覆盖所述电极和所述半导体层并且在选择性区域中具有开口，其中，
所述栅电极埋入所述层间绝缘膜的所述开口中。
8.根据权利要求7所述的半导体装置，其中，
所述层间绝缘膜具有从所述半导体层侧依次包括第一层间绝缘膜和第二层间绝缘膜的堆叠结构，并且
所述开口包括设置在所述第一层间绝缘膜中的第一开口和设置在所述第二层间绝缘膜中的第二开口。
9.根据权利要求8所述的半导体装置，其中，
所述第一开口与所述第二开口连通，并且
所述第一开口的宽度大于所述第二开口的宽度。
10.根据权利要求1所述的半导体装置，还包括设置在所述栅电极和所述半导体层之间的栅极绝缘膜。
11.根据权利要求1所述的半导体装置，其中，
所述半导体层还包括设置在所述沟道层和所述栅电极之间的阻挡层，并且
所述阻挡层包括带隙大于所述沟道层的带隙的半导体材料。
12.一种具有半导体装置的半导体模块，所述半导体装置包括：
半导体层，包括沟道层；
接触区域，所述接触区域在所述半导体层的厚度方向上以预定尺寸设置，并且具有比周围的所述半导体层的杂质浓度高的杂质浓度；
栅电极，面对所述沟道层并且设置在所述半导体层上并且与所述接触区域间隔开；以及
电极，与所述半导体层接触并且经由所述接触区域电耦接到所述沟道层，并且至少在所述栅电极侧比所述接触区域延伸得更多。
13.一种具有半导体装置的电子设备，所述半导体装置包括：
半导体层，包括沟道层；
接触区域，在所述半导体层的厚度方向上以预定尺寸设置，并且具有比周围的所述半导体层的杂质浓度高的杂质浓度；
栅电极，面对所述沟道层并且设置在所述半导体层上并且与所述接触区域隔开；以及
电极，与所述半导体层接触并且经由所述接触区域电耦接到所述沟道层，并且至少在所述栅电极侧比所述接触区域延伸得更多。
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