JP2015103780A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体装置の特性を向上させる。
【解決手段】基板Ｓの上方に形成されたチャネル層ＣＨ、障壁層ＢＡと、開口領域ＯＡ２の障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔと、この溝Ｔ内にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、開口領域ＯＡ２の外側の障壁層ＢＡ上に形成された絶縁膜ＩＦ１とを有するように半導体装置を構成する。そして、絶縁膜ＩＦ１は、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとの積層構造を有する。このように、絶縁膜ＩＦ１の上層をＳｉリッチな窒化シリコン膜ＩＦ１ｂとすることで、耐圧の向上を図ることができる。また、エッチング耐性の向上を図ることができる。また、絶縁膜ＩＦ１の下層をＮリッチな窒化シリコン膜ＩＦ１ａとすることで、コラプスを抑制することができる。
【選択図】図１

Description

本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置および半導体装置の製造方法に好適に利用できるものである。

近年、シリコン（Ｓｉ）よりも大きなバンドギャップを有するＩＩＩ−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、１）絶縁破壊電界が大きい点、２）電子飽和速度が大きい点、３）熱伝導率が大きい点、４）ＡｌＧａＮとＧａＮとの間に良好なヘテロ接合が形成できる点、および５）無毒であり安全性が高い材料である点などの利点を有する窒化ガリウム（ＧａＮ）を用いた半導体装置の開発が進められている。

さらに、高耐圧および高速スイッチ特性から、窒化ガリウムを用いたパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であって、ノーマリーオフ動作が可能である半導体装置の開発が進められている。

例えば、特許文献１（特開２０１０−２０６１１０号公報）には、ゲートリセス構造を有する窒化物半導体装置が開示されている。そして、窒化物半導体装置の表面安定化を図ることにより、電流コラプスを抑制する技術が開示されている。

また、特許文献２（特開２００８−２０５３９２号公報）には、化合物半導体領域の表面を覆う保護絶縁膜を、性質の異なる第１の絶縁膜と第２の絶縁膜との２層構造とした化合物半導体装置が開示されている。

また、特許文献３（特開２０１２−４４００３号公報）および特許文献４（特開２０１３−７７６２９号公報）には、窒化物半導体装置が開示され、それぞれ、電流コラプスを抑制する技術が開示されている。

また、非特許文献１には、ＳｉＮの化学量論組成とコラプス量との関係が開示され、非特許文献２には、単層の熱ＣＶＤ窒化シリコン膜の保護膜の屈折率とコラプス量との関係が開示されている。また、非特許文献３には、窒化シリコン膜の保護膜について、その屈折率が２．０１の場にコラプス量が最小となることが開示されている。さらに、非特許文献４には、保護膜として、窒素（Ｎ）リッチＳｉＮ膜と低温成膜ＣＶＤにより形成されたＳｉＮ膜とを用いた窒化物半導体装置が開示されている。

特開２０１０−２０６１１０号公報 特開２００８−２０５３９２号公報 特開２０１２−４４００３号公報 特開２０１３−７７６２９号公報

脇 英司 他, "ECRスパッタSiNの膜質がSiN/AlGaN/GaN MIS-HFETに与える影響"、電気学会研究会資料 電子デバイス研究会、EDD11043、2011年3月2日. T. Marui et al., "Effects of a Thermal CVD SiN Passivation Film on AlGaN/GaN HEMTs," IEICE Electron. Vol. E91-C, No. 7, pp. 1009-1014, July 2008. F. Karouta et al., "Influence of the Structural and Compositional Properties of PECVD Silicon Nitride Layers on the Passivation of AlGaN/GaN HEMTs,"ECS Transactions, 16（7） 181-191 （2008）. K. B. Lee et al., "Bi-layer SixNy passivation on AlGaN/GaN HEMTs to suppress current collapse and improve breakdown," 2010 Semicond. Sci. Technol. 25（2010）, p.125010.

本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願において開示される一実施の形態に示される半導体装置は、窒化物半導体層上の絶縁膜を有する。そして、この絶縁膜は、窒化物半導体層上に形成された第１窒化シリコン膜と、この第１窒化シリコン膜の上方に形成された第２窒化シリコン膜とを有する。そして、第２窒化シリコン膜は、第１窒化シリコン膜よりシリコン（Ｓｉ）の組成比が大きい。

例えば、第１窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］は、０．７５を中心として±１％以内である。また、第１窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］は、０．６５以上０．８５以下である。

例えば、第２窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］は、０．８５より大きい。

本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。

実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。 比較例の半導体装置の構成を示す断面図である。 （Ａ）は、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]と組成比［Ｎ］／［Ｓｉ］との関係を示すグラフであり、（Ｂ）は、組成比［Ｎ］／［Ｓｉ］と窒化シリコン膜中のＮ−Ｈ結合とＳｉ−Ｈ結合の化学結合比（［Ｎ−Ｈ］／［Ｓｉ−Ｈ］）との関係を示すグラフである。 ガス流量比[ＮＨ_３]／[ＳｉＨ_４]と屈折率ｎとの関係を示すグラフである。 窒化シリコン膜の組成比［Ｎ］／［Ｓｉ］と屈折率ｎ（λ＝６３３ｎｍ）との関係を示すグラフである。 窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］とエッチングレートとの関係を示すグラフである。 窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］と抵抗率との関係を示すグラフである。 窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］と絶縁破壊電界強度との関係を示すグラフである。 実施の形態１において検討した半導体装置の構成を示す断面図である。 Ｔｙｐｅ−ＩとＴｙｐｅ−ＩＩの半導体装置の各種パラメータを示す表である。 Ｔｙｐｅ−Ｉの半導体装置の窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］とコラプスによる電流変動量との関係を示すグラフである。 １０００時間の高温通電試験後におけるＴｙｐｅ−Ｉの半導体装置の窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］と出力電力変化量との関係を示すグラフである。 Ｔｙｐｅ−Ｉの半導体装置の窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］とオフ耐圧との関係を示すグラフである。 （ａ）〜（ｆ）の構成の半導体装置の特性を纏めた表である。 Ｎリッチ単層でＦＰ電極ありの場合の電界分布を模式的に示す図である。 Ｓｉリッチな窒化シリコン膜とＮリッチな窒化シリコン膜との積層膜を用いＦＰ電極ありの場合の電界分布を模式的に示す図である。 実施の形態１の半導体装置の他の構成を示す断面図である。 実施の形態１の半導体装置の変形例１の構成を示す断面図である。 実施の形態１の半導体装置の変形例２の構成を示す断面図である。 実施の形態１の半導体装置の変形例３の構成を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図３７に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図３８に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図３９に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図４０に続く製造工程を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図４３に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図４４に続く製造工程を示す断面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図４７に続く製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図４８に続く製造工程を示す断面図である。 実施の形態５の半導体装置の構成を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図５１に続く製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図５２に続く製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図５３に続く製造工程を示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。

また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。

（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図１は、本実施の形態の半導体装置の構成を示す断面図である。図２〜図１７は、本実施の形態の半導体装置の製造工程を示す断面図である。

［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）型のパワートランジスタとして用いることができる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。

本実施の形態の半導体装置においては、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。ゲート電極ＧＥは、絶縁膜（保護膜）ＩＦ１、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。チャネル層ＣＨや障壁層ＢＡは窒化物半導体よりなり、障壁層ＢＡは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。

チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス２ＤＥＧが生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面近傍には、チャネルＣが形成される。

上記２次元電子ガス２ＤＥＧは次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体（ここでは、窒化ガリウム系の半導体）は、それぞれ、禁制帯幅（バンドギャップ）や電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス２ＤＥＧが生成される。特に、ここでは、チャネル層ＣＨと障壁層ＢＡをガリウム（あるいはアルミ）面成長の窒化物半導体材料でエピ形成するので、チャネル層ＣＨと障壁層ＢＡの界面に正の固定分極電荷が発生し、この正の分極電荷を中和しようとして電子が蓄積されるので、より２次元電子ガス２ＤＥＧが形成されやすくなる。

ここで、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに正の電位（閾値電位）が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに正の電位（閾値電位）を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。

本実施の形態の半導体装置の構成について、さらに、詳細に説明する。図１に示すように、本実施の形態の半導体装置は、基板Ｓ上に、核生成層ＮＵＣが形成され、核生成層ＮＵＣ上に、歪緩和層ＳＴＲが形成されている。核生成層ＮＵＣは、歪緩和層ＳＴＲなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。また、歪緩和層ＳＴＲは、基板Ｓに対する応力を緩和して、基板Ｓに反りやクラックが発生することを抑制するために形成する。

この歪緩和層ＳＴＲ上には、バッファ層ＢＵが形成され、バッファ層ＢＵ上に、窒化物半導体からなるチャネル層（電子走行層ともいう）ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる障壁層ＢＡが形成されている。即ち、歪緩和層ＳＴＲの主面（上面）上に、バッファ層ＢＵとチャネル層ＣＨと障壁層ＢＡとが、下から順に形成（積層）されている。障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥがそれぞれオーミック層を介して形成されている。バッファ層ＢＵは、チャネル層ＣＨと歪緩和層ＳＴＲとの間に位置する中間層である。

ゲート電極ＧＥは、絶縁膜（保護膜）ＩＦ１および障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。

絶縁膜ＩＦ１は、開口領域ＯＡ１に開口部を有する。この開口部は、溝Ｔの形成領域（開口領域ＯＡ２）よりドレイン電極ＤＥ側に、距離Ｌｄだけ広い領域に設けられる。言い換えれば、絶縁膜ＩＦ１は、溝Ｔのドレイン電極ＤＥ側の端部から距離Ｌｄだけ後退している。

ゲート絶縁膜ＧＩ上には、ゲート電極ＧＥが形成されている。このゲート電極ＧＥは、一の方向（図１中では右側、ドレイン電極ＤＥ側）に張り出した形状である。この張り出し部は、フィールドプレート電極（フィールドプレート電極部、ＦＰ電極部ともいう）ＦＰと呼ばれる。このフィールドプレート電極ＦＰは、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在するゲート電極ＧＥの一部の領域である。

このゲート電極ＧＥの両側の障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。なお、溝Ｔの端部からソース電極ＳＥまでの距離より、溝Ｔの端部からドレイン電極ＤＥまでの距離の方が大きい。このソース電極ＳＥおよびドレイン電極ＤＥと障壁層ＢＡとの接続は、オーミック接続である。

ここで、本実施の形態においては、絶縁膜ＩＦ１が、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとの積層構造を有する。別の言い方をすれば、絶縁膜ＩＦ１は、障壁層ＢＡと接するＮリッチな窒化シリコン膜ＩＦ１ａと、その上部に位置するＳｉリッチな窒化シリコン膜ＩＦ１ｂとを有する。即ち、窒化シリコン膜ＩＦ１ｂは、窒化シリコン膜ＩＦ１ａよりシリコン（Ｓｉ）の組成比が大きい。

本明細書において、Ｎリッチな窒化シリコン膜とは、その組成比［Ｓｉ］／［Ｎ］が、０．８５以下の範囲のものをいい、Ｓｉリッチな窒化シリコン膜とは、その組成比［Ｓｉ］／［Ｎ］が、０．８５より大きいものをいう。

絶縁膜ＩＦ１は、溝Ｔの両側の障壁層ＢＡ上に配置され、また、絶縁膜ＩＦ１上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが配置されている。そして、ゲート絶縁膜ＧＩ側に、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂが配置され、障壁層ＢＡ側にＮリッチな窒化シリコン膜ＩＦ１ａが配置されている。

このように、絶縁膜ＩＦ１を積層構造とすることで、半導体装置の特性を向上させることができる。

具体的には、絶縁膜ＩＦ１の上層をＳｉリッチな窒化シリコン膜ＩＦ１ｂとすることで、耐圧の向上を図ることができる。また、エッチング耐性の向上を図ることができる。

また、絶縁膜ＩＦ１の下層をＮリッチな窒化シリコン膜ＩＦ１ａとすることで、コラプス（電流コラプス現象）を抑制することができる。これらについては、追って詳細に説明する。

なお、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥ上には、絶縁層ＩＬ１が形成されている。また、上記ソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ、配線Ｍ１と、絶縁層ＩＬ１中に形成されたコンタクトホールＣ１内のプラグを介して接続されている。また、配線Ｍ１および絶縁層ＩＬ１には、絶縁層ＩＬ２が形成されている。

［製法説明］
次いで、図２〜図１７を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２〜図１７は、本実施の形態の半導体装置の製造工程を示す断面図である。

図２に示すように、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲおよびバッファ層ＢＵを順次形成する。基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いてヘテロエピタキシャル成長させる。次いで、核生成層ＮＵＣ上に、歪緩和層ＳＴＲとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、窒化ガリウム（ＧａＮ）層および窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長法などを用いて、それぞれ２〜３ｎｍ程度の膜厚で、それぞれ１００層（合計２００層）程度、繰り返しヘテロエピタキシャル成長させる。なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。さらに通常、核生成層ＮＵＣを含んで核生成層ＮＵＣ以降のＩＩＩ族窒化物層は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。

次いで、歪緩和層ＳＴＲ上に、バッファ層ＢＵを形成する。歪緩和層ＳＴＲ上に、バッファ層ＢＵとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。

次いで、バッファ層ＢＵ上に、チャネル層ＣＨを形成する。例えば、バッファ層ＢＵ上に、窒化ガリウム（ＧａＮ）層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。このチャネル層ＣＨの膜厚は、例えば、３ｎｍ以上である。

次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この障壁層ＢＡのＡｌＧａＮ層のＡｌの組成比は、前述したバッファ層ＢＵのＡｌＧａＮ層のＡｌの組成比より大きくする。

このようにして、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、即ち、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。言い換えれば、（０００１）Ｇａ面成長により上記積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス２ＤＥＧが生成される。

次いで、図３に示すように、障壁層ＢＡ上に、絶縁膜ＩＦ１を形成する。まず、Ｎリッチな窒化シリコン膜ＩＦ１ａを、ＣＶＤ（Chemical Vapor Deposition）法などを用いて、例えば、３０ｎｍ程度の膜厚で堆積する。次いで、Ｎリッチな窒化シリコン膜ＩＦ１ａ上に、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂを、ＣＶＤ法などを用いて、例えば、６０ｎｍ程度の膜厚で堆積する。

窒化シリコン膜の組成比、即ち、Ｎリッチとするか、Ｓｉリッチとするかは、後述するように、原料ガス（即ち、シリコンの化合物ガスと窒素の化合物ガスとの混合ガス）のガス流量比を変化させることで調整することができる。次いで、絶縁膜ＩＦ１上に、マスク用の絶縁膜ＩＦＭとして、例えば、酸化シリコン膜などをＣＶＤ法を用いて形成する。

次いで、図４に示すように、フォトリソグラフィ技術を用いて、開口領域ＯＡ１に開口部を有するフォトレジスト膜ＰＲ１をマスク用の絶縁膜ＩＦＭ上に形成する。次いで、図５に示すように、フォトレジスト膜ＰＲ１をマスクとして、マスク用の絶縁膜ＩＦＭをエッチングする。酸化シリコン膜のエッチングガスとしては、例えば、Ｃ_４Ｈ_８などの炭化水素ガスを用いることができる。これにより、図５に示すように、絶縁膜ＩＦ１上に、開口領域ＯＡ１に開口部を有するマスク用の絶縁膜ＩＦＭが形成される。次いで、図６に示すように、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１を除去する。

次いで、図７に示すように、フォトリソグラフィ技術を用いて、開口領域ＯＡ１の内側に位置する開口領域ＯＡ２に開口部を有するフォトレジスト膜ＰＲ２を形成する。次いで、図８に示すように、フォトレジスト膜ＰＲ２をマスクとして、絶縁膜ＩＦ１をエッチングする。窒化シリコン膜のエッチングガスとしては、例えば、ＳＦ_６やＣＦ_４などのフッ素系のガスを用いることができる。

次いで、プラズマ剥離処理などによりフォトレジスト膜ＰＲ２を除去する。これにより、図９に示すように、障壁層ＢＡ上に、開口領域ＯＡ２に開口部を有する絶縁膜ＩＦ１が形成される。さらに、この絶縁膜ＩＦ１上には、開口領域ＯＡ２の一端から後退した絶縁膜ＩＦＭであって、開口領域ＯＡ１に開口部を有するマスク用の絶縁膜ＩＦＭが配置される。

次いで、図１０に示すように、絶縁膜ＩＦ１および絶縁膜ＩＦＭの積層膜をマスクとして、障壁層ＢＡおよびチャネル層ＣＨ（積層体ともいう）をエッチングすることにより、絶縁膜ＩＦ１および障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、塩素系のガス（ＢＣｌ_３など）を用いる。このエッチングの後、エッチングダメージの回復のために、熱処理（アニール）を行う。

次いで、図１１に示すように、マスク用の絶縁膜ＩＦＭをマスクとして、絶縁膜ＩＦ１をエッチングする。これにより、絶縁膜ＩＦ１の溝Ｔ側の端部が、一の方向（図１１中では右側）に距離Ｌｄだけ後退する。この方向は、後述するドレイン電極ＤＥ側である。次いで、図１２に示すように、マスク用の絶縁膜ＩＦＭをエッチングにより除去する。

次いで、図１３に示すように、溝Ｔ内および障壁層ＢＡの露出部を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩを形成する。例えば、ゲート絶縁膜ＧＩとして、アルミナ（酸化アルミニウム膜、Ａｌ_２Ｏ_３）をＡＬＤ（Atomic Layer Deposition）法などを用いて、溝Ｔ内および障壁層ＢＡの露出部を含む絶縁膜ＩＦ１上に堆積する。アルミナ成膜後、７００℃、１０分の熱処理を行う。

ゲート絶縁膜ＧＩとして、アルミナ（アルミナを含有する膜）の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、酸化ハフニウム膜（ＨｆＯ_２膜）を用いてもよい。また、高誘電率膜として、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を用いてもよい。

次いで、溝Ｔの内部のゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。例えば、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、ＴｉＮ膜およびアルミナをパターニングすることによりゲート電極ＧＥを形成する。

このパターニングの際、ゲート電極ＧＥを、一の方向（図１３中では右側、ドレイン電極ＤＥ側）に張り出した形状にパターニングする。言い換えれば、ゲート電極ＧＥの一部として、フィールドプレート電極ＦＰを設けるようにパターニングを行う。また、上記パターニングの際、ゲート電極ＧＥの下層に位置するＳｉリッチな窒化シリコン膜ＩＦ１ｂ（絶縁膜ＩＦ１）がエッチング緩衝材の役割を果たす。

次いで、図１４に示すように、後述のソース電極ＳＥおよびドレイン電極ＤＥの形成領域の絶縁膜ＩＦ１を除去する。フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングすることにより、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域の障壁層ＢＡを露出させる。

次いで、図１５に示すように、ゲート電極ＧＥの両側の障壁層ＢＡ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。このソース電極ＳＥおよびドレイン電極ＤＥは、例えば、リフトオフ法を用いて形成する。例えば、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域以外の領域にフォトレジスト膜（図示せず）を形成する。次いで、フォトレジスト膜上に、金属膜を形成する。これにより、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域においては、障壁層ＢＡ上に、直接、金属膜が形成される。一方、その他の領域では、フォトレジスト膜上に金属膜が形成される。

金属膜は、例えば、Ａｌ／Ｔｉ膜よりなる。例えば、チタン（Ｔｉ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜を、蒸着法などを用いて堆積する。次いで、例えば、５５０℃で３０分程度の熱処理を行う。この熱処理により、金属膜とＧａＮ系半導体界面の接触がオーミック接触となる。次いで、前述したように、リフトオフ法を用いて、Ａｌ／Ｔｉ膜を、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域にのみ残存させる。

次いで、図１６に示すように、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥ上に、絶縁層ＩＬ１を形成する。ゲート電極ＧＥ、絶縁膜ＩＦ１および障壁層ＢＡ上に、絶縁層ＩＬ１として、例えば、酸化シリコン膜をＣＶＤ法などを用いて形成する。この後、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁層ＩＬ１中にコンタクトホールＣ１を形成する。このコンタクトホールＣ１は、ソース電極ＳＥおよびドレイン電極ＤＥ上に配置される。

次いで、図１７に示すように、コンタクトホールＣ１の内部を含む絶縁層ＩＬ１上に、アルミニウム合金膜を、スパッタリング法などを用いて堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、アルミニウム合金膜をパターニングすることにより配線Ｍ１を形成する。この配線Ｍ１は、コンタクトホールＣ１内のプラグを介してソース電極ＳＥまたはドレイン電極ＤＥと接続される。

次いで、配線Ｍ１上を含む絶縁層ＩＬ１上に、絶縁層（カバー膜、表面保護膜ともいう）ＩＬ２を形成する。例えば、絶縁層ＩＬ１上に、絶縁層ＩＬ２として、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する。

以上の工程により、図１に示す半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。

このように、本実施の形態によれば、絶縁膜ＩＦ１を、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとの積層構造としたので、半導体装置の特性を向上させることができる。具体的には、図１８に示す半導体装置と比較して、耐圧の向上を図ることができ、また、エッチング耐性の向上を図ることができる。また、コラプスを抑制することができる。図１８は、比較例の半導体装置の構成を示す断面図である。図１８においては、障壁層ＢＡ上の絶縁膜（保護膜）ＩＦが単層の窒化シリコン膜よりなる。

以下に、窒化シリコン膜の特性を説明しつつ、上記効果についてさらに詳細に説明する。

＜窒化シリコン膜の組成比＞
窒化シリコン膜の特性は、シリコン（Ｓｉ）に対する窒素（Ｎ）の組成比［Ｎ］／［Ｓｉ］（または窒素（Ｎ）に対するシリコン（Ｓｉ）の組成比［Ｓｉ］／［Ｎ］）で、大まかには特徴づけられる。なお、本欄においては、組成比［Ｎ］／［Ｓｉ］を指標として説明する。この組成比［Ｎ］／［Ｓｉ］によれば、アモルファスＳｉの場合であっても、組成比［Ｎ］／［Ｓｉ］の値が無限大に発散しない。このため、この逆数（組成比［Ｓｉ］／［Ｎ］）より窒化シリコン膜の組成領域を広く定義しやすい。

窒化シリコン膜の成膜方法としては、スパッタ法やＣＶＤ法がある。スパッタ法としては、ＥＣＲスパッタ法などがある。また、ＣＶＤ法としては、ＰＥＣＶＤ（Plasma Enhancement CVD）法、熱ＣＶＤ法、触媒化学気相成長法（Cat-CVD）法、表面波プラズマＣＶＤ法などがある。ＥＣＲスパッタ法を用いた成膜では、構成が複雑な装置が使用されるため、ＣＶＤ法を用いた成膜が量産においては多用されている。

例えば、上記ＣＶＤ法においては、原料ガスとして、シリコンの化合物ガスと窒素の化合物ガスとの混合ガスが用いられる。具体的には、ＳｉＨ_４とＮＨ_３の混合ガスや、ＳｉＨ_４とＮ_２の混合ガスや、ＳｉＨ_４とＮＨ_３とＮ_２の混合ガスなどが用いられる。また、前述の混合ガスを、水素（Ｈ_２）やアルゴン（Ａｒ）で希釈したガスを原料ガスとして用いてもよい。

図１９（Ａ）は、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]と組成比［Ｎ］／［Ｓｉ］との関係を示すグラフである。縦軸は、組成比［Ｎ］／［Ｓｉ］を、横軸は、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]を示す。

このグラフは、ＳｉＨ_４とＮＨ_３の混合ガスを原料ガスとして用いて窒化シリコン膜を成膜した場合の、堆積膜中のシリコン（Ｓｉ）に対する窒素（Ｎ）の組成比［Ｎ］／［Ｓｉ］とガス流量比[ＮＨ_３]／[ＳｉＨ_４]との関係を示すものである。具体的には、ＲＦパワーが、１３．５６ＭＨｚ、１９５Ｗで、成膜温度が、２８５℃の条件下で、原料ガスとして、ＳｉＨ_４とＮＨ_３の混合ガスをＡｒで希釈したものを用いて、ＰＥＣＶＤ法により堆積膜を形成した。堆積膜中のＮ（窒素）やＳｉ（シリコン）の含有量は、直接的にはＲＢＳ（Rutherford Backscattering Spectroscopy）法やＥＲＤ（Elastic Recoil Detection）法で、また、間接的には、ＸＰＳ法や屈折率測定法で分析することができる。

一般に、組成比［Ｎ］／［Ｓｉ］と、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]とは、以下の式（１）に示す関係がある。

図１９（Ａ）および式（１）から分かるように、原料ガス中のＮＨ_３が多いほど、膜中の窒素（Ｎ）の割合が増加する。また、原料ガス中のＳｉＨ_４が多いほど、膜中のシリコン（Ｓｉ）の割合が増加する。

このように、ＣＶＤ法においては、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]をコントロールすることによって、堆積膜の組成比［Ｎ］／［Ｓｉ］を精度よく調整することができる。

例えば、所定の組成比［Ｎ］／［Ｓｉ］の窒化シリコン膜を形成する場合には、まず、図１９（Ａ）のグラフからガス流量比[ＮＨ_３]／[ＳｉＨ_４]を決定し、次いで、当該ガス流量比[ＮＨ_３]／[ＳｉＨ_４]で成膜を行う。これにより、所定の組成比［Ｎ］／［Ｓｉ］の窒化シリコン膜を形成することができる。

また、所定のガス流量比[ＮＨ_３]／[ＳｉＨ_４]で窒化シリコン膜を堆積した場合、装置による若干の誤差もあるが、組成比［Ｎ］／［Ｓｉ］で評価しても、また、組成比［Ｓｉ］／［Ｎ］で評価しても、ウエハ面内ばらつきやロット間ばらつきが±１％以内の範囲に収まることが分かった。

このように、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]で窒化シリコン膜の組成比を精度良く調整することができることが判明した。

但し、窒化シリコン膜は、堆積後（成膜後）に、堆積時よりも高い温度の熱履歴を経ると、その組成比が、多少Ｓｉリッチ方向へと変化する。このため、製造工程における熱履歴を考慮し、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]（堆積時における堆積膜の組成比［Ｎ］／［Ｓｉ］）を調整することが好ましい。

具体的には、半導体装置の製造工程において、その熱履歴と同じ熱履歴を、ダミーのシリコン基板上の窒化シリコン膜に加え、当該窒化シリコン膜の組成比［Ｎ］／［Ｓｉ］から目的とする窒化シリコン膜の組成比［Ｎ］／［Ｓｉ］が得られるように、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]（堆積時における堆積膜の組成比［Ｎ］／［Ｓｉ］）を調整する。

また、目的とする窒化シリコン膜が、化学量論組成のＳｉ_３Ｎ_４（組成比［Ｎ］／［Ｓｉ］＝４／３）よりもＮリッチの組成比を有する場合には、膜中から窒素が窒素ガス（Ｎ_２）となって脱離しやすい。このため、揮発するＮ量を見越して、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]（堆積時における堆積膜の組成比［Ｎ］／［Ｓｉ］）を調整する。

＜窒化シリコン膜の組成中の水素＞
次いで、窒化シリコン膜中の水素（Ｈ）について説明する。前述したように、ＣＶＤ法による窒化シリコン膜の成膜では、原料ガスとして水素（Ｈ）化合物が含まれるため、膜中に水素（Ｈ）が存在する。例えば、論文などにおいては、このＨを考慮して、「α−ＳｉｘＮｙ：Ｈ」と記されることがある。このＨは、膜の構成元素と共有化学結合したＮ−Ｈ結合やＳｉ−Ｈ結合のような形で膜中に含まれている。このＨは、少なくとも１ａｔｍ％以上の割合で膜中に含まれる。

膜中のＮ−Ｈ結合やＳｉ−Ｈ結合の体積密度は、フーリエ変換赤外分光法（ＦＴ−ＩＲ）などの方法で定量分析が可能である。図１９（Ｂ）は、組成比［Ｎ］／［Ｓｉ］と窒化シリコン膜中のＮ−Ｈ結合とＳｉ−Ｈ結合の化学結合比（［Ｎ−Ｈ］／［Ｓｉ−Ｈ］）との関係を示すグラフである。縦軸は、化学結合比［Ｎ−Ｈ］／［Ｓｉ−Ｈ］を、横軸は、組成比［Ｎ］／［Ｓｉ］を示す。

図１９（Ｂ）に示すように、窒化シリコン膜中のＳｉの組成比が高くなる、即ち、Ｓｉリッチ方向へと変化するにつれて、膜中のＳｉ−Ｈ結合が増える傾向にある。また、窒化シリコン膜中のＮ−Ｈ結合とＳｉ−Ｈ結合の化学結合比（［Ｎ−Ｈ］／［Ｓｉ−Ｈ］）は、図１９（Ｂ）のグラフより、以下の式（２）で示される。

窒化シリコン膜中のＳｉ−Ｈ結合は、比較的不安定であり、熱、電界、光などによって解離しやすい。そして、解離後のＳｉ原子の未結合手は、電子のトラップ部位となり得る。よって、窒化シリコン膜中のＳｉの組成比が高くなる、即ち、膜中のＳｉ−Ｈ結合が増加すると、コラプスが生じやすい。よって、絶縁膜（保護膜）ＩＦ１の下層をＮリッチな窒化シリコン膜ＩＦ１ａとすることでコラプスを抑制することができる。

なお、窒化シリコン膜中には、成膜中にチャンバに混入した酸素が含まれ得るが、膜中への酸素の混入はコラプス抑制効果を阻害するものであるため、本願においては酸素の混入は極力ないものとして説明する。

＜窒化シリコン膜の組成比の確認＞
図２０は、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]と屈折率ｎとの関係を示すグラフである。縦軸は、屈折率ｎを、横軸は、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]を示す。図２０に示すように、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]の変化に伴い、堆積膜の屈折率ｎが変化する。この屈折率ｎは、測定に用いた光の波長によって多少異なった値を得るが、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]の低下に伴い、屈折率ｎが上昇する。光としては、赤外線（波長λ＝４μｍ）、ＤＣ極限（Static Limit）および可視光（λ＝６３３ｎｍ）のエリプソメトリを用いて屈折率ｎを測定した。なお、アモルファスシリコンおよび化学量論組成のＳｉ_３Ｎ_４の屈折率（ｎ）は次のとおりである。アモルファスシリコンの赤外線の屈折率は、３．５８、ＤＣ極限の屈折率は、３．３、可視光エリプソメトリの屈折率は、３．８５であった。また、Ｓｉ_３Ｎ_４の赤外線の屈折率は、1.９４、ＤＣ極限の屈折率は、１．９、可視光エリプソメトリの屈折率は、１．９８であった。

図２０に示すように、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]と屈折率ｎとは関連している。また、図１９（Ａ）に示すように、ガス流量比[ＮＨ_３]／[ＳｉＨ_４]と窒化シリコン膜の組成比［Ｎ］／［Ｓｉ］とは関連していることから、屈折率ｎを測定することにより、窒化シリコン膜の組成比［Ｎ］／［Ｓｉ］を知ることができる。

屈折率ｎは、可視光エリプソメトリ（λ＝６３３ｎｍ）で測定することが一般的である。図２１は、屈折率ｎ（λ＝６３３ｎｍ）と窒化シリコン膜の組成比［Ｎ］／［Ｓｉ］との関係を示すグラフである。縦軸は、屈折率ｎを、横軸は、組成比［Ｎ］／［Ｓｉ］を示す。図２１に示すように、屈折率ｎは組成比依存性を有し、屈折率ｎと組成比とは、以下の式（３）に示す関係がある。

このように、屈折率ｎの値と、図２１または上記式（３）から窒化シリコン膜の組成比［Ｎ］／［Ｓｉ］を得ることができる。また、この関係に着目すれば、例えば、各種文献に記載の屈折率ｎから組成比を導き出し、その特性と組成比との関係を考察することができる。

＜窒化シリコン膜の特性−エッチング耐性＞
次いで、得られた窒化シリコン膜について、以下の測定を行い、その性質を検討した。ここで、以下の検討においては、組成比［Ｓｉ］／［Ｎ］を指標として説明する。この組成比［Ｓｉ］／［Ｎ］によれば、化学量論組成比［Ｓｉ］／［Ｎ］である３／４を“０．７５”と、非循環小数の有理数で表現できるなど、化学量論組成に近い窒化シリコン膜の特性を論じるには都合がよいからである。

図２２は、窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］とエッチングレートとの関係を示すグラフである。縦軸は、エッチングレート［オングストローム／ｍｉｎ］を、横軸は、組成比［Ｓｉ］／［Ｎ］を示す。グラフ（ａ）は、ウエットエッチングの場合、グラフ（ｂ）は、ドライエッチングの場合を示す。ウエットエッチングには、室温の１３０バッファードフッ酸（１３０ＢＨＦ）を用いた。１３０ＢＨＦは、５％の（ＮＨ_４）^＋（ＨＦ_２）⁻塩と、３７％のフッ化アンモニウム（ＮＨ_４Ｆ）と５８％の水（Ｈ_２Ｏ）から成る。また、ドライエッチングにおいては、エッチングガスとして、ＢＣｌ_３、Ｃｌ_２およびＡｒの混合ガス（塩素系のガス）を用い、ＢＣｌ_３：Ｃｌ_２：Ａｒ＝４０：１０：５０ｓｃｃｍの割合で用い、０．５Ｐａ、１５０Ｗの条件でドライエッチングを行った。

図２２に示すように、組成比［Ｓｉ］／［Ｎ］が０．７５以下の組成比の場合には、ウェットエッチングレートが大きく、また、ドライエッチングレートも大きい。よって、ウエットエッチングおよびドライエッチングのいずれのエッチングにおいても、エッチング耐性が小さいことが分かる。一方、組成比［Ｓｉ］／［Ｎ］が０．８５以上であるＳｉリッチの組成比の場合には、ウェットエッチングレートが小さく、また、ドライエッチングレートも小さい。よって、ウエットエッチングおよびドライエッチングのいずれのエッチングにおいても、エッチング耐性が大きいことが分かる。よって、絶縁膜（保護膜）ＩＦ１の上層をＳｉリッチな窒化シリコン膜ＩＦ１ｂとすることでエッチング耐性の向上を図ることができる。

＜窒化シリコン膜の特性−導電性および絶縁性＞
図２３は、窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］と抵抗率との関係を示すグラフである。縦軸は、抵抗率［Ω・ｃｍ］を、横軸は、組成比［Ｓｉ］／［Ｎ］を示す。抵抗率は、窒化シリコン膜に対して、２［ＭＶ／ｃｍ］の電界を印加した場合の抵抗率である。

図２３に示すように、組成比［Ｓｉ］／［Ｎ］が化学量論組成比である０．７５の場合の抵抗率が最大となり、その値は、８．Ｅ+１６（８×１０^１６）程度である。これに対し、組成比［Ｓｉ］／［Ｎ］が０．７５を外れると、窒化シリコン膜の抵抗率は劇的に低減し、窒化シリコン膜は導電性を帯びてくることが分かる。

このことから、窒化シリコン膜をＳｉリッチにすることで、窒化シリコン膜に導電性をもたせることができることが分かる。

図２４は、窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］と絶縁破壊電界強度との関係を示すグラフである。縦軸は、絶縁破壊電界強度［ＭＶ／ｃｍ］を、横軸は、組成比［Ｓｉ］／［Ｎ］を示す。窒化シリコン膜の膜厚を１００ｎｍとし、１０μＡ／ｃｍ^２の電流が通電してしまう際の電界を絶縁破壊電界と定義する。

図２４に示すように、組成比［Ｓｉ］／［Ｎ］が化学量論組成比である０．７５の場合の絶縁破壊電界強が最大となり、その値は、７［ＭＶ／ｃｍ］程度である。これに対し、組成比［Ｓｉ］／［Ｎ］が０．７５を外れ、組成比［Ｓｉ］／［Ｎ］が０．７５より小さい場合でも、組成比［Ｓｉ］／［Ｎ］が０．７５より大きい場合でも、絶縁破壊電界強度は低減することが分かった。このように、組成比［Ｓｉ］／［Ｎ］が化学量論組成比である０．７５付近で絶縁破壊電界が最大になり、この膜組成で膜の絶縁性が最も高くなることが分かる。また、組成比［Ｓｉ］／［Ｎ］が０．７５を外れると絶縁破壊電界強度が低下する。よって、例えば、絶縁膜（保護膜）ＩＦ１の下層を化学量論組成比である０．７５近傍の膜組成とすることで膜そのものの絶縁破壊電界強度を確保することができる。

＜窒化シリコン膜の特性−コラプス＞
図２５は、本実施の形態において検討した半導体装置の構成を示す断面図である。図２５に示す半導体装置は、ゲートリセス構造を有さず、ショットキーゲートを採用したプレーナ型のＦＥＴである。

図２５に示す半導体装置においては、基板Ｓ上に、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。障壁層ＢＡ上には、開口領域（Ｌｇ）を有する絶縁膜ＩＦ１が形成されている。そして、ゲート電極ＧＥは、絶縁膜ＩＦ１上および開口領域から露出した障壁層ＢＡ上に形成されている。Ｌｇは、開口領域の幅であり、ゲート長と対応する。Ｌｇｓは、開口領域（Ｌｇ）のソース電極ＳＥ側の端部からソース電極ＳＥまでの距離であり、Ｌｇｄは、開口領域（Ｌｇ）のドレイン電極ＤＥ側の端部からドレイン電極ＤＥまでの距離である。Ｌｆｐは、フィールドプレート電極ＦＰの長さである。なお、後述のＷｇは、ゲート幅を示す。

図２５に示す構造の半導体装置について、図２６に示すＴｙｐｅ−ＩとＴｙｐｅ−ＩＩの２種の半導体装置について検討した。図２６は、Ｔｙｐｅ−ＩとＴｙｐｅ−ＩＩの半導体装置の各種パラメータを示す表である。図２６に示すように、Ｔｙｐｅ−Ｉの半導体装置は、フィールドプレート電極ＦＰを有さない大型の半導体装置である。このようなタイプの半導体装置は、耐圧極限を評価しやすい。また、Ｔｙｐｅ−ＩＩの半導体装置は、フィールドプレート電極ＦＰを有する小型の半導体装置である。このようなタイプの半導体装置は、フィールドプレート電極ＦＰの効果を評価しやすい。

具体的に、Ｔｙｐｅ−Ｉの半導体装置においては、Ｌｇｓは３μｍ、Ｌｇは１μｍ、Ｌｇｄは１０μｍ、Ｌｆｐは０、Ｗｇは５００μｍとした。また、障壁層ＢＡとして、ＡｌＧａＮを用い、その厚さは、３０ｎｍ、Ａｌの組成は２５％とし、絶縁膜ＩＦ１として膜厚３００ｎｍの窒化シリコン膜を用いた。また、Ｔｙｐｅ−ＩＩの半導体装置においては、Ｌｇｓは１μｍ、Ｌｇは１μｍ、Ｌｇｄは２．５μｍ、Ｌｆｐは１μｍまたは０、Ｗｇは５０μｍとした。また、障壁層ＢＡとして、ＡｌＧａＮを用い、その厚さは、３０ｎｍ、Ａｌの組成は２５％とし、絶縁膜ＩＦ１として膜厚６０ｎｍの窒化シリコン膜を用いた。

図２７は、Ｔｙｐｅ−Ｉの半導体装置の窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］とコラプスによる電流変動量との関係を示すグラフである。縦軸は、コラプスによる電流変動量［％］を、横軸は、組成比［Ｓｉ］／［Ｎ］を示す。

半導体装置にソース、ドレイン間電圧（Ｖｄｓ）として５０Ｖを印加し、動作させた場合のＤＣの電流−電圧（Ｉ−Ｖ）特性を測定する。この測定結果から、ソース、ドレイン間電圧（Ｖｄｓ）が５Ｖの場合の最大ドレイン電流Ｉｍａｘが、Ｖｄｓが５０Ｖ、パルス幅が１ｍｓｅｃ、パルス周期が１０ｍｓｅｃの条件下で、変化した値ΔＩｍａｘを測定する。その変動率（％）＝ΔＩ／Ｉ×１００をコラプスによる電流変動量と定義し、窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］に対してプロットした。

図２７に示すように、組成比［Ｓｉ］／［Ｎ］が化学量論組成比である０．７５近傍でコラプスによる電流変動量が最小となる。また、組成比［Ｓｉ］／［Ｎ］が１を超えると、コラプスによる電流変動量が−８０％となり、電流値が８割以上減少する。

このように、窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］は、コラプス特性に影響を与える。そして、コラプスの抑制のためには化学量論組成比である０．７５近傍の膜組成とすることがもっとも望ましい。この場合の窒化シリコン膜の屈折率ｎは、１．９８程度である。

但し、成膜時のマージンを考慮すれば、窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］を０．７５±１％の範囲で調整することが好ましい。また、統計的な評価により、コラプスによる電流変動量として２０％程度の変動を許容できる場合には、窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］を０．６５以上０．８５以下の範囲で調整できることが判明した。この場合、窒化シリコン膜の屈折率ｎは、１．８６以上２．１以下である。

以上をまとめると、コラプスの抑制のためには、窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］について、０．６５≦［Ｓｉ］／［Ｎ］≦０．８５とすることが好ましい。屈折率ｎで言えば、１．８６≦ｎ≦２．１とすることが好ましい。

また、コラプスの抑制のためには、窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］について、０．７５±１％の範囲とすることがより好ましい。さらに、コラプスの抑制のためには、窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］について、０．７５とすることが最も好ましい。

上記図２７に示すコラプス特性は、比較的時定数が小さい特性変動である。次いで、比較的長い時間のスケールでの特性変動について検討する。図２８は、１０００時間の高温通電試験後におけるＴｙｐｅ−Ｉの半導体装置の窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］と出力電力変化量との関係を示すグラフである。縦軸は、出力電力変化量（ΔＰｓａｔ）［ｄＢ］を、横軸は、組成比［Ｓｉ］／［Ｎ］を示す。

Ｔｙｐｅ−Ｉの半導体装置に１０００時間の高温通電試験を行った後、８００ＭＨｚ、ドレイン電圧（Ｖｄ）５０Ｖにおける飽和出力電力の変動量を測定した。この変化量が出力電力変化量（ΔＰｓａｔ）である。高温通電試験は、チャネル温度２５０℃、ドレイン電圧（Ｖｄ）５０Ｖ、ドレイン電流５０ｍＡ／ｍｍの条件で行った。

出力電力変化量（ΔＰｓａｔ）は、パワー・スランプとも呼ばれ、この変化量が大きいほど、ドレイン電流、閾値、耐圧などの長期的な変動が大きいとされる。このため、この変化量が小さければ、半導体装置の長期的な使用によっても安定的な動作が行える指標となる。

図２８に示すように、組成比［Ｓｉ］／［Ｎ］が化学量論組成比である０．７５では出力電力変化量（ΔＰｓａｔ）がほぼ０（ゼロ）となる。即ち、組成比［Ｓｉ］／［Ｎ］を０．７５とした半導体装置においては、長時間の高温通電試験を経ても出力電力の変動がなく、半導体装置の長期的な使用によってもドレイン電流、閾値、耐圧などのデバイス特性の変動が小さいと言える。

一方、組成比［Ｓｉ］／［Ｎ］が化学量論組成比である０．７５より大きい領域では出力電力変化量（ΔＰｓａｔ）がマイナスの値となる。即ち、出力電力が低下したことを意味する。このような出力電力変化量（パワー・スランプ）の増加は、Ｓｉ−Ｈ結合のＨ（水素）が脱離し、Ｓｉの未結合手に半導体中の電子が捕獲されるために生ずると推測されている。

また、組成比［Ｓｉ］／［Ｎ］が化学量論組成比である０．７５より小さい領域では出力電力変化量（ΔＰｓａｔ）がプラスの値となる。即ち、出力電力が増加したことを意味する。この出力電力が増加した原因は、ドレイン電流が少々増加したためであるが、この原因の詳細は明確には解析できていない。

このように、半導体装置の長期的な使用に際しデバイス特性の変動を抑制するためには化学量論組成比である０．７５近傍の膜組成とすることがもっとも望ましい。但し、前述したコラプスの抑制のための窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］の範囲、例えば、０．７５±１％の範囲や０．６５≦［Ｓｉ］／［Ｎ］≦０．８５において、出力電力変化量（ΔＰｓａｔ）は、−０．５以上を確保できている。

このように、絶縁膜ＩＦ１の下層を上記範囲の膜組成とすることで、コラプスの抑制および半導体装置のデバイス特性の変動を抑制することができる。

＜Ｓｉリッチな窒化シリコン膜を用いた半導体装置の耐圧特性＞
次いで、半導体装置の耐圧について検討する。図２９は、Ｔｙｐｅ−Ｉの半導体装置の窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］とオフ耐圧との関係を示すグラフである。縦軸は、オフ耐圧［Ｖ］を、横軸は、組成比［Ｓｉ］／［Ｎ］を示す。

半導体装置にゲート電圧（Ｖｇ）として−１０Ｖを印加した状態で、オフ耐圧を測定した。オフ耐圧は、ドレイン電流（Ｉｄｓ）が１ｍＡ／ｍｍで通電する際のドレイン電圧（Ｖｄ）として定義した。

図２９に示すように、窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］が大きくなるほど、オフ耐圧が大きくなる。例えば、窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］が、０．８５を超えると、６５０Ｖ以上のオフ耐圧を確保することができる。また、実際には成膜時における装置内の放電を安定的に生成する目的から、窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］を１．６以下とすることが好ましい。

このように、上記オフ耐圧等の観点からは、窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］について、０．８５＜［Ｓｉ］／［Ｎ］≦１．６とすることが好ましい。屈折率ｎで言えば、２．１＜ｎ≦２．６６とすることが好ましい。

よって、絶縁膜（保護膜）ＩＦ１の上層をＳｉリッチな窒化シリコン膜ＩＦ１ｂとすることで半導体装置の耐圧の向上を図ることができる。このように、絶縁膜ＩＦ１の上層を擬似フィールドプレート電極として機能させることで、半導体装置の耐圧を向上させる。

即ち、絶縁膜ＩＦ１の上層の膜であるＳｉリッチな窒化シリコン膜ＩＦ１ｂは、化学量論組成のＳｉ_３Ｎ_４の膜よりアモルファスＳｉに近いため、ある程度の導電性を有する（図２３参照）。よって、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂは、擬似フィールドプレート電極として機能する。例えば、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂの導電性が増加した場合、ゲートリークは増える恐れがある。しかしながら、電界集中緩和効果からアバランシェが抑制されるため、オフ耐圧が増加すると考察される。

よって、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂは、組成比［Ｓｉ］／［Ｎ］が一定の場合、その膜厚が厚くなるほど半導体装置の耐圧が向上することとなる。

＜半導体装置の特性−総合検証＞
Ｔｙｐｅ−ＩＩの半導体装置のコラプス、耐圧およびエッチングレートを測定した。前述したように、Ｔｙｐｅ−ＩＩの半導体装置においては、Ｌｇｓは１μｍ、Ｌｇは１μｍ、Ｌｇｄは２．５μｍ、Ｌｆｐは１μｍまたは０、Ｗｇは５０μｍとした。また、障壁層ＢＡとして、ＡｌＧａＮを用い、その厚さは、３０ｎｍ、Ａｌの組成は２５％とした。また、絶縁膜ＩＦ１としては、膜厚６０ｎｍであり、Ｓｉリッチな窒化シリコン膜とＮリッチな窒化シリコン膜について検討した。Ｓｉリッチな窒化シリコン膜は、その組成比［Ｓｉ］／［Ｎ］は０．９５であり、Ｎリッチな窒化シリコン膜は、その組成比［Ｓｉ］／［Ｎ］は０．７５である。フィールドプレート電極（ＦＰ電極）としては、Ｌｆｐが１μｍ（ＦＰ電極あり）と、Ｌｆｐが０（ＦＰ電極なし）の構造について検討した（図３０の（ａ）〜（ｄ）参照）。

さらに、絶縁膜ＩＦ１としては、Ｓｉリッチな窒化シリコン膜とＮリッチな窒化シリコン膜との積層膜を用いた構造についても検討し、Ｌｆｐは１μｍまたは０の場合について検討した（図３０の（ｅ）、（ｆ）参照）。

図３０は、（ａ）〜（ｆ）の構成の半導体装置の特性を纏めた表である。図３０に示すように、（ａ）の構成、即ち、Ｓｉリッチ単層でＦＰ電極なしの構成においては、コラプスによる電流変動量が２２％、オフ耐圧が１６０Ｖ、ドライエッチングレートが２１０Å／ｍｉｎであった（１Å＝１０^−１０ｍ）。（ｂ）の構成、即ち、（ａ）の構成にＦＰ電極を追加したものにおいては、コラプスによる電流変動量が２０％、オフ耐圧が２４０Ｖ、ドライエッチングレートが２１０Å／ｍｉｎであった。

また、（ｃ）の構成、即ち、Ｎリッチ単層でＦＰ電極なしの構成においては、コラプスによる電流変動量が８％、オフ耐圧が５０Ｖ、ドライエッチングレートが８００Å／ｍｉｎであった。（ｄ）の構成、即ち、（ｃ）の構成にＦＰ電極を追加したものにおいては、コラプスによる電流変動量が４％、オフ耐圧が１９０Ｖ、ドライエッチングレートが８００Å／ｍｉｎであった。

そして、（ｅ）の構成、即ち、Ｓｉリッチな窒化シリコン膜とＮリッチな窒化シリコン膜との積層膜を用いＦＰ電極なしの構成においては、コラプスによる電流変動量が９％、オフ耐圧が１２０Ｖ、ドライエッチングレートが２１０Å／ｍｉｎであった。（ｆ）の構成、即ち、（ｅ）の構成にＦＰ電極を追加したものにおいては、コラプスによる電流変動量が１〜３％、オフ耐圧が２１０Ｖ、ドライエッチングレートが２１０Å／ｍｉｎであった。

このように、ＦＰ電極を適用することによって、ＦＰ電極がない場合と比較し、オフ耐圧だけでなくコラプス特性も改善している。フィールドプレート電極は、ゲートのドレイン端への電界集中を緩和して耐圧を向上させる機能を有するとともに、ゲート−ドレイン間の半導体表面における電子トラップを放電させることによりチャネル狭窄を緩和するため、コラプスを抑制する機能も有する。

また、フィールドプレート電極を適用しない場合においても、Ｎリッチ単層膜を用いた場合と比較し、Ｓｉリッチな窒化シリコン膜とＮリッチな窒化シリコン膜との積層膜を用いた場合には、オフ耐圧だけでなくコラプス特性も改善している。これは、前述したように、Ｓｉリッチな窒化シリコン膜が擬似フィールドプレート電極として機能したためであると考えられる。また、Ｓｉリッチな窒化シリコン膜により、膜上層部のエッチング耐性が向上する。

さらに、Ｓｉリッチな窒化シリコン膜とＮリッチな窒化シリコン膜との積層膜を用いつつフィールドプレート電極を適用した構造においては、フィールドプレート電極がＳｉリッチな窒化シリコン膜の上方に延在するため、Ｓｉリッチな窒化シリコン膜の擬似フィールドプレート電極としての機能を強化する。このため、コラプス特性を最も改善しつつ、オフ耐圧を十分に確保しながら、さらにエッチング耐性にも優れることが分かる。

図３１は、Ｎリッチ単層でＦＰ電極ありの場合の電界分布を模式的に示す図である。また、図３２は、Ｓｉリッチな窒化シリコン膜とＮリッチな窒化シリコン膜との積層膜を用いＦＰ電極ありの場合の電界分布を模式的に示す図である。それぞれについて上図は、ＦＰ電極近傍の断面図であり、等電位線を破線で示す。また、下図は、断面図のＡ−Ｂ間における電界強度分布を示すグラフである。

Ｎリッチ単層でＦＰ電極ありの場合には、図３１に示すように、電界がＦＰ電極のドレイン電極ＤＥ側の端部に集中している。これに対し、Ｓｉリッチな窒化シリコン膜とＮリッチな窒化シリコン膜との積層膜を用いＦＰ電極ありの場合には、図３２に示すように、ＦＰ電極のドレイン電極ＤＥ側の端部の電界がドレイン電極ＤＥ側に分散している。このため、ＦＰ電極のドレイン電極ＤＥ側の端部における電界集中が緩和する。

このように、Ｓｉリッチな窒化シリコン膜とＮリッチな窒化シリコン膜との積層膜を用いＦＰ電極を適用することにより、半導体装置の耐圧を向上させることができる。

ここで、図３１および図３２においては、Ｓｉリッチな窒化シリコン膜が直接フィールドプレート電極ＦＰと接しているが、例えば、図１に示すように、Ｓｉリッチな窒化シリコン膜がゲート絶縁膜ＧＩを介してフィールドプレート電極ＦＰと接する場合にも同様の効果を奏する。即ち、図１に示すように、Ｓｉリッチな窒化シリコン膜とＮリッチな窒化シリコン膜との積層膜を用いＦＰ電極を適用することにより、半導体装置の耐圧を向上させることができる。

次いで、フィールドプレート電極の長さ（Ｌｆｐ）の好適な範囲について、半導体装置に要求されるスイッチング速度や駆動損失などの観点から検討する。

まず、半導体装置の寄生容量は、次のように表される。
入力容量Ｃｉｓｓ＝Ｃｇｄ＋Ｃｇｄ…（４）
出力容量Ｃｏｓｓ＝Ｃｇｄ＋Ｃｄｓ…（５）
帰還容量Ｃｒｓｓ＝Ｃｇｄ…（６）
ここで、Ｃｇｄは、ゲート・ドレイン間容量、Ｃｇｓは、ゲート・ソース間容量、Ｃｄｓは、ソース・ドレイン間容量である。各容量は非線形の電圧依存性をもち、低電圧のときに容量値が大きくなる。また、本実施の形態の半導体装置（図１）は、ゲート電極ＧＥがゲート絶縁膜ＧＩで絶縁されており、ユニポーラ・デバイスである。このため、スイッチング機構は、バイポーラ・トランジスタとは異なり、少数キャリアの蓄積がないため、高速動作が可能となる。

さらなる動作の高速化を図るためには、次に述べるように、ゲート・ドレイン間容量Ｃｇｄの低減を図る必要がある。

本実施の形態の半導体装置（図１）をオンするためには、ゲート絶縁膜ＧＩによるＭＩＳキャパシタを充電し、ゲート電圧Ｖｇを閾値電圧Ｖｔｈ以上にする。一方、オフにするためにはＭＩＳキャパシタに蓄積された電荷を引き抜けばよい。よって、本実施の形態の半導体装置（図１）をスイッチングする速度は、ゲート絶縁膜ＧＩの入力容量Ｃｉｓｓを充放電する速度によって決定され、スイッチング速度の向上のためにはゲート電極ＧＥの抵抗の低減と入力容量Ｃｉｓｓ（＝Ｃｇｄ＋Ｃｇｄ）の低減が必要となる。また、駆動損失はスイッチング周波数に比例して増加するが、寄生容量の低減により低減できる。

本実施の形態の半導体装置（図１）のようなパワーＭＯＳにおいて、低耐圧用途のものについては、高周波スイッチングさせた場合、ゲート電極ＧＥへの入力波形とドレイン電極ＤＥからの出力波形が１８０°異なる。このため、ゲート・ドレイン間容量Ｃｇｄは、ドレイン電極ＤＥからの出力波形を、ゲート電極ＧＥへの入力波形ゲート波形に、帰還させ、入力波形に悪影響を与える。この悪影響を低減するため、帰還容量であるゲート・ドレイン間容量Ｃｇｄの低減が必要となる。回路設計上は帰還容量やバイアスの影響を加味して、容量Ｃに対応した電荷Ｑで議論するとわかりやすい。よって、低耐圧用途のものでは、上記議論からスイッチング速度向上のためには、電荷Ｑｇ（＝Ｑｉｓｓ＝Ｃｉｓｓ×Ｖｇ）を低減する必要がある。

一方、高耐圧用途のものについては、ドレイン電圧Ｖｄが高いため、スイッチング速度向上のためには、上記電荷Ｑｇに加えて、出力電荷量Ｑｏｓｓの低減が必要である。また、駆動損失の低減には、電荷Ｑｇの低減が必要である。

このように、本実施の形態の半導体装置（図１）において、スイッチング速度向上のためには、寄生容量Ｃｇｄの低減が必要である。この寄生容量Ｃｇｄの低減には、ＦＰ電極のドレイン電極ＤＥ側の端部からドレイン電極ＤＥまでの距離を長くすることが有効である。

本実施の形態の半導体装置（図１）において、高耐圧用途の場合には、耐圧を確保するためにゲート・ドレイン間距離Ｌｇｄを１μｍ以上とすることが好ましい。また、ＦＰ電極の長さ（Ｌｆｐ）としては、０．５μｍより長いことが好ましい。また、ＦＰ電極の長さ（Ｌｆｐ）の上限としては、経験則により√Ｌｇｄ（単位はμｍ）とすることが好ましい。

以上のことから、ＦＰ電極の長さ（Ｌｆｐ、単位はμｍ）については、０．５＜Ｌｆｐ＜√Ｌｇｄとすることが好ましい。

以下に、本実施の形態の他の構成および変形例について説明する。

図３３Ａは、本実施の形態の半導体装置の他の構成を示す断面図である。

［構造説明］
図３３Ａに示す半導体装置においても、図１に示す半導体装置と同様に、基板Ｓ上に、核生成層（図示せず）、歪緩和層（図示せず）、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。ゲート電極ＧＥは、絶縁膜ＩＦ１および障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝の内部にゲート絶縁膜ＧＩを介して形成されている。チャネル層ＣＨや障壁層ＢＡは窒化物半導体よりなり、障壁層ＢＡは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。

また、絶縁膜ＩＦ１は、実施の形態１と同様に、障壁層ＢＡ上に形成され、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとの積層膜よりなる。

言い換えれば、上記ゲート電極Ｇと絶縁膜ＩＦ１との間には、少なくともＳｉリッチな窒化シリコン膜ＩＦ１ｂと接触するように設けられたゲート絶縁膜ＧＩが配置されている。また、ゲート電極ＧＥは、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと接触するように設けてもよい（図４２等参照）。

この絶縁膜ＩＦ１およびゲート電極ＧＥ上には、絶縁層ＩＬ１が形成されている。この絶縁層ＩＬ１は、第１層ＩＬ１ａとその上部の第２層ＩＬ１ｂの積層膜よりなる。第１層ＩＬ１ａは、例えば、９０ｎｍ程度の膜厚の窒化シリコン膜よりなる。この窒化シリコン膜は、組成比［Ｓｉ］／［Ｎ］が０．７５程度の化学量論組成膜（Ｎリッチな窒化シリコン膜）である。よって、このＮリッチの窒化シリコン膜（ＩＬ１ａ）により、絶縁膜ＩＦ１が覆われることとなる。

第２層ＩＬ１ｂは、例えば、プラズマＣＶＤ法により形成された５００ｎｍ程度の膜厚の酸化シリコン膜と、その上部の４００ｎｍ程度の膜厚のＴＥＯＳ（テオス）膜との積層膜よりなる。

言い換えれば、このＮリッチの窒化シリコン膜（ＩＬ１ａ）は、上記ゲート電極ＧＥおよび絶縁膜ＩＦ１上に設けられ、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂよりもシリコン（Ｓｉ）の組成比が小さい。また、このＮリッチの窒化シリコン膜（ＩＬ１ａ）上には、酸化シリコン膜よりなる第２層ＩＬ１ｂが設けられている。

また、ソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。このソース電極ＳＥおよびドレイン電極ＤＥは、それぞれ、配線Ｍ１と、絶縁層ＩＬ１中に形成されたコンタクトホール内のプラグを介して接続されている。

また、配線Ｍ１および絶縁層ＩＬ１には、保護膜ＰＲＯが形成されている。この保護膜ＰＲＯは、第１層ＰＲＯａとその上部の第２層ＰＲＯｂの積層膜よりなる。第１層ＰＲＯａは、例えば、酸窒化シリコン膜よりなる。第２層ＰＲＯｂは、例えば、ポリイミド膜よりなる。

また、上記ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥは、素子分離領域ＩＳＯで区画された活性領域に形成されている。素子分離領域ＩＳＯは、例えば、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡ中に、ボロン（Ｂ）や窒素（Ｎ）などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化した領域である。

なお、他の構成は、図１の場合と同様であるため、その詳細な説明を省略する。また、図３３Ａに示す形態においては、配線Ｍ１上に保護膜ＰＲＯを形成したが、配線Ｍ１と保護膜ＰＲＯとの間に、配線層を形成し、多層配線構造としてもよい。

［製法説明］
次いで、図３３Ａに示す半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。

まず、図１に示す半導体装置の場合と同様にして、基板Ｓ上に、核生成層（図示せず）、歪緩和層（図示せず）およびバッファ層ＢＵを順次形成する。次いで、バッファ層ＢＵ上に、図１に示す半導体装置の場合と同様にして、チャネル層ＣＨおよび障壁層ＢＡを順次形成する。

次いで、素子分離領域を開口するマスク膜を形成し、このマスク膜をマスクとして、ボロン（Ｂ）または窒素（Ｎ）を打ち込むことにより、素子分離領域ＩＳＯを形成する。この後、上記マスク膜を除去する。なお、素子分離領域ＩＳＯ形成用のイオン種としてボロンを用いる場合には、以降の熱処理を経ても、抵抗値の低下率が小さい。よって、製造フローの比較的初期の段階で素子分離領域を形成する場合に用いて好適である。

次いで、障壁層ＢＡ上に、図１に示す半導体装置の場合と同様にして、絶縁膜ＩＦ１を形成する。まず、Ｎリッチな窒化シリコン膜ＩＦ１ａを、ＣＶＤ法などを用いて堆積する。次いで、Ｎリッチな窒化シリコン膜ＩＦ１ａ上に、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂをＣＶＤ法などを用いて堆積する。窒化シリコン膜の組成比、即ち、Ｎリッチとするか、Ｓｉリッチとするかは、前述したように、原料ガス（即ち、シリコンの化合物ガスと窒素の化合物ガスとの混合ガス）のガス流量比を変化させることで調整することができる。

次いで、図１に示す半導体装置の場合と同様にして、絶縁膜ＩＦ１および障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝を形成し、さらに、溝内および障壁層ＢＡの露出部を含む絶縁膜ＩＦ１上に、ゲート絶縁膜ＧＩとなるアルミナおよびゲート電極ＧＥとなるＴｉＮ膜を順次形成する。次いで、ＴｉＮ膜およびアルミナをエッチングすることによりゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。

次いで、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングすることにより、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域の障壁層ＢＡを露出させる。

次いで、障壁層ＢＡの露出部上に、図１に示す半導体装置の場合と同様にして、金属膜をスパッタリング法などにより堆積する。金属膜は、例えば、Ａｌ／Ｔｉ膜よりなる。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、金属膜をパターニングすることにより、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。

次いで、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥ上に、絶縁層ＩＬ１を形成する。まず、第１層ＩＬ１ａとして、窒化シリコン膜をＣＶＤ法などを用いて９０ｎｍ程度の膜厚で堆積する。この窒化シリコン膜は、組成比［Ｓｉ］／［Ｎ］が０．７５程度であるＮリッチな窒化シリコン膜である。次いで、第１層ＩＬ１ａ上に、第２層ＩＬ１ｂを形成する。例えば、第１層ＩＬ１ａ上に、酸化シリコン膜をプラズマＣＶＤ法などを用いて５００ｎｍ程度の膜厚で堆積する。そして、この酸化シリコン膜上に、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたＣＶＤ法により４００ｎｍ程度の膜厚のＴＥＯＳ膜を形成する。これにより、第２層ＩＬ１ｂとして、酸化シリコン膜とその上部のＴＥＯＳ膜との積層膜を形成することができる。

次いで、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁層ＩＬ１中にコンタクトホールを形成する。このコンタクトホールは、ソース電極ＳＥおよびドレイン電極ＤＥ上に配置される。

次いで、図１に示す半導体装置の場合と同様にして、ソース電極ＳＥまたはドレイン電極ＤＥと接続される配線Ｍ１を形成する。

次いで、配線Ｍ１上に保護膜ＰＲＯを形成する。例えば、配線Ｍ１および絶縁層ＩＬ１上に、第１層ＰＲＯａとして、酸窒化シリコン膜をＣＶＤ法などを用いて堆積する。次いで、この酸窒化シリコン膜上に、第２層ＰＲＯｂとしてポリイミド膜を形成する。例えば、酸窒化シリコン膜（ＰＲＯａ）上に、ポリイミド材料を塗布し、熱処理を施すことにより、ポリイミド膜を形成する。これにより、保護膜ＰＲＯとして、酸窒化シリコン膜（ＰＲＯａ）とその上部のポリイミド膜（ＰＲＯｂ）との積層膜を形成することができる。

なお、他の製造工程は、図１の場合と同様であるため、その詳細な説明を省略する。また、上記工程においては、配線Ｍ１上に保護膜ＰＲＯを形成したが、配線Ｍ１と保護膜ＰＲＯとの間に、絶縁層と配線層との形成工程を繰り返すことにより、多層配線を形成してもよい。

このように、図３３Ａに示す半導体装置においても、図１に示す半導体装置の場合と同様に、絶縁膜ＩＦ１を、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとで構成したので、半導体装置の特性を向上させることができる。

具体的には、絶縁膜ＩＦ１の上層をＳｉリッチな窒化シリコン膜ＩＦ１ｂとすることで、耐圧の向上を図ることができる。また、絶縁膜ＩＦ１の下層をＮリッチな窒化シリコン膜ＩＦ１ａとすることで、コラプスを抑制することができる。

なお、本形態においても、図１に示す半導体装置の場合と同様に、絶縁膜ＩＦ１（Ｓｉリッチな窒化シリコン膜ＩＦ１ｂ、Ｎリッチな窒化シリコン膜ＩＦ１ａ）の好適な組成比や好適なＦＰ電極の長さを適用し得る。例えば、前述したように、コラプスの抑制のために、Ｎリッチな窒化シリコン膜ＩＦ１ａの組成比［Ｓｉ］／［Ｎ］を０．６５以上０．８５以下の範囲とすることが好ましく、さらに、組成比［Ｓｉ］／［Ｎ］を０．７５±１％の範囲で調整することがより好ましい。また、オフ耐圧の向上のために、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂの組成比［Ｓｉ］／［Ｎ］を０．８５より大きくすることが好ましい。

（変形例１）
上記実施の形態（図１）においては、絶縁膜ＩＦ１の溝Ｔ側の端部をドレイン電極ＤＥ側に後退させたが、この後退量をゼロとしてもよい。図３３Ｂは、本実施の形態の半導体装置の変形例１の構成を示す断面図である。

即ち、図３３Ｂに示すように、溝Ｔのドレイン電極ＤＥ側の端部から絶縁膜ＩＦ１をドレイン電極ＤＥ側に延在させている。言い換えれば、絶縁膜ＩＦ１、障壁層ＢＡおよびチャネル層ＣＨの積層部に、絶縁膜ＩＦ１および障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔが形成されている。

本変形例においては、例えば、Ｌｇｓは１μｍ、Ｌｇは１μｍ、Ｌｇｄは１０μｍ、Ｌｆｐは２．５μｍである。また、障壁層ＢＡとして、ＡｌＧａＮを用い、その厚さは、３０ｎｍ、Ａｌの組成は２５％で、例えば、絶縁膜ＩＦ１の上層は２０ｎｍ、下層は４０ｎｍである。他の構成は、上記実施の形態と同様であるため、その説明を省略する。

また、製造方法においては、絶縁膜ＩＦ１、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、絶縁膜ＩＦ１および障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する（後述の実施の形態２の図３８等を参照）。他の工程は、上記実施の形態と同様であるため、その説明を省略する。

（変形例２）
上記実施の形態（図１）においては、絶縁膜ＩＦ１の溝Ｔ側の端部をドレイン電極ＤＥ側にのみ後退させたが、絶縁膜ＩＦ１の溝Ｔ側のドレイン電極ＤＥ側の端部およびソース電極ＳＥ側の端部のそれぞれを後退させてもよい。図３４は、本実施の形態の半導体装置の変形例２の構成を示す断面図である。

図３４に示すように、絶縁膜ＩＦ１のドレイン電極ＤＥ側の端部を、溝Ｔの端部からドレイン電極ＤＥ側に後退量Ｌｄだけ後退させ、さらに、絶縁膜ＩＦ１のソース電極ＳＥ側の端部を溝Ｔの端部からソース電極ＳＥ側に後退量Ｌｓだけ後退させる。他の構成は、上記実施の形態と同様であるため、その説明を省略する。

また、製造方法においては、開口領域ＯＡ１の形成領域を、開口領域ＯＡ２からソース電極ＳＥ側に距離Ｌｓの幅だけ大きくし、ドレイン電極ＤＥ側に距離Ｌｄの幅だけ大きくする。これにより、開口領域ＯＡ２より大きい開口領域ＯＡ１を設定することができる。そして、開口領域ＯＡ１に開口部を有するマスク用の絶縁膜（ＩＦＭ）を形成し、これをマスクとして絶縁膜ＩＦ１をエッチングする。他の工程は、上記実施の形態と同様であるため、その説明を省略する。なお、絶縁膜ＩＦ１の後退量（Ｌｄ、Ｌｓ）は、マスク用の絶縁膜（ＩＦＭ）を利用せず、エッチング条件により制御することも可能である。

（変形例３）
上記変形例２においては、溝Ｔの側壁を、障壁層ＢＡやチャネル層ＣＨの表面に対してほぼ垂直（テーパー角θ＝９０°）に形成したが、溝Ｔの側壁を、テーパー形状としてもよい。図３５は、本実施の形態の半導体装置の変形例３の構成を示す断面図である。

図３５に示すように、本例においては、溝Ｔの側面（側壁）と溝Ｔの底面の延長面とのなす角度（テーパー角θともいう）が、９０°未満である。言い換えれば、溝Ｔの側面（側壁）と（１１１）面とのなす角度が、９０°未満となっている。他の構成は、上記実施の形態と同様であるため、その説明を省略する。

また、製造方法においては、溝Ｔの側壁がテーパー形状となるように、溝Ｔの形成の際のエッチング条件を調整する。例えば、異方的なエッチングガス成分より等方的なエッチングガスの成分が大きい条件下でエッチングを行う。他の工程は、上記実施の形態と同様であるため、その説明を省略する。

（実施の形態２）
実施の形態１の変形例１（図３３Ｂ）においては、絶縁膜ＩＦ１をドレイン電極ＤＥの近傍まで延在させたが、本実施の形態においては、溝Ｔとドレイン電極ＤＥとの間に位置する障壁層ＢＡ上を絶縁膜ＩＦ１とＩＦ２で覆っている。図３６は、本実施の形態の半導体装置の構成を示す断面図である。

［構造説明］
図３６に示すように、本実施の形態の半導体装置においても、実施の形態１（図１）と同様に、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。ゲート電極ＧＥは、絶縁膜ＩＦ１および障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。チャネル層ＣＨや障壁層ＢＡは窒化物半導体よりなり、障壁層ＢＡは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。

ゲート電極ＧＥは、絶縁膜（保護膜）ＩＦ１および障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。この溝Ｔは、開口領域ＯＡ２に形成される。

また、前述したように絶縁膜ＩＦ１は、実施の形態１と同様に、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとの積層膜よりなる。そして、この絶縁膜ＩＦ１は、開口領域ＯＡ２に開口部（Ｔ）を有する。この開口領域ＯＡ２の外周部（外側）においては、ゲート電極ＧＥ、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ１の積層膜が配置されている。ここで、この積層膜のドレイン電極ＤＥ側の端部は、ほぼ揃っており、ソース電極ＳＥ側の端部も、ほぼ揃っている。

このように、本実施の形態においても、絶縁膜ＩＦ１を、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとの積層構造としたので、実施の形態１で詳細に説明したように、半導体装置の特性を向上させることができる。

具体的には、絶縁膜ＩＦ１の上層をＳｉリッチな窒化シリコン膜ＩＦ１ｂとすることで、耐圧の向上を図ることができる。また、絶縁膜ＩＦ１の下層をＮリッチな窒化シリコン膜ＩＦ１ａとすることで、コラプスを抑制することができる。

また、本実施の形態の半導体装置においては、ゲート電極ＧＥ、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ１の積層膜の上部を含む障壁層ＢＡ上には、絶縁膜ＩＦ２が形成されている。よって、絶縁膜ＩＦ１とドレイン電極ＤＥとの間は絶縁膜ＩＦ２で覆われている。絶縁膜ＩＦ２は、例えば、窒化シリコン膜や酸窒化シリコン膜などの絶縁膜よりなる。例えば、絶縁膜ＩＦ２として、Ｓｉリッチな窒化シリコン膜と、この窒化シリコン膜の下部に位置し、この窒化シリコン膜よりもシリコン（Ｓｉ）の組成比が小さいＮリッチな窒化シリコン膜との積層膜が用いられる。これによりソース電極ＳＥおよびドレイン電極ＤＥの形成時のエッチング耐性を向上させることができる。なお、絶縁膜ＩＦ２に含まれるこのＮリッチな窒化シリコン膜は、その下方に設けられたＳｉリッチな窒化シリコン膜ＩＦ１ｂよりもシリコン（Ｓｉ）の組成比が小さい。

［製法説明］
次いで、図３７〜図４１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３７〜図４１は、本実施の形態の半導体装置の製造工程を示す断面図である。

図３７に示すように、基板Ｓ上に、実施の形態１の場合と同様にして、核生成層ＮＵＣ、歪緩和層ＳＴＲおよびバッファ層ＢＵを順次形成する。次いで、バッファ層ＢＵ上に、実施の形態１の場合と同様にして、チャネル層ＣＨおよび障壁層ＢＡを順次形成する。

次いで、障壁層ＢＡ上に、実施の形態１と同様にして、絶縁膜ＩＦ１を形成する。まず、Ｎリッチな窒化シリコン膜ＩＦ１ａを、ＣＶＤ法などを用いて堆積する。次いで、Ｎリッチな窒化シリコン膜ＩＦ１ａ上に、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂをＣＶＤ法などを用いて堆積する。窒化シリコン膜の組成比、即ち、Ｎリッチとするか、Ｓｉリッチとするかは、実施の形態１で説明したように、原料ガス（即ち、シリコンの化合物ガスと窒素の化合物ガスとの混合ガス）のガス流量比を変化させることで調整することができる。

次いで、絶縁膜ＩＦ１上に、フォトリソグラフィ技術を用いて、開口領域ＯＡ２に開口部を有するフォトレジスト膜ＰＲ１１を形成する。

次いで、図３８に示すように、フォトレジスト膜ＰＲ１１をマスクとして、絶縁膜ＩＦ１、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、絶縁膜ＩＦ１および障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、塩素系のガス（ＢＣｌ_３など）を用いる。次いで、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１１を除去する。

次いで、図３９に示すように、溝Ｔ内および障壁層ＢＡの露出部を含む絶縁膜ＩＦ１上に、実施の形態１と同様に、ゲート絶縁膜ＧＩとなるアルミナを形成し、さらに、ゲート電極ＧＥとなるＴｉＮ膜（導電性膜）を形成する。次いで、導電性膜上に、フォトリソグラフィ技術を用いて、開口領域ＯＡ２およびその外周部を覆うフォトレジスト膜ＰＲ１２を形成する。次いで、フォトレジスト膜ＰＲ１２をマスクとして、絶縁膜ＩＦ１、ゲート絶縁膜ＧＩとなるアルミナおよびゲート電極ＧＥとなる導電性膜をエッチングする。例えば、ＴｉＮ膜およびアルミナは、塩素系のガスでドライエッチングする。また、絶縁膜ＩＦ１は、フッ素系のガスでドライエッチングする。これにより、その外形がほぼ同じ形状である絶縁膜ＩＦ１、ゲート絶縁膜ＧＩおよびゲート電極ＧＥが形成される。このパターニングの際、ゲート電極ＧＥを、一の方向（図３９中では右側、ドレイン電極ＤＥ側）に張り出した形状にパターニングする。言い換えれば、ゲート電極ＧＥの一部として、フィールドプレート電極ＦＰを設けるようにパターニングを行う。次いで、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１２を除去する。

次いで、図４０に示すように、絶縁膜ＩＦ１、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層膜上を含む障壁層ＢＡ上に、絶縁膜ＩＦ２を形成する。例えば、絶縁膜ＩＦ２として、窒化シリコン膜を、ＣＶＤ法などを用いて堆積する。これにより、溝Ｔとドレイン電極ＤＥとの間が、絶縁膜ＩＦ１、ＩＦ２により覆われる。

次いで、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ２をパターニングすることにより、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域の障壁層ＢＡを露出させる（図４１）。

次いで、障壁層ＢＡの露出部を含む絶縁膜ＩＦ２上に、金属膜をスパッタリング法などにより堆積する。金属膜は、例えば、Ａｌ／Ｔｉ膜よりなる。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、金属膜Ｅをパターニングすることにより、ソース電極ＳＥおよびドレイン電極ＤＥを形成する（図３６参照）。この際、絶縁膜ＩＦ２として、Ｓｉリッチな窒化シリコン膜と、その下部に位置するＮリッチな窒化シリコン膜との積層膜を用いていれば、このパターニング工程においてエッチング耐性を向上させることができる。

この後、実施の形態１と同様に、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥ上に、絶縁層、例えば、酸化シリコン膜を形成し、さらに、この絶縁層（ＩＬ１）上に、ソース電極ＳＥまたはドレイン電極ＤＥと接続される配線（Ｍ１）を形成する。

以上の工程により、図３６に示す半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。

このように、本実施の形態においても、実施の形態１と同様に、絶縁膜ＩＦ１を、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとで構成したので、半導体装置の特性を向上させることができる。

具体的には、絶縁膜ＩＦ１の上層をＳｉリッチな窒化シリコン膜ＩＦ１ｂとすることで、耐圧の向上を図ることができる。また、絶縁膜ＩＦ１の下層をＮリッチな窒化シリコン膜ＩＦ１ａとすることで、コラプスを抑制することができる。

なお、本実施の形態においても、実施の形態１で説明した絶縁膜ＩＦ１（Ｓｉリッチな窒化シリコン膜ＩＦ１ｂ、Ｎリッチな窒化シリコン膜ＩＦ１ａ）の好適な組成比や好適なＦＰ電極の長さを適用し得る。例えば、実施の形態１で詳細に説明したように、コラプスの抑制のために、Ｎリッチな窒化シリコン膜ＩＦ１ａの組成比［Ｓｉ］／［Ｎ］を０．６５以上０．８５以下の範囲とすることが好ましく、さらに、組成比［Ｓｉ］／［Ｎ］を０．７５±１％の範囲で調整することがより好ましい。また、オフ耐圧の向上のために、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂの組成比［Ｓｉ］／［Ｎ］を０．８５より大きくすることが好ましい。

（実施の形態３）
実施の形態１の変形例１（図３３Ｂ）においては、ゲート絶縁膜ＧＩと絶縁膜ＩＦ１とを用いているが、絶縁膜ＩＦ１をゲート絶縁膜ＧＩとして用いてもよい。図４２は、本実施の形態の半導体装置の構成を示す断面図である。

［構造説明］
図４２に示すように、本実施の形態の半導体装置においても、実施の形態１（図１）と同様に、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部に絶縁膜ＩＦ１を介して形成されている。チャネル層ＣＨや障壁層ＢＡは窒化物半導体よりなり、障壁層ＢＡは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。この絶縁膜ＩＦ１は、実施の形態１と同様に、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとの積層膜よりなる。本実施の形態の半導体装置においては、例えば、Ｌｇｓは１μｍ、Ｌｇは１μｍ、Ｌｇｄは１０μｍ、Ｌｆｐは２．５μｍである。また、障壁層ＢＡとして、ＡｌＧａＮを用い、その厚さは、３０ｎｍ、Ａｌの組成は２５％とし、例えば、絶縁膜ＩＦ１の上層は３０ｎｍ、下層は３０ｎｍである。

このように、本実施の形態においても、絶縁膜ＩＦ１を、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとの積層構造としたので、実施の形態１で詳細に説明したように、半導体装置の特性を向上させることができる。

具体的には、絶縁膜ＩＦ１の上層をＳｉリッチな窒化シリコン膜ＩＦ１ｂとすることで、耐圧の向上を図ることができる。また、エッチング耐性の向上を図ることができる。また、絶縁膜ＩＦ１の下層をＮリッチな窒化シリコン膜ＩＦ１ａとすることで、コラプスを抑制することができる。

［製法説明］
次いで、図４３〜図４５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４３〜図４５は、本実施の形態の半導体装置の製造工程を示す断面図である。

図４３に示すように、基板Ｓ上に、実施の形態１の場合と同様にして、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡを順次形成する。

次いで、障壁層ＢＡ上に、マスク用の絶縁膜ＩＦＭとして、例えば、酸化シリコン膜を形成する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦＭをパターニングすることにより、開口領域ＯＡ２に開口部を形成する。

次いで、絶縁膜ＩＦＭの積層膜をマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、塩素系のガス（ＢＣｌ_３など）を用いる。次いで、マスク用の絶縁膜ＩＦＭをエッチングにより除去する。

次いで、図４４に示すように、溝Ｔ内を含む障壁層ＢＡ上に、実施の形態１と同様にして、絶縁膜ＩＦ１を形成する。まず、Ｎリッチな窒化シリコン膜ＩＦ１ａを、ＣＶＤ法などを用いて堆積する。次いで、Ｎリッチな窒化シリコン膜ＩＦ１ａ上に、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂをＣＶＤ法などを用いて堆積する。窒化シリコン膜の組成比、即ち、Ｎリッチとするか、Ｓｉリッチとするかは、実施の形態１で説明したように、原料ガス（即ち、シリコンの化合物ガスと窒素の化合物ガスとの混合ガス）のガス流量比を変化させることで調整することができる。

次いで、絶縁膜ＩＦ１上に、ゲート電極ＧＥとなるＴｉＮ膜（導電性膜）を形成する。次いで、導電性膜上に、フォトリソグラフィ技術を用いて、開口領域ＯＡ２およびその外周部を覆うフォトレジスト膜ＰＲ１２を形成する。次いで、フォトレジスト膜ＰＲ１２をマスクとして、導電性膜をエッチングし、ゲート電極ＧＥを形成する。例えば、ＴｉＮ膜は、塩素系のガスでドライエッチングする。次いで、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１２を除去する。

次いで、図４５に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングする。絶縁膜ＩＦ１は、フッ素系のガスでドライエッチングする。これにより、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域の障壁層ＢＡが露出する。

次いで、ゲート電極ＧＥの両側の障壁層ＢＡ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。このソース電極ＳＥおよびドレイン電極ＤＥは、実施の形態１と同様に、リフトオフ法を用いて形成する（図４２参照）。

この後、実施の形態１と同様に、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥ上に、絶縁層（ＩＬ１）を形成し、さらに、この絶縁層（ＩＬ１）上に、ソース電極ＳＥまたはドレイン電極ＤＥと接続される配線（Ｍ１）を形成する。

以上の工程により、図４２に示す半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。

このように、本実施の形態においても、実施の形態１と同様に、絶縁膜ＩＦ１を、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとで構成したので、半導体装置の特性を向上させることができる。

具体的には、絶縁膜ＩＦ１の上層をＳｉリッチな窒化シリコン膜ＩＦ１ｂとすることで、耐圧の向上を図ることができる。また、エッチング耐性の向上を図ることができる。また、絶縁膜ＩＦ１の下層をＮリッチな窒化シリコン膜ＩＦ１ａとすることで、コラプスを抑制することができる。

なお、本実施の形態においても、実施の形態１で説明した絶縁膜ＩＦ１（Ｓｉリッチな窒化シリコン膜ＩＦ１ｂ、Ｎリッチな窒化シリコン膜ＩＦ１ａ）の好適な組成比や好適なＦＰ電極の長さを適用し得る。例えば、実施の形態１で詳細に説明したように、コラプスの抑制のために、Ｎリッチな窒化シリコン膜ＩＦ１ａの組成比［Ｓｉ］／［Ｎ］を０．６５以上０．８５以下の範囲とすることが好ましく、さらに、組成比［Ｓｉ］／［Ｎ］を０．７５±１％の範囲で調整することがより好ましい。また、オフ耐圧の向上のために、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂの組成比［Ｓｉ］／［Ｎ］を０．８５より大きくすることが好ましい。

（実施の形態４）
実施の形態１の変形例１（図３３Ｂ）の半導体装置においては、ゲート絶縁膜ＧＩを用いているが、ゲート絶縁膜ＧＩを用いないショットキーゲート構造の半導体装置としてもよい。図４６は、本実施の形態の半導体装置の構成を示す断面図である。

［構造説明］
図４６に示すように、本実施の形態の半導体装置においても、実施の形態１（図１）と同様に、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。ゲート電極ＧＥは、絶縁膜ＩＦ１を貫通し、障壁層ＢＡの途中まで到達する溝Ｔの内部に形成されている。チャネル層ＣＨや障壁層ＢＡは窒化物半導体よりなり、障壁層ＢＡは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。この絶縁膜ＩＦ１は、実施の形態１と同様に、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとの積層膜よりなる。

このように、本実施の形態においても、絶縁膜ＩＦ１を、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとの積層構造としたので、実施の形態１で詳細に説明したように、半導体装置の特性を向上させることができる。

具体的には、絶縁膜ＩＦ１の上層をＳｉリッチな窒化シリコン膜ＩＦ１ｂとすることで、耐圧の向上を図ることができる。また、絶縁膜ＩＦ１の下層をＮリッチな窒化シリコン膜ＩＦ１ａとすることで、コラプスを抑制することができる。

なお、本実施の形態においては、溝Ｔを形成しない構成としてもよい。但し、溝Ｔを設ける構成とすることで、コラプスをより抑制し、また、閾値電圧の調整がし易くなる。

［製法説明］
次いで、図４７〜図４９を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４７〜図４９は、本実施の形態の半導体装置の製造工程を示す断面図である。

図４７に示すように、基板Ｓ上に、実施の形態１の場合と同様にして、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡを順次形成する。

次いで、障壁層ＢＡ上に、実施の形態１と同様にして、絶縁膜ＩＦ１を形成する。まず、Ｎリッチな窒化シリコン膜ＩＦ１ａを、ＣＶＤ法などを用いて堆積する。次いで、Ｎリッチな窒化シリコン膜ＩＦ１ａ上に、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂを、ＣＶＤ法などを用いて堆積する。窒化シリコン膜の組成比、即ち、Ｎリッチとするか、Ｓｉリッチとするかは、実施の形態１で説明したように、原料ガス（即ち、シリコンの化合物ガスと窒素の化合物ガスとの混合ガス）のガス流量比を変化させることで調整することができる。

次いで、絶縁膜ＩＦ１上に、フォトリソグラフィ技術を用いて、開口領域ＯＡ２に開口部を有するフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、絶縁膜ＩＦ１および障壁層ＢＡをエッチングする。これにより、絶縁膜ＩＦ１を貫通して障壁層ＢＡの途中まで達する溝Ｔを形成する。次いで、プラズマ剥離処理などによりフォトレジスト膜（図示せず）を除去する。

次いで、図４８に示すように、溝Ｔ内を含む絶縁膜ＩＦ１上に、ゲート電極ＧＥとなるＴｉＮ膜（導電性膜）を形成する。次いで、導電性膜上に、フォトリソグラフィ技術を用いて、開口領域ＯＡ２およびその外周部を覆うフォトレジスト膜ＰＲ２を形成する。次いで、フォトレジスト膜ＰＲ２をマスクとして、ゲート電極ＧＥとなる導電性膜をエッチングする。例えば、ＴｉＮ膜は、塩素系のガスでドライエッチングする。次いで、プラズマ剥離処理などによりフォトレジスト膜ＰＲ２を除去する。

次いで、図４９に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングする。絶縁膜ＩＦ１は、フッ素系のガスでドライエッチングする。これにより、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域の障壁層ＢＡが露出する。

次いで、ゲート電極ＧＥの両側の障壁層ＢＡ上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。このソース電極ＳＥおよびドレイン電極ＤＥは、実施の形態１と同様に、リフトオフ法を用いて形成する（図４６参照）。

この後、実施の形態１と同様に、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥ上に、絶縁層（ＩＬ１）を形成し、さらに、この絶縁層（ＩＬ１）上に、ソース電極ＳＥまたはドレイン電極ＤＥと接続される配線（Ｍ１）を形成する。

以上の工程により、図４６に示す半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。

このように、本実施の形態においても、実施の形態１と同様に、絶縁膜ＩＦ１を、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとで構成したので、半導体装置の特性を向上させることができる。

具体的には、絶縁膜ＩＦ１の上層をＳｉリッチな窒化シリコン膜ＩＦ１ｂとすることで、耐圧の向上を図ることができる。また、エッチング耐性の向上を図ることができる。また、絶縁膜ＩＦ１の下層をＮリッチな窒化シリコン膜ＩＦ１ａとすることで、コラプスを抑制することができる。

なお、本実施の形態においても、実施の形態１で説明した絶縁膜ＩＦ１（Ｓｉリッチな窒化シリコン膜ＩＦ１ｂ、Ｎリッチな窒化シリコン膜ＩＦ１ａ）の好適な組成比や好適なＦＰ電極の長さを適用し得る。例えば、実施の形態１で詳細に説明したように、コラプスの抑制のために、Ｎリッチな窒化シリコン膜ＩＦ１ａの組成比［Ｓｉ］／［Ｎ］を０．６５以上０．８５以下の範囲とすることが好ましく、さらに、組成比［Ｓｉ］／［Ｎ］を０．７５±１％の範囲で調整することがより好ましい。また、オフ耐圧の向上のために、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂの組成比［Ｓｉ］／［Ｎ］を０．８５より大きくすることが好ましい。

（実施の形態５）
実施の形態１の変形例１（図３３Ｂ）においては、２次元電子ガス２ＤＥＧとチャネルＣを利用したが、本実施の形態のように、チャネルＣのみを利用する構成としてもよい。
図５０は、本実施の形態の半導体装置の構成を示す断面図である。図５０に示す半導体装置は、ＭＩＳ型の電界効果トランジスタである。

［構造説明］
図５０に示すように、本実施の形態の半導体装置は、チャネル層ＣＨを有する基板上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。チャネル層ＣＨは窒化物半導体（例えば、窒化ガリウム（ＧａＮ））よりなる。また、チャネル層ＣＨ上には、開口領域ＯＡ２に開口部を有する絶縁膜ＩＦ１が形成されている。そして、ゲート電極ＧＥは、絶縁膜ＩＦ１の開口部の上方からドレイン電極ＤＥ側に延在している。また、ゲート電極ＧＥは、絶縁膜ＩＦ１の開口部の上方からソース電極ＳＥ側に延在している。また、開口領域ＯＡ２の両側のチャネル層ＣＨ中には、ｎ型の高濃度半導体領域（高濃度不純物領域、ソース、ドレイン領域）ＮＳが形成されている。

また、絶縁膜ＩＦ１は、実施の形態１と同様に、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとの積層膜よりなる。

このように、本実施の形態においても、絶縁膜ＩＦ１を、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとの積層構造としたので、実施の形態１で詳細に説明したように、半導体装置の特性を向上させることができる。

具体的には、絶縁膜ＩＦ１の上層をＳｉリッチな窒化シリコン膜ＩＦ１ｂとすることで、耐圧の向上を図ることができる。また、エッチング耐性の向上を図ることができる。また、絶縁膜ＩＦ１の下層をＮリッチな窒化シリコン膜ＩＦ１ａとすることで、コラプスを抑制することができる。

［製法説明］
次いで、図５１〜図５４を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５１〜図５４は、本実施の形態の半導体装置の製造工程を示す断面図である。

図５１に示すように、基板のチャネル層ＣＨの開口領域ＯＡ２をマスク膜（図示せず）で覆い、このマスク膜をマスクとして、チャネル層ＣＨ中にｎ型の不純物（例えば、Ｓｉイオン）を注入することにより、ｎ^＋型の高濃度半導体領域（ソース、ドレイン領域）ＮＳを形成する。この後、注入イオンの活性化のため、例えば、１２００℃で５分程度の熱処理を行う。次いで、マスク膜を除去する。

次いで、図５２に示すように、チャネル層ＣＨおよびｎ^＋型の高濃度半導体領域ＮＳ上に、実施の形態１と同様にして、絶縁膜ＩＦ１を形成する。まず、Ｎリッチな窒化シリコン膜ＩＦ１ａを、ＣＶＤ法などを用いて堆積する。次いで、Ｎリッチな窒化シリコン膜ＩＦ１ａ上に、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂをＣＶＤ法などを用いて堆積する。窒化シリコン膜の組成比、即ち、Ｎリッチとするか、Ｓｉリッチとするかは、実施の形態１で説明したように、原料ガス（即ち、シリコンの化合物ガスと窒素の化合物ガスとの混合ガス）のガス流量比を変化させることで調整することができる。

次いで、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングすることにより、開口領域ＯＡ２に開口部を形成する。

次いで、図５３に示すように、開口部内を含む絶縁膜ＩＦ１上に、実施の形態１と同様に、ゲート絶縁膜ＧＩとなるアルミナを形成し、さらに、ゲート電極ＧＥとなるＴｉＮ膜（導電性膜）を形成する。次いで、導電性膜上に、フォトリソグラフィ技術を用いて、開口領域ＯＡ２およびその外周部を覆うフォトレジスト膜ＰＲ１２を形成する。次いで、フォトレジスト膜ＰＲ１２をマスクとして、ゲート絶縁膜ＧＩとなるアルミナおよびゲート電極ＧＥとなる導電性膜をエッチングする。例えば、ＴｉＮ膜およびアルミナは、塩素系のガスでドライエッチングする。このパターニングの際、ゲート電極ＧＥを、一の方向（図５３中では右側、ドレイン電極ＤＥ側）に張り出した形状にパターニングする。言い換えれば、ゲート電極ＧＥの一部として、フィールドプレート電極ＦＰを設けるようにパターニングを行う。次いで、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１２を除去する。

次いで、図５４に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜ＩＦ１をパターニングする。絶縁膜ＩＦ１は、フッ素系のガスでドライエッチングする。これにより、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域のチャネル層ＣＨが露出する。

この後、例えば、ゲート電極ＧＥの両側のｎ^＋型の高濃度半導体領域ＮＳ上に、ソース電極およびドレイン電極を形成し、さらに、ゲート電極ＧＥ、ソース電極およびドレイン電極上に、絶縁層や配線などを形成する。

以上の工程により、図５０に示す半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。

このように、本実施の形態においても、実施の形態１と同様に、絶縁膜ＩＦ１を、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂと、その下部に位置するＮリッチな窒化シリコン膜ＩＦ１ａとで構成したので、半導体装置の特性を向上させることができる。

具体的には、絶縁膜ＩＦ１の上層をＳｉリッチな窒化シリコン膜ＩＦ１ｂとすることで、耐圧の向上を図ることができる。また、エッチング耐性の向上を図ることができる。また、絶縁膜ＩＦ１の下層をＮリッチな窒化シリコン膜ＩＦ１ａとすることで、コラプスを抑制することができる。

なお、本実施の形態においても、実施の形態１で説明した絶縁膜ＩＦ１（Ｓｉリッチな窒化シリコン膜ＩＦ１ｂ、Ｎリッチな窒化シリコン膜ＩＦ１ａ）の好適な組成比や好適なＦＰ電極の長さを適用し得る。例えば、実施の形態１で詳細に説明したように、コラプスの抑制のために、Ｎリッチな窒化シリコン膜ＩＦ１ａの組成比［Ｓｉ］／［Ｎ］を０．６５以上０．８５以下の範囲とすることが好ましく、さらに、組成比［Ｓｉ］／［Ｎ］を０．７５±１％の範囲で調整することがより好ましい。また、オフ耐圧の向上のために、Ｓｉリッチな窒化シリコン膜ＩＦ１ｂの組成比［Ｓｉ］／［Ｎ］を０．８５より大きくすることが好ましい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施の形態２の絶縁膜ＩＦ２の構成を実施の形態３〜５の半導体装置に適用してもよい。

［付記１］
基板の上方に形成された窒化物半導体層と、
前記窒化物半導体層上に形成され第１領域に開口部を有する第１絶縁膜と、
前記第１領域の前記窒化物半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記窒化物半導体層上に位置する前記ゲート電極の両側の前記窒化物半導体層中に形成されたソース、ドレイン領域と、
を有し、
前記第１絶縁膜は、前記窒化物半導体層上に形成された第１窒化シリコン膜と前記第１窒化シリコン膜の上方に形成された第２窒化シリコン膜とを有し、
前記第２窒化シリコン膜は、前記第１窒化シリコン膜よりシリコン（Ｓｉ）の組成比が大きい、半導体装置。

［付記２］
付記１記載の半導体装置において、
前記ゲート電極は、前記開口部の端部から前記ドレイン領域側に延在する電極部を有する、半導体装置。

［付記３］
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
第１領域の前記第２窒化物半導体層を貫通し、その底部が前記第１窒化物半導体層に到達する溝と、
前記溝内に設けられたゲート電極と、
前記ゲート電極の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
前記第１領域の外側の前記第２窒化物半導体層上に形成された第１絶縁膜と、
を有し、
前記第１絶縁膜は、前記第２窒化物半導体層上に形成された第１窒化シリコン膜と前記第１窒化シリコン膜の上方に形成された第２窒化シリコン膜とを有し、
前記第２窒化シリコン膜は、前記第１窒化シリコン膜よりシリコン（Ｓｉ）の組成比が大きい、半導体装置。

［付記４］
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
ゲート電極と、
前記ゲート電極の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
前記第２窒化物半導体層上に形成された第１絶縁膜と、
を有し、
前記第１絶縁膜は、前記第２窒化物半導体層上に形成された第１窒化シリコン膜と前記第１窒化シリコン膜の上方に形成された第２窒化シリコン膜とを有し、
前記第２窒化シリコン膜は、前記第１窒化シリコン膜よりシリコン（Ｓｉ）の組成比が大きく、
少なくとも前記第１絶縁膜の上面及び前記第２窒化物半導体層の上面が開口されてなる溝であって、前記第１絶縁膜の開口される第１の方向の幅が、その溝により第２窒化物半導体層の開口される前記第１の方向の幅よりも広くなるように前記溝が設けられており、
前記ゲート電極は、前記第１絶縁膜を開口する開口部の上方及び前記第２窒化シリコン膜の上方に設けられる、半導体装置。

［付記５］
（ａ）第１窒化物半導体層を形成し、前記第１窒化物半導体層上に、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層を形成することにより積層体を形成する工程、
（ｂ）前記第２窒化物半導体層上に第１窒化シリコン膜を形成し、前記第１窒化シリコン膜の上方に、前記第１窒化シリコン膜よりシリコン（Ｓｉ）の組成比が大きい第２窒化シリコン膜を形成する工程、
（ｃ）前記第２窒化物半導体層の上方に導電性膜を形成し、前記導電性膜を前記第２窒化シリコン膜が露出するまでエッチングすることによりゲート電極を形成する工程、
を有する、半導体装置の製造方法。

２ＤＥＧ ２次元電子ガス
ＢＡ 障壁層
ＢＵ バッファ層
Ｃ チャネル
Ｃ１ コンタクトホール
ＣＨ チャネル層
ＤＥ ドレイン電極
ＦＰ フィールドプレート電極
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＦ 絶縁膜
ＩＦ１ 絶縁膜
ＩＦ１ａ Ｎリッチな窒化シリコン膜
ＩＦ１ｂ Ｓｉリッチな窒化シリコン膜
ＩＦ２ 絶縁膜
ＩＦＭ 絶縁膜
ＩＬ１ 絶縁層
ＩＬ２ 絶縁層
Ｌｄ、Ｌｓ 後退量（距離）
Ｌｆｐ フィールドプレート電極の長さ
Ｍ１ 配線
ＮＳ 高濃度半導体領域（ソース、ドレイン領域）
ＮＵＣ 核生成層
ＯＡ１ 開口領域
ＯＡ２ 開口領域
ＰＲ１ フォトレジスト膜
ＰＲ１１ フォトレジスト膜
ＰＲ１２ フォトレジスト膜
ＰＲ２ フォトレジスト膜
Ｓ 基板
ＳＥ ソース電極
ＳＴＲ 歪緩和層
Ｔ 溝

Claims (24)

1. 基板の上方に形成された第１窒化物半導体層と、
   前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
   前記第２窒化物半導体層上に形成された第１絶縁膜と、
   ゲート電極と、
   前記ゲート電極の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
   を有し、
   前記第１絶縁膜は、前記第２窒化物半導体層と接する第１窒化シリコン膜と、前記第１窒化シリコン膜の上方に形成された第２窒化シリコン膜とを有し、
   前記第２窒化シリコン膜は、前記第１窒化シリコン膜よりシリコン（Ｓｉ）の組成比が大きく、
   前記ゲート電極は少なくとも前記第２窒化シリコン膜の上方に設けられる、半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］は、０．７５を中心として±１％以内である、半導体装置。
3. 請求項１記載の半導体装置において、
   前記第１窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］は、０．６５以上０．８５以下である、半導体装置。
4. 請求項１記載の半導体装置において、
   前記第２窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］は、０．８５より大きい、半導体装置。
5. 請求項１記載の半導体装置において、
   前記第１窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］は、０．７５を中心として±１％以内であり、
   前記第２窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］は、０．８５より大きい、半導体装置。
6. 請求項１記載の半導体装置において、
   前記第１窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］は、０．６５以上０．８５以下であり、
   前記第２窒化シリコン膜の組成比［Ｓｉ］／［Ｎ］は、０．８５より大きい、半導体装置。
7. 請求項１記載の半導体装置において、
   前記第１絶縁膜は開口部を有し、前記ゲート電極は開口部上にも設けられる半導体装置。
8. 請求項１記載の半導体装置において、
   前記第１絶縁膜を開口して前記第２窒化物半導体層を貫通し、その底面が前記第１窒化物半導体層に到達する溝を有し、
   前記ゲート電極は、前記溝から前記第１絶縁膜の上方までゲート絶縁膜を介して延在している、半導体装置。
9. 請求項１記載の半導体装置において、
   前記ゲート電極上に形成された第２絶縁膜を有し、
   前記第１絶縁膜の端部から前記第１電極までの間の前記第２窒化物半導体層上に前記第２絶縁膜が配置される、半導体装置。
10. 請求項１記載の半導体装置において、
    前記第２窒化物半導体層を開口し、その底面が前記第１窒化物半導体層に到達する溝を有し、
    前記第１絶縁膜は、前記溝の側壁および底面上にも形成され、
    前記ゲート電極は、前記溝の側壁および底面上の前記第１絶縁膜上から前記溝外部の前記第１絶縁膜上まで延在する、半導体装置。
11. 請求項１記載の半導体装置において、
    前記ゲート電極と前記第１絶縁膜との間に少なくとも前記第２窒化シリコン膜と接触するように設けられたゲート絶縁膜を有する、半導体装置。
12. 請求項１記載の半導体装置において、
    前記ゲート電極は、前記第２窒化シリコン膜と接触するように設けられた、半導体装置。
13. 請求項１記載の半導体装置において、
    前記ゲート電極上および前記第１絶縁膜上に設けられ、前記第２窒化シリコン膜よりもシリコン（Ｓｉ）の組成比が小さい第３窒化シリコン膜を有する、半導体装置。
14. 請求項１３記載の半導体装置において、
    前記第３窒化シリコン膜上に設けられた酸化シリコン膜を有する、半導体装置。
15. 請求項１３記載の半導体装置において、
    前記第３窒化シリコン膜は、前記第１絶縁膜の端部から前記第１電極までの間の前記第２窒化物半導体層上に設けられる、半導体装置。
16. （ａ）第１窒化物半導体層を形成し、前記第１窒化物半導体層上に、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層を形成することにより積層体を形成する工程、
    （ｂ）前記第２窒化物半導体層と接するように第１窒化シリコン膜を形成し、前記第１窒化シリコン膜の上方に、前記第１窒化シリコン膜よりシリコン（Ｓｉ）の組成比が大きい第２窒化シリコン膜を形成する工程、
    （ｃ）前記第２窒化物半導体層の上方に導電性膜を形成し、前記導電性膜を前記第２窒化シリコン膜が露出するまでエッチングすることによりゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｂ）工程と（ｃ）工程との間に、
    （ｄ）前記第１窒化シリコン膜および前記第２窒化シリコン膜の積層膜の第１領域をエッチングすることにより開口部を形成する工程、を有し、
    前記（ｃ）工程は、前記開口部および前記第２窒化シリコン膜の上方に前記導電性膜を形成し、前記導電性膜を前記第２窒化シリコン膜が露出するまでエッチングすることにより前記ゲート電極を形成する工程、である、半導体装置の製造方法。
18. 請求項１６記載の半導体装置の製造方法において、
    前記（ｂ）工程と（ｃ）工程との間に、
    （ｄ）前記第１窒化シリコン膜および前記第２窒化シリコン膜の積層膜と、前記第２窒化物半導体層とを貫通し、前記第１窒化物半導体層の途中まで到達する溝を形成する工程、を有し、
    前記（ｃ）工程は、前記溝内を含む前記第２窒化シリコン膜上に前記導電性膜を形成し、前記導電性膜を前記第２窒化シリコン膜が露出するまでエッチングすることにより前記ゲート電極を形成する工程、である、半導体装置の製造方法。
19. 請求項１６記載の半導体装置の製造方法において、
    前記（ｂ）工程と（ｃ）工程との間に、
    （ｄ）前記第１窒化シリコン膜および前記第２窒化シリコン膜の積層膜と、前記第２窒化物半導体層とを貫通し、前記第１窒化物半導体層の途中まで到達する溝を形成する工程、を有し、
    前記（ｃ）工程は、前記溝内を含む前記第２窒化シリコン膜上に、絶縁膜および前記導電性膜を順次形成し、前記導電性膜および前記絶縁膜を前記第２窒化シリコン膜が露出するまでエッチングすることによりゲート絶縁膜および前記ゲート電極を形成する工程、である、半導体装置の製造方法。
20. 請求項１６記載の半導体装置の製造方法において、
    前記（ａ）工程と（ｂ）工程との間に、
    （ｄ）前記第２窒化物半導体層および前記第１窒化物半導体層の第１領域をエッチングすることにより、前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝を形成する工程、を有し、
    前記（ｂ）工程は、前記溝内を含む前記第２窒化物半導体層上に前記第１窒化シリコン膜を形成し、前記第１窒化シリコン膜の上方に、前記第１窒化シリコン膜よりシリコン（Ｓｉ）の組成比が大きい前記第２窒化シリコン膜を形成する工程、である、半導体装置の製造方法。
21. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成され第１領域に開口部を有する第１絶縁膜と、
    前記第１領域の前記第２窒化物半導体層上に形成されたゲート電極と、
    前記ゲート電極の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
    を有し、
    前記第１絶縁膜は、前記第２窒化物半導体層上に形成された第１窒化シリコン膜と前記第１窒化シリコン膜の上方に形成された第２窒化シリコン膜とを有し、
    前記第２窒化シリコン膜は、前記第１窒化シリコン膜よりシリコン（Ｓｉ）の組成比が大きい、半導体装置。
22. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された絶縁膜と、
    ゲート電極と、
    前記ゲート電極の両側の前記第２窒化物半導体層の上方にそれぞれ形成された第１電極および第２電極と、
    を有し、
    前記絶縁膜は、前記第２窒化物半導体層の上方に設けられた第１窒化シリコン膜と、前記第１窒化シリコン膜の上方に形成された第２窒化シリコン膜と、前記第２窒化シリコン膜の上方に形成された第３窒化シリコン膜を有し、
    前記第２窒化シリコン膜は、前記第１窒化シリコン膜よりシリコン（Ｓｉ）の組成比が大きく、
    前記ゲート電極は少なくとも前記第２窒化シリコン膜の上方に設けられ、前記第３窒化シリコン膜の下方に設けられる、半導体装置。
23. 請求項２２記載の半導体装置において、
    前記第３窒化シリコン膜は、前記第２窒化シリコン膜よりシリコン（Ｓｉ）の組成比が小さい、半導体装置。
24. 請求項２２記載の半導体装置において、
    前記第３窒化シリコン膜は、前記第１絶縁膜の端部から前記第１電極までの間の前記第２窒化物半導体層上に設けられる、半導体装置。

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