KR20160099454A - Ⅲ-ⅴ계 디바이스를 위한 저손상 패시배이션층 - Google Patents

Ⅲ-ⅴ계 디바이스를 위한 저손상 패시배이션층 Download PDF

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KR20160099454A
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쳉-유안 차이
밍-웨이 차이
야오-웬 창
웬-유안 시에
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시는 Ⅲ-Ⅴ HEMT 디바이스에 대한 저손상 패시배이션층을 형성하는 구조 및 방법에 관한 것이다. 일부 실시예들에서, 본 구조는, 상기 기판 위에 배치된 벌크 버퍼층과, 상기 벌크 버퍼층 위에 배치된 Ⅲ-Ⅴ 재료의 디바이스층을 갖는다. 소스 영역, 드레인 영역, 및 게이트 영역은 상기 디바이스층 위에 배치된다. 게이트 영역은, 게이트 분리층을 덮는 게이트 전극을 포함한다. 벌크 패시배이션층은 상기 디바이스층 위에 배열되고, Ⅲ-Ⅴ 재료의 계면층은, 소스 영역, 드레인 영역, 및 게이트 영역이 상기 벌크 패시배이션층과 상기 계면층을 통하여 연장되어, 상기 디바이스층에 인접하는 방식으로, 상기 벌크 패시배이션층과 상기 디바이스층 사이에 배치된다.

Description

Ⅲ-Ⅴ계 디바이스를 위한 저손상 패시배이션층{LOW DAMAGE PASSIVATION LAYER FOR Ⅲ-Ⅴ BASED DEVICES}
헤테로구조 FET(HFET) 또는 변조 도핑된 FET(MODFET)라고도 알려진 고전자 이동도 트랜지스터(High-electron-mobility transistor, HEMT)는, 도핑된 영역(일반적으로 MOSFET에 대한 경우인 것과 같이) 대신에, 채널로서 상이한 밴드 갭(즉, 헤테로접합)으로 2개 물질들 사이에 접합을 사용하는 전계 효과 트랜지스터이다. AlGaN/GaN 디바이스와 같은 Ⅲ-N(트리 니트라이드) 디바이스는, 고전력 및 고주파수 애플리케이션에서 상당히 유망한 성능을 나타내는 HEMT의 일형태이다. Ⅲ-N 디바이스는, 예컨대 셀 폰 기지국용 이미터, 직접 방송 위성(Direct Broadcast Satelite, DBS) 수신기, 전자전(electronic warfare) 시스템 등과 같은 고전력 고주파수 애플리케이션에서 사용될 수 있다.
본 개시의 태양은, 첨부된 도면을 참조하여 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 특징부(feature)들은 일정 비례로 도시되지 않는다는 것이 주목된다. 사실상, 다양한 특징부들의 치수는, 논의의 명확성을 위하여 임의로 확대되거나 축소될 수도 있다.
도 1은 본 개시의 일부 실시예들에 따른, 디바이스층과 벌크 패시배이션층 사이의 계면층을 갖는 Ⅲ-Ⅴ HEMT 디바이스의 단면도를 도시한다.
도 2는 본 개시의 일부 실시예들에 따라 형성된, 계면층을 갖는 강화 모드 Ⅲ-N HEMT 디바이스의 단면도를 도시한다.
도 3은, 본 개시의 일부 실시예들에 따라 형성된, 계면층을 갖는 공핍 모드 Ⅲ-N (MIS-HEMT)(metal insulator semiconductor HEMT) 디바이스의 단면도를 도시한다.
도 4는 본 개시의 일부 실시예들에 따라 형성된, 계면층을 갖는 강화 모드 Ⅲ-N HEMT 디바이스를 제조하는 방법의 일부 실시예들의 흐름도를 도시한다.
도 5 내지 도 13은 도 4a의 방법을 설명하기 위하여 제공된, 제조의 다양한 단계들에서 반도체 구조의 일부 실시예들의 단면도를 도시한다.
도 14는 본 개시의 일부 실시예들에 따라 형성된, 계면층을 갖는 공핍 모드 MIS-HEMT 디바이스를 제조하는 방법의 일부 실시예들의 흐름도를 도시한다.
도 15 내지 도 20은 도 4b의 방법을 설명하기 위하여 제공된, 제조의 다양한 단계들에서 반도체 구조의 일부 실시예들의 흐름도를 도시한다.
본 개시는, 본 개시의 상이한 특징부들을 실행하기 위하여, 많은 상이한 실시예들 또는 예들을 제공한다. 구성 요소들 및 구성들의 특정 예는 본 개시를 단순화하도록 이하에 설명된다. 물론, 이들은 단지 예들이며, 제한하고자 함은 아니다. 예컨대, 다음의 상세한 설명에서의 제2 특징부 위에 또는 그 상의 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 제1 및 제2 특징부들이 직접 접촉하지 않을 수도 있도록, 제1 및 제2 특징부들 사이에 부가적인 특징부들이 형성될 수도 있는 실시예들을 또한 포함할 수도 있다. 부가하여, 본 개시는 다양한 예들에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은 단순성과 명확성을 위한 것이며, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내지 않는다.
또한, "밑에(beneath)", "아래에(below)", "위에(above)", "상부에(upper)" 등과 같은 공간적으로 관련된 용어들은, 도면에 도시된 바와 같이, 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위하여 설명의 용이함을 위하여 여기서 사용될 수도 있다. 공간적으로 관련된 용어들은, 도면에 설명된 배향 외에, 사용 또는 동작시 장치의 상이한 배향을 망라하고자 한다. 그렇지 않다면, 본 장치는 배향될 수도 있고(90도로 회전되거나 다른 배향으로), 여기서 사용된 공간적으로 관련된 기술자는 이에 따라 마찬가지로 해석될 수도 있다.
또한, "제1(first)", "제2(second)", "제3(third)" 등은 도면의 또는 일련의 도면들의 상이한 요소들 간을 구별하기 위하여 설명의 편의를 위하여 여기서 사용될 수도 있고, "제1", "제2", "제3" 등은 대응 요소를 설명하고자 함은 아니다. 따라서, 제1 도면과 관련하여 설명된 "제1 유전체층"은 다른 도면과 관련하여 설명된 "제1 유전체층"에 반드시 대응하지 않을 수도 있다.
HEMT 디바이스는, 채널 영역으로서 상이한 밴드갭을 갖는 두 재료들 간의 헤테로접합을 사용한다. 이상적으로는, 헤테로접합용으로 사용된 두 상이한 재료들은 동일하거나 약간 상이한 격자 상수(원자들 간 공간)를 가질 것이다. 그러나, 실제로, 격자 상수들은 통상적으로 약간 상이하다. AlGaN 및 GaN과 같은 이들 재료들의 격자 상수들의 차는, 특정 조건에서 밴드 다이어그램의 밴드 왜곡(band distortion)의 결과를 가질 수 있는 스트레인(strain)을 생성한다. 이 밴드 다이어그램 왜곡은, 두 상이한 재료들의 계면에 전자의 축적(2차원 전자 가스, 2DEG)의 결과를 가질 수 있다. 이 2DEG는, 자연 산화물, 단글링 본드(dangling bond), 및 피트(pit)와 같은 상면 결함에 의하여 크게 영향을 받을 것이다. 이들 트랩 상태는, 게이트에 의하여 주입된 전자들을 가두고, 헤테로접합의 상면에 또는 그 근처에 전하층을 생성하며, 이것은 게이트와 드레인 사이의 고자장 영역(high field region)에서 채널 영역을 공핍시킨다(deplete). 일반적으로, 트랜지스터 디바이스 제조를 완료하기 위하여, 헤테로접합의 상면 상에 표면 패시배이션층이 적층되어, 디바이스 턴 온/오프를 조절한다. 따라서, 패시배이션층과 Ⅲ-N 재료 간의 계면 트랩들은 디바이스 성능에 영향을 미칠 것이다.
계면 트랩 상태들수는, Ⅲ-Ⅴ 헤테로접합 구조의 상면 바로 위에 SiOx(실리콘 산화물) 및 SiNx(실리콘 질화물)과 같은 벌크 패시배이션층들을 형성함으로써 제한될 수도 있다(그리고 이로써 디바이스 성능이 향상될 수도 있다). 그러나, 이러한 SiOx 및 SiNx 패시배이션층들은, 불순물 확산과 전자 가둠으로 인하여 Ⅲ-Ⅴ 디바이스 성능을 열화시킬 것이다. 예컨대, 산화물 패시배이션층들에 관하여, 고품질 산화물 패시배이션층은 고성능 및 고신뢰성 Ⅲ-Ⅴ 디바이스를 달성하는 데 필수적이다. 그러나, 고품질 SiOx는, Ⅲ-Ⅴ 디바이스층으로 O(산소) 확산을 유도하고 디바이스 성능을 열화시킬 것인, 고 서멀 처리(저압 화학 기상 증착) 또는 플라즈마 원조 증착(플라즈마 강화 화학적 기상 증착(PECVD) 처리)에 의하여 성장될 수 있다. 한편, SiNx 패시배이션층은 일반적으로, 채널 영역으로부터 전자들을 가두는 트랩층으로서 동작한다. 이것은, 디바이스 스위칭 온/오프에 대응하는 동적 온 저항(R ON )을 증가시키고 캐리어의 이동도를 감소시킴으로써 디바이스 성능을 열화시킬 것이다. 또한, 플라즈마 강화 화학적 기상 증착된 SiNx(PESN) 패시배이션층을 포함하는 HEMT 디바이스 대부분은, PESN층의 성장 동안 플라즈마 유도 손상에서 살아남을 수 없기 때문에, 신속하게 열화된다.
상기의 관점에서, 본 개시는, 벌크 패시배이션층과 디바이스층 사이에 계면층을 도입함으로써 Ⅲ-Ⅴ HEMT 디바이스 위에 저손상 패시배이션층을 형성하기 위한 구조 및 방법에 관한 것이다. 일부 실시예들에서, 본 구조는, 기판 위에 배치된 벌크 버퍼층, 및 이 벌크 버퍼층 위에 배치된 Ⅲ-Ⅴ 재료의 디바이스층을 포함한다. 소스 영역, 드레인 영역, 및 게이트 영역(소스 영역과 드레인 영역 사이에 측방향으로 위치된)이 이 디바이스층 위에 배치된다. 게이트 영역은 게이트 분리층을 덮는 게이트 전극을 포함한다. 벌크 패시배이션층은 디바이스층 위에 배열되고, Ⅲ-Ⅴ 재료의 계면층은 벌크 패시배이션층과 디바이스층 사이에 배치된다. 소스 영역, 드레인 영역, 및 게이트 영역은 벌크 패시배이션층과 계면층을 통해 연장하여, 디바이스층과 인접한다. 계면층은, 불순물 확산의 방지, 양호한 격자 정합의 제공, 및 벌크 패시배이션층에 대한 보호의 제공을 도울 것이며, 따라서 디바이스층으로의 상당히 적은 손상을 이루게 하는 고품질의 벌크 패시배이션층을 형성하는 것을 돕는다.
도 1은, 본 개시의 일부 실시예에 따른, 디바이스층과 벌크 패시배이션층 간에 계면을 갖는 Ⅲ-Ⅴ HEMT 디바이스(100)의 단면도를 도시한다.
Ⅲ-Ⅴ HEMT 디바이스(100)는, 예컨대, 실리콘, 사파이어와 같은 기판(102) 또는 실리콘 탄화물 기판을 포함한다. 벌크 버퍼층(103)이 기판(102) 위에 위치하고, 이 버퍼층(103)은 AlN 버퍼층(104)을 포함하고, 이 AlN 버퍼층(104)은 AlGaN(Aluminum gallium nitride) 버퍼층(106)의 아래에 있다. 일부 실시예들에서, AlN 버퍼층(104)은, 격자 정합을 향상시키고, 관통 전위(threading dislocation)을 감소시키고, 인장 응력을 감소시키고, Ⅲ-Ⅴ 디바이스층(이후 처리 단계에서 그 위에 형성된)의 품질을 향상시키기 위하여, 어떠한 방식으로 배열되는 다수의 AlN 시드층들을 포함한다. AlGaN 버퍼층(106)은, AlN 버퍼층(104)과 AlGaN 버퍼층(106) 위에 형성된 층 간의 부가적인 격자 정합을 제공한다. 일부 실시예들에서, AlGaN 버퍼층(106)은, 깊이의 함수로서 Ⅲ족 및 Ⅴ족 원소들에 대하여 농도가 변하는 Ⅲ-Ⅴ족 재료의 다수층들 또는 단일 그레이딩된 층을 포함한다.
Ⅲ-Ⅴ 재료의 디바이스층(107)은 벌크 버퍼층(103) 위에 있다. 벌크 버퍼층(103)은, 기판(102)과 디바이스층(107) 간의 격자 부정합을 감소시키기 위하여 기판(102) 위에 위치된다. 디바이스층(107)은, 제1 밴드갭을 갖는 제1 Ⅲ-Ⅴ 디바이스 서브층(108)과, 제1 밴드갭과는 상이한 제2 밴드갭을 갖는 제2 Ⅲ-Ⅴ 디바이스 서브층(110)을 포함한다. 제1 및 제2 Ⅲ-Ⅴ 디바이스 서브층들(108, 110)은 헤테로접합 계면(109)과 인접한다. 일부 실시예들에서, 제1 Ⅲ-Ⅴ 디바이스 서브층(108)은 GaN(gallium nitride)을 포함하고, 제2 Ⅲ-Ⅴ 디바이스 서브층(110)은 AlGaN을 포함한다. 2DEG(two-dimensional electron gas) 채널(111)이 계면(109) 근처에 형성된다.
디바이스층(107) 위에 Ⅲ-Ⅴ 재료의 계면층(112)이 배치되고, 계면층(112) 바로 위에 벌크 패시배이션층(114)이 배치된다. 일부 실시예들에서, 계면층(112)은, AlN, 질화붕소(BN), 또는 알루미늄 붕소 질소 합금(AlxBl - xN)을 포함하고, 여기서 x는 약 0.25 내지 약 0.75의 범위이다. 일부 실시예들에서, 벌크 패시배이션층(114)은 실리콘 산화물(SiOx), 실리콘 산질화물(SiONx) 또는 알루미늄 산화물(Al2O3)을 포함하고, 여기서 x는 약 1.6 내지 약 2.1의 범위이다. 계면층(112)은, 산소(O) 원자의 확산을 방지하고, 플라즈마 강화 성장 처리로 인한 디바이스층(107)으로의 손상을 방지하는 보호층으로서 작용하여, 벌크 패시배이션층(114)을 위한 고생산성 및 양호한 두께 균일성을 보증한다. 계면층(112)은 또한, 벌크 패시배이션층(114)과 디바이스층(107) 간의 보다 양호한 격자 정합을 제공하여, 벌크 패시배이션층(114)에 대한 보다 양호한 구조적 품질을 보증한다. 계면층(112)의 이들 품질은 Ⅲ-Ⅴ HEMT 디바이스 위의 저손상 벌크 패시배이션층을 형성하는 것을 도울 것이다. 저손상 벌크 패시배이션층은 또한, 디바이스를 포함하는 웨이퍼 내에 연관된 임의의 문턱 전압(Vth) 비균일성 문제를 해결하여, 웨이퍼의 전체 수율을 향상시킬 수 있다.
소스 영역(116) 및 드레인 영역(118)은, 디바이스층(107)의 상부 표면 위에 배치되고, Ⅲ-Ⅴ HEMT 디바이스(100)의 제2 Ⅲ-Ⅴ 디바이스 서브층(110)의 2개 단부 위치에 배열된다. 일부 실시예들에서, 소스 및 드레인 영역들(116, 118)은, 제2 Ⅲ-Ⅴ 디바이스 서브층(110)으로 더 깊이 연장하고, 제2 Ⅲ-Ⅴ 디바이스 서브층(110)의 높이 내에서 어떤 레벨로 있거나, 제1 Ⅲ-Ⅴ 디바이스 서브층(108)과 제2 Ⅲ-Ⅴ 디바이스 서브층(110) 사이의 2DEG 채널(111)로 더 연장할 수 있다. 게이트 영역(120)은 소스 영역(116)과 드레인 영역(118) 사이의 디바이스층(107) 위에 있다. 게이트 영역(120)은, 게이트 분리층(121) 및 게이트 분리층(121) 위에 배치된 게이트 전극(122)을 포함한다. 소스 영역(116), 드레인 영역(118) 및 게이트 영역(120)은, 이들이 계면층(112)과 벌크 패시배이션층(114)을 통하여 연장하여, 제2 Ⅲ-Ⅴ 디바이스 서브층(110)의 상부 표면과 인접하는 방식으로 배치된다. 일부 실시예들에서, 게이트 분리층(121)은 인슐레이터 또는 도핑된 Ⅲ-Ⅴ 재료층을 포함한다. 일부 실시예들에서, 소스 영역(116), 드레인 영역(118), 및 게이트 전극(122)은 Ti/Al/Ni/Au와 같은 금속들을 포함한다.
동작 동안, 게이트 전극(122)에 인가된 전압은, 디바이스층(107)에서 채널 영역(2DEG)(111)을 통해 소스 영역(116)으로부터 드레인 영역(118)으로 캐리어들(예컨대, 전자들)의 흐름을 제어한다. 다시 말하면, Ⅲ-Ⅴ HEMT 디바이스(100)는 게이트 전극(122)의 도움으로 2DEG 채널(111)을 제어하으로써 제어될 수 있다.
도 2 및 도 3은 각각, 강화 모드(E-mode) HEMT 디바이스 및 공핍 모드(D-모드) HEMT 디바이스의 일부 예시적인 실시예들을 도시한다.
도 2는, 본 개시에 따라, 계면층(112)을 갖는 E-모드 Ⅲ-N HEMT 디바이스(200)의 단면도의 일부 실시예들을 도시한다. E-모드 Ⅲ-N HEMT 디바이스(200)는 통상적으로 비도전 상태(통상적으로 오프)이다.
E-모드 Ⅲ-N HEMT 디바이스(200)는, 디바이스층(107)의 예이며 AlGaN 버퍼층(106)의 상부에 배열된 Ⅲ-Ⅴ 채널층(108')과 배리어층(110')을 포함하는 헤테로접합 구조(107')를 포함한다. Ⅲ-Ⅴ 채널층(108')은 제1 밴드갭을 갖고, 배리어층(110')은 상이한 제2 밴드갭을 갖는다. 일부 실시예들에서, E-모드 HEMT 디바이스(200)의 배리어층(110')은, AlN＼Al0 .25GaN＼p-GaN 또는 AlN＼Al0 .25GaN＼p-GaN＼n-GaN과 같은 재료들을 포함하는 다수의 층들을 갖는 스택된 층을 구비한다.
도핑된 Ⅲ-Ⅴ 재료층(123)은 배리어층(110')으로부터 게이트 전극(122)을 분리시킨다. 도핑된 Ⅲ-Ⅴ 재료층(123)의 외부 측벽들은 반대측에서 계면층(112)과 인접한다. 일부 실시예들에서, 도핑된 Ⅲ-Ⅴ 재료층(123)은 도핑된 GaN을 포함하고, 이 도핑된 GaN은 2DEG 채널(111)로부터 전자들을 끌어내거나, 게이트 전극(122) 하부의 2DEG 채널(111)에 양이온들을 공여하여, 붕괴된(broken) 2DEG 채널(111')을 형성하고, 이것은 Ⅲ-N HEMT 디바이스(200)를 통상적으로 오프로 만들거나 E-모드 Ⅲ-N HEMT 디바이스로 만든다.
캐핑층(124)은, 소스 영역(116), 드레인 영역(118), 및 벌크 패시배이션층(114) 위에 배치된다. 캐핑층(124)은, 캐핑층(124)이 형성된 후에 발생할 수도 있는 임의의 고온 처리로 인하여 발생할 수도 있는 아웃-확산(out-diffusion)으로부터 E-모드 HEMT 디바이스(200)를 보호한다. 일부 실시예들에서, 캐핑층(124)은, 약 5nm 내지 약 100nm 범위의 두께를 갖는 SiNx 또는 SiOx를 포함한다. 이 실시예에서, 게이트 전극(122)이, 계면층(112), 벌크 패시배이션층(114), 및 캐핑층(124) 내의 리세스 내에 배치되고, 도핑된 Ⅲ-Ⅴ 재료층(124)의 상부 표면과 인접한다.
도 3은, 본 개시에 따른, 계면층(112)을 갖는 Ⅲ-N HEMT 디바이스(300)의 단면도의 일부 실시예들을 도시한다. Ⅲ-N HEMT 디바이스(300)는 D-모드 MISFET(metal-insulator-semiconductor field-effect transistor)에 대응한다. 공핍 모드(D-모드) 디바이스에서, 헤테로접합(예컨대, AlGaN/GaN 층들)의 계면에서의 2DEG의 고전자 이동성은, 게이트 전위의 인가없이 Ⅲ-N 디바이스가 도전되는 것을 허용한다.
Ⅲ-N HEMT 디바이스(300)는, 디바이스의 나머지로부터 게이트 전극(122)을 분리시키는 인슐레이터(126)를 갖는다. 다양한 실시예들에서, 인슐레이터(126)는, 실리콘 질화물(SiN)층, 알루미늄 산화물(AlO3 또는 Al2O3)층, 하프늄 산화물층(HfO2), 또는 실리콘 이산화물(SiO2)층을 포함할 수도 있다. 일부 실시예에서, 게이트 전극(122)은, 인슐레이터(126) 내의 리세스 내에 배치된다. 일부 실시예에서, 인슐레이터(126)는 계면층(112), 벌크 패시배이션층(114) 및 캐핑층(124) 내의 리세스 내에 배치되고, 배리어층(110')의 상부 표면과 인접한다.
도 4는, 본 개시의 일부 실시예들에 따라 형성된, 계면층을 갖는 E 모드 HEMT 디바이스를 제작하기 위한 방법(400)의 일부 실시예들의 흐름도를 도시한다.
개시된 방법들(예컨대, 400 및 1400)이 일련의 동작들 또는 이벤트들로서 이하에 도시되고 설명되었으나, 이러한 동작들 또는 이벤트들의 도시된 순서는 제한적인 관점으로 해석되지 않는다는 것이 이해될 것이다. 예컨대, 일부 동작들은 상이한 순서들로 및/또는 여기서 도시된 및/또는 설명된 것들이 아닌 다른 동작들 또는 이벤트들과 동시에 발생할 수도 있다. 또한, 모든 도시된 동작들이 여기서의 설명의 하나 이상의 태양들 또는 실시예들을 실행하는데 요구되지 않을 수도 있다. 또한, 여기서 설명된 동작들 중 하나 이상은 하나 이상의 분리된 동작들 및/또는 단계들로 수행될 수도 있다.
402에서, 기판이 준비된다.
404에서, 기판 위에 벌크 버퍼층이 형성된다. 일부 실시예들에서, 벌크 버퍼층은 AlN 버퍼층을 덮는 그레이딩된 AlGaN 버퍼층을 포함한다.
406에서, Ⅲ-Ⅴ 재료의 헤테로접합 구조가 벌크 버퍼층 위에 형성된다. 일부 실시예들에서, 헤테로접합 구조는 GaN 위에 AlGaN를 포함한다. 헤테로접합 구조의 GaN층은, 보통 의도하지 않게 도핑되는 도핑된 GaN(UID-GaN)층을 포함할 수도 있다(예컨대, GaN 재료는 의도적으로 배치된 도펀트를 갖지 않고, 오히려 예컨대 처리 오염물로부터 발생된 도핑을 갖는다). 일 실시예에서, UID-GaN층은 n형 도핑을 가질 수도 있다.
408에서, 헤테로접합 구조 위에 도핑된 Ⅲ-Ⅴ 재료층이 형성된다. 일부 실시예들에서, 도핑된 Ⅲ-Ⅴ 재료층은 n 도핑된 또는 p 도핑된 GaN을 포함한다.
410에서, 헤테로접합 구조 위에 Ⅲ-Ⅴ 재료의 계면층이 형성된다.
412에서, 계면층 위에 벌크 패시배이션층이 형성된다. 일부 실시예들에서, 벌크 패시배이션층은 산화물을 포함한다.
414에서, 헤테로접합 구조 위에 소스 및 드레인 영역들이 형성된다.
416에서, 소스 및 드레인 영역들과 벌크 패시배이션층 위에 캐핑층이 형성된다.
418에서, 소스 및 드레인 영역들 사이의 측면 위치에서, 캐핑층, 벌크 패시배이션층, 및 계면층을 통과하여 개구부가 형성된다.
420에서, 도핑된 Ⅲ-Ⅴ 재료층 위에 그리고 개구부 내에 게이트 전극이 형성된다.
도 5 내지 도 13은, 도 4의 방법을 설명하기 위하여 제공된, 제조의 다양한 단계들에서 반도체 구조의 일부 실시예들의 단면도를 도시한다. 도 5 내지 도 13이 방법 400에 관하여 설명되었지만, 도 5 내지 도 13에 개시된 구조들이 방법 400에 한정되는 것이 아니고, 대신 방법 400에 독립한 구조로서 독립형 장치(stand alone)일 수도 있다는 것이 이해될 것이다. 유사하게, 방법 400이 도 5 내지 도 13에 관하여 설명되었으나, 방법 400은 도 5 내지 도 13에 개시된 구조에 한정되지 않고, 대신 도 5 내지 도 13에 개시된 구조에 독립하여 독립적일 수도 있다는 것이 이해될 것이다.
도 5는, 도 4의 동작 402에 대응하는 반도체 구조(500)의 일부 실시예들의 단면도를 도시한다. 도 5에 도시된 바와 같이, 기판(102)이 제공된다. 일부 실시예들에서, 기판(102)은 Si,SiC(실리콘 탄화물), 또는 사파이어 기판일 수 있다. 일부 실시예들에서, 기판(102)은 (111) 격자판 상에 종단하는 결정 구조(crystalline structure)를 갖는 실리콘 웨이퍼를 포함한다. 다른 실시예들에서, 기판(102)은 사파이어 웨이퍼, 실리콘 탄화물 웨이퍼, 또는 실리콘 온 인슐레이터(silicon-on-insulator, SOI) 웨이퍼일 수 있다.
도 6은 도 4의 동작(404)에 대응하는 반도체 구조(600)의 단면도를 도시한다. 도 6에 도시된 바와 같이, 기판(102) 위에 벌크 버퍼층(103)이 형성된다. 일부 실시예들에서, 벌크 버퍼층(103)은, AlN 버퍼층(104)과, AlN 버퍼층(104)을 덮는 AlGaN 버퍼층(106)을 포함한다. 다양한 실시예들에서, AlN 버퍼층(104)은 다양한 온도와 성장 모드에서 형성된 다수의 시드층들을 포함한다. AlN 버퍼층(104)은, 기판(102)과 AlGaN 버퍼층(106) 사이의 양호한 격자 정합을 제공하고, 관통 전위(threading dislocation)를 감소시키고, AlGaN 버퍼층(106) 상의 인장 응력을 감소시킨다. 상기 설명된 바와 같이, AlGaN 버퍼층(106)은, 기판과, 그 위에 형성된 Ⅲ-Ⅴ 디바이스층 간의 부가적인 격자 정합을 제공한다.
많은 실시예들에서, AlGaN 버퍼층(106)은, 깊이 함수로서 가변하는 화학식을 갖는 그레이딩된 층이다. 예컨대, AlGaN 버퍼층(106)은, AlGaN 버퍼층(106)과 밑의 AlN 버퍼층(104) 사이의 계면에서 제1 화학식, 및 AlGaN 버퍼층(106)과 위의 Ⅲ-Ⅴ 디바이스층 간의 계면에서 제2 화학식을 갖는다. 다양한 실시예들에서, AlGaN 버퍼층(106)은 AlxGa1 - xN의 화학식을 가질 수도 있고, 여기서 x는 AlGaN 버퍼층(106)에서 상이한 위치들에서 약 0.1 내지 약 0.95의 범위에 있다. 일부 실시예들에서, AlGaN 버퍼층(106)은, 예컨대 Al0 . 75Ga0 .25N＼Al0 . 5Ga0 .5N＼Al0 . 25Ga0 .25N의 화학 조성을 갖는 3X-AlGaN층, 또는 Al0 . 75Ga0 .25N＼Al0 . 5Ga0 .5N＼Al0 . 25Ga0 .25N＼Al0 . 1Ga0 .9N의 화학 조성을 갖는 4X-AlGaN층을 포함한다. AlGaN 버퍼층(106)은, 약 980℃ 내지 약 1150℃의 범위의 온도에서, 약 0.2 um와 약 1.5 um 사이의 범위의 두께로 성장될 수도 있다.
도 7은 도 4의 동작(406)에 대응하는 반도체 구조(700)의 단면도를 도시한다. 도 7에 도시된 바와 같이, Ⅲ-Ⅴ 채널층(108')과 배리어층(110')을 포함하는 헤테로접합 구조(107')가 벌크 버퍼층(103) 위에 배치된다. 일부 실시예들에서, Ⅲ-Ⅴ 채널층(108')은, 1e17cm-3보다 작은 탄소 농도를 갖는 u-GaN(비의도적으로 도핑된 GaN)을 포함한다. 일부 실시예들에서, u-GaN 두께는 약 0.2 내지 약 1.0 um의 범위에 있으며, 약 950℃ 내지 약 1050℃ 사이의 온도에서 성장된다. Ⅲ-Ⅴ 채널층(108')과의 밴드갭 불연속성을 제공하기 위하여 배리어층(110')이 사용되어, 2-DEG 채널(111)을 형성한다. 일부 실시예들에서, 배리어층(110')은, Al0 . 25GaN, 또는 AIN＼Al0.25GaN＼u-GaN, AIN＼Al0 . 25GaN＼p-GaN 또는 AIN＼Al0 . 25GaN＼p-GaN＼n-GaN과 같은 재료들을 포함하는 다수의 층들을 갖는 스택된 구조를 포함한다.
도 8은 도 4의 동작 408에 대응하는 반도체 구조(800)의 단면도를 도시한다. 도 8에 도시된 바와 같이, 헤테로접합 구조(107') 위에 특정 위치에 도핑된 Ⅲ-Ⅴ 재료층(123)이 형성된다. 도핑된 Ⅲ-Ⅴ 재료층(123)의 형성은, Ⅲ-Ⅴ 재료층을 적층하는 단계, Ⅲ-Ⅴ 재료층을 p형 또는 n형 도펀트로 도핑하는 단계, 및 헤테로접합 구조(107') 위의 위치에 이 재료층을 패터닝하기 위하여 마스킹된 에칭 단계를 수행하는 단계를 포함한다. 도핑된 Ⅲ-Ⅴ 재료층(123)은 2DEG 채널(111')로부터 전자들을 끌어 당겨, 붕괴된 2DEG 채널(111')을 형성한다. 일부 실시예들에서, 도핑된 Ⅲ-Ⅴ 재료층(123)은 n-GaN 또는 p-GaN을 포함한다.
도 9는 도 4의 동작들 410 및 412에 대응하는 반도체 구조(900)의 단면도를 도시한다. 도 9에 도시된 바와 같이, 헤테로접합 구조(107') 위에 계면층 재료(112')와 벌크 패시배이션층 재료(114')가 형성된다. 계면층 재료(112')는 도핑된 Ⅲ-Ⅴ 재료층(123)을 감싼다. 일부 실시예들에서, 계면층 재료(112')는 AlN, 질화붕소(BN) 또는 알루미늄 붕소 질소 합금(AlxBl - xN)을 포함하고, 여기서 x는 약 0.25 내지 약 0.75의 범위이다. 일부 실시예들에서, 벌크 패시배이션층 재료(114')는 SiOx, 실리콘 산질화물(SiONx), 또는 알루미늄 산화물(Al2O3)을 포함하며, 여기서 x는 약 1.6 내지 약 2.1의 범위이다. 다양한 실시예들에서, 계면층 재료(112') 및 벌크 패시배이션층 재료(114')는, PECVD, ALD, CVD, 또는 PVD 와 같은 증착법들에 의하여 형성된다. 계면층은 약 5 옴스트롱 내지 약 500 옴스트롱의 두께로 형성될 수도 있고, 벌크 패시배이션층은 약 30 nm 내지 약 500 nm 범위의 두께로 형성될 수도 있다. 일부 실시예들에서, 고품질 및 저손상 패시배이션층을 생성하기 위하여, AlN 계면층 위에, 약 300℃ 내지 약 550℃의 범위의 온도에서 행해지는 처리 챔버 내에서 수행되는 PECVD 처리를 통하여 SiOx 벌크 패시배이션층이 형성된다.
도 10은 도 4의 동작 414에 대응하는 반도체 구조(1000)의 단면도를 도시한다. 도 10에 도시된 바와 같이, 소스 영역(116)과 드레인 영역(118)이 배리어층(110')의 마주 보는 단부들에 형성된다. 일부 실시예들에서, 소스 및 드레인 영역들(116 및 118) 각각이 배리어층(110')으로 더 깊이 연장되고, 배리어층(110')의 깊이 내에 어떠한 레벨에서 존재하고, 또는 붕괴된 2DEG 채널(111')로 더 연장될 수 있다. 일부 실시예들에서, 소스 및 드레인 영역들(116, 118) 각각이, 헤테로접합 구조(107')와 접촉하는 위치에서 적층 처리(예컨대, PVD, CVD 등)에 의하여 금속을 선택적으로 적층시킴으로써 형성되어, 붕괴된 2DEG 채널(111')과의 오믹 접촉을 형성한다. 소스 영역(116)과 드레인 영역(118)의 재료들은 일반적으로 형성 후에 어닐링된다. 소스 및 드레인 금속들을 적층시키기 전에, 소스 영역(116) 및 드레인 영역(118)이 형성되는 영역들에서, 계면층 재료(112')와 벌크 패시배이션층 재료(114')가 제거되고/에칭되어 제거된다. 일부 실시예들에서, 소스 및 드레인 영역들이, Ti, Al, Ni, Au 또는 이러한 금속들의 조합과 같은 금속들을 선택적으로 적층시킴으로써 형성된다.
도 11은, 도 4의 동작 416에 대응하는 반도체 구조(1100)의 단면도를 도시한다. 도 11에 도시된 바와 같이, 캐핑층 재료(124')가 벌크 패시배이션층 재료(114') 및 소스 및 드레인 영역들(116, 118) 각각 위에 형성된다. 일부 실시예들에서, 캐핑층 재료(124')는 PECVD, PVD 또는 ALD와 같은 저온 증착법에 의하여 형성될 수 있다. 일부 실시예들에서, 캐핑층 재료(124')는 SiNx 또는 SiOx를 포함한다.
도 12는 도 4의 동작 418에 대응하는 반도체 구조(1200)의 단면도를 도시한다. 도 12에 도시된 바와 같이, 소스 및 드레인 영역들(116, 118) 사이의 측면 위치에, 캐핑층 재료(124'), 벌크 패시배이션층 재료(114'), 및 계면층 재료(112') 각각을 통하여 개구부(125)가 형성되어, 캐핑층(124), 계면층(112) 및 벌크 패시배이션층(114)을 형성한다. 다양한 실시예들에서, 개구부(125)는 건식 에천트(예컨대, RIE 에칭, 플라즈마 에칭 등) 또는 습식 에천트(예컨대, 불산)를 이용하여 형성될 수도 있다.
도 13은 도 4의 동작 420에 대응하는 반도체 구조(1300)의 단면도를 도시한다. 도 13에 도시된 바와 같이, 개구부(125) 내에 도핑된 Ⅲ-Ⅴ 재료층(123) 위에 게이트 전극(122)이 형성된다. 게이트 전극(122)은, 계면층(112), 벌크 패시배이션층(114), 및 캐핑층(124)이 게이트 전극(122)의 외부 측벽들과 인접하는 방식으로 형성된다. 일부 실시예들에서, 게이트 전극(122)은, Ti, Al, Ni, Au 또는 그러한 금속들의 조합같은 금속들을 포함한다.
도 14는, 본 개시의 일부 실시예들에 따라 형성된, 계면층을 갖는, D-모드 MISFET를 제조하기 위한 방법(1400)의 일부 실시예들의 흐름도를 도시한다.
1402에서, 기판에 제공된다.
1404에서, 기판 위에 벌크 버퍼층이 형성된다. 일부 실시예들에서, 벌크 버퍼층은 AlN 버퍼층을 덮는 그레이딩된 AlGaN 버퍼층을 포함한다.
1406에서, 벌크 버퍼층 위에 Ⅲ-Ⅴ 재료의 헤테로접합 구조가 형성된다.
1408에서, 헤테로접합 구조 위에 Ⅲ-Ⅴ 재료의 계면층이 형성된다. 일부 실시예들에서, 계면층은 AlN을 포함한다.
1410에서, 계면층 위에 벌크 패시배이션층이 형성된다. 일부 실시예들에서, 벌크 패시배이션층은 산화물을 포함한다.
1412에서, 헤테로접합 구조 위에 소스 및 드레인 영역들이 형성된다.
1414에서, 소스 및 드레인 영역들과 벌크 패시배이션층 위에 캐핑층이 형성된다.
1416에서, 소스 및 드레인 영역들 사이의 측면 위치에, 캐핑층, 벌크 패시배이션층, 및 계면층을 통하여 개구부가 형성된다.
1418에서, 캐핑층 위에 인슐레이터층과 게이트 전극층이 형성되고, 이 인슐레이터층은 개구부를 통하여 헤테로접합 구조와 인접한다.
1420에서, 인슐레이터 위에 게이트 전극이 형성된다.
도 5 내지 도 7 및 도 15 내지 도 20은, 도 14의 방법을 설명하기 위하여 제공된, 제조의 다양한 단계들에서 반도체 구조의 일부 실시예들의 단면도를 도시한다. 도 5 내지 도 7 및 도 15 내지 도 20이 방법 1400에 관련하여 설명되었지만, 도 5 내지 도 7 및 도 15 내지 도 20에 개시된 구조는 방법 1400에 제한되지 않고, 대신 방법 1400에 독립한 독립형 장치일 수도 있다는 것이 이해될 것이다. 마찬가지로, 방법 1400이 도 5 내지 도 7 및 도 15 내지 도 20에 관련하여 설명되었어도, 방법 1400은 도 5 내지 도 7 및 도 15 내지 도 20에 개시된 구조에 제한되지 않고, 대신 도 5 내지 도 7 및 도 15 내지 도 20에 개시된 구조에 독립하여 독립적일 수도 있다는 것이 이해될 것이다.
도 5 내지 도 7은 상기에 이미 설명되었다.
도 15는, 도 14의 동작들 1408 및 1410에 대응하는 반도체 구조(1500)의 단면도를 도시한다. 도 15에 도시된 바와 같이, 헤테로접합 구조(107')의 형성 후(도 7에 도시된), 계면층 재료(112') 및 벌크 패시배이션층 재료(114')가 헤테로접합 구조(107') 위에 형성된다. 일부 실시예들에서, 계면층 재료(112')는 AlN, 질화붕소(BN), 또는 알루미늄 붕소 질소 합금(AlxB1 - xN)을 포함하고, 여기서 x는 약 0.25 내지 약 0.75의 범위이다. 일부 실시예들에서, 벌크 패시배이션층 재료(114')는, SiOx, 실리콘 산질화물(SiONx), 또는 알루미늄 산화물(Al2O3)을 포함하고, 여기서 x는 약 1.6 내지 약 2.1의 범위이다. 다양한 실시예들에서, 계면층 재료(112') 및 벌크 패시배이션층 재료(114')는, PECVD, ALD, CVD 또는 PVD와 같은 증착법에 의하여 형성된다. 일부 실시예들에서, SiOx 벌크 패시배이션층은, 고품질 및 저손상 패시배이션층을 생성하기 위하여 AlN 계면층 위에, 약 300℃ 내지 약 550℃ 범위의 온도에서 PECVD 처리를 통하여 형성된다.
도 16은 도 14의 동작 1412에 대응하는 반도체 구조(1600)의 단면도를 도시한다. 도 16에 도시된 바와 같이, 소스 영역(116) 및 드레인 영역(118)은 배리어층(110')의 대향하는 단부들에 형성된다. 일부 실시예들에서, 소스 및 드레인 영역들(116 및 118) 각각은 배리어층(110')으로 더 깊이 연장되고, 배리어층(110')의 깊이 내에 어떤 레벨에서 존재할 수 있거나, 2DEG(111)로 더 연장될 수 있다. 일부 실시예들에서, 소스 및 드레인 영역들(116 및 118) 각각은 헤테로접합 구조(107')과 접촉하는 위치에서 증착 처리(예컨대, PVD, CVD 등)에 의하여 금속을 선택적으로 적층함으로써 형성되어, 2DEG(111)와 오믹 접촉을 형성한다. 소스 영역(116) 및 드레인 영역(118)의 재료들은 일반적으로 형성 후에 어닐링된다. 계면층 재료(112') 및 벌크 패시배이션층 재료(114')는, 소스 및 드레인 금속들을 적층하기 전에, 소스 영역(116) 및 드레인 영역(118)이 형성되는 이들 영역들에서 제거되어야/에칭되어야 한다. 일부 실시예들에서, 소스 및 드레인 영역들은, Ti, Al, Ni, Au 또는 그러한 금속들의 조합을 선택적으로 적층함으로써 형성된다.
도 17은 도 14의 동작 1414에 대응하는 반도체 구조(1700)의 단면도를 도시한다. 도 17에 도시된 바와 같이, 캐핑층 재료(124')는 벌크 패시배이션층 재료(114')와 소스 및 드레인 영역들(116 및 118) 각각의 위에 형성된다. 일부 실시예들에서, 캐핑층 재료(124')는 PECVD, PVD 또는 ALD와 같은 저온 증착법에 의하여 형성될 수 있다. 일부 실시예들에서, 캐핑층(124')은 SiNx 또는 SiOx를 포함한다.
도 18은 도 14의 동작 1416에 대응하는 반도체 구조(1800)의 단면도를 도시한다. 도 18에 도시된 바와 같이, 소스 및 드레인 영역들(116, 118) 사이의 측면 위치에 각각, 캐핑층 재료(124'), 벌크 패시배이션층 재료(114'), 및 계면층 재료(112')를 통하여 개구부(125)가 형성되어, 계면층(112), 벌크 패시배이션층(114), 및 캐핑층(124)을 형성한다. 다양한 실시예들에서, 개구부(125)는 건식 에천트(예컨대, RIE 에칭, 플라즈마 에칭 등) 또는 습식 에천트(예컨대, 불산)를 이용하여 형성될 수도 있다.
도 19는 도 14의 동작 1418에 대응하는 반도체 구조(1900)의 단면도를 도시한다. 도 19에 도시된 바와 같이, 인슐레이터층(126')이 캐핑층(124) 위에 그리고 개구부(125) 내에 형성되어, 인슐레이터층(126')이 개구부(125) 내에 배리어층(110')의 상부 표면에 인접한다. 일부 실시예들에서, 인슐레이터층(126')은 SiN층, 알루미늄 산화물(AlO3 또는 Al2O3)층, 하프늄 산화물층(HfO2), 또는 SiO2층을 포함할 수도 있다. 게이트 전극층(122')은 인슐레이터층(126') 위에 컨포멀하게 형성된다. 일부 실시예들에서, 게이트 전극층(122')은, Ti, Al, Ni, Au 또는 그러한 금속들의 조합과 같은 금속들을 포함한다.
도 20은 도 14의 동작 1420에 대응하는 반도체 구조(2000)의 단면도를 도시한다. 도 20에 도시된 바와 같이, 게이트 전극층(122') 및 인슐레이터층(126')이 에칭되어, 게이트 인슐레이터(126) 및 게이트 인슐레이터(126) 내에 배치된 게이트 전극(122)을 형성한다. 다양한 실시예들에서, 게이트 전극층(122') 및 인슐레이터층(126')은 건식 에천트(예컨대, RIE 에칭, 플라즈마 에칭 등) 또는 습식 에천트(예컨대, 불산)를 이용하여 에칭될 수도 있다.
본 개시는 Ⅲ-Ⅴ HEMT 디바이스의 구조 및 방법에 관한 것이며, 이 Ⅲ-Ⅴ HEMT 디바이스는, HEMT 디바이스의 헤테로접합 구조와 벌크 패시배이션층 사이에 배치된 Ⅲ-Ⅴ 재료의 계면층을 포함한다.
일부 실시예들에서, 본 개시는, 기판, 기판 위에 배치된 벌크 버퍼층, 벌크 버퍼층 위에 배치된 Ⅲ-Ⅴ 재료의 디바이스층, 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이에 측방으로 위치된 게이트 영역을 포함하는 반도체 디바이스에 관한 것이며, 상기 게이트 영역은, 게이트 분리층을 덮는 게이트 전극, 디바이스층 위에 배열된 벌크 패시배이션층, 및 벌크 패시배이션층과 디바이스층 사이에 배치된 Ⅲ-Ⅴ 재료의 계면층을 포함하고, 상기 소스 영역, 상기 드레인 영역, 및 상기 게이트 영역은 벌크 패시배이션층과 계면층을 통하여 연장되어, 디바이스층과 인접한다.
다른 실시예에서, 본 개시는, 기판을 제공하는 단계, 기판 위에 버퍼층을 형성하는 단계, 버퍼층 위에 Ⅲ-Ⅴ 재료의 헤테로접합 구조를 형성하는 단계, 헤테로접합 구조 위에 Ⅲ-Ⅴ 재료의 계면층을 형성하는 단계, 계면층 위에 벌크 패시배이션층을 형성하는 단계, 헤테로접합 구조 위에 소스 및 드레인 영역들을 형성하는 단계, 소스 및 드레인 영역들 및 벌크 패시배이션층 위에 캐핑층을 형성하는 단계, 및 소스 영역과 드레인 영역 사이에 게이트 영역을 형성하는 단계를 포함하는 Ⅲ-Ⅴ족 반도체 디바이스를 형성하는 방법에 관한 것이며, 상기 소스, 드레인, 및 게이트 영역들은 벌크 패시배이션층과 계면층을 통하여 연장되어, 헤테로접합 구조의 상부 표면과 인접한다.
또다른 실시예에서, 본 개시는, 실리콘(Si) 기판 위에 배치된 알루미늄 질화물(AlN) 버퍼층, AlN 버퍼층 위에 배치된 알루미늄 갈륨 질화물(AlGaN) 버퍼층, AlGaN 버퍼층 위에 배치된 갈륨 질화물(GaN) 채널층, GaN 채널층 위에 배치된 AlGaN 배리어층, AlGaN 배리어층 위에 배치된 AlN 계면층, AlN 버퍼층 위에 배치된 벌크 산화물 패시배이션층, 및 소스 영역과 드레인 영역 사이에 측방으로 배치된 게이트 영역을 포함하는 Ⅲ-Ⅴ족 반도체 디바이스에 관한 것이며, 상기 소스, 드레인, 및 게이트 영역들은 AlN 계면층과 벌크 산화물 패시배이션층을 통하여 연장되어, AlGaN 배리어층과 인접한다.
상기는 몇몇 실시예들의 특징의 개요로서, 당업자는 본 개시의 태양들을 보다 잘 이해할 수도 있다. 당업자는, 여기서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위하여 다른 처리들과 구조들을 설계하거나 변형하기 위한 기반으로서 본 개시를 용이하게 이용할 수도 있다는 것을 당업자는 이해해야 한다. 당업자는 또한, 그러한 등가 구조들은 본 개시의 사상 및 범위를 벗어나지 않고, 또한 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 여기서 다양한 변경, 대체, 및 개조를 행할 수도 있다는 것을 당업자는 또한 인식해야 한다.

Claims (10)

  1. Ⅲ-Ⅴ족 반도체 디바이스에 있어서,
    기판;
    상기 기판 위에 배치된 벌크 버퍼층;
    상기 벌크 버퍼층 위에 배치된 Ⅲ-Ⅴ 재료의 디바이스층;
    소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 측방으로 위치된 게이트 영역;
    상기 디바이스층 위에 배열된 벌크 패시배이션층; 및
    상기 벌크 패시배이션층과 상기 디바이스층 사이에 배치된 Ⅲ-Ⅴ 재료의 계면층
    을 포함하고,
    상기 게이트 영역은 게이트 분리층을 덮는 게이트 전극을 포함하고,
    상기 소스 영역, 상기 드레인 영역, 및 상기 게이트 영역은, 상기 벌크 패시배이션층과 상기 계면층을 통하여 연장되어, 상기 디바이스층에 인접하는 것인 Ⅲ-Ⅴ족 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 벌크 패시배이션층은, 실리콘 산화물(SiOx), 실리콘 산질화물(SiONx), 또는 알루미늄 산화물(Al2O3)을 포함하고, 여기서 x는 1.6 내지 2.1의 범위이고,
    상기 계면층은, 알루미늄 질화물(AlN), 질화붕소(BN), 또는 알루미늄 붕소 질소 합금(AlxBl - xN)을 포함하고, 여기서 x는 0.25 내지 0.75의 범위인 것인 Ⅲ-Ⅴ족 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 게이트 분리층은 도핑된 Ⅲ-Ⅴ 재료층 또는 인슐레이터(insulator)를 포함하는 것인 Ⅲ-Ⅴ족 반도체 디바이스.
  4. 제 3 항에 있어서, 상기 벌크 패시배이션층, 상기 소스 영역, 및 상기 드레인 영역 위에 배치된 캐핑층을 더 포함하는 Ⅲ-Ⅴ족 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 계면층의 두께는 5 옹스트롬 내지 500 옹스트롬의 범위이고,
    상기 벌크 패시배이션층의 두께는 30 nm 내지 500 nm의 범위인 것인 Ⅲ-Ⅴ족 반도체 디바이스.
  6. 제 1 항에 있어서, 상기 벌크 버퍼층은,
    상기 기판 위에 배치된 AlN 버퍼층; 및
    상기 AlN 버퍼층 위에 배치된 알루미늄 갈륨 질화물(AlGaN) 버퍼층
    을 포함하는 것인 Ⅲ-Ⅴ족 반도체 디바이스.
  7. Ⅲ-Ⅴ족 반도체 디바이스의 형성 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 위에 벌크 버퍼층을 형성하는 단계;
    상기 벌크 버퍼층 위에 Ⅲ-Ⅴ 재료의 헤테로접합 구조를 형성하는 단계;
    상기 헤테로접합 구조 위에 Ⅲ-Ⅴ 재료의 계면층을 형성하는 단계;
    상기 계면층 위에 벌크 패시배이션층을 형성하는 단계;
    상기 헤테로접합 구조 위에 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 소스 영역과 상기 드레인 영역 및 상기 벌크 패시배이션층 위에 캐핑층을 형성하는 단계; 및
    상기 소스 영역과 상기 드레인 영역 사이에 게이트 영역을 형성하는 단계
    를 포함하고,
    상기 소스 영역, 상기 드레인 영역, 및 상기 게이트 영역은, 상기 벌크 패시배이션층과 상기 계면층을 통하여 연장되어, 상기 헤테로접합 구조의 상부 표면에 인접하는 것인 Ⅲ-Ⅴ족 반도체 디바이스의 형성 방법.
  8. 제 7 항에 있어서, 상기 벌크 패시배이션층은, 300℃ 내지 550℃의 범위의 온도에서 행해지는 처리 챔버 내에서 수행되는 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition, PECVD) 처리에 의하여 형성된 실리콘 산화물층을 포함하는 것인 Ⅲ-Ⅴ족 반도체 디바이스의 형성 방법.
  9. Ⅲ-Ⅴ족 반도체 디바이스에 있어서,
    실리콘(Si) 기판 위에 배치된 알루미늄 질화물(AlN) 버퍼층;
    상기 AlN 버퍼층 위에 배치된 알루미늄 갈륨 질화물(AlGaN) 버퍼층;
    상기 AlGaN 버퍼층 위에 배치된 갈륨 질화물(GaN) 채널층;
    상기 GaN 채널층 위에 배치된 AlGaN 배리어층;
    상기 AlGaN 배리어층 위에 배치된 AlN 계면층;
    상기 AlN 버퍼층 위에 배치된 벌크 산화물 패시배이션층; 및
    상기 소스 영역과 상기 드레인 영역 사이에 측방으로 배치된 게이트 영역
    을 포함하고,
    상기 소스 영역, 상기 드레인 영역, 및 상기 게이트 영역은, 상기 AlN 계면층과 상기 벌크 산화물 패시배이션층을 통하여 연장되어, 상기 AlGaN 배리어층에 인접하는 것인 Ⅲ-Ⅴ족 반도체 디바이스.
  10. 제 9 항에 있어서, 상기 벌크 산화물 패시배이션층, 상기 소스 영역과 상기 드레인 영역 위에 배치된 캐핑층;
    상기 게이트 영역에서의 상기 캐핑층, 상기 벌크 산화물 패시배이션층, 및 상기 AlN 계면층 내의 리세스; 및
    상기 리세스 내에 배치된 게이트 전극
    을 더 포함하는 Ⅲ-Ⅴ족 반도체 디바이스.
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