KR102597905B1 - 그룹3족 질화물 반도체 템플릿의 제조 방법 및 이에 의해 제조된 그룹3족 질화물 반도체 템플릿 - Google Patents

그룹3족 질화물 반도체 템플릿의 제조 방법 및 이에 의해 제조된 그룹3족 질화물 반도체 템플릿 Download PDF

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윤형선
한영훈
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Abstract

본 발명은 그룹3족 질화물 반도체 템플릿의 제조 방법에 관한 것으로, 성장기판, 임시기판 및 지지기판을 준비하는 제1 단계; 상기 성장기판 위에 제1 희생층을 형성시키고, 상기 제1 희생층 위에 제1 버퍼층을 성장시킨 후, 상기 제1 버퍼층 위에 채널층을 성장시키는 제2 단계; 상기 채널층 위에 제1 접착층을 형성시키는 제3 단계; 상기 임시기판 위에 제2 희생층을 형성시킨 후, 상기 제2 희생층 위에 제2 접착층을 형성시키는 제4 단계; 상기 제1 접착층과 상기 제2 접착층을 서로 접착시켜 접착층을 형성시키는 제5 단계; 케미컬 리프트 오프(Chemical Lift Off, CLO) 기법을 이용하여 상기 성장기판을 상기 제1 희생층으로부터 분리시키는 제6 단계; 상기 제1 희생층을 식각하여 제거하는 제7 단계; 상기 제1 버퍼층 위에 상기 제1 본딩층을 형성시키는 제8 단계; 상기 지지기판 위에 제2 본딩층을 형성시키는 제9 단계; 상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시켜 본딩층을 형성시키는 제10 단계; 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 임시기판을 상기 제2 희생층으로부터 분리시키는 제11 단계; 및 상기 제2 희생층 및 상기 접착층을 식각하여 제거하는 제12 단계를 포함한다.
본 발명에 따르면, 본딩층의 상면(그룹3족 질화물 반도체층의 하부) 또는 하면(지지기판의 상부)에 고저항성 절연 특성을 가진 접합강화층과 응축응력층을 포함하는 강화층이 형성되어 하부 지지기판으로의(또는 수직방향으로의) 누설전류의 효과적 차단이 가능하므로, 철(Fe) 또는 탄소(C) 등으로 도핑(Doping)시킨 저품질의 고저항 질화갈륨(GaN) 버퍼층이 필요 없게 된다. 이에 따라, 저품질의 고저항 질화갈륨(GaN) 버퍼층의 삭제로 고품질의 질화갈륨(GaN) 채널층 및 질화알루미늄갈륨(AlGaN) 배리어층 등의 HEMT 활성 구역(HEMT Active Region)의 확보가 가능하여 전력반도체 소자의 신뢰성 및 성능이 획기적으로 개선될 수 있다.

Description

그룹3족 질화물 반도체 템플릿의 제조 방법 및 이에 의해 제조된 그룹3족 질화물 반도체 템플릿{METHOD FOR MANUFACTURING GROUP 3 NITRIDE SEMICONDUCTOR TEMPLATE AND GROUP 3 NITRIDE SEMICONDUCTOR TEMPLATE MANUFACTURED BY THE SAME}
본 발명은 그룹3족 질화물 반도체 템플릿의 제조 방법 및 이에 의해 제조된 그룹3족 질화물 반도체 템플릿에 관한 것으로, 보다 상세하게는 케미컬 리프트 오프(Chemical Lift Off, CLO) 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 고품질의 그룹3족 질화물 반도체층이 격자상수(Lattice Constant)가 동등 또는 유사한 에피택시 성장 표면을 갖는 고방열 지지기판의 상부에 형성될 수 있는 그룹3족 질화물 반도체 템플릿의 제조 방법 및 이에 의해 제조된 그룹3족 질화물 반도체 템플릿에 관한 것이다.
종래의 실리콘(Si) 단결정 성장기판 웨이퍼 상부에 직접적으로 질화갈륨(GaN) 물질계를 성장시키는 기술 기반의 수평형 채널 구조를 갖는 질화갈륨(GaN) 물질계 전력반도체(HEMT, High Electron Mobility Transistor; 고전자이동도트랜지스터) 소자에서, 해당 소자가 고온에서 안정적으로 고전압 및/또는 고속 스위칭 기능을 가지고 구동되기 위해서는 높은 항복전압과 고신뢰성 특성을 갖는 고품질 에피택시 박막 성장 기술을 통해 전력반도체 소자의 누설 전류를 억제하는 설계가 필수적이다.
이를 위해 종래의 그룹3족 질화물 반도체 박막 소재 및 이들 전력반도체 소자 구조는 1) 전기적으로 고저항 특성을 갖는 실리콘(Si) 단결정 성장기판 웨이퍼 구비와, 2) 실리콘(Si) 단결정 성장기판 웨이퍼 표면층과 고온에서의 반응을 통한 Melt-back Etching 현상을 억제하기 위한 질화알루미늄(AlN) 물질계(알루미늄(Al) 조성을 포함하는 질화물 또는 질화산화물)를 포함하는 Melt-back Etching 방지층 성장과, 3) 질화알루미늄갈륨(AlGaN) 물질계(알루미늄(Al) 또는 갈륨(Ga) 조성을 포함하는 그룹3족 질화물)를 포함하는 크랙 방지용 응축 응력층 성장과, 4) 질화갈륨(GaN) 물질계(갈륨(Ga) 조성을 포함하는 그룹3족 질화물)를 포함하는 전력반도체 활성층 성장이 순서대로 적층 형성된 구조를 갖고 있다.
그리고 상술한 질화갈륨(GaN) 물질계를 포함하는 수평형 채널 구조의 전력반도체 활성층(HEMT, High Electron Mobility Transistor; 고전자이동도트랜지스터)은 통상적으로 1) 질화갈륨(GaN) 버퍼층(Buffer Layer), 2) 질화갈륨(GaN) 채널층(Channel Layer; 수평형 트랜지스터), 3) 질화알루미늄갈륨(AlGaN) 배리어층(Barrier Layer), 4) 캡핑 패시베이션층(Capping Passivation Layer; Depletion Mode) 또는 p형 질화물 반도체층(p-type Nitride Semiconductor Layer; Enhancement Mode)의 4개 영역으로 적층 형성된다.
즉, 종래의 실리콘(Si) 단결정 성장기판 웨이퍼 상부에 직접적으로 질화갈륨(GaN) 물질계를 성장시키는 그룹3족 질화물 전력반도체 HEMT 소자 구조에서는 질화갈륨(GaN) 채널층 아래에 높은 저항을 가지는 질화갈륨(GaN) 버퍼층 형성과 함께 고저항을 갖는 실리콘(Si) 단결정 성장기판 웨이퍼를 반드시 적용하고 있으나, 하기와 같은 문제점들이 있다.
첫 번째로, 종래의 그룹3족 질화물(질화갈륨(GaN) 물질계) 전력반도체 HEMT 소자 구조에서는 MOCVD(금속유기화학증기증착) 장비를 사용하여 그룹3족 질화물 전력반도체 성장기판용 실리콘(Si) 단결정 웨이퍼 상부에 질화갈륨(GaN) 물질계 단결정 박막과 전력반도체 소자 구조를 직접적으로 성장시키는 공정을 수행한다. 이때 1000℃ 전후의 고온과 환원 분위기(H2, H+, NH3, 라디칼 이온)에서 기본적으로 갈륨(Ga) 원자가 포함된 질화갈륨(GaN) 물질계 단결정 박막 성장(성막) 공정이 수행되는데, 실리콘(Si) 단결정 웨이퍼 표면층과 갈륨(Ga) 원자 사이에서 비교적 작은 에너지로 활발하게 Si-Ga 금속성 공정 반응(Metallic Eutectic Reaction)이 발생하는 것을 차단하는 Melt-back Etching 방지막 영역이 절대적으로 필요하다.
이러한 Melt-back Etching 방지막 영역은 통상적으로 100nm 전후의 두께를 가지게 되며, MOCVD 챔버 내에서 인시츄 공정(In-situ Process)으로 성장한 질화알루미늄(AlN) 물질층이 대표적이지만, 이외에도 외부의 다른 성막(증착) 공정 장비(Sputter, PLD, ALD)를 사용하여 MOCVD 챔버에 로딩(Loading)하기 전에 그룹3족 질화물 전력반도체 성장기판용 실리콘(Si) 단결정 웨이퍼 상부에 질화알루미늄(AlN) 또는 질소산화알루미늄(AlNO) 물질층을 엑시츄 공정(Ex-situ Process)으로 성막(증착)시킬 수도 있다.
그러나 전기적으로 고저항 특성을 갖는 성장기판용 실리콘(Si) 단결정 웨이퍼 상부에 상술한 질화알루미늄(AlN) 물질층으로 Melt-back Etching 방지막 영역을 형성할 때, 질화알루미늄(AlN) 성장 시 실리콘(Si) 성장기판 표면을 손상시키는 수준이 덜하지만, 여전히 실리콘(Si) 성장기판 표면에서 전면 또는 국부적으로 Si-Al 금속성 공정 반응이 발생되어 전도성 경계면 물질층을 형성시키고, 이로 인해 연속공정에서 성장되는 질화갈륨(GaN) 물질계의 결정 품질 저하를 야기하는 문제점이 있다. 또한, 실리콘(Si) 성장기판 표면 손상으로 인해 전도성 경계면 물질(Disordered SiAlN) 형성으로 결정 품질 저하(결정성 감소)가 일어나고, 그 결과 주요 결정결함인 “전위” 밀도 증가로 누설전류가 증가되며, 이는 종국적으로 절연파괴 현상을 촉진시키게 되는 문제점이 있다.
두 번째로, 상술한 종래의 그룹3족 질화물(GaN 물질계) 전력반도체 HEMT 소자 구조에서는 물질을 성장(또는 성막)할 때 서로 다른 이종물질 사이의 물질 고유값인 격자상수(Lattice Constant, LC)와 열팽창계수(Coefficient of Thermal Expansion, CTE)를 고려해서 공정을 진행해야 하는데, 통상적으로 두 물질 사이의 격자상수(LC)와 열팽창계수(CTE) 차이가 클 경우에 성장(성막) 공정 중에 또는 공정 후에 구조적 및 열-기계적 스트레스로 인해 성장(성막)된 물질 박막내에 마이크로(미세) 또는 마크로(거시) 크랙(Crack)이 불가항력적으로 발생하거나 결정품질이 나빠진다. 특히 그룹3족 질화물 전력반도체 성장기판용 Si 단결정 웨이퍼 상부에 질화갈륨(GaN) 물질계 또는 질화알루미늄(AlN) 물질계를 직접적으로 성장(또는 성막)할 때, 열팽창계수(CTE) 및/또는 격자상수(LC) 측면에서 인장응력(Tensile Stress)이 강하게 발생되어 크랙 현상을 쉽게 관찰할 수 있을 뿐만 아니라, 소정의 두께 이상으로 성장하여 높은 항복전압과 고신뢰성 소자를 구현할 수 있는데 인장응력으로 인해서 그룹3족 질화물 전력반도체 소자 구조 두께를 두껍게 할 수가 없다.
상술한 인장응력 완화(Relief) 또는 크랙을 억제하는 방안으로 여러 기술들이 고안되어왔지만, 인장응력을 보상(Compensation) 완충시킬 수 있도록 응축응력(Compressive Stress)을 인위적으로 발생시키는 물질 및 공정을 도입하는 방안으로서, 상술한 Melt-back Etching 방지막 영역 위에 알루미늄(Al) 또는 갈륨(Ga) 조성을 포함하는 질화알루미늄갈륨(AlGaN) 물질계를 이미 공지된 다층 구조로 적층하여 크랙 현상을 억제하는 크랙 방지용 응축 응력층이 도입되어 사용되고 있다.
그러나 상술한 종래의 그룹3족 질화물(GaN 물질계) 전력반도체 HEMT 소자 구조의 크랙 방지용 응축 응력층은, 높은 알루미늄(Al) 비율을 가지는 질화알루미늄갈륨(AlGaN) 물질계 형성 시 고품질로 두꺼운 층을 성장시키기 어렵고, 결정 품질 감소로 전위가 발생되어 누설전류 증가를 촉진시키는 문제점이 있다.
세 번째로, 종래의 그룹3족 질화물(GaN 물질계) 전력반도체 HEMT 소자 구조에서는 질화갈륨(GaN) 채널층 아래의 누설전류 억제를 위해, 통상적으로 높은 저항을 갖도록 철(Fe) 또는 탄소(C) 등의 불순물을 과다 도핑(Doping)시킨 질화갈륨(GaN) 버퍼층을 형성시키게 된다.
그러나 종래의 그룹3족 질화물(GaN 물질계) 전력반도체 HEMT 소자 구조에 따르면, 과다하게 도핑(Doping)된 철(Fe) 또는 탄소(C) 등의 불순물로 인해 질화갈륨(GaN) 물질계의 결정 품질이 매우 저하되며, 치명적인 결정 결함, 즉 전위 밀도 증가로 누설전류 증가를 촉진시키게 되는 문제점이 있다. 또한, 저(低) 결정 품질의 질화갈륨(GaN) 버퍼층으로 인해 그 위에 연속공정으로 성장되는 질화갈륨(GaN) 채널층 및 질화알루미늄갈륨(AlGaN) 배리어층 역시 낮은 결정 품질을 갖게 되는 문제점이 있다.
대한민국 등록특허공보 제10-2122846호
본 발명의 목적은, 상술한 종래의 문제점을 해결하기 위한 것으로, 케미컬 리프트 오프(Chemical Lift Off, CLO) 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 고품질의 그룹3족 질화물 반도체층이 격자상수(Lattice Constant)가 동등 또는 유사한 에피택시 성장 표면을 갖는 고방열 지지기판의 상부에 형성될 수 있는 그룹3족 질화물 반도체 템플릿의 제조 방법 및 이에 의해 제조된 그룹3족 질화물 반도체 템플릿을 제공함에 있다.
상기 목적은, 본 발명에 따라, 성장기판, 임시기판 및 지지기판을 준비하는 제1 단계; 상기 성장기판 위에 제1 희생층을 형성시키고, 상기 제1 희생층 위에 제1 버퍼층을 성장시킨 후, 상기 제1 버퍼층 위에 채널층을 성장시키는 제2 단계; 상기 채널층 위에 제1 접착층을 형성시키는 제3 단계; 상기 임시기판 위에 제2 희생층을 형성시킨 후, 상기 제2 희생층 위에 제2 접착층을 형성시키는 제4 단계; 상기 제1 접착층과 상기 제2 접착층을 서로 접착시켜 접착층을 형성시키는 제5 단계; 케미컬 리프트 오프(Chemical Lift Off, CLO) 기법을 이용하여 상기 성장기판을 상기 제1 희생층으로부터 분리시키는 제6 단계; 상기 제1 희생층을 식각하여 제거하는 제7 단계; 상기 제1 버퍼층 위에 상기 제1 본딩층을 형성시키는 제8 단계; 상기 지지기판 위에 제2 본딩층을 형성시키는 제9 단계; 상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시켜 본딩층을 형성시키는 제10 단계; 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 임시기판을 상기 제2 희생층으로부터 분리시키는 제11 단계; 및 상기 제2 희생층 및 상기 접착층을 식각하여 제거하는 제12 단계를 포함하는, 그룹3족 질화물 반도체 템플릿의 제조 방법에 의해 달성된다.
또한, 상기 제9 단계는, 상기 지지기판 위에 강화층을 형성시킨 후, 상기 강화층 위에 상기 제2 본딩층을 형성시킬 수 있다.
또한, 상기 제8 단계는, 상기 제1 버퍼층 위에 강화층을 형성시킨 후, 상기 강화층 위에 상기 제1 본딩층을 형성시킬 수 있다.
또한, 상기 제7 단계는, 상기 제1 희생층을 제거한 후, 상기 제1 버퍼층을 식각하여 제거하고, 상기 제8 단계는, 상기 제1 버퍼층이 제거된 상기 채널층 위에 상기 제1 본딩층을 형성시킬 수 있다.
또한, 상기 제8 단계는, 상기 채널층 위에 강화층을 형성시킨 후, 상기 강화층 위에 상기 제1 본딩층을 형성시킬 수 있다.
또한, 상기 제8 단계는, 상기 제1 버퍼층 위에 제2 버퍼층을 성막시킨 후, 성막된 상기 제2 버퍼층 위에 상기 제1 본딩층을 형성시킬 수 있다.
또한, 상기 제8 단계는, 상기 채널층 위에 제2 버퍼층을 성막시킨 후, 성막된 상기 제2 버퍼층 위에 상기 제1 본딩층을 형성시킬 수 있다.
또한, 상기 제8 단계는, 성막된 상기 제2 버퍼층 위에 강화층을 형성시킨 후, 상기 강화층 위에 상기 제1 본딩층을 형성시킬 수 있다.
또한, 상기 성장기판은, 습식 식각으로 제거가 가능한 성장기판이고, 상기 임시기판은, 광학적으로 투명한 임시기판일 수 있다.
또한, 상기 제1 버퍼층은, 질화갈륨(GaN) 물질계를 포함할 수 있다.
또한, 상기 제2 버퍼층은, 알루미늄을 포함한 질화물 또는 산화물을 포함할 수 있다.
또한, 본 발명은, 상기 채널층 위에 재성장층을 재성장시키는 제13 단계를 더 포함할 수 있다.
상기 목적은, 본 발명에 따라, 성장기판, 임시기판 및 지지기판을 준비하는 제1 단계; 상기 성장기판 위에 제1 희생층을 형성시키고, 상기 제1 희생층 위에 버퍼층을 성장시키는 제2 단계; 상기 버퍼층 위에 제1 접착층을 형성시키는 제3 단계; 상기 임시기판 위에 제2 희생층을 형성시킨 후, 상기 제2 희생층 위에 제2 접착층을 형성시키는 제4 단계; 상기 제1 접착층과 상기 제2 접착층을 서로 접착시켜 접착층을 형성시키는 제5 단계; 케미컬 리프트 오프(Chemical Lift Off, CLO) 기법을 이용하여 상기 성장기판을 상기 제1 희생층으로부터 분리시키는 제6 단계; 상기 제1 희생층을 식각하여 제거하는 제7 단계; 상기 버퍼층 위에 제1 본딩층을 형성시키는 제8 단계; 상기 지지기판 위에 제2 본딩층을 형성시키는 제9 단계; 상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시켜 본딩층을 형성시키는 제10 단계; 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 임시기판을 상기 제2 희생층으로부터 분리시키는 제11 단계; 및 상기 제2 희생층 및 상기 접착층을 식각하여 제거하는 제12 단계를 포함하는, 그룹3족 질화물 반도체 템플릿의 제조 방법에 의해 달성된다.
또한, 상기 제9 단계는, 상기 지지기판 위에 강화층을 형성시킨 후, 상기 강화층 위에 상기 제2 본딩층을 형성시킬 수 있다.
또한, 상기 제8 단계는, 상기 버퍼층 위에 강화층을 형성시킨 후, 상기 강화층 위에 상기 제1 본딩층을 형성시킬 수 있다.
또한, 상기 버퍼층은, 질화갈륨(GaN) 물질계를 포함할 수 있다.
또한, 상기 버퍼층은, 알루미늄을 포함한 질화물 또는 산화물을 포함할 수 있다.
또한, 상기 성장기판은, 습식 식각으로 제거가 가능한 성장기판이고, 상기 임시기판은, 광학적으로 투명한 임시기판일 수 있다.
또한, 본 발명은, 상기 채널층 위에 재성장층을 재성장시키는 제13 단계를 더 포함할 수 있다.
상기 목적은, 본 발명에 따라, 청구항 1 내지 청구항 19 중에 선택된 어느 한 항에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법에 의해 제조된 그룹3족 질화물 반도체 템플릿에 의해 달성된다.
본 발명에 따르면, 본딩층의 상면(그룹3족 질화물 반도체층의 하부) 또는 하면(지지기판의 상부)에 고저항성 절연 특성을 가진 접합강화층과 응축응력층을 포함하는 강화층이 형성되어 하부 지지기판으로의(또는 수직방향으로의) 누설전류의 효과적 차단이 가능하므로, 철(Fe) 또는 탄소(C) 등으로 도핑(Doping)시킨 저품질의 고저항 질화갈륨(GaN) 버퍼층이 필요 없게 된다. 이에 따라, 저품질의 고저항 질화갈륨(GaN) 버퍼층의 삭제로 고품질의 질화갈륨(GaN) 채널층 및 질화알루미늄갈륨(AlGaN) 배리어층 등의 HEMT 활성 구역(HEMT Active Region)의 확보가 가능하여 전력반도체 소자의 신뢰성 및 성능이 획기적으로 개선될 수 있다.
또한, 본 발명에 따르면, 고품질의 전력반도체 소자의 구현 뿐만 아니라 고품질의 BGR(Blue, Green, Red) 마이크로 마이크로 LED 구조를 에피택시 성장시키는데 응용될 수 있다.
또한, 본 발명에 따르면, 종래 기술의 성장기판에 필수적이었던 Melt-back Etching 방지층과 응축응력층의 직접적인 성장이 필요없게 되므로, 고품질의 그룹3족 질화물 반도체층 위에 고품질의 질화알루미늄갈륨(AlGaN) 배리어층이 성장될 수 있다. 또한, 종래의 실리콘(Si) 성장기판 상부에 직접 성장시키는 방법 대비, 저결함의 고품질 그룹3족 질화물 반도체층이 성장될 수 있다. 또한, Melt-back Etching 방지층과 응축응력층의 성장이 제외됨에 따라, 기존 대비 얇은 두께를 가지는 그룹3족 질화물 전력반도체 구조(특히, HEMT)의 구현이 가능하며, 재료비 및 수율이 개선될 수 있다.
또한, 본 발명에 따르면, 질화갈륨(GaN) 물질계(질화갈륨(GaN) 버퍼 또는 질화갈륨(GaN) 채널)와 성장기판 사이에 외부 증착(성막) 공정을 통해 응축 응력층을 도입시켜 활용이 가능하다, 즉, MOCVD 챔버 내에서 인시츄 공정(In-situ Process)으로 성장한 질화알루미늄갈륨(AlGaN) 또는 초격자 구조의 질화알루미늄/질화갈륨(AlN/GaN SLs) 등의 응축 응력층 없이도 크랙이 없는 소정의 두께 이상을 갖는 후막 질화갈륨(GaN) 물질계의 성장이 가능하다. 또한, 질화갈륨(GaN) 버퍼층 및 질화갈륨(GaN) 채널층 대신, 누설 전류 차단 기능을 가지며 열팽창계수가 실리콘(Si) 지지기판보다 큰 물성을 갖는 질화알루미늄(AlN), 산화알루미늄(Al2O3) 등을 두껍게 성장시킬 수 있으며, 이를 활용한 전력반도체 소자의 구현이 가능하다.
또한, 케미컬 리프트 오프(Chemical Lift Off, CLO) 및 레이저 리프트 오프(Laser Lift Off, LLO) 공정을 통해, 손상되지 않은(Damage-free) 그룹3족 금속 극성을 가지는 표면(성장기판 분리면과 최종 지지기판 접합면의 극성이 동일한 구조)을 가질 수 있으므로, 고품질의 그룹3족 질화물 반도체 박막의 재성장이 가능하다.
한편, 본 발명의 효과는 이상에서 언급한 효과들로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 효과들이 포함될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법의 순서도이고,
도 2는 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿이 제조되는 과정을 도시한 것이고,
도 3은 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법의 순서도이고,
도 4는 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿이 제조되는 과정을 도시한 것이고,
도 5는 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법의 순서도이고,
도 6은 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿이 제조되는 과정을 도시한 것이고,
도 7은 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿이 제조되는 다른 과정을 도시한 것이고,
도 8은 본 발명의 제4 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법의 순서도이고,
도 9는 본 발명의 제4 실시예에 따른 그룹3족 질화물 반도체 템플릿이 제조되는 과정을 도시한 것이고,
도 10은 본 발명의 제5 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법의 순서도이고,
도 11은 본 발명의 제5 실시예에 따른 그룹3족 질화물 반도체 템플릿이 제조되는 과정을 도시한 것이고,
도 12는 본 발명의 제6 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법의 순서도이고,
도 13은 본 발명의 제6 실시예에 따른 그룹3족 질화물 반도체 템플릿이 제조되는 과정을 도시한 것이고,
도 14는 본 발명의 제1 실시예 내지 제6 실시예에 따라 제조된 그룹3족 질화물 반도체 템플릿에 서로 다르게 배치되는 강화층을 도시한 것이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
또한, 본 발명의 실시예를 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 실시예의 구성요소를 설명함에 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S100)에 대해 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법의 순서도이고, 도 2는 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿이 제조되는 과정을 도시한 것이다.
도 1 내지 도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S100)은, 제1 단계(S101)와, 제2 단계(S102)와, 제3 단계(S103)와, 제4 단계(S104)와, 제5 단계(S105)와, 제6 단계(S106)와, 제7 단계(S107)와, 제8 단계(S108)와, 제9 단계(S109)와, 제10 단계(S110)와, 제11 단계(S111)와, 제12 단계(S112)와, 제13 단계(S113)를 포함한다.
제1 단계(S101)는 성장기판(G), 임시기판(T) 및 지지기판(110)을 준비하는 단계이다.
성장기판(G)은 후술하는 케미컬 리프트 오프(Chemical Lift Off, CLO) 공정에서 습식 식각으로 제거가 가능하며, 기계적 연마 및 선택적 식각이 가능한 실리콘(Si) 성장기판(G)으로 마련되며, 실리콘(Si) 성장기판(G)은 고품질의 그룹3족 질화물 반도체 박막의 성장이 가능하도록 (111) 결정면을 가진 실리콘(Si)으로 형성되는 것이 바람직하다.
임시기판(T)은 후술하는 지지기판(110)과 동등하거나 유사한 열팽창계수(CTE)를 가지며, 동시에 후술하는 레이저 리프트 오프(Laser Lift Off, LLO) 공정에서 레이저 빔(단일 파장 광)이 흡수없이 100% 투과(이론 상)될 수 있는 광학적으로 투명한 물질로 형성되되, 지지기판(110)과의 열팽창계수의 차이가 최대 2ppm 차이를 넘지 않도록 하는 것이 바람직하다. 이를 충족시키는 임시기판(T) 물질로 사파이어(Sapphire)가 바람직하며, 탄화실리콘(SiC) 또는 지지기판(110)과 2ppm 이하의 차이를 갖도록 열팽창계수(CTE)가 조절된 유리(Glass)가 포함될 수 있다.
지지기판(110)은 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S100)의 각 단계를 거친 후 채널층(150)과 재성장층(160)을 지탱(Support)하는 기판이다.
이러한 지지기판(110)은 사파이어(Sapphire) 지지기판(110)으로 마련되는 것이 바람직하며, 더 나아가서 상술한 사파이어(Sapphire) 이외에, 탄화실리콘(SiC), 실리콘(Si), 질화알루미늄(AlN)을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 특히, 탄화실리콘(SiC) 및 질화알루미늄(AlN)의 경우는 단결정질 또는 다결정질일 수 있다.
제2 단계(S102)는 성장기판(G) 위에 제1 희생층(N1)을 형성시킨 후, 제1 희생층(N1) 위에 고품질의 그룹3족 질화물 반도체층(그룹3족 질화물 반도체 버퍼층과 채널층을 포함한다)을 단층 또는 다층으로 성장시키는 단계로, 구체적으로 제1 희생층(N1) 위에 고품질의 제1 버퍼층(140)을 단층 또는 다층으로 성장시키고, 제1 버퍼층(140) 위에 고품질의 채널층(150)을 단층 또는 다층으로 성장시키는 단계이다.
이때, 제1 희생층(N1) 위에 고품질의 제1 버퍼층(140)과 고품질의 채널층(150)이 아닌 층으로, 높은 전기 저항을 갖는 절연성 물질(Highly Electrical Resistive Insulator)인 고품질의 그룹3족 질화물로 구성된 단층 또는 다층을 제1 희생층(N1) 위에 성막(성장)할 수도 있다.
여기서 제1 희생층(N1)은 고품질의 그룹3족 질화물 반도체층을 성장시키기 위해 필요한 층으로, Melt-back etching 방지층과 크랙 방지층을 포함한다.
Melt-back Etching 방지층은 500nm 미만의 두께를 가지고 성장기판(G) 위에 형성되며, 질화알루미늄(AlN)을 포함하여 형성된다. 이러한 Melt-back Etching 방지층은 상부에 성장될 그룹3족 질화물 반도체층(그룹3족 질화물 반도체 버퍼층과 채널층, 즉 제1 버퍼층(140) 및 채널층(150)을 포함함)이 (111) 결정면을 갖는 실리콘(Si) 성장기판(G) 상부에 직접적으로 성장될 수 있도록 완충시키는 역할을 하며, 그룹3족 질화물 반도체층 내의 결정결함을 최소화하고, 질화갈륨(GaN) 물질계 성장시에 실리콘 성장기판의 표면과 Ga-Si 화학적 계면 반응을 방지하는 기능을 수행한다.
크랙 방지층은 1㎛ 미만의 두께를 가지고 Melt-back Etching 방지층 위에 형성되며, 질화알루미늄갈륨(AlGaN)을 포함하여 형성된다. 이러한 크랙 방지층은 고품질의 그룹3족 질화물 반도체층 내부에 응축 응력을 인위적으로 도입시켜, 성장 후에 상온으로 냉각(Cooling) 시 크랙을 방지하기 위해 도입된 층으로, 경우에 따라서는 생략될 수도 있다.
또한, 그룹3족 질화물 반도체층(그룹3족 질화물 반도체 버퍼층과 채널층, 즉 제1 버퍼층(140) 및 채널층(150)을 포함함)은 단층 또는 다층의 그룹3족 질화물 반도체로 구성되며, 고온(HT) 및 고저항(HR) 특성을 갖는 질화갈륨(GaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 초격자 구조의 질화알루미늄갈륨/질화갈륨(AlGaN/GaN SLs), 초격자 구조의 질화알루미늄/질화갈륨(AlN/GaN SLs), 초격자 구조의 질화알루미늄갈륨/질화알루미늄(AlGaN/AlN SLs), 질화인듐갈륨(InGaN), 질화인듐알루미늄(InAlN), 질화갈륨/질화인듐알루미늄(GaN/InAlN), 질화알루미늄스칸듐(AlScN), 질화갈륨/질화알루미늄스칸듐(GaN/AlScN) 등으로 구성될 수 있다. 이러한 그룹3족 질화물 반도체층은 치명적인 결정결함, 즉 관통 전위(최초 성장기판(G)과의 수직방향으로 존재) 밀도를 저감시키는 것이 결정적인 품질 인자이다(≤ Low 108/㎠).
한편, 성장기판(G) 위에 형성된 제1 버퍼층(140) 또는 채널층(150)의 표면과, 이후 임시기판(T) 상부에 전사(Transfer)된 제1 버퍼층(140) 또는 채널층(150)의 표면은 서로 반대로 역전(Inversion)되므로, 바람직한 소정의 제1 버퍼층(140) 또는 채널층(150) 표면이 형성될 수 있도록 성장 후에 TTV(Total Thickness Variation) 최소화, 표면 거칠기 최소화(RMS < 1nm) 및 유기물, 금속성물질 등의 이물질(Particle) 최소화 등이 달성되어야 하는데, 이를 달성할 수 있는 성장 공정으로는 MOCVD(Metal Organic Chemical Vapor Deposition)와 MBE(Molecular Beam Epitaxy) 장비를 통한 공정이 모두 가능하지만, 상대적으로 성장 온도가 낮은 공정을 통해서 수행하는 것이 바람직하다.
제3 단계(S103)는 채널층(150) 위에 에피택시 보호층(P)을 형성시킨 후, 에피택시 보호층(P) 위에 제1 접착층(A1)을 형성시키는 단계이다.
여기서 에피택시 보호층(P)은 채널층(150)이 후속하는 공정 중에 손상(Damage)받는 것을 방지하기 위한 층으로, 선택적 습식 식각(Selective Wet Etching)을 고려한 물질로 구성될 수 있으며, 이러한 에피택시 보호층(P)은 예를 들어, 우선적으로 산화실리콘(SiO2)을 포함한 산화물, 질화실리콘(SiNx)을 포함한 질화물을 포함할 수 있으며, 금속 및 합금 등을 포함할 수 있다.
제4 단계(S104)는 임시기판(T) 위에 제2 희생층(N2)을 형성시킨 후, 제2 희생층(N2) 위에 제2 접착층(A2)을 형성시키는 단계이다.
여기서 광학적으로 투명한 임시기판(T)은 후속하는 공정에서 최종적으로 레이저 리프트 오프(Laser Lift Off, LLO) 기법에 의해 용이하게 분리되는 기판으로, 제2 접착층(A2)을 형성하기에 앞서 임시기판(T) 위에 제2 희생층(N2)이 성막될 수 있는데, 상술한 제2 희생층(N2) 물질은 스퍼터(Sputter), PLD(Pulsed Laser Deposition), 증착기(Evaporator) 등의 PVD 기법으로 성막될 수 있는 산화물(Oxide), 질화물(Nitride) 등을 포함할 수 있으며, 구체적으로 산화인듐주석(ITO), 산화갈륨(GaOx), 산화질화갈륨(GaON), 질화갈륨(GaN), 질화인듐갈륨(InGaN), 산화주석(ZnO), 산화인듐갈륨주석(InGaZnO), 산화인듐주석(InZnO), 산화인듐갈륨(InGaO) 등의 물질을 포함할 수 있다.
또한, 제1 접착층(A1)과 제2 접착층(A2)은 100℃ 이하의 온도에서 Direct Bonding이 가능한 유전체 물질로, 산화실리콘(SiO2), SOG(Spin On Glass), FOx(Flowable Oxides), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 탄화질화실리콘(SiCN) 등의 물질들을 포함할 수 있으며, 100℃ 이하의 온도에서 Indirect Bonding이 가능한 유기 접착제로 Resin, BCB(Benzocyclobutene), PI(Polyimide) 등의 물질들을 포함할 수 있다.
제5 단계(S105)는 최초 성장기판(G)을 분리시키기 위해, 임시적으로 제1 접착층(A1)과 제2 접착층(A2)을 서로 접착시켜 접착층(A)을 형성시키는 단계이다. 즉, 제5 단계(S105)는 제2 접착층(A2)이 형성된 임시기판(T)을 뒤집어서 제1 접착층(A1)이 형성된 성장기판(G)에 300℃ 미만의 온도에서 가압하여 접착시키는 단계이다.
통상적으로 최초 (111) 결정면을 갖는 실리콘(Si) 성장기판(G)과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 인장 응력(Tensile Stress) 때문에 에피택시 웨이퍼의 Concave 형상으로 휨(Bow)이 있는 상태이지만, 본 발명에서는 사파이어(Sapphire) 임시기판(T)을 성장된 그룹3족 질화물 반도체 에피택시 웨이퍼 표면 상부에 접착층을 통해 접합시킴으로써 이를 해소할 수 있다.
제6 단계는 케미컬 리프트 오프(Chemical Lift Off, CLO) 기법을 이용하여 성장기판(G)을 제1 희생층(N1)으로부터 분리시키는 단계이다.
여기서 케미컬 리프트 오프 기법이란, (111) 결정면을 갖는 실리콘(Si) 성장기판(G) 후면을 기계적 연마(grinding & Polishing) 후에 남은 박형 실리콘(Si)을 완전히 제거하기 위해 TMAH(Tetramethylammonium hydroxide) 또는 HNA(Hydrofluoric + Nitric + Acetic Acids) 용액으로 습식 식각하여 최초 성장기판(G)의 실리콘(Si) 물질을 분리 제거하는 기법이다. 최초 성장기판(G)이 분리될 때 임시기판(T)에 전사된 채널층(150) 내부는 스트레스가 완전하게 해소된 상태로, 임시기판(T)과 함께 평탄한(Flat) 상태를 유지한다. 한편, 성장기판(G)을 기계적 연마한 후에 잔류 실리콘(Si) 물질을 제거하기에 앞서, 임시기판(T) 후면에 산화실리콘(SiO2), 질화실리콘(SiNx) 등의 보호막을 증착하여 식각 용액으로부터 보호하는 것이 바람직하다.
제7 단계(S107)는 제1 희생층(N1)과 제1 버퍼층(140)을 식각하여 제거함으로써 채널층(150)을 노출시키는 단계이다. 제1 희생층(N1)과 제1 버퍼층(140)이 제거된 채널층(150)의 하부 표면은 질소 극성을 갖는 표면(Nitrogen-polar Surface)으로서, 공기 중에 노출된 채널층(150)의 하부 표면이 잔류물을 완벽하게 제거한 파티클 제로(0) 상태의 표면을 갖도록 하는 것이 최종 지지기판(110)과 접합하는데 매우 중요하다.
한편, 경우에 따라 후속 공정에서 최종 지지기판(110)과의 접합력을 향상시키기 위해 채널층(150)에 규칙 또는 불규칙한 패터닝 공정을 도입하는 것이 바람직하며, 경우에 따라 후속 공정에서 최종 지지기판(110)과의 접촉면적을 향상시키기 위해 CMP 공정을 도입하는 것도 바람직하다.
제8 단계(S108)는 채널층(150) 위에 제1 본딩층(B1)을 형성시키는 단계로, 경우에 따라서는 채널층(150) 위에 후술하는 제9 단계(S109)에서와 동일한 강화층(120)을 형성시킨 후, 강화층(120) 위에 제1 본딩층(B1)을 형성시킬 수 있다.
제9 단계(S109)는 지지기판(110) 위에 제2 본딩층(B2)을 형성시키는 단계로, 경우에 따라서는 지지기판(110) 위에 강화층(120)을 형성시킨 후, 강화층(120) 위에 제2 본딩층(B2)을 형성시킬 수 있다.
여기서 강화층(120)은 보다 상세하게, 접합 강화층(121)과 응축 응력층(122)을 포함한다.
접합 강화층(121)은 채널층(150)이 본딩층(130)을 통해 최종 지지기판(110) 위에 접합될 때, 접합력을 강화하기 위해 도입되는 층으로, 접합 강화층(121)을 구성하는 물질은 산화실리콘(SiO2), 질화실리콘(SiNx) 등에서 우선적으로 선정하는 것이 바람직하다.
응축 응력층(122)은 응축응력을 유발하는 층으로, 최종 지지기판(110)의 열팽창계수보다 더 큰 값을 갖는 유전체 물질, 예를 들면 질화알루미늄(AlN, 4.6ppm), 질화산화알루미늄(AlNO, 4.6-6.8ppm), 산화알루미늄(Al2O3, 6.8ppm), 탄화실리콘(SiC, 4.8ppm), 탄화질화실리콘(SiCN, 3.8-4.8ppm), 질화갈륨(GaN, 5.6ppm), 질화산화갈륨(GaNO, 5.6-6.8ppm) 등의 인장응력을 완화, 즉 응축응력을 유발하는 물질로 구성되는데, 이는 스트레스 조절을 통한 제품의 품질 개선을 유도하는 역할을 한다.
한편, 도 14에 도시된 바와 같이, 본 발명에서는 경우에 따라 접합 강화층(121) 또는 응축 응력층(122)이 생략될 수 있으며, 경우에 따라 강화층(120) 전체가 생략되어 지지기판(110)과 본딩층(130)이 직접 접할 수 있다(또는, 제8 단계(S108)에서는 채널층(150)과 본딩층(130)이 직접 접할 수 있음). 이러한 경우는 본딩층(130)으로 실리콘(Si) 등의 지지기판(110)의 열팽창계수보다 큰 물질을 성막하여 접합 기능과 함께 응축응력을 유발하는 구조일 수 있다.
또한, 제1 본딩층(B1)과 제2 본딩층(B2)은 각각 그룹3족 질화물 반도체를 성장시키는 MOCVD 챔버(1000℃ 이상의 온도 및 환원 분위기)에서 물성 변화가 없고 열전도율이 우수한 유전체 물질을 우선적으로 선정하며, 예를 들면, 산화실리콘(SiO2, 0.8ppm), 질화실리콘(SiNx, 3.8ppm), 탄화질화실리콘(SiCN, 3.8-4.8ppm), 질화알루미늄(AlN, 4.6ppm), 산화알루미늄(Al2O3, 6.8ppm), 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass, 액상 SiO2), HSQ(Hydrogen Silsesquioxane) 등의 FOx(Flowable Oxides)를 포함할 수 있다.
제10 단계(S110)는 임시기판(T)을 분리시키기 위해 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시켜 본딩층(130)을 형성시키는 단계이다. 즉, 제10 단계(S110)는 제1 본딩층(B1)이 형성(성막)된 채널층(150)과 임시기판(T)을 뒤집어서 제2 본딩층(B2)이 형성된 지지기판(110)에 300℃ 미만의 온도에서 가압하여 접합시키는 단계이다.
종래에는 최초 성장기판(G)과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress) 발생으로 에피택시 웨이퍼 휨이 발생하지만, 본 발명의 임시기판(T)에 접합된 에피택시 웨이퍼의 경우에는 응력이 거의 풀린(Stress-relieved) 상태로 웨이퍼 휨(Bow)이 거의 제로(0)로 최소화될 수 있다. 이때, 접합 공정 온도를 상온(Room Temperature) 근처로 설정하고 공정하는 것이 스트레스를 최소화할 수 있어 웨이퍼 휨을 보다 최소화할 수 있다.
제11 단계(S111)는 레이저 리프트 오프(Chemical Lift Off, CLO) 기법을 이용하여 임시기판(T)을 제2 희생층(N2)으로부터 분리시키는 단계이다.
여기서 레이저 리프트 오프 기법이란, 균일한 광출력 및 빔 프로파일, 그리고 단일 파장을 갖는 자외선(UV) 레이저 빔을 투명한 임시기판(T) 후면에 조사하여 에피택시(Epitaxy) 성장된 층을 임시기판(T)으로부터 분리하는 기법이다. 임시기판(T)이 분리될 때, 지지기판(110)에 전사된 그룹3족 질화물 반도체 채널층(150) 내부는 스트레스가 완전하게 해소된 상태로, 지지기판(110)과 함께 평탄한(Flat) 상태를 유지한다. 이후, 임시기판(T) 분리에 따른 손상 영역과 오염된 표면 잔류물, 저품질 단결정 박막 영역을 가능한 완전하게 제거하는 것이 바람직하다.
제12 단계(S112)는 제2 희생층(N2), 접착층(A) 및 에피택시 보호층(P)을 식각하여 제거하는 단계이다. 여기서 제2 희생층(N2), 접착층(A) 및 에피택시 보호층(P)은 건식 식각(Dry Etching) 및 습식 식각(Wet Etching)을 통해 이루어질 수 있다. 이후, 오염된 채널층(150) 표면의 잔류물이 제거될 수 있으며, 필요에 따라 영구적인 본딩층(130)의 접합력 강화를 위해 400℃ 이상의 고온에서 열처리(Annealing) 공정을 실시하는 것이 바람직하다.
제13 단계(S113)는 채널층(150) 위에 고품질의 재성장층(160)을 재성장시키는 단계이다. 이때, 재성장되는 재성장층(160)은 질화알루미늄갈륨(AlGaN) 배리어층일 수 있으나, 이에 한정되지 않고 전력반도체 소자 구조, 반도체 발광 소자 구조, 통신용 필터 구조 등이 재성장될 수 있다.
예를 들면, 전력반도체 소자 구조에서는, 통상적인 HEMT 구조에 맞는 각각의 층이 재성장될 수 있으며, 질화갈륨(GaN) 또는 질화인듐알루미늄(InAlN)의 채널층, 질화알루미늄갈륨(AlGaN), 질화알루미늄스칸듐(AlScN) 또는 질화인듐알루미늄(InAlN)의 배리어층, p형 질화갈륨(pGaN), p형 질화알루미늄갈륨(pAlGaN) 또는 p형 질화알루미늄갈륨인듐(pAlGaInN)의 인젝션층, 질화실리콘(SiNx) 또는 질화알루미늄(AlN)의 패시베이션층 등을 포함하는 구조를 가질 수 있다.
또한, 마이크로 LED 등과 같은 반도체 발광 소자 구조에서는 InGaN 기반의 활성층(MQWs)을 성장시킬 때 스트레스 완화 및 온도 구배가 개선될 수 있으며, 3원계 또는 4원계 합금(In, Ga, Al) 조성비 및 도펀트(Si, Mg) 도핑량의 균일도가 개선되어 웨이퍼 내의 파장 산포, 그리고 광전 특성과 균일도가 대폭적으로 개선될 수 있어 광전 특성과 균일도가 대폭적으로 개선될 수 있는 자외선, 청색, 녹색, 적색 마이크로 LED 소자 구조가 재성장될 수 있다.
또한, 통신용 필터 구조에서는, 대략 1.5㎛ 두께를 갖는 질화알루미늄(AlN) 단결정 품질과 두께 균일도를 획기적으로 개선시킬 수 있는 통신용 필터 구조가 재성장될 수 있다.
상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S100)에 의해 제조된 그룹3족 질화물 반도체 템플릿은 지지기판(110), 강화층(120), 본딩층(130), 강화층(120), 채널층(150) 및 재성장층(160)이 순서대로 적층된 구조를 가질 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S200)에 대해 상세히 설명한다.
도 3은 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법의 순서도이고, 도 4는 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿이 제조되는 과정을 도시한 것이다.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S200)은, 제1 단계(S201)와, 제2 단계(S202)와, 제3 단계(S203)와, 제4 단계(S204)와, 제5 단계(S205)와, 제6 단계(S206)와, 제7 단계(S207)와, 제8 단계(S208)와, 제9 단계(S209)와, 제10 단계(S210)와, 제11 단계(S211)와, 제12 단계(S212)와, 제13 단계(S213)를 포함한다.
제1 단계(S201)는 성장기판(G), 임시기판(T) 및 지지기판(210)을 준비하는 단계이다.
지지기판(210)은 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S200)의 각 단계를 거친 후 제1 버퍼층(240), 채널층(250) 및 재성장층(260)을 지탱(Support)하는 기판이다.
이러한 지지기판(210)은 사파이어(Sapphire) 지지기판(210)으로 마련되는 것이 바람직하며, 더 나아가서 상술한 사파이어(Sapphire) 이외에, 탄화실리콘(SiC), 실리콘(Si), 질화알루미늄(AlN)을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 특히, 탄화실리콘(SiC) 및 질화알루미늄(AlN)의 경우는 단결정질 또는 다결정질일 수 있다.
이하 제1 단계(S201) 내지 제6 단계(S206)는 상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿(S100)의 제조 방법의 것과 동일하므로, 중복 설명은 생략한다.
제7 단계(S207)는 제1 희생층(N1)을 식각하여 제거함으로써 제1 버퍼층(240)을 노출시키는 단계이다. 제1 희생층(N1)이 제거된 제1 버퍼층(240)의 하부 표면은 질소 극성을 갖는 표면(Nitrogen-polar Surface)으로서, 공기 중에 노출된 제1 버퍼층(240)의 하부 표면이 잔류물을 완벽하게 제거한 파티클 제로(0) 상태의 표면을 갖도록 하는 것이 최종 지지기판(210)과 접합하는데 매우 중요하다.
한편, 경우에 따라 후속 공정에서 최종 지지기판(210)과의 접합력을 향상시키기 위해 제1 버퍼층(240)에 규칙 또는 불규칙한 패터닝 공정을 도입하는 것이 바람직하며, 경우에 따라 후속 공정에서 최종 지지기판(210)과의 접촉면적을 향상시키기 위해 CMP 공정을 도입하는 것도 바람직하다.
제8 단계(S208)는 제1 버퍼층(240) 위에 제1 본딩층(B1)을 형성시키는 단계로, 경우에 따라서는 제1 버퍼층(240) 위에 후술하는 제9 단계(S209)에서와 동일한 강화층(220)을 형성시킨 후, 강화층(220) 위에 제1 본딩층(B1)을 형성시킬 수 있다.
제9 단계(S209)는 지지기판(210) 위에 제2 본딩층(B2)을 형성시키는 단계로, 경우에 따라서는 지지기판(210) 위에 강화층(220)을 형성시킨 후, 강화층(220) 위에 제2 본딩층(B2)을 형성시킬 수 있다. 여기서 강화층(220)은 보다 상세하게, 접합 강화층(221)과 응축 응력층(222)을 포함한다.
한편, 도 14에 도시된 바와 같이, 본 발명에서는 경우에 따라 접합 강화층(221) 또는 응축 응력층(222)이 생략될 수 있으며, 경우에 따라 강화층(220) 전체가 생략되어 지지기판(210)과 본딩층(230)이 직접 접할 수 있다(또는, 제8 단계(S208)에서는 제1 버퍼층(240)과 본딩층(230)이 직접 접할 수 있음). 이러한 경우는 본딩층(230)으로 실리콘(Si) 지지기판(210)의 열팽창계수보다 큰 물질을 성막하여 접합 기능과 함께 응축응력을 유발하는 구조일 수 있다.
제10 단계(S210)는 임시기판(T)을 분리시키기 위해 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시켜 본딩층(230)을 형성시키는 단계이다. 즉, 제10 단계(S210)는 제1 본딩층(B1)이 형성(성막)된 제1 버퍼층(240)과 임시기판(T)을 뒤집어서 제2 본딩층(B2)이 형성된 지지기판(210)에 300℃ 미만의 온도에서 가압하여 접합시키는 단계이다.
종래에는 최초 성장기판(G)과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress) 발생으로 에피택시 웨이퍼 휨이 발생하지만, 본 발명의 임시기판(T)에 접합된 에피택시 웨이퍼의 경우에는 응력이 거의 풀린(Stress-relieved) 상태로 웨이퍼 휨(Bow)이 거의 제로(0)로 최소화될 수 있다. 이때, 접합 공정 온도를 상온(Room Temperature) 근처로 설정하고 공정하는 것이 스트레스를 최소화할 수 있어 웨이퍼 휨을 보다 최소화할 수 있다.
제11 단계(S211) 내지 제13 단계(S213)는 상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S100)의 것과 동일하므로, 중복 설명은 생략한다.
상술한 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S200)에 의해 제조된 그룹3족 질화물 반도체 템플릿은 지지기판(210), 강화층(220), 본딩층(230), 강화층(220), 제1 버퍼층(240), 채널층(250) 및 재성장층(260)이 순서대로 적층된 구조를 가질 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S300)에 대해 상세히 설명한다.
도 5는 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법의 순서도이고, 도 6은 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿이 제조되는 과정을 도시한 것이고, 도 7은 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿이 제조되는 다른 과정을 도시한 것이다.
도 5 내지 도 7에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S300)은, 제1 단계(S301)와, 제2 단계(S302)와, 제3 단계(S303)와, 제4 단계(S304)와, 제5 단계(S305)와, 제6 단계(S306)와, 제7 단계(S307)와, 제8 단계(S308)와, 제9 단계(S309)와, 제10 단계(S310)와, 제11 단계(S311)와, 제12 단계(S312)와, 제13 단계(S313)를 포함한다.
이러한 지지기판(310)은 사파이어(Sapphire) 지지기판(310)으로 마련되는 것이 바람직하며, 더 나아가서 상술한 사파이어(Sapphire) 이외에, 탄화실리콘(SiC), 실리콘(Si), 질화알루미늄(AlN)을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 특히, 탄화실리콘(SiC) 및 질화알루미늄(AlN)의 경우는 단결정질 또는 다결정질일 수 있다.
더 나아가서 상술한 실리콘(Si) 이외, 탄화실리콘(SiC), 질화알루미늄(AlN), 사파이어(Sapphire)를 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 특히, 탄화실리콘(SiC) 및 질화알루미늄(AlN)의 경우는 단결정질 또는 다결정질일 수 있다.
이하 제1 단계(S301) 내지 제6 단계(S306)는 상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿(S100)의 제조 방법의 것과 동일하므로, 중복 설명은 생략한다.
제7 단계(S307)는 제1 희생층(N1)과 제1 버퍼층(340)을 식각하여 제거함으로써 채널층(360)을 노출시키는 단계이다. 제1 희생층(N1)과 제1 버퍼층(340)이 제거된 채널층(360)의 하부 표면은 질소 극성을 갖는 표면(Nitrogen-polar Surface)으로서, 공기 중에 노출된 채널층(360)의 하부 표면이 잔류물을 완벽하게 제거한 파티클 제로(0) 상태의 표면을 갖도록 하는 것이 최종 지지기판(210)과 접합하는데 매우 중요하다.
한편, 경우에 따라 후속 공정에서 최종 지지기판(210)과의 접합력을 향상시키기 위해 채널층(360)에 규칙 또는 불규칙한 패터닝 공정을 도입하는 것이 바람직하며, 경우에 따라 후속 공정에서 최종 지지기판(210)과의 접촉면적을 향상시키기 위해 CMP 공정을 도입하는 것도 바람직하다.
제8 단계(S308)는 질소 극성을 갖는 채널층(360) 표면의 위에 새로운 제2 버퍼층(350)을 성막(증착)시키고, 제2 버퍼층(350) 위에 제1 본딩층(B1)을 형성시키는 단계이다. 여기서 새롭게 형성되는 제2 버퍼층(350)은 별도의 철(Fe) 또는 탄소(C) 등의 도핑(Doping) 없이도 누설전류에 대하여 고저항성 특성을 가진 알루미늄(Al)을 포함한 질화물 또는 산화물(AlN, AlNO, Al2O3) 등의 물질로 구성될 수 있으며, 경우에 따라서는 제2 버퍼층(350) 위에 후술하는 제9 단계(S309)에서와 동일한 강화층(320)을 형성시킨 후, 강화층(320) 위에 제1 본딩층(B1)을 형성시킬 수 있다.
한편, 질화갈륨(GaN) 물질계 채널층(360) 위에 질화알루미늄(AlN) 물질계 제2 버퍼층(350)을 직접적으로 성막(증착)시키는 경우, 채널층(360)과 제2 버퍼층(350) 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이로 인해 크랙이 발생할 수 있다. 따라서 도 7에 도시된 바와 같이, 제 8단계(S308)는 채널층(360) 위에 크랙 발생을 억제하기 위하여 응축 응력을 제공하는 크랙 억제층(C)을 형성시킨 후, 크랙 억제층(C)의 위에 제2 버퍼층(350)을 성막(증착)시킬 수 있다.
제9 단계(S309)는 지지기판(310) 위에 제2 본딩층(B2)을 형성시키는 단계로, 경우에 따라서는 지지기판(310) 위에 강화층(320)을 형성시킨 후, 강화층(320) 위에 제2 본딩층(B2)을 형성시킬 수 있다. 여기서 강화층(320)은 보다 상세하게, 접합 강화층(321)과 응축 응력층(322)을 포함한다.
한편, 도 14에 도시된 바와 같이, 본 발명에서는 경우에 따라 접합 강화층(321) 또는 응축 응력층(322)이 생략될 수 있으며, 경우에 따라 강화층(320) 전체가 생략되어 지지기판(310)과 본딩층(330)이 직접 접할 수 있다(또는, 제8 단계(S308)에서는 제2 버퍼층(350)과 본딩층(330)이 직접 접할 수 있음). 이러한 경우는 본딩층(330)으로 실리콘(Si) 등의 지지기판(310)의 열팽창계수보다 큰 물질을 성막하여 접합 기능과 함께 응축응력을 유발하는 구조일 수 있다.
제10 단계(S310)는 임시기판(T)을 분리시키기 위해 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시켜 본딩층(330)을 형성시키는 단계이다. 즉, 제10 단계(S310)는 제1 본딩층(B1)이 형성(성막)된 제2 버퍼층(350)과 임시기판(T)을 뒤집어서 제2 본딩층(B2)이 형성된 지지기판(310)에 300℃ 미만의 온도에서 가압하여 접합시키는 단계이다.
종래에는 최초 성장기판(G)과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress) 발생으로 에피택시 웨이퍼 휨이 발생하지만, 본 발명의 임시기판(T)에 접합된 에피택시 웨이퍼의 경우에는 응력이 거의 풀린(Stress-relieved) 상태로 웨이퍼 휨(Bow)이 거의 제로(0)로 최소화될 수 있다. 이때, 접합 공정 온도를 상온(Room Temperature) 근처로 설정하고 공정하는 것이 스트레스를 최소화할 수 있어 웨이퍼 휨을 보다 최소화할 수 있다.
제11 단계(S311) 내지 제13 단계(S313)는 상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S100)의 것과 동일하므로, 중복 설명은 생략한다.
상술한 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S300)에 의해 제조된 그룹3족 질화물 반도체 템플릿은 지지기판(310), 강화층(320), 본딩층(330), 강화층(320), 제2 버퍼층(350), 채널층(360) 및 재성장층(370)이 순서대로 적층된 구조를 가질 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제4 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S400)에 대해 상세히 설명한다.
도 8은 본 발명의 제4 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법의 순서도이고, 도 9는 본 발명의 제4 실시예에 따른 그룹3족 질화물 반도체 템플릿이 제조되는 과정을 도시한 것이다.
도 8 및 도 9에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S400)은, 제1 단계(S401)와, 제2 단계(S402)와, 제3 단계(S403)와, 제4 단계(S404)와, 제5 단계(S405)와, 제6 단계(S406)와, 제7 단계(S407)와, 제8 단계(S408)와, 제9 단계(S409)와, 제10 단계(S410)와, 제11 단계(S411)와, 제12 단계(S412)와, 제13 단계(S413)를 포함한다.
제1 단계(S401)는 성장기판(G), 임시기판(T) 및 지지기판(410)을 준비하는 단계이다.
이러한 지지기판(410)은 사파이어(Sapphire) 지지기판(410)으로 마련되는 것이 바람직하며, 더 나아가서 상술한 사파이어(Sapphire) 이외에, 탄화실리콘(SiC), 실리콘(Si), 질화알루미늄(AlN)을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 특히, 탄화실리콘(SiC) 및 질화알루미늄(AlN)의 경우는 단결정질 또는 다결정질일 수 있다.
더 나아가서 상술한 실리콘(Si) 이외, 탄화실리콘(SiC), 질화알루미늄(AlN), 사파이어(Sapphire)를 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 특히, 탄화실리콘(SiC) 및 질화알루미늄(AlN)의 경우는 단결정질 또는 다결정질일 수 있다.
이하 제1 단계(S401) 내지 제6 단계(S406)는 상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿(S100)의 제조 방법의 것과 동일하므로, 중복 설명은 생략한다.
제7 단계(S407)는 제1 희생층(N1)을 식각하여 제거함으로써 제1 버퍼층(440)을 노출시키는 단계이다. 제1 희생층(N1)이 제거된 제1 버퍼층(440)의 하부 표면은 질소 극성을 갖는 표면(Nitrogen-polar Surface)으로서, 공기 중에 노출된 제1 버퍼층(440)의 하부 표면이 잔류물을 완벽하게 제거한 파티클 제로(0) 상태의 표면을 갖도록 하는 것이 중요하다.
한편, 경우에 따라 후속 공정에서 접합력을 향상시키기 위해 제1 버퍼층(440)에 규칙 또는 불규칙한 패터닝 공정을 도입하는 것이 바람직하며, 경우에 따라 후속 공정에서 접촉면적을 향상시키기 위해 CMP 공정을 도입하는 것도 바람직하다.
제8 단계(S408)는 질소 극성을 갖는 제1 버퍼층(440) 표면의 위에 새로운 제2 버퍼층(450)을 성막(증착)시키고, 제2 버퍼층(450) 위에 제1 본딩층(B1)을 형성시키는 단계이다. 여기서 새롭게 형성되는 제2 버퍼층(450)은 별도의 철(Fe) 또는 탄소(C) 등의 도핑(Doping) 없이도 누설전류에 대하여 고저항성 특성을 가진 알루미늄 포함한 질화물 또는 산화물(AlN, AlNO, Al2O3) 등의 물질로 구성될 수 있으며, 경우에 따라서는 제2 버퍼층(450) 위에 후술하는 제9 단계(S409)에서와 동일한 강화층(420)을 형성시킨 후, 강화층(420) 위에 제1 본딩층(B1)을 형성시킬 수 있다.
제9 단계(S409)는 지지기판(410) 위에 제2 본딩층(B2)을 형성시키는 단계로, 경우에 따라서는 지지기판(410) 위에 강화층(420)을 형성시킨 후, 강화층(420) 위에 제2 본딩층(B2)을 형성시킬 수 있다. 여기서 강화층(420)은 보다 상세하게, 접합 강화층(421)과 응축 응력층(422)을 포함한다.
한편, 도 14에 도시된 바와 같이, 본 발명에서는 경우에 따라 접합 강화층(421) 또는 응축 응력층(422)이 생략될 수 있으며, 경우에 따라 강화층(420) 전체가 생략되어 지지기판(410)과 본딩층(430)이 직접 접할 수 있다(또는, 제8 단계(S408)에서는 제2 버퍼층(450)과 본딩층(430)이 직접 접할 수 있음). 이러한 경우는 본딩층(430)으로 실리콘(Si) 등의 지지기판(410)의 열팽창계수보다 큰 물질을 성막하여 접합 기능과 함께 응축응력을 유발하는 구조일 수 있다.
제10 단계(S410)는 임시기판(T)을 분리시키기 위해 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시켜 본딩층(430)을 형성시키는 단계이다. 즉, 제10 단계(S410)는 제1 본딩층(B1)이 형성(성막)된 제2 버퍼층(450)과 임시기판(T)을 뒤집어서 제2 본딩층(B2)이 형성된 지지기판(410)에 300℃ 미만의 온도에서 가압하여 접합시키는 단계이다.
종래에는 최초 성장기판(G)과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress) 발생으로 에피택시 웨이퍼 휨이 발생하지만, 본 발명의 임시기판(T)에 접합된 에피택시 웨이퍼의 경우에는 응력이 거의 풀린(Stress-relieved) 상태로 웨이퍼 휨(Bow)이 거의 제로(0)로 최소화될 수 있다. 이때, 접합 공정 온도를 상온(Room Temperature) 근처로 설정하고 공정하는 것이 스트레스를 최소화할 수 있어 웨이퍼 휨을 보다 최소화할 수 있다.
제11 단계(S411) 내지 제13 단계(S413)는 상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S100)의 것과 동일하므로, 중복 설명은 생략한다.
상술한 본 발명의 제4 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S400)에 의해 제조된 그룹3족 질화물 반도체 템플릿은 지지기판(410), 강화층(420), 본딩층(430), 강화층(420), 제2 버퍼층(450), 제1 버퍼층(440), 채널층(460) 및 재성장층(470)이 순서대로 적층된 구조를 가질 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제5 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법에 대해 상세히 설명한다.
도 10은 본 발명의 제5 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법의 순서도이고, 도 11은 본 발명의 제5 실시예에 따른 그룹3족 질화물 반도체 템플릿이 제조되는 과정을 도시한 것이다.
도 10 및 도 11에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S500)은, 제1 단계(S501)와, 제2 단계(S502)와, 제3 단계(S503)와, 제4 단계(S504)와, 제5 단계(S505)와, 제6 단계(S506)와, 제7 단계(S507)와, 제8 단계(S508)와, 제9 단계(S509)와, 제10 단계(S510)와, 제11 단계(S511)와, 제12 단계(S512)와, 제13 단계(S513)를 포함한다.
제1 단계(S501)는 성장기판(G), 임시기판(T) 및 지지기판(510)을 준비하는 단계이다.
성장기판(G)은 후술하는 케미컬 리프트 오프(Chemical Lift Off, CLO) 공정에서 습식 식각으로 제거가 가능하며, 기계적 연마 및 선택적 식각이 가능한 실리콘(Si) 성장기판(G)으로 마련되며, 실리콘(Si) 성장기판(G)은 고품질의 그룹3족 질화물 반도체 박막의 성장이 가능하도록 (111) 결정면을 가진 실리콘(Si)으로 형성되는 것이 바람직하다.
임시기판(T)은 후술하는 지지기판(510)과 동등하거나 유사한 열팽창계수(CTE)를 가지며, 동시에 후술하는 레이저 리프트 오프(Laser Lift Off, LLO) 공정에서 레이저 빔(단일 파장 광)이 흡수없이 100% 투과(이론 상)될 수 있는 광학적으로 투명한 물질로 형성되되, 지지기판(110)과의 열팽창계수의 차이가 최대 2ppm 차이를 넘지 않도록 하는 것이 바람직하다. 이를 충족시키는 임시기판(T) 물질로 사파이어(Sapphire)가 바람직하며, 탄화실리콘(SiC) 또는 지지기판(510)과 2ppm 이하의 차이를 갖도록 열팽창계수(CTE)가 조절된 유리(Glass)가 포함될 수 있다.
지지기판(510)은 본 발명의 제5 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S500)의 각 단계를 거친 후 제1 버퍼층(540) 및 제1 버퍼층(540) 위에 재성장시킨 채널층(550)과 재성장층(560)을 지탱(Support)하는 기판이다.
이러한 지지기판(510)은 사파이어(Sapphire) 지지기판(510)으로 마련되는 것이 바람직하며, 더 나아가서 상술한 사파이어(Sapphire) 이외에, 탄화실리콘(SiC), 실리콘(Si), 질화알루미늄(AlN)을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 특히, 탄화실리콘(SiC) 및 질화알루미늄(AlN)의 경우는 단결정질 또는 다결정질일 수 있다.
제2 단계(S502)는 성장기판(G) 위에 제1 희생층(N1)을 형성시킨 후, 제1 희생층(N1) 위에 고품질의 그룹3족 질화물 반도체층을 단층 또는 다층으로 성장시키는 단계로, 구체적으로 제1 희생층(N1) 위에 고품질의 제1 버퍼층(540)만을 단층 또는 다층으로 성장시키는 단계이다.
제3 단계(S503)는 제1 버퍼층(540) 위에 에피택시 보호층(P)을 형성시킨 후, 에피택시 보호층(P) 위에 제1 접착층(A1)을 형성시키는 단계이다. 제3 단계(S503)의 이하의 내용과, 제4 단계(S504) 내지 제6 단계(S506)의 내용은 상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S100)의 것과 동일하므로, 중복 설명은 생략한다.
제7 단계(S507)는 제1 희생층(N1)을 식각하여 제거함으로써 제1 버퍼층(540)을 노출시키는 단계이다. 제1 희생층(N1)이 제거된 제1 버퍼층(540)의 하부 표면은 질소 극성을 갖는 표면(Nitrogen-polar Surface)으로서, 공기 중에 노출된 제1 버퍼층(540)의 하부 표면이 잔류물을 완벽하게 제거한 파티클 제로(0) 상태의 표면을 갖도록 하는 것이 최종 지지기판(510)과 접합하는데 매우 중요하다.
한편, 경우에 따라 후속 공정에서 최종 지지기판(510)과의 접합력을 향상시키기 위해 제1 버퍼층(540)에 규칙 또는 불규칙한 패터닝 공정을 도입하는 것이 바람직하며, 경우에 따라 후속 공정에서 최종 지지기판(510)과의 접촉면적을 향상시키기 위해 CMP 공정을 도입하는 것도 바람직하다.
제8 단계(S508)는 제1 버퍼층(540) 위에 제1 본딩층(B1)을 형성시키는 단계로, 경우에 따라서는 제1 버퍼층(540) 위에 후술하는 제9 단계(S509)에서와 동일한 강화층(520)을 형성시킨 후, 강화층(520) 위에 제1 본딩층(B1)을 형성시킬 수 있다.
제9 단계(S509)는 지지기판(510) 위에 제2 본딩층(B2)을 형성시키는 단계로, 경우에 따라서는 지지기판(510) 위에 강화층(520)을 형성시킨 후, 강화층(520) 위에 제2 본딩층(B2)을 형성시킬 수 있다. 여기서 강화층(520)은 보다 상세하게, 접합 강화층(521)과 응축 응력층(522)을 포함한다.
한편, 도 14에 도시된 바와 같이, 본 발명에서는 경우에 따라 접합 강화층(521) 또는 응축 응력층(522)이 생략될 수 있으며, 경우에 따라 강화층(520) 전체가 생략되어 지지기판(510)과 본딩층(530)이 직접 접할 수 있다(또는, 제8 단계(S508)에서는 제1 버퍼층(540)과 본딩층(530)이 직접 접할 수 있음). 이러한 경우는 본딩층(530)으로 실리콘(Si) 등의 지지기판(510)의 열팽창계수보다 큰 물질을 성막하여 접합 기능과 함께 응축응력을 유발하는 구조일 수 있다.
제10 단계(S510)는 임시기판(T)을 분리시키기 위해 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시켜 본딩층(530)을 형성시키는 단계이다. 즉, 제10 단계(S510)는 제1 본딩층(B1)이 형성(성막)된 제1 버퍼층(540)과 임시기판(T)을 뒤집어서 제2 본딩층(B2)이 형성된 지지기판(510)에 300℃ 미만의 온도에서 가압하여 접합시키는 단계이다.
종래에는 최초 성장기판(G)과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress) 발생으로 에피택시 웨이퍼 휨이 발생하지만, 본 발명의 임시기판(T)에 접합된 에피택시 웨이퍼의 경우에는 응력이 거의 풀린(Stress-relieved) 상태로 웨이퍼 휨(Bow)이 거의 제로(0)로 최소화될 수 있다. 이때, 접합 공정 온도를 상온(Room Temperature) 근처로 설정하고 공정하는 것이 스트레스를 최소화할 수 있어 웨이퍼 휨을 보다 최소화할 수 있다.
제11 단계(S511) 내지 제12 단계(S512)는 상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S100)의 것과 동일하므로, 중복 설명은 생략한다.
제13 단계(S513)는 제1 버퍼층(540) 위에 고품질의 채널층(550)을 재성장시키고, 재성장된 채널층(550) 위에 고품질의 재성장층(570)을 재성장시키는 단계이다. 이때, 재성장되는 재성장층(570)은 질화알루미늄갈륨(AlGaN) 배리어층일 수 있으나, 이에 한정되지 않고 전력반도체 소자 구조, 반도체 발광 소자 구조, 통신용 필터 구조 등이 재성장될 수 있다.
예를 들면, 전력반도체 소자 구조에서는, 통상적인 HEMT 구조에 맞는 각각의 층이 재성장될 수 있으며, 질화갈륨(GaN) 또는 질화인듐알루미늄(InAlN)의 채널층, 질화알루미늄갈륨(AlGaN), 질화알루미늄스칸듐(AlScN) 또는 질화인듐알루미늄(InAlN)의 배리어층, p형 질화갈륨(pGaN), p형 질화알루미늄갈륨(pAlGaN) 또는 p형 질화알루미늄갈륨인듐(pAlGaInN)의 인젝션층, 질화실리콘(SiNx) 또는 질화알루미늄(AlN)의 패시베이션층 등을 포함하는 구조를 가질 수 있다.
또한, 마이크로 LED 등과 같은 반도체 발광 소자 구조에서는 InGaN 기반의 활성층(MQWs)을 성장시킬 때 스트레스 완화 및 온도 구배가 개선될 수 있으며, 3원계 또는 4원계 합금(In, Ga, Al) 조성비 및 도펀트(Si, Mg) 도핑량의 균일도가 개선되어 웨이퍼 내의 파장 산포, 그리고 광전 특성과 균일도가 대폭적으로 개선될 수 있어 광전 특성과 균일도가 대폭적으로 개선될 수 있는 자외선, 청색, 녹색, 적색 마이크로 LED 소자 구조가 재성장될 수 있다.
또한, 통신용 필터 구조에서는, 대략 1.5㎛ 두께를 갖는 질화알루미늄(AlN) 단결정 품질과 두께 균일도를 획기적으로 개선시킬 수 있는 통신용 필터 구조가 재성장될 수 있다.
상술한 본 발명의 제5 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S500)에 의해 제조된 그룹3족 질화물 반도체 템플릿은 지지기판(510), 강화층(520), 본딩층(530), 강화층(520), 제1 버퍼층(540), 채널층(550) 및 재성장층(560)이 순서대로 적층된 구조를 가질 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제6 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S600)에 대해 상세히 설명한다.
도 12는 본 발명의 제6 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법의 순서도이고, 도 13은 본 발명의 제6 실시예에 따른 그룹3족 질화물 반도체 템플릿이 제조되는 과정을 도시한 것이다.
도 12 및 도 13에 도시된 바와 같이, 본 발명의 제6 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S600)은, 제1 단계(S601)와, 제2 단계(S602)와, 제3 단계(S603)와, 제4 단계(S604)와, 제5 단계(S605)와, 제6 단계(S606)와, 제7 단계(S607)와, 제8 단계(S608)와, 제9 단계(S609)와, 제10 단계(S610)와, 제11 단계(S611)와, 제12 단계(S612)와, 제13 단계(S613)를 포함한다.
제1 단계(S601)는 성장기판(G), 임시기판(T) 및 지지기판(610)을 준비하는 단계이다. 이하의 내용은 상술한 본 발명의 제5 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S500)의 것과 동일하므로, 중복 설명은 생략한다.
제2 단계(S602)는 성장기판(G) 위에 제1 희생층(N1)을 형성시킨 후, 제1 희생층(N1) 위에 고품질의 그룹3족 질화물 반도체층을 단층 또는 다층으로 성장시키는 단계로, 구체적으로 제1 희생층(N1) 위에 고품질의 제2 버퍼층(650)만을 단층 또는 다층으로 성막(증착)시키는 단계이다. 이때, 형성(성막)된 제2 버퍼층(650)은 단층 또는 다층의 그룹3족 질화물 반도체로 구성되며, 본 실시예의 제2 버퍼층(650)은 별도의 철(Fe) 또는 탄소(C) 등의 도핑(Doping) 없이도 누설전류에 대하여 고저항성 특성을 가진 알루미늄 포함한 질화물 또는 산화물(AlN, AlNO, Al2O3) 물질로 구성될 수 있다.
제3 단계(S603) 내지 제12 단계(S612)의 내용은 상술한 본 발명의 제5 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S500)의 것과 동일하므로, 중복 설명은 생략한다.
제13 단계(S613)는 제2 버퍼층(650) 위에 고품질의 그룹3족 질화물 반도체층을 재성장시키는 단계이다.
구체적으로 제13 단계(S613)에서는 1) 제2 버퍼층(650) 위에 채널층(660)을 바로 재성장시키거나, 2) 알루미늄 포함한 질화물 또는 산화물(AlN, AlNO, Al2O3)으로 구성된 제2 버퍼층(650) 위에 새로운 제1 버퍼층(640)을 재성장시킨 후 채널층(660)을 재성장시킬 수 있고, 이후 채널층(660) 위에 고품질의 재성장층(670)을 재성장시킬 수 있다. 이때, 제1 버퍼층(640)은 단층 또는 다층의 그룹3족 질화물 반도체로 구성되며, 본 실시예의 제1 버퍼층(640)은 누설전류에 대하여 고저항성 특성을 가진 질화갈륨(GaN) 물질로 구성될 수 있으며, 필요에 따라 저항성을 높일 수 있도록 철(Fe), 탄소(C) 등이 도핑(Doping)될 수 있다.
상술한 본 발명의 제6 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법(S600)에 의해 제조된 그룹3족 질화물 반도체 템플릿은 지지기판(610), 강화층(620), 본딩층(630), 강화층(620), 제2 버퍼층(650), 채널층(660) 및 재성장층(670)이 순서대로 적층된 구조를 가질 수 있으며, 또는 지지기판(610), 강화층(620), 본딩층(630), 강화층(620), 제2 버퍼층(650), 제1 버퍼층(640), 채널층(660) 및 재성장층(670)이 순서대로 적층된 구조를 가질 수 있다.
상술한 바와 같은 제1 실시예 내지 제6 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법에 따르면, 저품질의 고저항 질화갈륨(GaN) 버퍼층의 삭제로 고품질의 질화갈륨(GaN) 채널층 및 질화알루미늄갈륨(AlGaN) 배리어층 등의 HEMT 활성 구역(HEMT Active Region)의 확보가 가능하여 전력반도체 소자의 신뢰성 및 성능이 획기적으로 개선될 수 있으며, 고품질의 전력반도체 소자의 구현 뿐만 아니라 고품질의 BGR(Blue, Green, Red) 마이크로 마이크로 LED 구조를 에피택시 성장시키는데 응용될 수 있다.
이상에서, 본 발명의 실시 예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시 예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다.
또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
그리고 이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
S100 : 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법
S101 : 제1 단계
S102 : 제2 단계
S103 : 제3 단계
S104 : 제4 단계
S105 : 제5 단계
S106 : 제6 단계
S107 : 제7 단계
S108 : 제8 단계
S109 : 제9 단계
S110 : 제10 단계
S111 : 제11 단계
S112 : 제12 단계
S113 : 제13 단계
110 : 지지기판
120 : 강화층
121 : 접합 강화층
122 : 응축 응력층
130 : 본딩층
140 : 제1 버퍼층
150 : 채널층
160 : 재성장층
G : 성장기판
T : 임시기판
N1 : 제1 희생층
N2 : 제2 희생층
P : 에피택시 보호층
A1 : 제1 접착층
A2 : 제2 접착층
A : 접착층
B1 : 제1 본딩층
B2 : 제2 본딩층
S200 : 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법
S201 : 제1 단계
S202 : 제2 단계
S203 : 제3 단계
S204 : 제4 단계
S205 : 제5 단계
S206 : 제6 단계
S207 : 제7 단계
S208 : 제8 단계
S209 : 제9 단계
S210 : 제10 단계
S211 : 제11 단계
S212 : 제12 단계
S213 : 제13 단계
210 : 지지기판
220 : 강화층
221 : 접합 강화층
222 : 응축 응력층
230 : 본딩층
240 : 제1 버퍼층
250 : 채널층
260 : 재성장층
S300 : 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법
S301 : 제1 단계
S302 : 제2 단계
S303 : 제3 단계
S304 : 제4 단계
S305 : 제5 단계
S306 : 제6 단계
S307 : 제7 단계
S308 : 제8 단계
S309 : 제9 단계
S310 : 제10 단계
S311 : 제11 단계
S312 : 제12 단계
S313 : 제13 단계
310 : 지지기판
320 : 강화층
321 : 접합 강화층
322 : 응축 응력층
330 : 본딩층
340 : 제1 버퍼층
350 : 제2 버퍼층
360 : 채널층
370 : 재성장층
C : 크랙 억제층
S400 : 본 발명의 제4 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법
S401 : 제1 단계
S402 : 제2 단계
S403 : 제3 단계
S404 : 제4 단계
S405 : 제5 단계
S406 : 제6 단계
S407 : 제7 단계
S408 : 제8 단계
S409 : 제9 단계
S410 : 제10 단계
S411 : 제11 단계
S412 : 제12 단계
S413 : 제13 단계
410 : 지지기판
420 : 강화층
421 : 접합 강화층
422 : 응축 응력층
430 : 본딩층
440 : 제1 버퍼층
450 : 제2 버퍼층
460 : 채널층
470 : 재성장층
S500 : 본 발명의 제5 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법
S501 : 제1 단계
S502 : 제2 단계
S503 : 제3 단계
S504 : 제4 단계
S505 : 제5 단계
S506 : 제6 단계
S507 : 제7 단계
S508 : 제8 단계
S509 : 제9 단계
S510 : 제10 단계
S511 : 제11 단계
S512 : 제12 단계
S513 : 제13 단계
510 : 지지기판
520 : 강화층
521 : 접합 강화층
522 : 응축 응력층
530 : 본딩층
540 : 제1 버퍼층
550 : 채널층
560 : 재성장층
S600 : 본 발명의 제6 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법
S601 : 제1 단계
S602 : 제2 단계
S603 : 제3 단계
S604 : 제4 단계
S605 : 제5 단계
S606 : 제6 단계
S607 : 제7 단계
S608 : 제8 단계
S609 : 제9 단계
S610 : 제10 단계
S611 : 제11 단계
S612 : 제12 단계
S613 : 제13 단계
610 : 지지기판
620 : 강화층
621 : 접합 강화층
622 : 응축 응력층
630 : 본딩층
640 : 제1 버퍼층
650 : 제2 버퍼층
660 : 채널층
670 : 재성장층

Claims (22)

  1. 성장기판, 임시기판 및 지지기판을 준비하는 제1 단계;
    상기 성장기판 위에 제1 희생층을 형성시키고, 상기 제1 희생층 위에 제1 버퍼층을 성장시킨 후, 상기 제1 버퍼층 위에 채널층을 성장시키는 제2 단계;
    상기 채널층 위에 제1 접착층을 형성시키는 제3 단계;
    상기 임시기판 위에 제2 희생층을 형성시킨 후, 상기 제2 희생층 위에 제2 접착층을 형성시키는 제4 단계;
    상기 제1 접착층과 상기 제2 접착층을 서로 접착시켜 접착층을 형성시키는 제5 단계;
    케미컬 리프트 오프(Chemical Lift Off, CLO) 기법을 이용하여 상기 성장기판을 상기 제1 희생층으로부터 분리시키는 제6 단계;
    상기 제1 희생층을 식각하여 제거하는 제7 단계;
    상기 제1 버퍼층 위에 제1 본딩층을 형성시키는 제8 단계;
    상기 지지기판 위에 제2 본딩층을 형성시키는 제9 단계;
    상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시켜 본딩층을 형성시키는 제10 단계;
    레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 임시기판을 상기 제2 희생층으로부터 분리시키는 제11 단계; 및
    상기 제2 희생층 및 상기 접착층을 식각하여 제거하는 제12 단계를 포함하고,
    상기 본딩층의 상면 또는 하면 중 적어도 하나 이상에는,
    강화층이 접하도록 형성되고,
    상기 강화층은,
    상기 제8 단계 또는 제9 단계 중 적어도 하나의 단계에서 형성되고,
    상기 강화층이 상기 제8 단계에서 형성되는 경우, 상기 강화층은 상기 제1 본딩층에 접하도록 형성되고,
    상기 강화층이 상기 제9 단계에서 형성되는 경우, 상기 강화층은 상기 제2 본딩층에 접하도록 형성되며,
    상기 강화층은,
    상기 본딩층에 접하도록 형성되어 응축응력을 유발하는 응축 응력층과, 상기 응축 응력층에 접하도록 형성되어 상기 본딩층의 접합력을 강화하는 접합 강화층을 포함하는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  2. 청구항 1에 있어서,
    상기 제9 단계는,
    상기 지지기판 위에 상기 강화층을 형성시킨 후, 상기 강화층 위에 상기 제2 본딩층을 형성시키는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  3. 청구항 1에 있어서,
    상기 제8 단계는,
    상기 제1 버퍼층 위에 상기 강화층을 형성시킨 후, 상기 강화층 위에 상기 제1 본딩층을 형성시키는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  4. 청구항 1에 있어서,
    상기 제7 단계는,
    상기 제1 희생층을 제거한 후, 상기 제1 버퍼층을 식각하여 제거하고,
    상기 제8 단계는,
    상기 제1 버퍼층이 제거된 상기 채널층 위에 상기 제1 본딩층을 형성시키는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  5. 청구항 4에 있어서,
    상기 제8 단계는,
    상기 채널층 위에 상기 강화층을 형성시킨 후, 상기 강화층 위에 상기 제1 본딩층을 형성시키는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  6. 청구항 1에 있어서,
    상기 제8 단계는,
    상기 제1 버퍼층 위에 제2 버퍼층을 성막시킨 후, 성막된 상기 제2 버퍼층 위에 상기 제1 본딩층을 형성시키는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  7. 청구항 4에 있어서,
    상기 제8 단계는,
    상기 채널층 위에 제2 버퍼층을 성막시킨 후, 성막된 상기 제2 버퍼층 위에 상기 제1 본딩층을 형성시키는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  8. 청구항 6에 있어서,
    상기 제8 단계는,
    성막된 상기 제2 버퍼층 위에 강화층을 형성시킨 후, 상기 강화층 위에 상기 제1 본딩층을 형성시키는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  9. 청구항 7에 있어서,
    상기 제8 단계는,
    성막된 상기 제2 버퍼층 위에 강화층을 형성시킨 후, 상기 강화층 위에 상기 제1 본딩층을 형성시키는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  10. 청구항 1에 있어서,
    상기 성장기판은,
    습식 식각으로 제거가 가능한 성장기판이고,
    상기 임시기판은,
    광학적으로 투명한 임시기판인, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  11. 청구항 1에 있어서,
    상기 제1 버퍼층은,
    질화갈륨(GaN) 물질계를 포함하는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  12. 청구항 6에 있어서,
    상기 제2 버퍼층은,
    알루미늄을 포함한 질화물 또는 산화물을 포함하는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  13. 청구항 7에 있어서,
    상기 제2 버퍼층은,
    알루미늄을 포함한 질화물 또는 산화물을 포함하는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  14. 청구항 1에 있어서,
    상기 채널층 위에 재성장층을 재성장시키는 제13 단계를 더 포함하는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  15. 성장기판, 임시기판 및 지지기판을 준비하는 제1 단계;
    상기 성장기판 위에 제1 희생층을 형성시키고, 상기 제1 희생층 위에 버퍼층을 성장시키는 제2 단계;
    상기 버퍼층 위에 제1 접착층을 형성시키는 제3 단계;
    상기 임시기판 위에 제2 희생층을 형성시킨 후, 상기 제2 희생층 위에 제2 접착층을 형성시키는 제4 단계;
    상기 제1 접착층과 상기 제2 접착층을 서로 접착시켜 접착층을 형성시키는 제5 단계;
    케미컬 리프트 오프(Chemical Lift Off, CLO) 기법을 이용하여 상기 성장기판을 상기 제1 희생층으로부터 분리시키는 제6 단계;
    상기 제1 희생층을 식각하여 제거하는 제7 단계;
    상기 버퍼층 위에 제1 본딩층을 형성시키는 제8 단계;
    상기 지지기판 위에 제2 본딩층을 형성시키는 제9 단계;
    상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시켜 본딩층을 형성시키는 제10 단계;
    레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 임시기판을 상기 제2 희생층으로부터 분리시키는 제11 단계; 및
    상기 제2 희생층 및 상기 접착층을 식각하여 제거하는 제12 단계를 포함하고,
    상기 본딩층의 상면 또는 하면 중 적어도 하나 이상에는,
    강화층이 접하도록 형성되고,
    상기 강화층은,
    상기 제8 단계 또는 제9 단계 중 적어도 하나의 단계에서 형성되고,
    상기 강화층이 상기 제8 단계에서 형성되는 경우, 상기 강화층은 상기 제1 본딩층에 접하도록 형성되고,
    상기 강화층이 상기 제9 단계에서 형성되는 경우, 상기 강화층은 상기 제2 본딩층에 접하도록 형성되며,
    상기 강화층은,
    상기 본딩층에 접하도록 형성되어 응축응력을 유발하는 응축 응력층과, 상기 응축 응력층에 접하도록 형성되어 상기 본딩층의 접합력을 강화하는 접합 강화층을 포함하는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  16. 청구항 15에 있어서,
    상기 제9 단계는,
    상기 지지기판 위에 상기 강화층을 형성시킨 후, 상기 강화층 위에 상기 제2 본딩층을 형성시키는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  17. 청구항 15에 있어서,
    상기 제8 단계는,
    상기 버퍼층 위에 상기 강화층을 형성시킨 후, 상기 강화층 위에 상기 제1 본딩층을 형성시키는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  18. 청구항 15에 있어서,
    상기 버퍼층은,
    질화갈륨(GaN) 물질계를 포함하는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  19. 청구항 15에 있어서,
    상기 버퍼층은,
    알루미늄을 포함한 질화물 또는 산화물을 포함하는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  20. 청구항 15에 있어서,
    상기 성장기판은,
    습식 식각으로 제거가 가능한 성장기판이고,
    상기 임시기판은,
    광학적으로 투명한 임시기판인, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  21. 청구항 15에 있어서,
    상기 버퍼층 위에 채널층을 성장시킨 후, 상기 채널층 위에 재성장층을 재성장시키는 제13 단계를 더 포함하는, 그룹3족 질화물 반도체 템플릿의 제조 방법.
  22. 청구항 1 내지 청구항 21 중에 선택된 어느 한 항에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법에 의해 제조된 그룹3족 질화물 반도체 템플릿.
KR1020230006171A 2022-08-23 2023-01-16 그룹3족 질화물 반도체 템플릿의 제조 방법 및 이에 의해 제조된 그룹3족 질화물 반도체 템플릿 KR102597905B1 (ko)

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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110058122A (ko) * 2009-11-25 2011-06-01 고려대학교 산학협력단 수직구조 반도체 발광소자 및 그 제조방법
JP2012169481A (ja) * 2011-02-15 2012-09-06 Sumitomo Electric Ind Ltd 半導体デバイスおよびその製造方法
KR20160099454A (ko) * 2015-02-12 2016-08-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ⅲ-ⅴ계 디바이스를 위한 저손상 패시배이션층
KR102122846B1 (ko) 2013-09-27 2020-06-15 서울바이오시스 주식회사 질화물 반도체 성장 방법, 이를 이용한 반도체 제조용 템플릿 제조 방법 및 반도체 발광 소자 제조 방법
KR20210112878A (ko) * 2020-03-06 2021-09-15 웨이브로드 주식회사 반도체 발광소자 및 이를 제조하는 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110058122A (ko) * 2009-11-25 2011-06-01 고려대학교 산학협력단 수직구조 반도체 발광소자 및 그 제조방법
JP2012169481A (ja) * 2011-02-15 2012-09-06 Sumitomo Electric Ind Ltd 半導体デバイスおよびその製造方法
KR102122846B1 (ko) 2013-09-27 2020-06-15 서울바이오시스 주식회사 질화물 반도체 성장 방법, 이를 이용한 반도체 제조용 템플릿 제조 방법 및 반도체 발광 소자 제조 방법
KR20160099454A (ko) * 2015-02-12 2016-08-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ⅲ-ⅴ계 디바이스를 위한 저손상 패시배이션층
KR20210112878A (ko) * 2020-03-06 2021-09-15 웨이브로드 주식회사 반도체 발광소자 및 이를 제조하는 방법

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