KR20240030199A - 그룹3족 질화물 전력반도체 소자의 제조 방법 및 이에 따라 제조된 그룹3족 질화물 전력반도체 소자 - Google Patents

그룹3족 질화물 전력반도체 소자의 제조 방법 및 이에 따라 제조된 그룹3족 질화물 전력반도체 소자 Download PDF

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Abstract

본 발명은 그룹3족 질화물 전력반도체 소자의 제조 방법에 관한 것으로, 성장기판 위에 희생층, AlN 중간층 및 소자 활성층을 순차적으로 성장시키는 성장단계; 접착층을 통해 상기 소자 활성층을 임시기판과 접착시키는 접착단계; 상기 성장기판을 제거하는 제1 제거단계; 상기 희생층을 식각하여 제거함으로써 상기 AlN 중간층을 노출시키는 식각단계; 본딩층을 통해 상기 AlN 중간층을 지지기판과 접합시키는 접합단계; 상기 임시기판을 제거하는 제2 제거단계; 및 상기 접착층을 제거하여 상기 소자 활성층을 노출시키는 표면정리단계를 포함한다.
본 발명에 따르면, 의도적 또는 비의도적으로 도핑되어 결정성이 저하된 GaN 버퍼층이 고저항성 및 고방열능을 갖는 AlN 중간층으로 대체될 수 있으므로, HEMT 등과 같은 전력반도체 소자의 성능이 대폭적으로 향상될 수 있는 효과가 있다.

Description

그룹3족 질화물 전력반도체 소자의 제조 방법 및 이에 따라 제조된 그룹3족 질화물 전력반도체 소자{METHOD FOR MANUFACTURING GROUP 3 NITRIDE POWER SEMICONDUCTOR DEVICE AND GROUP 3 NITRIDE POWER SEMICONDUCTOR DEVICE MANUFACTURED THEREOF}
본 발명은 그룹3족 질화물 전력반도체 소자의 제조 방법 및 이에 따라 제조된 그룹3족 질화물 전력반도체 소자에 관한 것으로, 보다 상세하게는 기존의 전력반도체 소자의 구조에 있어서 GaN 버퍼층이 제거되고 고저항성 및 고방열능을 갖는 AlN 중간층이 구비된 그룹3족 질화물 전력반도체 소자의 제조 방법 및 이에 따라 제조된 그룹3족 질화물 전력반도체 소자에 관한 것이다.
종래의 Si 단결정 성장기판 웨이퍼 상부에 직접적으로 GaN 물질계를 성장시키는 기술 기반의 수평형 채널 구조를 갖는 GaN 물질계 전력반도체(HEMT, high electron mobility transistor; 고전자이동도트랜지스터) 소자에서, 해당 소자가 고온에서 안정적으로 고전압 및/또는 고속 스위칭 기능을 가지고 구동되기 위해서는 높은 항복전압과 고신뢰성 특성을 갖는 고품질 에피택시 박막 성장 기술을 통해 전력반도체 소자의 누설 전류를 억제하는 설계가 필수적이다.
이를 위해 종래의 그룹3족 질화물 반도체 박막 소재 및 이들 전력반도체 소자는 1) 전기적으로 고저항 특성을 갖는 Si 단결정 성장기판 웨이퍼와, 2) Si 단결정 성장기판 웨이퍼 표면층과 고온에서의 반응을 통한 melt-back etching 현상을 억제하기 위한 AlN 물질계(Al 조성을 포함하는 질화물 또는 질화산화물)를 포함하여 성장되는 melt-back etching 방지층과, 3) AlGaN 물질계(Al 또는 Ga 조성을 포함하는 그룹3족 질화물)를 포함하여 성장되는 크랙 방지용 응축 응력층과, 4) GaN 물질계(Ga 조성을 포함하는 그룹3족 질화물)를 포함하여 성장되는 전력반도체 활성층이 순서대로 적층 형성된 구조를 갖고 있다.
그리고 상술한 GaN 물질계를 포함하는 수평형 채널 구조의 전력반도체 활성층(HEMT, high electron mobility transistor; 고전자이동도트랜지스터)은 통상적으로 1) GaN 버퍼층(buffer layer), 2) GaN 채널층(channel layer; 수평형 트랜지스터), 3) AlGaN 배리어층(barrier layer), 4) 캡핑 패시베이션층(capping passivation Layer; depletion mode) 또는 p형 질화물 반도체층(p-type nitride semiconductor layer; enhancement mode)의 4개 영역으로 적층 형성된다.
즉, 종래의 Si 단결정 성장기판 웨이퍼 상부에 직접적으로 GaN 물질계를 성장시키는 그룹3족 질화물 전력반도체 HEMT 소자 구조에서는 GaN 채널층 아래에 높은 저항을 가지는 GaN 버퍼층 형성과 함께 고저항을 갖는 Si 단결정 성장기판 웨이퍼를 반드시 적용하고 있으나, 하기와 같은 문제점들이 있다.
첫 번째로, 종래의 그룹3족 질화물(GaN 물질계) 전력반도체 HEMT 소자 구조에서는 MOCVD(금속유기화학증기증착) 장비를 사용하여 그룹3족 질화물 전력반도체 성장기판용 Si 단결정 웨이퍼 상부에 GaN 물질계 단결정 박막과 전력반도체 소자 구조를 직접적으로 성장시키는 공정을 수행한다. 이때 1000℃ 전후의 고온과 환원 분위기(H2, H+, NH3, 라디칼 이온)에서 기본적으로 Ga 원자가 포함된 GaN 물질계 단결정 박막 성장(성막) 공정이 수행되는데, Si 단결정 웨이퍼 표면층과 Ga 원자 사이에서 비교적 작은 에너지로 활발하게 Si-Ga 금속성 공정 반응(metallic eutectic reaction)이 발생하는 것을 차단하는 melt-back etching 방지막 영역이 절대적으로 필요하다.
이러한 melt-back etching 방지막 영역은 통상적으로 100nm 전후의 두께를 가지게 되며, MOCVD 챔버 내에서 인시츄 공정(in-situ process)으로 성장한 AlN 물질층이 대표적이지만, 이외에도 외부의 다른 성막(증착) 공정 장비(sputter, PLD, ALD)를 사용하여 MOCVD 챔버에 로딩(loading)하기 전에 그룹3족 질화물 전력반도체 성장기판용 Si 단결정 웨이퍼 상부에 AlN 또는 AlNO 물질층을 엑시츄 공정(ex-situ process)으로 성막(증착)시킬 수도 있다.
그러나 전기적으로 고저항 특성을 갖는 성장기판용 Si 단결정 웨이퍼 상부에 상술한 AlN 물질층으로 melt-back etching 방지막 영역을 형성할 때, AlN 성장 시 Si 성장기판 표면을 손상시키는 수준이 덜하지만, 여전히 Si 성장기판 표면에서 전면 또는 국부적으로 Si-Al 금속성 공정 반응이 발생되어 전도성 경계면 물질층을 형성시키고, 이로 인해 연속공정에서 성장되는 GaN 물질계의 결정 품질 저하를 야기하는 문제점이 있다. 또한, Si 성장기판 표면 손상으로 인해 전도성 경계면 물질(disordered SiAlN) 형성으로 결정 품질 저하(결정성 감소)가 일어나고, 그 결과 주요 결정결함인 “전위” 밀도 증가로 누설전류가 증가되며, 이는 종국적으로 절연파괴 현상을 촉진시키게 되는 문제점이 있다.
두 번째로, 상술한 종래의 그룹3족 질화물(GaN 물질계) 전력반도체 HEMT 소자 구조에서는 물질을 성장(또는 성막)할 때 서로 다른 이종물질 사이의 물질 고유값인 격자상수(lattice constant, LC)와 열팽창계수(coefficient of thermal expansion, CTE)를 고려해서 공정을 진행해야 하는데, 통상적으로 두 물질 사이의 격자상수(LC)와 열팽창계수(CTE) 차이가 클 경우에 성장(성막) 공정 중에 또는 공정 후에 구조적 및 열-기계적 스트레스로 인해 성장(성막)된 물질 박막내에 마이크로(미세) 또는 마크로(거시) 크랙(crack)이 불가항력적으로 발생하거나 결정품질이 나빠진다. 특히, 그룹3족 질화물 전력반도체 성장기판용 Si 단결정 웨이퍼 상부에 GaN 물질계 또는 AlN 물질계를 직접적으로 성장(또는 성막)할 때, 열팽창계수(CTE) 및/또는 격자상수(LC) 측면에서 인장응력(tensile stress)이 강하게 발생되어 크랙 현상을 쉽게 관찰할 수 있을 뿐만 아니라, 소정의 두께 이상으로 성장하여 높은 항복전압과 고신뢰성 소자를 구현할 수 있는데 인장응력으로 인해서 그룹3족 질화물 전력반도체 소자 구조 두께를 두껍게 할 수가 없다.
상술한 인장응력 완화(relief) 또는 크랙을 억제하는 방안으로 여러 기술들이 고안되어왔지만, 인장응력을 보상(compensation) 완충시킬 수 있도록 응축응력(compressive stress)을 인위적으로 발생시키는 물질 및 공정을 도입하는 방안으로서, 상술한 Melt-back Etching 방지막 영역 위에 Al 또는 Ga 조성을 포함하는 AlGaN 물질계를 이미 공지된 다층 구조로 적층하여 크랙 현상을 억제하는 크랙 방지용 응축 응력층이 도입되어 사용되고 있다.
그러나 상술한 종래의 그룹3족 질화물(GaN 물질계) 전력반도체 HEMT 소자 구조의 크랙 방지용 응축 응력층은, 높은 Al 비율을 가지는 AlGaN 물질계 형성 시 고품질로 두꺼운 층을 성장시키기 어렵고, 결정 품질 감소로 전위가 발생되어 누설전류 증가를 촉진시키는 문제점이 있다.
세 번째로, 종래의 그룹3족 질화물(GaN 물질계) 전력반도체 HEMT 소자 구조에서는 GaN 채널층 아래의 누설전류 억제를 위해, 통상적으로 높은 저항을 갖도록 Fe 또는 C 등의 불순물을 과다 도핑(doping)시킨 GaN 버퍼층을 형성시키게 된다.
그러나 종래의 그룹3족 질화물(GaN 물질계) 전력반도체 HEMT 소자 구조에 따르면, 과다하게 도핑(doping)된 Fe 또는 C 등의 불순물로 인해 GaN 물질계의 결정 품질이 매우 저하되며, 치명적인 결정 결함, 즉 전위 밀도 증가로 누설전류 증가를 촉진시키게 되는 문제점이 있다. 또한, 저(低) 결정 품질의 GaN 버퍼층으로 인해 그 위에 연속공정으로 성장되는 GaN 채널층 및 AlGaN 배리어층 역시 낮은 결정 품질을 갖게 되는 문제점이 있다.
이에 따라, 결정 품질의 고도화를 위해 GaN on GaN 방식으로 제조된 전력반도체 소자 다음으로 결정 품질이 좋은 GaN on Sapphire 방식이 널리 이용되고 있으며, 해당 방식에서의 에피택시 성막 기술은 이미 많이 개발되어 성숙된 상태이나, GaN on Sapphire 방식의 유일한 단점으로 사파이어의 방열능이 좋지 않아 고출력 제품에 응용하기에는 한계가 존재한다.
이를 극복하고자 종래에는 고방열능을 갖춘 SiC, Si 성장기판을 이용하여 고출력 제품을 개발하고 있으나, 성능, 결정 품질, 결함 및 원가 등의 측면에서 사파이어 성장기판 위에서 성장된 에피택시 대비 열위에 있는 실정이다.
한편, 수평형 채널 구조의 전력반도체 활성층의 GaN 버퍼층은 고품질의 결정성 GaN 채널층을 만들기 위하여 채널층과 동일한 물질로 성장되는 물질층으로, GaN 채널층의 결정 품질에 막대한 영향을 미친다. 이러한 GaN 버퍼층은 누설 전류(leakage current)가 없도록 저밀도 결정 결함과 고저항성을 가질 것이 요구되는데, 고저항성을 위해 버퍼층에 인위적으로 C(carbon) 또는 Fe(iron)을 도핑하는 경우 해당 층의 결정성이 저하되는 Trade-off 결과를 초래하게 된다.
대한민국 등록특허공보 제10-2122846호
본 발명의 목적은, 상술한 종래의 문제점을 해결하기 위한 것으로, 기존의 전력반도체 소자의 구조에 있어서 GaN 버퍼층이 제거되고 고저항성 및 고방열능을 갖는 AlN 중간층이 구비된 그룹3족 질화물 전력반도체 소자의 제조 방법 및 이에 따라 제조된 그룹3족 질화물 전력반도체 소자를 제공함에 있다.
상기 목적은, 본 발명에 따라, 성장기판 위에 희생층, AlN 중간층 및 소자 활성층을 순차적으로 성장시키는 성장단계; 접착층을 통해 상기 소자 활성층을 임시기판과 접착시키는 접착단계; 상기 성장기판을 제거하는 제1 제거단계; 상기 희생층을 식각하여 제거함으로써 상기 AlN 중간층을 노출시키는 식각단계; 본딩층을 통해 상기 AlN 중간층을 지지기판과 접합시키는 접합단계; 상기 임시기판을 제거하는 제2 제거단계; 및 상기 접착층을 제거하여 상기 소자 활성층을 노출시키는 표면정리단계를 포함하는, 그룹3족 질화물 전력반도체 소자의 제조 방법에 의해 달성된다.
또한, 상기 소자 활성층은, 채널층 및 배리어층을 포함할 수 있다.
또한, 상기 성장단계는, 상기 성장기판 위에 희생층 및 식각층을 성장시킨 후 상기 식각층 위에 규칙적 또는 불규칙적인 패턴의 식각마스크층을 형성시키는 제1 단계와, 상기 식각마스크층의 패턴을 따라 상기 식각층을 식각시키는 제2 단계와, 식각된 상기 식각층 위에 성장촉진층을 형성시키는 제3 단계와, 성장촉진층이 형성된 상기 식각층을 통해 상기 AlN 중간층을 성장시키는 제4 단계를 포함할 수 있다.
또한, 상기 식각단계는, 노출된 상기 AlN 중간층의 표면에 규칙적 또는 불규칙적인 패턴을 형성시킨 후, 상기 패턴이 형성된 상기 AlN 중간층의 표면에 표면평탄화층을 형성시키고, 상기 접합단계는, 상기 본딩층을 통해 상기 표면평탄화층을 상기 지지기판과 접합시킬 수 있다.
또한, 상기 접합단계는, 상기 AlN 중간층의 일면에 제1 본딩층을 형성시키고, 상기 지지기판의 일면에 제2 본딩층을 형성시킨 후, 상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시킴으로써 상기 AlN 중간층을 상기 지지기판과 접합시킬 수 있다.
또한, 상기 접합단계는, 상기 AlN 중간층 또는 상기 제1 본딩층 중 적어도 하나 이상에 양각 또는 음각의 패턴을 기 설정된 깊이로 형성시킬 수 있다.
또한, 상기 접합단계는, 상기 지지기판 또는 상기 제2 본딩층 중 적어도 하나 이상에 양각 또는 음각의 패턴을 기 설정된 깊이로 형성시킬 수 있다.
또한, 상기 제1 본딩층과 상기 제2 본딩층 각각은, 상기 AlN 중간층 또는 상기 지지기판과의 결합을 강화하기 위한 결합강화층과, 상기 AlN 중간층 또는 상기 지지기판의 표면의 거칠기를 완화하기 위한 평탄층과, 상기 AlN 중간층과 상기 지지기판을 서로 접합시키기 위한 접합층을 포함할 수 있다.
상기 목적은, 본 발명에 따라, 성장기판 위에 버퍼층 및 소자 활성층을 순차적으로 성장시키는 성장단계; 접착층을 통해 상기 소자 활성층을 임시기판과 접착시키는 접착단계; 상기 성장기판을 제거하는 제1 제거단계; 상기 버퍼층을 식각하여 제거함으로써 상기 소자 활성층을 노출시키는 식각단계; 노출된 상기 소자 활성층에 AlN 중간층을 성막시키는 성막단계; 본딩층을 통해 상기 AlN 중간층을 지지기판과 접합시키는 접합단계; 상기 임시기판을 제거하는 제2 제거단계; 및 상기 접착층을 제거하여 상기 소자 활성층을 노출시키는 표면정리단계를 포함하는, 그룹3족 질화물 전력반도체 소자의 제조 방법에 의해 달성된다.
또한, 상기 소자 활성층은, 채널층 및 배리어층을 포함할 수 있다.
또한, 상기 식각단계는, 노출된 상기 소자 활성층의 표면에 규칙적 또는 불규칙적인 패턴을 형성시킨 후, 상기 패턴이 형성된 상기 소자 활성층의 표면에 표면평탄화층을 형성시키고, 상기 성막단계는, 상기 표면평탄화층의 표면에 AlN 중간층을 성막시킬 수 있다.
또한, 상기 접합단계는, 상기 AlN 중간층의 일면에 제1 본딩층을 형성시키고, 상기 지지기판의 일면에 제2 본딩층을 형성시킨 후, 상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시킴으로써 상기 AlN 중간층을 상기 지지기판과 접합시킬 수 있다.
또한, 상기 접합단계는, 상기 AlN 중간층 또는 상기 제1 본딩층 중 적어도 하나 이상에 양각 또는 음각의 패턴을 기 설정된 깊이로 형성시킬 수 있다.
또한, 상기 접합단계는, 상기 지지기판 또는 상기 제2 본딩층 중 적어도 하나 이상에 양각 또는 음각의 패턴을 기 설정된 깊이로 형성시킬 수 있다.
또한, 상기 제1 본딩층과 상기 제2 본딩층 각각은, 상기 AlN 중간층 또는 상기 지지기판과의 결합을 강화하기 위한 결합강화층과, 상기 AlN 중간층 또는 상기 지지기판의 표면의 거칠기를 완화하기 위한 평탄층과, 상기 AlN 중간층과 상기 지지기판을 서로 접합시키기 위한 접합층을 포함할 수 있다.
상기 목적은, 본 발명에 따라, 성장기판 위에 버퍼층, 식각저지층 및 소자 활성층을 순차적으로 성장시키는 성장단계; 접착층을 통해 상기 소자 활성층을 임시기판과 접착시키는 접착단계; 상기 성장기판을 제거하는 제1 제거단계; 상기 버퍼층을 식각하여 두께를 감소시키는 식각단계; 두께가 감소된 상기 버퍼층에 AlN 중간층을 성막시키는 성막단계; 본딩층을 통해 상기 AlN 중간층을 지지기판과 접합시키는 접합단계; 상기 임시기판을 제거하는 제2 제거단계; 및 상기 접착층을 제거하여 상기 소자 활성층을 노출시키는 표면정리단계를 포함하는, 그룹3족 질화물 전력반도체 소자의 제조 방법에 의해 달성된다.
또한, 상기 소자 활성층은, 채널층 및 배리어층을 포함할 수 있다.
또한, 상기 식각단계는, 두께가 감소된 상기 버퍼층의 표면에 규칙적 또는 불규칙적인 패턴을 형성시킨 후, 상기 패턴이 형성된 상기 버퍼층의 표면에 표면평탄화층을 형성시키고, 상기 성막단계는, 상기 표면평탄화층의 표면에 AlN 중간층을 성막시킬 수 있다.
또한, 상기 접합단계는, 상기 AlN 중간층의 일면에 제1 본딩층을 형성시키고, 상기 지지기판의 일면에 제2 본딩층을 형성시킨 후, 상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시킴으로써 상기 AlN 중간층을 상기 지지기판과 접합시킬 수 있다.
또한, 상기 접합단계는, 상기 AlN 중간층 또는 상기 제1 본딩층 중 적어도 하나 이상에 양각 또는 음각의 패턴을 기 설정된 깊이로 형성시킬 수 있다.
또한, 상기 접합단계는, 상기 지지기판 또는 상기 제2 본딩층 중 적어도 하나 이상에 양각 또는 음각의 패턴을 기 설정된 깊이로 형성시킬 수 있다.
또한, 상기 제1 본딩층과 상기 제2 본딩층 각각은, 상기 AlN 중간층 또는 상기 지지기판과의 결합을 강화하기 위한 결합강화층과, 상기 AlN 중간층 또는 상기 지지기판의 표면의 거칠기를 완화하기 위한 평탄층과, 상기 AlN 중간층과 상기 지지기판을 서로 접합시키기 위한 접합층을 포함할 수 있다.
상기 목적은, 본 발명에 따라, 그룹3족 질화물 전력반도체 소자의 제조 방법에 의해 제조된 그룹3족 질화물 전력반도체 소자에 의해 달성된다.
본 발명에 따르면, 의도적 또는 비의도적으로 도핑되어 결정성이 저하된 GaN 버퍼층이 고저항성 및 고방열능을 갖는 AlN 중간층으로 대체될 수 있으므로, HEMT 등과 같은 전력반도체 소자의 성능이 대폭적으로 향상될 수 있는 효과가 있다.
한편, 본 발명의 효과는 이상에서 언급한 효과들로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 효과들이 포함될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 순서도이고,
도 2는 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법에 따라 그룹3족 질화물 전력반도체 소자가 제조되는 과정을 도시한 것이고,
도 3은 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 성장기판으로 이용되는 그룹3족 질화물 반도체 템플릿을 도시한 것이고,
도 4는 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 성장단계의 세부 과정을 도시한 것이고,
도 5 및 도 6은 본 발명의 제1 실시예 내지 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 식각단계에서 표면평탄화층이 형성되는 과정을 도시한 것이고,
도 7 내지 도 9는 본 발명의 제1 실시예 내지 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 AlN 중간층 또는 제1 본딩층 중 적어도 하나 이상에 양각 또는 음각의 패턴이 형성되는 것을 도시한 것이고,
도 10 내지 도 12는 본 발명의 제1 실시예 내지 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 지지기판 또는 또는 제2 본딩층 중 적어도 하나 이상에 양각 또는 음각의 패턴이 형성되는 것을 도시한 것이고,
도 13는 본 발명의 제1 실시예 내지 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 제1 본딩층에 형성되는 패턴이 상이한 깊이로 형성되는 것을 도시한 것이고,
도 14는 본 발명의 제1 실시예 내지 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 양각 또는 음각의 패턴 형상의 예를 도시한 것이고,
도 15는 본 발명의 제1 실시예 내지 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 제1 본딩층과 제2 본딩층을 자세히 도시한 것이고,
도 16은 본 발명의 제2 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 순서도이고,
도 17는 본 발명의 제2 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법에 따라 그룹3족 질화물 전력반도체 소자가 제조되는 과정을 도시한 것이고,
도 18은 본 발명의 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 순서도이고,
도 19 내지 도 20은 본 발명의 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법에 따라 그룹3족 질화물 전력반도체 소자가 제조되는 과정을 도시한 것이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
또한, 본 발명의 실시예를 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 실시예의 구성요소를 설명함에 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S100)에 대해 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S100)의 순서도이고, 도 2는 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S100)에 따라 그룹3족 질화물 전력반도체 소자가 제조되는 과정을 도시한 것이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S100)은, 성장단계(S110), 접착단계(S120), 제1 제거단계(S130), 식각단계(S140), 접합단계(S150), 제2 제거단계(S160) 및 표면정리단계(S170)를 포함한다.
성장단계(S110)는 MOCVD(metal organic chemical vapor deposition)를 통해 최초 성장기판(G) 위에 희생층(N), AlN 중간층(140) 및 소자 활성층(150)을 순차적으로 에피택시(epitaxy) 성장시키는 단계이다.
최초 성장기판(G)은 후술하는 제1 제거단계(S130)에서 레이저 리프트 오프(laser lift off, LLO) 기법을 통해 제거되는데, 이 경우 최초 성장기판(G)은 레이저 빔(단일 파장 광)이 흡수없이 100%(이론 상) 투과될 수 있는 광학적으로 투명하고 고온 내열성을 갖는 기판으로 마련되는 것이 바람직하며, 예를 들면 양면이 폴리싱된 사파이어(Sapphire, α-phase Al2O3), ScMgAlO4, 4H-SiC, 6H-SiC 등의 물질로 형성될 수 있다. 또한, 최초 성장기판(G)은 상부에 성장되는 그룹3족 질화물 반도체 박막 내부에 결정결함을 최소화하기 위해 일면에 마이크로단위(microscale) 또는 나노단위(nanoscale)에서 다양한 디멘션(크기와 형상)으로 규칙 또는 불규칙하게 패터닝된 돌기 형상을 가진 PSS(patterned sapphire substrate)로 마련되는 것도 바람직하다.
한편, 본 발명에서는 최초 성장기판(G)으로 그룹3족 질화물 반도체 템플릿(G1)이 이용될 수 있다.
도 3은 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S100)의 성장기판(G)으로 이용되는 그룹3족 질화물 반도체 템플릿(G1)을 도시한 것이다.
도 3에 도시된 바와 같이, 본 발명에서 그룹3족 질화물 반도체 템플릿(G1)은 광학적으로 투명한 사파이어로 형성된 템플릿 지지기판(G11) 위에 박형의 그룹3족 질화물로 형성된 템플릿 시드층(G13)이 템플릿 본딩층(G12)을 통해 접합되어 있는 것을 의미하며, 템플릿 시드층(G13)에는 상부에 성장되는 반도체층의 품질 향상을 위해 규칙적 또는 불규칙적인 패턴이 형성될 수 있다. 이러한 그룹3족 질화물 반도체 템플릿(G1)은 사파이어 성장기판 위에 템플릿 시드층(G13)을 성장시키고, 접착층(A)을 통해 템플릿 시드층(G13)과 임시기판을 접착시킨 다음 사파이어 성장기판을 제거한 후, 템플릿 본딩층(G12)을 통해 템플릿 시드층(G13)과 템플릿 지지기판(G11)을 접합시킨 다음 임시기판을 제거함으로써 제조될 수 있다.
희생층(N)은 레이저 리프트 오프(LLO) 기법에서의 레이저 빔을 통해 최초 성장기판(G)을 용이하게 분리시키기 위해 희생되어 분리되는 층으로, 최초 성장기판(G) 위에서 GaN 또는 InGaN 물질 등으로 성장될 수 있다.
AlN 중간층(140)(AlN interlayer)은 전력반도체 소자가 고저항성 및 고방열능을 갖도록 단결정 내지 준단결정으로 성장되는 것으로, AlN 또는 AlON 물질 등으로 성장되며, 수 ~ 수천 nm의 두께를 갖도록 성장된다. 본 실시예에서 AlN 중간층(140)은 CVD(chemical vapor deposition)을 통해 희생층(N) 위에 에피택시 성장된다.
한편, 상술한 AlN 중간층(140)은 최대한 고품질의 단결정 후막으로 성장되는 것이 요구되는데, GaN 희생층(N) 위에 고품질의 AlN 중간층(140)을 성장시키는 것은 기술적으로 어려움이 존재한다. 이에 따라, 본 발명의 성장단계(S110)에서는 제1 단계, 제2 단계, 제3 단계 및 제4 단계를 통해 희생층(N) 및 AlN 중간층(140)을 순차적으로 성장시킬 수 있다.
도 4는 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S100)의 성장단계(S110)의 세부 과정을 도시한 것이다.
도 4에 도시된 바와 같이, 제1 단계는 최초 성장기판(G) 위에 희생층(N) 및 식각층(E)을 성장시킨 후 식각층(E) 위에 규칙적 또는 불규칙적인 패턴의 식각마스크층(M)을 형성시키는 단계이다. 여기서 식각마스크층(M)은 SiNx 등으로 형성될 수 있으며, 식각마스크층(M)은 식각층(E)의 결정 결함(dislocation)이 없는 c-plane(0001) 영역에 형성된다.
제2 단계는 식각마스크층(M)의 패턴을 따라 식각층(E)을 기 설정된 깊이로 식각시키는 단계이다. 제2 단계에서 식각층(E)은 환원 분위기에서 열처리 공정을 통해 기 설정된 깊이로 분해되어 식각된다.
제3 단계는 식각마스크층(M)의 패턴을 따라 식각된 식각층(E) 위에 AlN 중간층(140)의 성장을 촉진하기 위한 성장촉진층(U)을 형성시키는 단계이다. AlN은 pre-reaction 및 parasitic growth로 인해 GaN 대비 성장속도가 느리고 결정질이 나쁜 문제점이 존재한다. 이에 따라 본 발명의 제3 단계에서는 식각층(E) 위에 AlN 또는 AlON으로 형성된 성장촉진층(U)을 증착시킴으로써 상부에 성장되는 AlN 중간층(140)의 성장 속도와 품질을 개선할 수 있고, 성장 온도를 낮출 수 있게 된다.
제4 단계는 성장촉진층(U)이 형성된 식각층(E)을 통해 AlN 중간층(140)을 성장시키는 단계이다. 즉, 제4 단계에서 AlN 중간층(140)은 식각층(E)에 기 설정된 깊이로 식각된 패턴에 의해 수직 방향으로 강화된 1차 AlN 성장 및 수평 방향으로 강화된 2차 AlN 성장을 거쳐 성장되는데, 이에 따르면, 박막 내부에 스트레스를 완화하는 다수의 보이드가 생성됨으로써 AlN 중간층(140)의 품질이 대폭적으로 개선될 수 있으며, AlN 중간층(140)의 두께를 두껍게 성장시킬 수 있게 된다.
소자 활성층(150)은 AlN 중간층(140) 위에 성장되는 것으로, HEMT 등의 전력반도체 소자 구조를 위한 GaN 등으로 형성된 채널층(151) 및 AlGaN 등으로 형성된 배리어층(152)을 포함한다. 여기서 채널층(151)은 전위(dislocation) 등 결정결함이 최소화된 상대적으로 고품질의 GaN 물질로 형성되며, 100-500nm 두께를 갖도록 형성된다.
접착단계(S120)는 접착층(A)을 통해 소자 활성층(150)을 중간 임시기판(T)과 접착시키는 단계이다.
여기서 중간 임시기판(T)은 최초 성장기판(G)과 동등하거나 유사한 열팽창계수(CTE)를 가진 물질로 형성되며, 최초 성장기판(G)과의 열팽창계수의 차이가 최대 2ppm 이하이면 제한되지 않지만, 최초 성장기판(G)과 동일한 물질인 사파이어로 형성되는 것이 바람직하다.
종래에는 최초 성장기판(G)과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(thermo-mechanical induced stress) 발생으로 에피택시 웨이퍼의 휨이 발생하지만, 본 발명에서는 중간 임시기판(T)을 소자 활성층(150)의 일면에 접착층(A)을 통해 강하게 접합시킴으로써 이를 해소할 수 있다. 즉, 중간 임시기판(T)이 접착된 에피택시 웨이퍼의 경우에는 응력이 거의 풀린(stress-relieved) 상태로 웨이퍼 휨(bow)이 거의 제로(0)로 최소화될 수 있으므로, 4인치, 6인치, 8인치 뿐만 아니라 12인치 이상의 웨이퍼 사이즈에도 적용이 가능한 이점이 있다.
보다 상세하게, 접착단계(S120)에서는 소자 활성층(150)(배리어층(152))의 일면에 에피택시 보호층과 제1 접착층(A1)을 순서대로 적층 형성시키고, 중간 임시기판(T) 위에 접합강화층, 분리층 및 제2 접착층(A2)을 순서대로 적층 형성시킨 후, 임시적으로 제1 접착층(A1)과 제2 접착층(A2)을 서로 가압하여 접착층(A)을 형성시킬 수 있다. 즉, 접착단계(S120)는 최초 성장기판(G)을 분리시키기 위해 제2 접착층(A2)이 형성된 중간 임시기판(T)을 뒤집어서 제1 접착층(A1)이 형성된 최초 성장기판(G)에 300℃ 미만의 온도에서 가압하여 접착시킬 수 있다. 여기서 에피택시 보호층은 소자 활성층(150)을 보호하기 위한 물질로, 분리층은 레이저 리프트 오프 기법에 의해 열-화학반응으로 용융되는 물질로, 접착층(A)은 저온 가압상태에서 접착 가능한 물질로 각각 형성될 수 있다.
제1 제거단계(S130)는 레이저 리프트 오프 기법(LLO)을 이용하여 최초 성장기판(G)을 제거함으로써 희생층(N)을 노출시키는 단계이다.
보다 상세하게, 제1 제거단계(S130)에서는 사파이어 최초 성장기판(G)의 후면에 레이저 빔을 조사하여 희생층(N)에서 레이저 광을 흡수하도록 함으로써, 희생층(N)의 고온에서의 화학 반응에 따른 물질 분해를 통해 용융되는 현상을 이용하여 최초 성장기판(G)을 희생층(N)으로부터 분리시킨다.
식각단계(S140)는 건식 식각(dry etching) 또는 습식 식각(wet etching)을 통해 희생층(N)을 식각하여 제거함으로써 AlN 중간층(140)을 노출시키는 단계이다.
한편, 노출된 AlN 중간층(140)의 표면은 질소 극성 표면(n-polar surface)을 가지는데, 이러한 AlN 중간층(140)의 표면은 국부적으로 손상받은 영역이 반드시 존재하며, AlN 중간층(140)의 성장시에 불가피하게 다양한 표면 결정결함이 생성된다. 이러한 결정결함과 손상받은 표면은 후술하는 최종 지지기판(110) 접합에 큰 어려움과 품질 이슈를 초래하므로, 이를 개선하기 위해 세라믹 물질 증착 및/또는 CMP(chemical-mechanical polishing) 공정을 통해 표면 평탄화 공정을 수행하는 것이 필수적이다.
도 5 및 도 6은 본 발명의 제1 실시예 내지 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 식각단계(S140)에서 표면평탄화층(130)이 형성되는 과정을 도시한 것이다.
도 5 및 도 7에 도시된 바와 같이, 식각단계(S140)는 노출된 AlN 중간층(140)의 표면에 규칙적 또는 불규칙적인 패턴을 형성시킨 후, 패턴이 형성된 AlN 중간층(140)의 표면에 표면평탄화층(130)을 형성시킬 수 있다. 여기서 표면평탄화층(130)은 다층 구조를 가질 수 있는데, 스퍼터링(sputtering) 등의 PVD(physical vapor deposition)를 통해 AlN 중간층(140)의 표면에 AlN 또는 AlON 물질을 증착시킨 후 SiO2 물질 등으로 평탄화하거나, 스퍼터링 등의 PVD를 통해 AlN 중간층(140)의 표면에 SiO2 물질 등을 증착시킨 후 AlN 또는 AlON 물질로 평탄화할 수 있다. 평탄화에는 SOG(spin on glass) 방식이 이용될 수 있으며, 평탄화 이후에는 CMP(chemical-mechanical polishing)를 통해 표면평탄화층(130)의 두께를 조절하게 되는데, 이때 CMP의 정도에 따라 표면평탄화층(130)만 노출되거나 표면평탄화층(130)과 AlN 중간층(140)이 함께 노출될 수 있다.
접합단계(S150)는 전기적 전도성 또는 비전도성을 가지며 고내열성을 가진 본딩층(120)을 통해 AlN 중간층(140)을 최종 지지기판(110)과 접합시키는 단계이다.
여기서 최종 지지기판(110)은 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S100)의 각 단계를 거친 후 AlN 중간층(140)과 AlN 중간층(140) 상부의 소자 활성층(150)을 지탱(support)하는 기판으로, AlNcera, SiNcera, SiCcera 등의 고가성비의 다결정 세라믹 물질 또는 Si, SiC, 사파이어 등의 단결정 물질로 형성될 수 있으나 이에 제한되는 것은 아니며, 용도 및 요구 사항에 따라 자유롭게 선택될 수 있다.
종래에는 최초 성장기판(G)과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(thermo-mechanical induced stress) 발생으로 에피택시 웨이퍼의 휨이 발생하지만, 본 발명에서는 최종 지지기판(110)을 AlN 중간층(140)에 본딩층(120)을 통해 강하게 접합시킴으로써 이를 해소할 수 있다. 즉, 최종 지지기판(110)이 접합된 에피택시 웨이퍼의 경우에는 응력이 거의 풀린(stress-relieved) 상태로 웨이퍼 휨(bow)이 거의 제로(0)로 최소화될 수 있으므로, 4인치, 6인치, 8인치 뿐만 아니라 12인치 이상의 웨이퍼 사이즈에도 적용이 가능한 이점이 있다.
한편, 접합단계(S150)는 패턴이 형성된 AlN 중간층(140)의 표면에 표면평탄화층(130)이 형성된 경우, 본딩층(120)을 통해 표면평탄화층(130)을 지지기판(110)과 접합시킬 수 있다. 이러한 표면평탄화층(130)에 따르면, 표면이 경면화될 수 있으므로 지지기판(110)과의 접합력이 대폭적으로 향상될 수 있다.
한편, 본 발명의 접합단계(S150)에서는 AlN 중간층(140)의 일면에 제1 본딩층(B1)을 형성시키고, 지지기판(110)의 일면에 제2 본딩층(B2)을 형성시킨 후, 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시킴으로써 AlN 중간층(140)을 지지기판(110)과 접합시킬 수 있으며, 나아가 접합단계(S150)에서는 AlN 중간층(140)의 일면에 강화층과 제1 본딩층(B1)을 순서대로 적층 형성시키고, 최종 지지기판(110) 위에 강화층과 제2 본딩층(B2)을 순서대로 적층 형성시킨후, 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시킴으로써 본딩층(120)을 형성시킬 수 있다.
여기서 강화층은 최종 지지기판(110)과의 접합력을 강화하고 응축응력을 유발하기 위한 층으로, 강화층은 보다 상세하게 접합 강화층과 응축 응력층을 포함할 수 있다.
접합 강화층은 AlN 중간층(140)이 본딩층(120)을 통해 최종 지지기판(110) 위에 접합될 때, 접합력을 강화하기 위해 도입되는 층으로, AlN 중간층(140) 또는 최종 지지기판(110)위에 형성되며, 접합 강화층을 구성하는 물질은 SiO2, SiNx 등에서 우선적으로 선정하는 것이 바람직하다.
응축 응력층은 응축응력을 유발하는 층으로 접합 강화층 위에 형성되며, 응축 응력층 위에 제1 본딩층(B1) 또는 제2 본딩층(B2)이 형성된다. 응축 응력층은 최종 지지기판(110)의 열팽창계수보다 더 큰 값을 갖는 유전체 물질, 예를 들면 AlN(4.6ppm), AlNO(4.6-6.8ppm), Al2O3(6.8ppm), SiC(4.8ppm), SiCN(3.8-4.8ppm), GaN(5.6ppm), GaNO(5.6-6.8ppm) 등의 인장응력을 완화, 즉 응축응력을 유발하는 물질로 구성되는데, 이는 스트레스 조절을 통한 제품의 품질 개선을 유도하는 역할을 한다.
본 발명에서는 경우에 따라 상술한 접합 강화층 또는 응축 응력층이 생략될 수 있으며, 경우에 따라 강화층 전체가 생략되어 AlN 중간층(140)의 일면과 본딩층(120)이 직접 접하거나, 최종 지지기판(110)과 본딩층(120)이 직접 접할 수 있다. 이러한 경우는 본딩층(120)으로 최종 지지기판(110)의 열팽창계수보다 큰 물질을 성막하여 접합 기능과 함께 응축응력을 유발하는 구조일 수 있다.
한편, 본 발명의 본딩층(120)에는 양각 또는 음각의 패턴(pattern)이 형성될 수 있다.
도 7 내지 도 9는 본 발명의 제1 실시예 내지 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 AlN 중간층(140) 또는 제1 본딩층(B1) 중 적어도 하나 이상에 양각 또는 음각의 패턴이 형성되는 것을 도시한 것이고, 도 10 내지 도 12는 본 발명의 제1 실시예 내지 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 지지기판(110) 또는 또는 제2 본딩층(B2) 중 적어도 하나 이상에 양각 또는 음각의 패턴이 형성되는 것을 도시한 것이고, 도 13는 본 발명의 제1 실시예 내지 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 제1 본딩층(B1)에 형성되는 패턴이 상이한 깊이로 형성되는 것을 도시한 것이고, 도 14는 본 발명의 제1 실시예 내지 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 양각 또는 음각의 패턴 형상의 예를 도시한 것이다.
직접 웨이퍼 본딩(direct wafer bonding)의 경우, 엄격한 웨이퍼 표면 거칠기가 요구되며 웨이퍼 휨이 있는 경우 결합력이 약화되는 문제점이 존재한다. 또한, 웨이퍼 본딩 공정 중 본딩층(120) 내부에서 발생된 가스(gas)로 인해 결합력이 약화되거나 후속 공정에서 품질 이슈가 야기되는 문제점도 존재한다.
이에 따라, 본 발명에서는 본딩층(120)을 식각하여 양각 또는 음각의 패턴을 형성하고, 경우에 따라 AlN 중간층(140) 또는 최종 지지기판(110)에도 해당 패턴을 형성시키는데, 이러한 패턴을 이용하면 웨이퍼 표면 거칠기 및 웨이퍼 휨에 따라 발생하는 이슈들을 해소할 수 있게 되며, 본딩층(120) 내부에서 발생된 가스의 배출을 용이하게 하여 본딩층(120) 내부에 보이드가 생성되는 것을 방지(void-free)함으로써 본딩층(120)의 결합력을 강화할 수 있다. 나아가 본딩층(120)에 형성된 해당 패턴들에 의해 웨이퍼에 작용하는 열기인성 스트레스도 상당 부분 완화될 수 있다.
보다 상세하게, 본 발명의 접합단계(S150)에서는 다양한 방식으로 본딩층(120), AlN 중간층(140) 또는 최종 지지기판(110)에 상술한 양각 또는 음각의 패턴을 형성시킬 수 있으며, 접합단계(S150)는 AlN 중간층(140) 또는 제1 본딩층(B1) 중 적어도 하나 이상에 양각 또는 음각의 패턴을 기 설정된 깊이로 형성시킬 수 있다. 예를 들면, 도 7에 도시된 바와 같이 제1 본딩층(B1)에만 양각 또는 음각의 패턴을 형성시킬 수 있고, 도 8에 도시된 바와 같이 AlN 중간층(140)에만 양각 또는 음각의 패턴을 형성시킨 후 해당 패턴을 따라 제1 본딩층(B1)을 형성시킴으로써 AlN 중간층(140)과 제1 본딩층(B1)의 패턴들이 서로 교번하도록 형성시킬 수 있으며, 도 9에 도시된 바와 같이 AlN 중간층(140)과 제1 본딩층(B1)에 각각 패턴을 형성시키되, 해당 패턴들이 서로 연통되도록 형성시킬 수 있다.
또한, 접합단계(S150)는 최종 지지기판(110) 또는 제2 본딩층(B2) 중 적어도 하나 이상에 양각 또는 음각의 패턴을 기 설정된 깊이로 형성시킬 수 있다. 예를 들면, 도 10에 도시된 바와 같이 제2 본딩층(B2)에만 양각 또는 음각의 패턴을 형성시킬 수 있고, 도 11에 도시된 바와 같이 최종 지지기판(110)에만 양각 또는 음각의 패턴을 형성시킨 후 해당 패턴을 따라 제2 본딩층(B2)을 형성시킴으로써 최종 지지기판(110)과 제2 본딩층(B2)의 패턴들이 서로 교번하도록 형성시킬 수 있으며, 도 12에 도시된 바와 같이 최종 지지기판(110)과 제2 본딩층(B2)에 각각 패턴을 형성시키되, 해당 패턴들이 서로 연통되도록 형성시킬 수 있다.
이때, 도 13에 도시된 바와 같이, 형성되는 양각 또는 음각의 패턴은 제1 본딩층(B1)(또는 제2 본딩층(B2))의 전체를 관통하도록 식각되거나 제1 본딩층(B1)(또는 제2 본딩층(B2))의 일부만을 관통하도록 식각될 수 있으며, 도 14에 도시된 바와 같이 형성되는 패턴의 형상은 예를 들면 양각 또는 음각의 육각형, 원형, 사각형 등의 형상을 가질 수 있으나, 그 형상에 제한되는 것은 아니다.
또한, 패턴의 크기가 작아질수록 보이드가 형성되는 것이 용이하게 방지될 수 있지만, 이에 따라 접합면이 감소하게 되므로 접합력이 저하되는 이슈가 발생할 수 있으므로, 접합 면적이 총 면적의 1/2 이상이 확보되도록 패턴의 크기가 설정되는 것이 바람직하며, 이는 접합물질의 접합력에 따라 최적화될 수 있다. 나아가 패턴의 높이는 접합 시 발생하는 가스를 방출할 수 있도록, 10nm 이상의 단차를 갖도록 하는 것이 바람직하며, 웨이퍼 휨(bowing), 표면 거칠기, 접합 물질 등에 따라 그 두께가 상이하도록 최적화될 수 있다.
한편, 본 발명의 제1 본딩층(B1)과 제2 본딩층(B2) 각각은 결합강화층(R), 평탄층(F) 및 접합층(J)을 포함할 수 있다.
도 15는 본 발명의 제1 실시예 내지 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 제1 본딩층(B1)과 제2 본딩층(B2)을 자세히 도시한 것이다.
도 15에 도시된 바와 같이, 결합강화층(R)은 AlN 중간층(140) 또는 최종 지지기판(110)과의 결합을 강화하기 위한 것으로, 이러한 결합강화층(R)은 예를 들면, SiOx, SiNx, Cr, Ti, Mo 또는 HMDS를 포함할 수 있다.
평탄층(F)은 AlN 중간층(140) 또는 최종 지지기판(110)의 표면의 거칠기를 완화하기 위한 것으로, 이러한 평탄층(F)은 예를 들면, 표면 조도 개선을 위해 SOG(spin on glass), HSQ(hydrogen silsesquioxane) 등의 유동성을 갖는 산화물(flowable oxide; FOx)을 포함할 수 있다.
접합층(J)은 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시켜 AlN 중간층(140)과 최종 지지기판(110)을 서로 접합시키기 위한 것으로, 영구성 접합 물질(permanent bonding material)로 마련될 수 있으며, 예를 들면, SiO2(0.8ppm), SiNx(3.7ppm), SiCN(3.8-4.8ppm), AlN(4.5ppm), Al2O3(6.8ppm), 비정질 Si(amorphous Si), 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass, 액상 SiO2), HSQ(Hydrogen Silsesquioxane) 등의 FOx(Flowable Oxides)를 포함할 수 있다. 나아가, 접합층(J)은 Al, W 또는 Mo 등과 같은 금속 또는 이들의 합금으로 형성될 수도 있다.
상술한 결합강화층(R)과 평탄층(F)은 공정에 따라 도입되거나 삭제될 수 있으며, 결합강화층(R)과 평탄층(F)이 공정에 따라 삭제되는 경우, 접합층(J)이 AlN 중간층(140) 또는 최종 지지기판(110)에 직접적으로 성막될 수 있다.
제2 제거단계(S160)는 레이저 리프트 오프(LLO) 기법을 이용하여 중간 임시기판(T)을 제거함으로써 접착층(A)을 노출시키는 단계이다. 중간 임시기판(T)이 분리될 때, 최종 지지기판(110)에 전사된 AlN 중간층(140) 및 소자 활성층(150) 내부는 스트레스가 완전하게 해소된 상태로, 최종 지지기판(110)과 함께 평탄한(flat) 상태를 유지한다.
표면정리단계(S170)는 분리층, 접착층(A) 및 에피택시 보호층을 식각하여 제거함으로써 소자 활성층(150)을 노출시키는 단계이다. 여기서 분리층, 접착층(A) 및 에피택시 보호층은 건식 식각(dry etching) 또는 습식 식각(wet etching)을 통해 이루어질 수 있으며, 중간 임시기판(T) 분리에 따른 손상 영역과 오염된 표면 잔류물, 저품질 단결정 박막 영역도 가능한 완전하게 제거하는 것이 바람직하다. 이후에는 식각과 함께 전극(소스, 게이트, 드레인) 형성을 통해 HEMT 등 전력반도체 소자 칩을 완성한다.
한편, 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S100)에 따라 제조된 그룹3족 질화물 전력반도체 소자는, 최종적으로 지지기판(110), 본딩층(120), 표면평탄화층(130), AlN 중간층(140) 및 소자 활성층(150)이 적층된 구조를 갖게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S200)에 대해 상세히 설명한다.
도 16은 본 발명의 제2 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S200)의 순서도이고, 도 17는 본 발명의 제2 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S200)에 따라 그룹3족 질화물 전력반도체 소자가 제조되는 과정을 도시한 것이다.
도 16 및 도 17에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S200)은, 성장단계(S210), 접착단계(S220), 제1 제거단계(S230), 식각단계(S240), 성막단계(S250), 접합단계(S260), 제2 제거단계(S270) 및 표면정리단계(S280)를 포함한다.
성장단계(S210)는 MOCVD(metal organic chemical vapor deposition)를 통해 최초 성장기판(G) 위에 버퍼층(160) 및 소자 활성층(150)을 순차적으로 에피택시(epitaxy) 성장시키는 단계이다.
최초 성장기판(G)은 후술하는 제1 제거단계(S230)에서 레이저 리프트 오프(laser lift off, LLO) 기법을 통해 제거되는데, 이 경우 최초 성장기판(G)은 레이저 빔(단일 파장 광)이 흡수없이 100%(이론 상) 투과될 수 있는 광학적으로 투명하고 고온 내열성을 갖는 기판으로 마련되는 것이 바람직하며, 예를 들면 양면이 폴리싱된 사파이어(Sapphire, α-phase Al2O3), ScMgAlO4, 4H-SiC, 6H-SiC 등의 물질로 형성될 수 있다. 또한, 최초 성장기판(G)은 상부에 성장되는 그룹3족 질화물 반도체 박막 내부에 결정결함을 최소화하기 위해 일면에 마이크로단위(microscale) 또는 나노단위(nanoscale)에서 다양한 디멘션(크기와 형상)으로 규칙 또는 불규칙하게 패터닝된 돌기 형상을 가진 PSS(patterned sapphire substrate)로 마련되는 것도 바람직하다.
한편, 본 발명에서는 최초 성장기판(G)으로 그룹3족 질화물 반도체 템플릿(G1)이 이용될 수 있는데, 이는 상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S100)과 동일하므로, 중복 설명은 생략한다.
버퍼층(160)은 상대적으로 저품질의 GaN 물질로 형성되고, Al, In, Sc 등의 합금 물질과 의도적 또는 비의도적으로 불순물(C, Fe, Si 등)이 포함되며, 더 나아가서는 스트레스를 완화하는 다수의 에어 보이드(air voids)가 구비될 수 있다.
소자 활성층(150)은 AlN 중간층(140) 위에 성장되는 것으로, HEMT 등의 전력반도체 소자 구조를 위한 GaN 채널층(151) 및 AlGaN 배리어층(152)을 포함한다. 여기서 GaN 채널층(151)은 전위(dislocation) 등 결정결함이 최소화된 상대적으로 고품질의 GaN 물질로 형성되며, 100-500nm 두께를 갖도록 형성된다.
접착단계(S220) 및 제1 제거단계(S230)는 상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S100)과 동일하므로, 중복 설명은 생략한다.
식각단계(S240)는 건식 식각(dry etching) 또는 습식 식각(wet etching)을 통해 버퍼층(160)을 식각하여 제거함으로써 소자 활성층(150)을 노출시키는 단계이다.
한편, 노출된 소자 활성층(150)의 표면은 질소 극성 표면(n-polar surface)을 가지는데, 이러한 소자 활성층(150)의 표면은 국부적으로 손상받은 영역이 반드시 존재하며, 소자 활성층(150)의 성장시에 불가피하게 다양한 표면 결정결함이 생성된다. 이러한 결정결함과 손상받은 표면은 후술하는 AlN 중간층(140)의 성막 시 어려움과 품질 이슈를 초래하므로, 이를 개선하기 위해 세라믹 물질 증착 및/또는 CMP(chemical-mechanical polishing) 공정을 통해 표면 평탄화 공정을 수행하는 것이 필수적이다.
도 5 및 도 6은 본 발명의 제1 실시예 내지 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법의 식각단계(S240)에서 표면평탄화층(130)이 형성되는 과정을 도시한 것이다.
도 5 및 도 7에 도시된 바와 같이, 식각단계(S240)는 노출된 소자 활성층(150)의 표면에 규칙적 또는 불규칙적인 패턴을 형성시킨 후, 패턴이 형성된 소자 활성층(150)의 표면에 표면평탄화층(130)을 형성시킬 수 있다. 여기서 표면평탄화층(130)은 다층 구조를 가질 수 있는데, 스퍼터링(sputtering) 등의 PVD(physical vapor deposition)를 통해 소자 활성층(150)의 표면에 AlN 또는 AlON 물질을 증착시킨 후 SiO2 물질 등으로 평탄화하거나, 스퍼터링 등의 PVD를 통해 소자 활성층(150)의 표면에 SiO2 물질 등을 증착시킨 후 AlN 또는 AlON 물질로 평탄화할 수 있다. 평탄화에는 SOG(spin on glass) 방식이 이용될 수 있으며, 평탄화 이후에는 CMP(chemical-mechanical polishing)를 통해 표면평탄화층(130)의 두께를 조절하게 되는데, 이때 CMP의 정도에 따라 표면평탄화층(130)만 노출되거나 표면평탄화층(130)과 소자 활성층(150)이 함께 노출될 수 있다.
또한, 상술한 스퍼터링(sputtering) 등의 PVD 이외에도 500℃ 이하의 저온에서 AlN, SiNx, SiO2 등을 형성할 수 있는 ALD(atomic level deposition) 장치를 통해서도 동일한 공정이 가능하다.
성막단계(S250)는 노출된 소자 활성층(150)에 AlN 중간층(140)을 성막시키는 단계이다. 이때, 식각단계(S240)에서 표면평탄화층(130)이 형성된 경우, 성막단계(S250)는 표면평탄화층(130)에 AlN 중간층(140)을 성막시킬 수 있다.
AlN 중간층(140)(AlN interlayer)은 전력반도체 소자가 고저항성 및 고방열능을 갖도록 단결정 내지 준단결정(다결정도 가능)으로 성막되는 것으로, AlN 또는 AlON 물질 등으로 성장되며, 수 ~ 수천 nm의 두께를 갖도록 성막된다. 본 실시예에서 AlN 중간층(140)은 스퍼터링, PLD, IAD, evaporator 등의 PVD(physical vapor deposition) 또는 ALD 등의 CVD(chemical vapor deposition)를 통해 소자 활성층(150) 내지 표면평탄화층(130) 위에 성막될 수 있는데, PVD 공정 시에는 결정성 개선을 위해 소량의 산소(O)를 포함시킴으로써 AlON을 성막시킬 수 있으며, CVD 공정 시에는 질소 극성(n-polarity)을 갖는 GaN 표면의 큰 거칠기(조도, roughness) 해결과 그룹3족 극성을 갖는 AlN을 성막하기 위해, 극성 변환층으로 수 nm 두께를 갖는 Al, Cr, Ti 등의 금속층을 삽입할 수도 있다.
접합단계(S260), 제2 제거단계(S270) 및 표면정리단계(S280)는 상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S100)과 동일하므로, 중복 설명은 생략한다.
한편, 본 발명의 제2 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S200)에 따라 제조된 그룹3족 질화물 전력반도체 소자는, 최종적으로 지지기판(110), 본딩층(120), AlN 중간층(140), 표면평탄화층(130) 및 소자 활성층(150)이 적층된 구조를 갖게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S300)에 대해 상세히 설명한다.
도 18은 본 발명의 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S300)의 순서도이고, 도 19 내지 도 20은 본 발명의 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S300)에 따라 그룹3족 질화물 전력반도체 소자가 제조되는 과정을 도시한 것이다.
도 18 내지 도 20에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S300)은, 성장단계(S310), 접착단계(S320), 제1 제거단계(S330), 식각단계(S340), 성막단계(S350), 접합단계(S360), 제2 제거단계(S370) 및 표면정리단계(S380)를 포함한다.
성장단계(S310)는 최초 성장기판(G) 위에 버퍼층(160), 식각저지층(161) 및 소자 활성층(150)을 순차적으로 에피택시(epitaxy) 성장시키는 단계이다.
최초 성장기판(G)은 후술하는 제1 제거단계(S330)에서 레이저 리프트 오프(laser lift off, LLO) 기법을 통해 제거되는데, 이 경우 최초 성장기판(G)은 레이저 빔(단일 파장 광)이 흡수없이 100%(이론 상) 투과될 수 있는 광학적으로 투명하고 고온 내열성을 갖는 기판으로 마련되는 것이 바람직하며, 예를 들면 양면이 폴리싱된 사파이어(Sapphire, α-phase Al2O3), ScMgAlO4, 4H-SiC, 6H-SiC 등의 물질로 형성될 수 있다. 또한, 최초 성장기판(G)은 상부에 성장되는 그룹3족 질화물 반도체 박막 내부에 결정결함을 최소화하기 위해 일면에 마이크로단위(microscale) 또는 나노단위(nanoscale)에서 다양한 디멘션(크기와 형상)으로 규칙 또는 불규칙하게 패터닝된 돌기 형상을 가진 PSS(patterned sapphire substrate)로 마련되는 것도 바람직하다.
한편, 본 발명에서는 최초 성장기판(G)으로 그룹3족 질화물 반도체 템플릿(G1)이 이용될 수 있는데, 이는 상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S100)과 동일하므로, 중복 설명은 생략한다.
버퍼층(160)은 상대적으로 저품질의 GaN 물질로 형성되고, Al, In, Sc 등의 합금 물질과 의도적 또는 비의도적으로 불순물(C, Fe, Si 등)이 포함되며, 더 나아가서는 스트레스를 완화하는 다수의 에어 보이드(air voids)가 구비될 수 있다.
식각저지층(161)(etching stop layer)은 후술하는 식각단계(S340)에서 두께가 감소된 버퍼층(160)의 표면에 규칙적 또는 불규칙적인 패턴을 형성시킬 때 소자 활성층(150)(즉, 채널층(151))이 함께 식각되는 것을 저지하는 층으로, AlN, AlInN 등으로 형성될 수 있다.
소자 활성층(150)은 식각저지층(161) 위에 성장되는 것으로, HEMT 등의 전력반도체 소자 구조를 위한 GaN 채널층(151) 및 AlGaN 배리어층(152)을 포함한다. 여기서 GaN 채널층(151)은 전위(dislocation) 등 결정결함이 최소화된 상대적으로 고품질의 GaN 물질로 형성되며, 100-500nm 두께를 갖도록 형성된다.
접착단계(S320) 및 제1 제거단계(S330)는 상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S100)과 동일하므로, 중복 설명은 생략한다.
식각단계(S340)는 건식 식각(dry etching) 또는 습식 식각(wet etching)을 통해 버퍼층(160)을 식각하여 두께를 감소시키는 단계이다.
한편, 두께가 감소된 버퍼층(160)의 표면은 질소 극성 표면(n-polar surface)을 가지는데, 이러한 버퍼층(160)의 표면은 국부적으로 손상받은 영역이 반드시 존재하며, 버퍼층(160)의 성장시에 불가피하게 다양한 표면 결정결함이 생성된다. 이러한 결정결함과 손상받은 표면은 후술하는 AlN 중간층(140)의 성막 시 어려움과 품질 이슈를 초래하므로, 이를 개선하기 위해 세라믹 물질 증착 및/또는 CMP(chemical-mechanical polishing) 공정을 통해 표면 평탄화 공정을 수행하는 것이 필수적이다.
도 5 및 도 6은 본 발명의 제1 실시예 내지 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S300)의 식각단계(S340)에서 표면평탄화층(130)이 형성되는 과정을 도시한 것이다.
도 5 및 도 7에 도시된 바와 같이, 식각단계(S340)는 두께가 감소된 버퍼층(160)의 표면에 규칙적 또는 불규칙적인 패턴을 형성시킨 후, 패턴이 형성된 버퍼층(160)의 표면에 표면평탄화층(130)을 형성시킬 수 있다. 여기서 표면평탄화층(130)은 다층 구조를 가질 수 있는데, 스퍼터링(sputtering) 등의 PVD(physical vapor deposition)를 통해 버퍼층(160)의 표면에 AlN 또는 AlON 물질을 증착시킨 후 SiO2 물질 등으로 평탄화하거나, 스퍼터링 등의 PVD를 통해 버퍼층(160)의 표면에 SiO2 물질 등을 증착시킨 후 AlN 또는 AlON 물질로 평탄화할 수 있다. 평탄화에는 SOG(spin on glass) 방식이 이용될 수 있으며, 평탄화 이후에는 CMP(chemical-mechanical polishing)를 통해 표면평탄화층(130)의 두께를 조절하게 되는데, 이때 CMP의 정도에 따라 표면평탄화층(130)만 노출되거나 표면평탄화층(130)과 버퍼층(160)이 함께 노출될 수 있다.
또한, 상술한 스퍼터링(sputtering) 등의 PVD 이외에도 500℃ 이하의 저온에서 AlN, SiNx, SiO2 등을 형성할 수 있는 ALD(atomic level deposition) 장치를 통해서도 동일한 공정이 가능하다.
성막단계(S350)는 두께가 감소된 버퍼층(160)에 AlN 중간층(140)을 성막시키는 단계이다. 이때, 식각단계(S340)에서 표면평탄화층(130)이 형성된 경우, 성막단계(S350)는 표면평탄화층(130)에 AlN 중간층(140)을 성막시킬 수 있다.
AlN 중간층(140)(AlN interlayer)은 전력반도체 소자가 고저항성 및 고방열능을 갖도록 단결정 내지 준단결정으로 성막되는 것으로, AlN 또는 AlON 물질 등으로 성장되며, 수 ~ 수천 nm의 두께를 갖도록 성막된다. 본 실시예에서 AlN 중간층(140)은 스퍼터링, PLD, IAD, evaporator 등의 PVD(physical vapor deposition) 또는 ALD 등의 CVD(chemical vapor deposition)를 통해 버퍼층(160) 내지 표면평탄화층(130) 위에 성막될 수 있는데, PVD 공정 시에는 결정성 개선을 위해 소량의 산소(O)를 포함시킴으로써 AlON을 성막시킬 수 있으며, CVD 공정 시에는 질소 극성(n-polarity)을 갖는 GaN 표면의 큰 거칠기(조도, roughness) 해결과 그룹3족 극성을 갖는 AlN을 성막하기 위해, 극성 변환층으로 수 nm 두께를 갖는 Al, Cr, Ti 등의 금속층을 삽입할 수도 있다.
접합단계(S360), 제2 제거단계(S370) 및 표면정리단계(S380)는 상술한 본 발명의 제1 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S100)과 동일하므로, 중복 설명은 생략한다.
한편, 본 발명의 제3 실시예에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법(S300)에 따라 제조된 그룹3족 질화물 전력반도체 소자는, 최종적으로 지지기판(110), 본딩층(120), AlN 중간층(140), 표면평탄화층(130), 버퍼층(160), 식각저지층(161) 및 소자 활성층(150)이 적층된 구조를 갖게 된다.
이상에서, 본 발명의 실시예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시 예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다.
또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
그리고 이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
S100 : 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법
S110 : 성장단계
S120 : 접착단계
S130 : 제1 제거단계
S140 : 식각단계
S150 : 접합단계
S160 : 제2 제거단계
S170 : 표면정리단계
S200 : 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법
S210 : 성장단계
S220 : 접착단계
S230 : 제1 제거단계
S240 : 식각단계
S250 : 성막단계
S260 : 접합단계
S270 : 제2 제거단계
S280 : 표면정리단계
S300 : 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿의 제조 방법
S310 : 성장단계
S320 : 접착단계
S330 : 제1 제거단계
S340 : 식각단계
S350 : 성막단계
S360 : 접합단계
S370 : 제2 제거단계
S380 : 표면정리단계
110 : 지지기판
120 : 본딩층
130 : 표면평탄화층
140 : AlN 중간층
150 : 소자 활성층
151 : 채널층
152 : 배리어층
G : 성장기판
G1 : 그룹3족 질화물 반도체 템플릿
G11 : 템플릿 지지기판
G12 : 템플릿 본딩층
G13 : 템플릿 시드층
T : 임시기판
N : 희생층
E : 식각층
M : 식각마스크층
U : 성장촉진층
A : 접착층
A1 : 제1 접착층
A2 : 제2 접착층
B1 : 제1 본딩층
B2 : 제2 본딩층
R : 결합강화층
F : 평탄층
J : 접합층
160 : 버퍼층
161 : 식각저지층

Claims (23)

  1. 성장기판 위에 희생층, AlN 중간층 및 소자 활성층을 순차적으로 성장시키는 성장단계;
    접착층을 통해 상기 소자 활성층을 임시기판과 접착시키는 접착단계;
    상기 성장기판을 제거하는 제1 제거단계;
    상기 희생층을 식각하여 제거함으로써 상기 AlN 중간층을 노출시키는 식각단계;
    본딩층을 통해 상기 AlN 중간층을 지지기판과 접합시키는 접합단계;
    상기 임시기판을 제거하는 제2 제거단계; 및
    상기 접착층을 제거하여 상기 소자 활성층을 노출시키는 표면정리단계를 포함하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 소자 활성층은,
    채널층 및 배리어층을 포함하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  3. 청구항 1에 있어서,
    상기 성장단계는,
    상기 성장기판 위에 희생층 및 식각층을 성장시킨 후 상기 식각층 위에 규칙적 또는 불규칙적인 패턴의 식각마스크층을 형성시키는 제1 단계와, 상기 식각마스크층의 패턴을 따라 상기 식각층을 식각시키는 제2 단계와, 식각된 상기 식각층 위에 성장촉진층을 형성시키는 제3 단계와, 성장촉진층이 형성된 상기 식각층을 통해 상기 AlN 중간층을 성장시키는 제4 단계를 포함하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  4. 청구항 1에 있어서,
    상기 식각단계는,
    노출된 상기 AlN 중간층의 표면에 규칙적 또는 불규칙적인 패턴을 형성시킨 후, 상기 패턴이 형성된 상기 AlN 중간층의 표면에 표면평탄화층을 형성시키고,
    상기 접합단계는,
    상기 본딩층을 통해 상기 표면평탄화층을 상기 지지기판과 접합시키는 것을 특징으로 하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  5. 청구항 1에 있어서,
    상기 접합단계는,
    상기 AlN 중간층의 일면에 제1 본딩층을 형성시키고, 상기 지지기판의 일면에 제2 본딩층을 형성시킨 후, 상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시킴으로써 상기 AlN 중간층을 상기 지지기판과 접합시키는 것을 특징으로 하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  6. 청구항 5에 있어서,
    상기 접합단계는,
    상기 AlN 중간층 또는 상기 제1 본딩층 중 적어도 하나 이상에 양각 또는 음각의 패턴을 기 설정된 깊이로 형성시키는 것을 특징으로 하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  7. 청구항 5에 있어서,
    상기 접합단계는,
    상기 지지기판 또는 상기 제2 본딩층 중 적어도 하나 이상에 양각 또는 음각의 패턴을 기 설정된 깊이로 형성시키는 것을 특징으로 하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  8. 청구항 5에 있어서,
    상기 제1 본딩층과 상기 제2 본딩층 각각은,
    상기 AlN 중간층 또는 상기 지지기판과의 결합을 강화하기 위한 결합강화층과, 상기 AlN 중간층 또는 상기 지지기판의 표면의 거칠기를 완화하기 위한 평탄층과, 상기 AlN 중간층과 상기 지지기판을 서로 접합시키기 위한 접합층을 포함하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  9. 성장기판 위에 버퍼층 및 소자 활성층을 순차적으로 성장시키는 성장단계;
    접착층을 통해 상기 소자 활성층을 임시기판과 접착시키는 접착단계;
    상기 성장기판을 제거하는 제1 제거단계;
    상기 버퍼층을 식각하여 제거함으로써 상기 소자 활성층을 노출시키는 식각단계;
    노출된 상기 소자 활성층에 AlN 중간층을 성막시키는 성막단계;
    본딩층을 통해 상기 AlN 중간층을 지지기판과 접합시키는 접합단계;
    상기 임시기판을 제거하는 제2 제거단계; 및
    상기 접착층을 제거하여 상기 소자 활성층을 노출시키는 표면정리단계를 포함하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  10. 청구항 9에 있어서,
    상기 소자 활성층은,
    채널층 및 배리어층을 포함하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  11. 청구항 9에 있어서,
    상기 식각단계는,
    노출된 상기 소자 활성층의 표면에 규칙적 또는 불규칙적인 패턴을 형성시킨 후, 상기 패턴이 형성된 상기 소자 활성층의 표면에 표면평탄화층을 형성시키고,
    상기 성막단계는,
    상기 표면평탄화층의 표면에 AlN 중간층을 성막시키는 것을 특징으로 하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  12. 청구항 9에 있어서,
    상기 접합단계는,
    상기 AlN 중간층의 일면에 제1 본딩층을 형성시키고, 상기 지지기판의 일면에 제2 본딩층을 형성시킨 후, 상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시킴으로써 상기 AlN 중간층을 상기 지지기판과 접합시키는 것을 특징으로 하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  13. 청구항 12에 있어서,
    상기 접합단계는,
    상기 AlN 중간층 또는 상기 제1 본딩층 중 적어도 하나 이상에 양각 또는 음각의 패턴을 기 설정된 깊이로 형성시키는 것을 특징으로 하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  14. 청구항 12에 있어서,
    상기 접합단계는,
    상기 지지기판 또는 상기 제2 본딩층 중 적어도 하나 이상에 양각 또는 음각의 패턴을 기 설정된 깊이로 형성시키는 것을 특징으로 하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  15. 청구항 12에 있어서,
    상기 제1 본딩층과 상기 제2 본딩층 각각은,
    상기 AlN 중간층 또는 상기 지지기판과의 결합을 강화하기 위한 결합강화층과, 상기 AlN 중간층 또는 상기 지지기판의 표면의 거칠기를 완화하기 위한 평탄층과, 상기 AlN 중간층과 상기 지지기판을 서로 접합시키기 위한 접합층을 포함하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  16. 성장기판 위에 버퍼층, 식각저지층 및 소자 활성층을 순차적으로 성장시키는 성장단계;
    접착층을 통해 상기 소자 활성층을 임시기판과 접착시키는 접착단계;
    상기 성장기판을 제거하는 제1 제거단계;
    상기 버퍼층을 식각하여 두께를 감소시키는 식각단계;
    두께가 감소된 상기 버퍼층에 AlN 중간층을 성막시키는 성막단계;
    본딩층을 통해 상기 AlN 중간층을 지지기판과 접합시키는 접합단계;
    상기 임시기판을 제거하는 제2 제거단계; 및
    상기 접착층을 제거하여 상기 소자 활성층을 노출시키는 표면정리단계를 포함하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  17. 청구항 16에 있어서,
    상기 소자 활성층은,
    채널층 및 배리어층을 포함하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  18. 청구항 16에 있어서,
    상기 식각단계는,
    두께가 감소된 상기 버퍼층의 표면에 규칙적 또는 불규칙적인 패턴을 형성시킨 후, 상기 패턴이 형성된 상기 버퍼층의 표면에 표면평탄화층을 형성시키고,
    상기 성막단계는,
    상기 표면평탄화층의 표면에 AlN 중간층을 성막시키는 것을 특징으로 하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  19. 청구항 16에 있어서,
    상기 접합단계는,
    상기 AlN 중간층의 일면에 제1 본딩층을 형성시키고, 상기 지지기판의 일면에 제2 본딩층을 형성시킨 후, 상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시킴으로써 상기 AlN 중간층을 상기 지지기판과 접합시키는 것을 특징으로 하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  20. 청구항 19에 있어서,
    상기 접합단계는,
    상기 AlN 중간층 또는 상기 제1 본딩층 중 적어도 하나 이상에 양각 또는 음각의 패턴을 기 설정된 깊이로 형성시키는 것을 특징으로 하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  21. 청구항 19에 있어서,
    상기 접합단계는,
    상기 지지기판 또는 상기 제2 본딩층 중 적어도 하나 이상에 양각 또는 음각의 패턴을 기 설정된 깊이로 형성시키는 것을 특징으로 하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  22. 청구항 19에 있어서,
    상기 제1 본딩층과 상기 제2 본딩층 각각은,
    상기 AlN 중간층 또는 상기 지지기판과의 결합을 강화하기 위한 결합강화층과, 상기 AlN 중간층 또는 상기 지지기판의 표면의 거칠기를 완화하기 위한 평탄층과, 상기 AlN 중간층과 상기 지지기판을 서로 접합시키기 위한 접합층을 포함하는, 그룹3족 질화물 전력반도체 소자의 제조 방법.
  23. 청구항 1 내지 청구항 22 중에 선택된 어느 한 항에 따른 그룹3족 질화물 전력반도체 소자의 제조 방법에 의해 제조된 그룹3족 질화물 전력반도체 소자.
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