JP2023550520A - 高電子移動度を有するトランジスタを製造する方法及び製造したトランジスタ - Google Patents

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Abstract

高電子移動度を有するトランジスタを製造する方法を記述し、高電子移動度を有するトランジスタを提供する。その方法は、最初に、平坦基板上にエピタキシャル層を成長させ、そして、エピタキシャル層の底面から再び平坦基板を完全に除去する。ここで、熱伝導層が、エピタキシャル層の底面の少なくとも８０％、好ましくは、少なくとも９０％、特に好ましくは、少なくとも９５％、特に１００％に接触するように、熱伝導層は、エピタキシャル層の底面に付けられる。容易かつコスト効率よくこの方法を実行することができ、該方法は、高電子移動度と、バックゲートなしで強化された電力と、改善された熱放散とを有するトランジスタを提供する。記述の方法は、さらに、垂直型トランジスタ構造を有するトランジスタを提供することができる。【選択図】図３

Description

高電子移動度を有するトランジスタを製造する方法を記述し、高電子移動度を有するトランジスタを提供する。その方法は、最初に、平坦基板上にエピタキシャル層を成長させ、そして、エピタキシャル層の底面から再び平坦基板を完全に除去する。ここで、熱伝導層が、エピタキシャル層の底面の少なくとも８０％、好ましくは、少なくとも９０％、特に好ましくは、少なくとも９５％、特に１００％に接触するように、熱伝導層は、エピタキシャル層の底面に付けられる。容易かつコスト効率よくこの方法を実行することができ、該方法は、高電子移動度と、バックゲートなしで強化された電力と、改善された熱放散とを有するトランジスタを提供する。記述の方法は、さらに、垂直型トランジスタ構造を有するトランジスタを提供することができる。
ＧａＮは、広いバンドギャップを有する広帯域半導体である。それは、理想的に、パワーエレクトロニクスデバイスに最適である。コンポーネントのエピタキシ用の基板としてネガティブＧａＮウェハの使用が非常に高価になるという事実に関連して、シリコン等の安価な基板を利用する他の解決策が広く用いられている。
従来の高電子移動度トランジスタ（ＨＥＭＴ）は、横型コンポーネントとしてＳｉＣ又はＳｉ基板上に製造される。ＧＡＮ／ＡｌＧａＮコンポーネントにおける横型２ＤＥＧチャネルの利点にもかかわらず、回路設計と受動コンポーネントに関するプラスの効果のため、電力応用には垂直型アーキテクチャが望ましいであろう。
ＧａＮベースのＨＥＭＴ構造は、先行技術で知られており、市販されている。ＨＥＭＴ構造は、ＧａＮチャネル層上のＡｌＧａＮバリアを含む活性表面で構成される。炭素又は鉄がドープされた厚いＧａＮ層は、裏面に対する絶縁バリアとして機能する。ＡｌＧａＮ／ＧａＮ界面下では、バンドギャップと分極場の違いにより生じるバンドの曲がりにより、二次元電子ガス（略して「２ＤＥＧ」）が生成される。２ＤＥＧは、横方向に伝導性の高いチャネルを形成し、他の従来のパワーコンポーネントよりも優れた高速スイッチングの横型コンポーネントをもたらす。
シリコン基板は、コスト効率が高いと考えられるが、多くの欠点を伴い、全体構造の下に位置している。シリコン基板は、ＧａＮ格子に対して高い熱的及び構造的不整合を有する。したがって、歪みを吸収して格子と整合させるためには、複数の層（「バッファ層」）の厚いスタックを堆積する必要があることが知られている。これらのバッファ層は、ウェハの大きな反りを避けるために適切に調整する必要がある。これは、コンポーネントの後の処理では許容することができない。さらに、異物の適合性により、多数の欠陥や転位（典型的に１０９／ｃｍ２）が発生し、コンポーネントのパワー（出力）に有害であることが知られている。
その結果、より厚い絶縁バッファ層やチャネル層等の格子及び歪み適応層は、更なる開発を制限し、妨げている。これらは、Ｓｉ基板上では避けられない。高いアルミニウム含有量を有するＡｌＧａＮバリアは、複数ｋＶの出力を達成するために望ましい開発となるであろう。
さらに、コンポーネントの不具合によるバックゲートや故障の原因となる、Ｓｉ基板の導電性やフローティング電位が問題となるだけでなく、熱放散も大きな問題となる。Ｓｉ基板の熱伝導率は不十分であり、厚いＳｉ基板では、熱をうまく放散することができない。これを避けるためには、薄肉化を行う必要があるが、これは、チップの破損の観点から危険である。また、歪み及び欠陥適応層の挿入の結果として、垂直方向の熱伝導率がさらに低下してしまう。
垂直型ＧａＮコンポーネントに関しては、追加で必要な多数の層がポテンシャル障壁として機能し、垂直方向の電流の流れが大幅に妨げられるため、Ｓｉウェハ上のＧａＮを用いるコンポーネントのコンセプトは、まったく不可能である。
さらに、アクティブチャネルのわずか数μｍ下に導電性Ｓｉ基板が存在すると、強力なバックゲート効果が生じることが知られている。これにより、セミブリッジ構造又はフルブリッジ構造の統合（集積化）など、互いに高い電位差を持つコンポーネント構造の横型共統合が防止される。基板バイアスのトランジスタチャネルへの直接結合が効果的に抑制されるときのみ、集積化の成功が可能である。例えば、その上にＧａＮエピタキシを有するシリコン・オン・絶縁体（ＳＯＩ）層上にＧａＮトランジスタを実装することにより、そのような集積化を達成することが知られている。これにより、モノリシックの集積化が可能であるが、熱伝導率が犠牲となる。これは、絶縁媒体としてＳＯＩを使用する場合の重大な欠点である。
その結果、Ｓｉ基板自体の存在がＧａＮパワーコンポーネントの性能に有害であり、Ｓｉ基板が完全に除去されればさらに大きな出力を期待できることが明らかになった。
最近では、ゲート下のＳｉ基板を局所的に除去する新しい解決策が提案されている。それは、これまでのところ優れた性能が得られ、最大３ｋＶでトランジスタを動作させることが可能となった（Dogmus, E. & Zegaoui, M., Appl. Phys. Expr., Volume 11, pg. 034102 et seq, 2018）。しかしながら、いくつかの領域における局所的な除去の技術は、非常に複雑であり、他の領域では、Ｓｉ基板がまだ存在する。除去された領域内のＡｌＮ裏面の局所的なスパッタリングは複雑であり、残留Ｓｉ基板に加えて、局所的なＡｌＮ充填領域の存在も、後のパッケージングルートにおけるチップの機械的挙動に違いをもたらす。
このことから、本発明の目的は、先行技術で知られている欠点を持たないトランジスタを提供することができる方法を提供することである。特に、その方法は、容易かつコスト効率よく実行され得、高電子移動度、バックゲートなしの電力向上、及び熱放散の改善を備えるトランジスタを提供することができる。特に、その方法は、垂直型トランジスタ構造の実装を可能にする。
その目的は、請求項１の特徴を含む方法と、請求項１４の特徴を備える高電子移動度を有するトランジスタにより達成される。従属請求項は、有利な改良を示す。
本発明によれば、以下のステップを含む高電子移動度を有するトランジスタを製造する方法が提供される：
ａ） ｉ）化学エッチング及び／又はドライエッチングによりエピタキシャル層から除去可能であるために、及び／又は
ｉｉ）特定の波長を有するレーザ放射により、エピタキシャル層から除去可能であるために、
適切な平坦基板の前面上に、半導体材料を含むか、半導体材料からなるエピタキシャル層を成長させ、
ｂ）エピタキシャル層の前面に少なくとも１つの横型及び／又は垂直型トランジスタ構造を付け、
ｃ）エピタキシャル層の前面に一時的なウェハを付け、
ｄ）エピタキシャル層の底面から平坦基板を除去し、
ｅ）エピタキシャル層の底面に熱伝導層を付け、
ｆ）一時的なウェハを完全に除去する。
平坦基板は、エピタキシャル層の底面から完全に除去されており、
熱伝導層が、エピタキシャル層の底面の少なくとも８０％、好ましくは、少なくとも９０％、特に好ましくは、少なくとも９５％、特に１００％に接触するように、熱伝導層は、エピタキシャル層の底面に付けられる。
エピタキシャル層の前面とは、平坦基板とは反対側のエピタキシャル層の面を意味すると理解される。一時的なウェハ（仮ウェハ）とは、本発明に係る方法の流れにおいて、エピタキシャル層の前面に最初に付けられ、その後方法中に再び除去されるウェハを意味すると理解される。エピタキシャル層の底面への１００％の接触とは、エピタキシャル層の底面がその表面全体にわたって熱伝導層により接触していることを意味すると理解される。
トランジスタを提供する方法は、実行するのが比較的容易かつコスト効率よく、低インダクタンスのパッケージ及び単純な設計を有する回路を備えたトランジスタの提供を可能にする。その方法は、例えば、リフトオフ及び／又はエッチングによりエピタキシャル層から平坦基板を完全に除去する（すなわち、１００％除去）ことを特徴とする。先行技術で知られているエピタキシャル層から基板を単に局所的に除去する場合と比較して、基板又は基板層の残留物がエピタキシャル層の底面に残らないので、多くの利点が得られる。言い換えれば、広い面積にわたってエピタキシャル層の底面に熱伝導層を付けることができる。これにより、エピタキシャル層から熱伝導層への熱の伝達が改善される。それは、トランジスタの熱放散能力を増加させ、特に長い動作期間にわたってトランジスタの性能能力を増加させる。
エピタキシャル層の底面から基板を完全に除去すると、エピタキシャル層の底面全体が（例えば、接合によって）複数の更なる層を取り付けるために同じ特性を有し、エピタキシャル層の底面のより高い機械的安定性を有する複数の更なる層を取り付けることができるので、さらに有利である。これは、トランジスタの全体的な機械的安定性を増加させる。さらに、基板を完全に除去すると、エピタキシャル層の電子移動度が増加し、（バックゲートなしに）電力が向上する。特に、平坦基板とエピタキシャル層の間にバッファ層が堆積されず、横型トランジスタと垂直型トランジスタの両方で、より高い垂直方向の降伏電圧を作り出すことができる。これは、降伏がバッファ層の厚さ又はｎドリフト層の厚さの関数だからである。
その方法は、エピタキシャル層が、ＧａＮ、ＡｌＮ、ＡｌｘＧａ１－ｘＮ（ｘは０～１の数）、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＡｌＳｃＮ、Ｇａ２Ｏ３、及びそれらの組み合わせからなる群から選択される半導体材料を含むか、該半導体材料からなることを特徴とすることができる。特に、好ましくは、半導体材料は、ＧａＮを含むか、ＧａＮからなる。半導体材料は、ドーピング、特に、Ｓｉ、Ｇｅ、Ｏ、Ｃ、Ｆｅ、Ｍｎ、及びそれらの組み合わせからなる群から選択される元素によるドーピングを任意に含むことができる。
さらに、その方法は、平坦基板の方向に２００ｎｍ～５０μｍの範囲の高さまでエピタキシャル層を成長させることを特徴とすることができる。
さらに、エピタキシャル層は、平坦基板に平行な方向に２５．４ｍｍ～３００ｍｍの延伸を有することができる。
その方法で用いられる平坦基板は、任意にドープされ、エピタキシャル成長させるＧａＮ、ＡｌＮ、ＡｌｘＧａ１－ｘＮ（ｘは０～１の数）、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＡｌＳｃＮ、Ｇａ２Ｏ３、及びそれらの組み合わせからなる群から選択される材料を含むか、該材料からなる層を可能にするのに適することができる。
さらに、その方法で用いられる平坦基板は、炭化ケイ素、サファイア、それらの組み合わせ、及びそれらの混合物からなる群から選択される材料を含むことができるか、該材料からなることができる。好ましくは、その材料は、炭化ケイ素及びサファイアからなる群から選択される。サファイア又は炭化ケイ素上へのＧａＮヘテロ構造の堆積は、非常によく確立される。シリコン基板上のエピタキシと比較して、桁違いに低い転位密度（サファイアの場合、５×１０７～１×１０８ｃｍ－２、ＳｉＣを使用すると、１０６ｃｍ－２のオーダー）が達成される。これは、トランジスタの性能と信頼性に有利な影響を与える。また、シリコン上のＧａＮと比較して、サファイア又はＳｉＣ上のＧａＮ間の構造適合性が一般的により近いので、格子不整合を可能にする厚いバッファ層の堆積は要求されない。平坦基板用の材料としてサファイアを用いる利点は、費用対効果の高い方法で平坦なサファイア基板を入手可能であり、それによって、よりコスト効率よく、したがって、より経済的に、トランジスタを提供することができることである。ＧａＮとサファイアの間のよりよい構造適合性のため、トランジスタ内の残留電圧はより低くなる。さらに、サファイアは、より高いエピタキシャル温度に対して高い材料抵抗を有し、それにより、エピタキシャル処理ウィンドウ又は層の厚さに関してより大きな柔軟性が提供される。
その方法は、平坦基板が、エピタキシャル層の方向に１００μｍ～１．５ｍｍの範囲の高さを有することを特徴とすることができる。
その方法は、少なくとも１つの前部電気接点をエピタキシャル層の上面に付けることを含むことができ、少なくとも１つの前部電気接点を付けることは、好ましくは、トランジスタ、ショットキーダイオード構造、ＰＮダイオード構造、ＰＩＮダイオード構造、及びそれらの組み合わせからなる群から選択される少なくとも１つの横型及び／又は垂直型構造のエピタキシャル層に付けた後、又は一時的なウェハの除去後に実行される。
１０－６Ωｍ～１０－８Ωｍの範囲の導電率を有する材料を用いて、少なくとも１つの前部電気接点を付けることができる。
また、１０～２３００Ｗ／（ｍ・Ｋ）の範囲の熱伝導率を有する材料を用いて、少なくとも１つの前部電気接点を付けることができる。
さらに、金属、特に好ましくは、Ａｕ、Ａｇ、Ａｌ、Ｐｔ、Ｉｒ、Ｎｉ、Ｃｒ、Ｔａ、Ｍｏ、Ｖ、及びそれらの合金からなる群から選択される金属を含むか、該金属からなる材料を用いて、少なくとも１つの前部電気接点を付けることができる。
さらに、少なくとも１つの前部電気接点が、エピタキシャル層の方向に５０ｎｍ～１０μｍの範囲の高さを有するように、少なくとも１つの前部電気接点を付けることができる。
これとは別に、堆積又は接合によって、少なくとも１つの前部電気接点を付けることができる。
その方法は、少なくとも１つの横型及び／又は垂直型トランジスタ構造が層の形状で付けられることを特徴とすることができる。
横型及び／又は垂直型トランジスタ構造は、半導体材料、好ましくは、任意にドープされたＡｌｘＧａ１－ｘＮ（ｘは０～１の数）及び／又はＧａ２Ｏ３を含むことができるか、これらからなることができる。
また、横型及び／又は垂直型トランジスタ構造を処理することができ、好ましくは、該処理は、その構造をエピタキシャル層に付けた後、又は一時的なウェハを除去した後に行われ、処理のステップは、脱金属化、ウェット化学エッチング、ドライ化学エッチング、絶縁体コーティング、イオン注入、拡散、及びそれらの組み合わせからなる群から選択される方法を含む。
一時的なウェハは、一時的なウェハ上の接着によりエピタキシャル層の前面に付けられ得る。
エピタキシャル層の底面からの平坦基板の完全な除去は、化学エッチング、ドライエッチング、及びそれらの組み合わせにより達成され得る。基板が使用するレーザのレーザ光に対して透明ならば、つまり、レーザアブレーションを実行することができないならば、エッチングで除去する必要がある。
また、エピタキシャル層の底面からの平坦基板の完全な除去は、特定の波長を有するレーザ放射、好ましくは、特定の波長を有するレーザ放射による平坦基板のリフトオフにより達成され得る。
エピタキシャル層の底面上の伝導層は、１０～２３００Ｗ／（ｍ・Ｋ）の範囲の特定の熱伝導率を有する材料を含むことができるか、該材料からなることができる。
また、熱伝導層は、堆積又は接合によりエピタキシャル層の底面に付けられた、又は付けられることができる。
好適な実施の形態では、エピタキシャル層の底面上の熱伝導層は、電気絶縁性の材料を含むか、該材料からなり、好ましくは、電気絶縁性の材料は、少なくとも１０１０Ωｍの比電気抵抗を有する。電気絶縁性の材料は、ＡｌＮ、ＴａＣ、ＳｉＮ、ダイヤモンド、及びそれらの組み合わせからなる群から選択され得、好ましくは、材料が多結晶である。これとは別に、電気絶縁性の材料は、エピタキシャル層の方向に２０μｍ～１．５ｍｍの範囲の高さを有することができる。
代替の好適な実施の形態では、エピタキシャル層の底面上の熱伝導層は、導電性の材料を含むか、該材料からなり、好ましくは、材料は、２×１０－４Ωｍ以下の比電気抵抗を有する。また、導電性の材料は、エピタキシャル層のｎ＋ドープ領域に接触することができる。さらに、導電性の材料は、半導体材料及び／又は金属、特に好ましくは、Ｓｉ、Ｇｅ、及びそれらの組み合わせからなる群から選択される半導体材料を含むことができるか、それらからなることができる。これとは別に、導電性の材料は、エピタキシャル層の方向に５０ｎｍ～５μｍの範囲の高さを有することができる。この方法の代替の実施の形態は、垂直型トランジスタアーキテクチャを提供することができる。その結果、横型トランジスタと比較して、垂直型トランジスタが有する潜在的な利点がすべて達成される。これは、公知のＧａＮ・オン・Ｓｉコンポーネントでは不可能である。なぜならば、局所的な基板除去技術を使用する必要があり、特有の欠点がすべてあるからである。
本発明に係る方法は、エピタキシャル層の底面に少なくとも１つの後部電気接点を付けることを含むことができる。好ましくは、後部電気接点は、平坦基板を除去した後、任意に、熱伝導層の局所領域を除去した後に、エピタキシャル層の底面に付けられる。さらに、後部電気接点は、２×１０－４Ω・ｍ以下の比電気抵抗を有する材料を含むことができるか、該材料からなることができる。さらに、後部電気接点は、１５０～３８０Ｗ／（ｍ・Ｋ）の範囲の特定の熱伝導率を有する材料を含むことができるか、該材料からなることができる。これとは別に、後部電気接点は、半導体材料及び／又は金属、特に好ましくは、Ｓｉ、Ｇｅ、及びそれらの組み合わせからなる群から選択される半導体材料を含むことができるか、それらからなることができる。
エピタキシャル層の上面からの一時的なウェハの完全な除去は、レーザリフトオフ法、ウェット化学エッチング法、ドライ化学エッチング法、熱的方法、熱活性化スマートカット法、及びそれらの組み合わせからなる群から選択される方法によって行うことができる。任意に、これらの除去方法の１つをイオン注入法と組み合わせる。
本発明によれば、
ａ）半導体材料を含むか、半導体材料からなるエピタキシャル層と、
ｂ）エピタキシャル層の上面上の少なくとも１つの横型及び／又は垂直型トランジスタ構造と、
ｃ）エピタキシャル層の底面上の熱伝導層と、
を備え、
エピタキシャル層の底面上の熱伝導層は、エピタキシャル層の底面の少なくとも８０％、好ましくは、少なくとも９０％、特に好ましくは、少なくとも９５％、及び特に１００％に接触する、
高電子移動度を有するトランジスタを提供する。
トランジスタは、バックゲートを示しておらず、格子と歪み適合性のためのバッファスタック、裏面の導電性、熱放散、裏面の制御してない電位、静的バックゲートから生じる問題がない。すなわち、トランジスタは、Ｓｉ基板上にＡｌＧａＮ－ＧａＮＨＥＭＴを含む公知のトランジスタの典型的な欠点がない。これにより、フルブリッジモジュール及びハーフブリッジモジュール、双方向スイッチングトランジスタ、ドライバ等の複数の機能を１つのトランジスタに統合することができるので、設計の柔軟性が向上するという利点を示す。
また、本発明に係るトランジスタの熱抵抗は、大幅に改善され、炭素ドープのＧａＮの不十分な絶縁特性に関する漏れ又は絶縁破壊機構の可能性を低減する。さらに、トランジスタの構造は、それほど複雑ではない。
これとは別に、トランジスタの総電力はより高い。これは、基板を局所的に除去することによってのみ製造された横型ＧａＮ－オン－Ｓｉトランジスタが、既に３ｋＶの動作、すなわち、実際のＳｉＣコンポーネントの動作を既に超える電力を示すことに起因する。本発明に係るトランジスタでは、３ｋＶを超える総電力が可能である。
本発明に係る方法により、本発明に係るトランジスタを製造することができる。これは、本発明に係るトランジスタが、本発明に係る方法を実施した結果として、トランジスタが必然的に有する特徴を有することができることを意味する。本発明に係る方法に関連した上述の特徴は、その結果として、本発明に係るトランジスタの特徴でもあり得る。
横型又は垂直型薄膜パワートランジスタを製造する一連の方法を示す。 横型ＧａＮＨＥＭＴのエピタキシャル層の概略図を示す。 絶縁性の熱伝導性ＡｌＮウェハ上に転写される横型ＧａＮＨＥＭＴの概略図を示す。 電気的かつ熱的伝導性基板上に転写される垂直型ＧａＮＦｉｎＦＥＴの概略図を示す。
本明細書に示す特定の実施の形態に主題を限定することなく、以下の図面に基づいて、本発明の主題をより詳細に説明する。
図１は、横型又は垂直型薄膜パワートランジスタを製造する一連の方法を示す。トランジスタのエピタキシ１が基板上で実行された後、トランジスタ２の完全な前工程処理が実行される。これに続いて、一時的なウェハへの接合３が行われ、その後、基板が完全に除去４される。次いで、横型トランジスタの製造中に方法ステップＡが行われ、ここでは、電気絶縁性の熱伝導性基板への接合５ａが行われる。そして、垂直型トランジスタの製造中に方法ステップＢが行われ、ここでは、裏面接触ステップと導電性の熱伝導性基板への接合５ｂステップが行われる。ケースＡ、Ｂの両方において、最後に一時的なウェハの脱離６が続く。
図２は、横型ＧａＮＨＥＭＴのエピタキシャル層の概略図を示す。複数のバッファ層８は、格子及び歪み整合のために、導電性Ｓｉ基板７上に配置される。絶縁性ＧａＮ：Ｃ層９が複数のバッファ層８上に位置する。チャネルとして機能するＧａＮＵＩＤ層１０は、絶縁性ＧａＮ：Ｃ層９上に配置され、バリアとして機能するＡｌＧａＮＵＩＤ層１２は、ＧａＮＵＩＤ層１０上に位置する。ここで、２ＤＥＧ層１１は、ＧａＮＵＩＤ層１０とＡｌＧａＮＵＩＤ層１２の間に形成される。
図３は、絶縁性の熱伝導性ＡｌＮウェハ上に転写される横型ＧａＮＨＥＭＴの概略図を示す。ＡｌＮウェハ１３は、接合界面１４を介してＧａＮベースのバッファ１５に接続される。ＡｌＧａＮバリア１６は、ＧａＮベースのバッファ１５上に配置される。ソース１７、ゲート１８、及びドレイン１９は、ＡｌＧａＮバリア１６上に位置する。
図４は、電気的かつ熱的伝導性基板上に転写される垂直型ＧａＮＦｉｎＦＥＴの概略図を示す。導電性Ｓｉ又は金属ウェハ２０は、接合界面１４を介してドレイン接触２１に接続される。ｎ＋－ＧａＮドレイン層２２は、ドレイン接触２１上に存在し、ｎ－－ＧａＮドリフトゾーン２３は、ｎ＋－ＧａＮドレイン層２２上に存在する。ＧａＮ－Ｆｉｎ構造２４、ソース接触２５、ゲート金属２６、及びゲート絶縁体２７は、ｎ－－ＧａＮドリフトゾーン２３上に配置される。
１： トランジスタのエピタキシ
２： トランジスタ完全な前工程処理
３： 一時的な基板（例えば、一時的なウェハ）への接合
４： 基板の完全な除去
５ａ： 電気絶縁性の熱伝導性基板への接合
５ｂ： 裏面接触及び導電性の熱伝導性基板への接合
６： 一時的な基板（例えば、一時的なウェハ）の脱離
７： Ｓｉ基板（導電性）
８： 複数のバッファ層（格子及び歪み整合）
９： ＧａＮ：Ｃ（絶縁性）
１０： ＧａＮＵＩＤ（チャネル）
１１： ２ＤＥＧ
１２： ＡｌＧａＮＵＩＤ（バリア）
１３： ＡｌＮウェハ
１４： 接合界面
１５： ＧａＮベースのバッファ
１６： ＡｌＧａＮバリア
１７： ソース
１８： ゲート
１９： ドレイン
２０： 導電性Ｓｉ又は金属ウェハ
２１： ドレイン接触
２２： ｎ＋－ＧａＮドレイン
２３： ｎ－－ＧａＮドリフトゾーン
２４： ＧａＮ－Ｆｉｎ構造
２５： ソース接触
２６： ゲート金属
２７： ゲート絶縁体
Ａ： 横型トランジスタの製造中の方法ステップ
Ｂ： 垂直型トランジスタの製造中の方法ステップ

Claims (15)

  1. 高電子移動度を有するトランジスタを製造する方法であって、
    ａ） ｉ）化学エッチング及び／又はドライエッチングにより前記エピタキシャル層から除去可能であるために、及び／又は
    ｉｉ）特定の波長を有するレーザ放射により、前記エピタキシャル層から除去可能であるために、
    適切な平坦基板の前面上に、半導体材料を含むか、半導体材料からなるエピタキシャル層を成長させ、
    ｂ）前記エピタキシャル層の前面に少なくとも１つの横型及び／又は垂直型トランジスタ構造を付け、
    ｃ）前記エピタキシャル層の前記前面に一時的なウェハを付け、
    ｄ）前記エピタキシャル層の底面から前記平坦基板を除去し、
    ｅ）前記エピタキシャル層の前記底面に熱伝導層を付け、
    ｆ）前記一時的なウェハを完全に除去する、
    方法であって、
    前記平坦基板は、前記エピタキシャル層の前記底面から完全に除去されており、
    前記熱伝導層が、前記エピタキシャル層の前記底面の少なくとも８０％、好ましくは、少なくとも９０％、特に好ましくは、少なくとも９５％、特に１００％に接触するように、前記熱伝導層は、前記エピタキシャル層の前記底面に付けられる、
    方法。
  2. 前記エピタキシャル層は、
    ｉ）ＧａＮ、ＡｌＮ、ＡｌｘＧａ１－ｘＮ（ｘは０～１の数）、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＡｌＳｃＮ、Ｇａ２Ｏ３、及びそれらの組み合わせからなる群から選択される半導体材料を含むか、該半導体材料からなり、ここで、前記半導体材料は、ドーピング、特に、Ｓｉ、Ｇｅ、Ｏ、Ｃ、Ｆｅ、Ｍｎ、及びそれらの組み合わせからなる群から選択される元素によるドーピングを任意に含み、及び／又は
    ｉｉ）前記平坦基板の方向に２００ｎｍ～５０μｍの範囲の高さまで成長させ、及び／又は
    ｉｉｉ）前記平坦基板に平行な方向に２５．４ｍｍ～３００ｍｍの延伸を有する、
    請求項１に記載の方法。
  3. 前記平坦基板は、
    ｉ）任意にドープされ、エピタキシャル成長させるＧａＮ、ＡｌＮ、ＡｌｘＧａ１－ｘＮ（ｘは０～１の数）、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＡｌＳｃＮ、Ｇａ２Ｏ３、及びそれらの組み合わせからなる群から選択される材料を含むか、該材料からなる層を可能にするのに適しており、及び／又は
    ｉｉ）炭化ケイ素、ＡｌＮ、サファイア、それらの組み合わせ、及びそれらの混合物からなる群から選択される材料を含むか、該材料からなる、
    請求項１又は２に記載の方法。
  4. 前記平坦基板は、前記エピタキシャル層の方向に１００μｍ～１．５ｍｍの範囲の高さを有する、
    請求項１乃至３のいずれか一項に記載の方法。
  5. 前記方法は、少なくとも１つの前部電気接点を前記エピタキシャル層の上面に付けることを含み、前記少なくとも１つの前部電気接点を付けることは、好ましくは、
    ｉ）トランジスタ、ショットキーダイオード構造、ＰＮダイオード構造、ＰＩＮダイオード構造、及びそれらの組み合わせからなる群から選択される少なくとも１つの横型及び／又は垂直型構造の前記エピタキシャル層へ付けた後、又は前記一時的なウェハの除去後に、及び／又は
    ｉｉ）１０－６Ωｍ～１０－８Ωｍの範囲の導電率を有する材料を用いて、及び／又は
    ｉｉｉ）１０～２３００Ｗ／（ｍ・Ｋ）の範囲の熱伝導率を有する材料を用いて、及び／又は
    ｉｖ）金属、特に好ましくは、Ａｕ、Ａｇ、Ａｌ、Ｐｔ、Ｉｒ、Ｎｉ、Ｃｒ、Ｔａ、Ｍｏ、Ｖ、及びそれらの合金からなる群から選択される金属を含むか、該金属からなる材料を用いて、及び／又は
    ｖ）前記少なくとも１つの前部電気接点が前記エピタキシャル層の方向に５０ｎｍ～１０μｍの範囲の高さを有する方法で、及び／又は
    ｖｉ）堆積又は接合によって、
    実行される、
    請求項１乃至４のいずれか一項に記載の方法。
  6. 前記少なくとも１つの横型及び／又は垂直型トランジスタ構造は、
    ｉ）層の形状で付けられ、
    ｉｉ）半導体、好ましくは、任意にドープされたＡｌｘＧａ１－ｘＮ（ｘは０～１の数）及び／又はＧａ２Ｏ３を含むか、これらからなり、及び／又は
    ｉｉｉ）処理され、好ましくは、該処理は、前記構造を前記エピタキシャル層に付けた後、又は前記一時的なウェハを除去した後に行われ、前記処理のステップは、脱金属化、ウェット化学エッチング、ドライ化学エッチング、絶縁体コーティング、イオン注入、拡散、及びそれらの組み合わせからなる群から選択される方法を含む、
    請求項１乃至５のいずれか一項に記載の方法。
  7. 前記一時的なウェハは、接着により前記エピタキシャル層の前記前面に付けられる、
    請求項１乃至６のいずれか一項に記載の方法。
  8. 前記エピタキシャル層の前記底面からの前記平坦基板の完全な除去は、以下により達成される：
    ｉ）化学エッチング、ドライエッチング、及びそれらの組み合わせ、及び／又は
    ｉｉ）特定の波長を有するレーザ放射、好ましくは、特定の波長を有するレーザ放射による前記平坦基板のリフトオフ、
    請求項１乃至７のいずれか一項に記載の方法。
  9. 前記エピタキシャル層の前記底面上の前記熱伝導層は、
    ｉ）１０～２３００Ｗ／（ｍ・Ｋ）の範囲の特定の熱伝導率を有する材料を含むか、該材料からなり、及び／又は
    ｉｉ）堆積又は接合により付けられた、又は付けられる、
    請求項１乃至８のいずれか一項に記載の方法。
  10. 前記エピタキシャル層の前記底面上の前記熱伝導層は、電気絶縁性の材料を含むか、該材料からなり、好ましくは、電気絶縁性の材料は、
    ｉ）少なくとも１０１０Ωｍの比電気抵抗を有し、及び／又は
    ｉｉ）ＡｌＮ、ＴａＣ、ＳｉＮ、ダイヤモンド、及びそれらの組み合わせからなる群から選択され、好ましくは、前記材料が多結晶であり、及び／又は
    ｉｉｉ）前記エピタキシャル層の方向に２０μｍ～１．５ｍｍの範囲の高さを有する、
    請求項１乃至９のいずれか一項に記載の方法。
  11. 前記エピタキシャル層の前記底面上の前記熱伝導層は、導電性の材料を含むか、該材料からなり、好ましくは、前記材料は、
    ｉ）２×１０－４Ωｍ以下の比電気抵抗を有し、及び／又は
    ｉｉ）前記エピタキシャル層のｎ＋ドープ領域に接触し、及び／又は
    ｉｉｉ）半導体材料及び／又は金属、特に好ましくは、Ｓｉ、Ｇｅ、及びそれらの組み合わせからなる群から選択される半導体材料を含むか、それらからなり、及び／又は
    ｉｖ）前記エピタキシャル層の方向に５０ｎｍ～５μｍの範囲の高さを有する、
    請求項１乃至９のいずれか一項に記載の方法。
  12. 前記方法は、前記エピタキシャル層の底面に少なくとも１つの後部電気接点を付けることを含み、好ましくは、前記後部電気接点は、
    ｉ）前記平坦基板を除去した後、任意に、前記熱伝導層の局所領域を除去した後に、前記エピタキシャル層の前記底面に付けられ、及び／又は
    ｉｉ）２×１０－４Ω・ｍ以下の比電気抵抗を有する材料を含むか、該材料からなり、及び／又は
    ｉｉｉ）１５０～３８０Ｗ／（ｍ・Ｋ）の範囲の特定の熱伝導率を有する材料を含むか、該材料からなり、及び／又は
    ｉｖ）半導体材料及び／又は金属、特に好ましくは、Ｓｉ、Ｇｅ、及びそれらの組み合わせからなる群から選択される半導体材料を含むか、それらからなる、
    請求項１乃至１１のいずれか一項に記載の方法。
  13. 前記エピタキシャル層の上面からの前記一時的なウェハの前記完全な除去は、レーザリフトオフ法、ウェット化学エッチング法、ドライ化学エッチング法、熱的方法、熱活性化スマートカット法、及びそれらの組み合わせからなる群から選択される方法によって、任意にイオン注入法と組み合わせて行われる、
    請求項１乃至１２のいずれか一項に記載の方法。
  14. 高電子移動度を有するトランジスタであって、
    ａ）半導体材料を含むか、半導体材料からなるエピタキシャル層と、
    ｂ）前記エピタキシャル層の上面上の少なくとも１つの横型及び／又は垂直型トランジスタ構造と、
    ｃ）前記エピタキシャル層の底面上の熱伝導層と、
    を備え、
    前記エピタキシャル層の前記底面上の前記熱伝導層は、前記エピタキシャル層の前記底面の少なくとも８０％、好ましくは、少なくとも９０％、特に好ましくは、少なくとも９５％、及び特に１００％に接触する、
    トランジスタ。
  15. 前記トランジスタは、請求項１乃至１３のいずれか一項に記載の方法により製造される、
    請求項１４に記載のトランジスタ。
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