JP7121237B2 - 閾値シフトの低減のためのシリコン窒化プロセス - Google Patents
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- 238000000034 method Methods 0.000 title claims description 63
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 20
- 229910052710 silicon Inorganic materials 0.000 title claims description 20
- 239000010703 silicon Substances 0.000 title claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 74
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 56
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 56
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 46
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 32
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 25
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 24
- 229910052757 nitrogen Inorganic materials 0.000 claims description 23
- 229910021529 ammonia Inorganic materials 0.000 claims description 21
- 238000000231 atomic layer deposition Methods 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 239000000376 reactant Substances 0.000 claims description 11
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 2
- 150000004767 nitrides Chemical class 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000002955 isolation Methods 0.000 description 10
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 229910002601 GaN Inorganic materials 0.000 description 4
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 229910000807 Ga alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01L21/02107—Forming insulating materials on a substrate
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- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
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- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
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- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
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- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
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Description
本願は、概して半導体デバイスに関し、更に特定して言えば、半導体デバイスにおける電界効果トランジスタに関連する。
電界効果トランジスタ（ＦＥＴ）は、トランジスタのゲートに電位を印加することにより動作し、これにより、トランジスタのチャネルにおける充電キャリアの密度が変わる。トランジスタの閾値電位は、トランジスタが、最低限の電流がチャネルを介して流れるオフ状態から、事前定義された電流がチャネルを介して流れるオン状態に変化する、ゲート電位と解釈され得る。トランジスタの信頼性の高いオペレーションは、トランジスタの動作寿命の間、閾値電位が一定のままであることに依存する。電荷は、ゲート誘電体層において、ゲート及びチャネル間で蓄積しがちであり、そのため、閾値電位をシフトすることにより信頼性に悪影響を与える。電荷蓄積は、シリコン窒化物を含むゲート誘電体層において特に問題となる。
半導体デバイスが、その半導体デバイスの半導体領域の上のゲート誘電体層、及びゲート誘電体層の上のゲートを備えるＦＥＴを含む。ゲート誘電体層は、半導体領域の直接の上でありゲートの下に、窒素リッチシリコン窒化物の層を含む。
図面は一定の縮尺で描いてはいない。例示の実施例は、一つ又は複数の特定の細部なしに又は他の方法を用いて実施され得る。本記載において、幾つかの行為は、異なる順序で、及び／又は他の行為又は事象と同時に成されてもよい。また、本記載に従った手法を実装するために全ての図示した行為又は事象が必要とされるわけではない。
半導体デバイスは、半導体デバイスの半導体領域におけるチャネルのための領域の上のゲート誘電体層、及びゲート誘電体層の上のゲートを備えるＦＥＴを含む。チャネルは、ゲートの下の半導体領域における反転層にある。ＦＥＴがエンハンスメントモードデバイスである場合、チャネルは、概して半導体デバイスが電力供給されておらず動作されていないとき存在しない。ＦＥＴが、デプリーションモードデバイスである場合、チャネルは、概して、半導体デバイスが電力供給されておらず動作されていないとき存在する。本記載の信頼性を向上させる目的で、チャネルのための領域は、後述では、半導体デバイスが電力供給されておらず動作されていない場合でも、チャネルと称され得る。チャネルは、半導体デバイスが動作されているときのみ説明される、特定の半導体デバイスに対して存在し得る。
チャネルは、ガリウム窒化物、又はガリウム窒化物及びアルミニウム窒化物の合金半導体材料など、ＩＩＩ－Ｖ族半導体材料において成長され得る。ゲート誘電体層は、チャネルの直接の上であり、ゲートの下に置かれる、窒素リッチシリコン窒化物の層を含む。また、ゲート誘電体層は、窒素リッチシリコン窒化物の層の上のシリコンリッチシリコン窒化物の層、及びゲートの下に置かれるゲート誘電体層を含み得る。
図１は、例示の半導体デバイス１００の断面である。半導体デバイス１００は、半導体領域１０４を有する基板１０２に依存する。半導体デバイス１００はＦＥＴ１０６を含む。半導体領域１０４は、ガリウム窒化物、又はガリウム窒化物及びアルミニウム窒化物の合金半導体材料など、ＩＩＩ－Ｖ族半導体材料を含み得る。他のＩＩＩ－Ｖ族半導体、ＩＩ－ＶＩ族半導体、又は場合によってはＩＶ族半導体など、その他の半導体材料もこの例の範囲内にある。半導体領域１０４がＩＩＩ－Ｖ族半導体材料を含むこの例のバージョンにおいて、ＩＩＩ－Ｖ族材料の一つ又は複数のサブ層を含む任意選択のストレッサー層１０８が半導体領域１０４の上に形成され得る。ストレッサー層１０８は、半導体領域１０４において圧電性応力を誘導するため、及び場合によっては、半導体領域１０４における二次元電子ガスとゲート１１２との間の隔離を提供するためなど、他の目的のためにするために用いられ得る。存在する場合、任意選択のストレッサー層１０８は基板１０２の一部であり得る。同様に、存在する場合、基板１０２上の任意の自然酸化物層が、基板１０２上に成長され得る。
ＦＥＴ１０６は、デプリーションモードデバイス又はエンハンスメントモードデバイスであり得る。ＦＥＴ１０６は、基板１０２の上に配置されるゲート誘電体層１１０を含む。ゲート１１２は、ゲート誘電体層１１０の上に配置される。チャネル１１４が、ゲート誘電体層１１０の下の半導体領域１０４に位置する。隔離誘電体層１１６は、チャネル１１４の外の基板１０２の上に配置され得、隔離誘電体層１１６の横方向境界が、チャネル１１４のための横方向エリアを画定し得る。ゲート誘電体層１１０及びゲート１１２は、隔離誘電体層１１６の直接の上に中途まで、図１に示されるように、チャネル１１４に近接するフィールドプレートとして機能するように、更にソース側のよりドレイン側の上に、延在し得る。相互接続誘電体層１１８が、ソース及びドレインコンタクトなど、半導体デバイス１００のゲート１１２を他の相互接続から隔離するため、ゲート１１２の上に配置され得る。
この例では、ゲート誘電体層１１０は、本願においてこれ以降で、チャネル１１４の上のエリアにおける基板１０２の直接の上に配置されるＮリッチ層１２０と称される、シリコン窒化物１２０の窒素リッチ層を含む。シリコン窒化物層のシリコン対窒素原子の比は、屈折率により特徴付けられ得る。屈折率は、６３０ナノメートル～６３５ナノメートルの波長で測定され得る。化学量論のシリコン窒化物は、１パーセント未満のマージン内で、約０．７５の例示のシリコン対窒素原子比を有し得る。Ｎリッチ層１２０は、化学量論のシリコン窒化物材料の屈折率より０．０１５～０．０３０小さい屈折率を有し得る。このようなＮリッチ層１２０は電荷蓄積を低減するために有効であるように示されている。Ｎリッチ層１２０は、５ナノメートル～２０ナノメートルの厚みであり得、これが電荷蓄積を低減するために有効な厚みであるように示されている。原子分率で表されるＮリッチ層１２０の水素含有量は１０パーセント未満であり得、これは有利なことに電荷蓄積を更に低減し得る。
ゲート誘電体層１１０は更に、Ｎリッチ層１２０の上に配置され、これ以降ではＳｉリッチ層１２２と称する、シリコン窒化物１２２の任意選択のシリコンリッチ層を含み得る。Ｓｉリッチ層１２２は、化学量論のシリコン窒化物材料の屈折率より０．０２５～０．０４０大きい屈折率を有し得る。Ｓｉリッチ層１２２は、５ナノメートル～２０ナノメートルの厚みであり得、これが、Ｎリッチ層１２０の上に配置されるとき電荷蓄積を更に低減するために有効な厚みであるように示されている。また、Ｓｉリッチ層１２２の水素含有量は、１０パーセント未満であり得る。
ゲート誘電体層１１０は更に、ＦＥＴ１０６のための所望の閾値電位を提供するため、Ｎリッチ層１２０の上、及び存在する場合はＳｉリッチ層１２２の上に配置される、任意選択の閾値調節誘電体層１２４を含み得る。閾値調節誘電体層１２４は、化学量論のシリコン窒化物、又は二酸化シリコン、又はその他の誘電性材料を含み得る。
ＦＥＴ１０６は、チャネル１１４の相対する端部に配置される、ソース及びドレイン領域（図１には図示せず）を含む。半導体デバイス１００は、ゲート１１２とソース及びドレイン領域への電気的接続を提供するため、相互接続誘電体層１１８を介する金属コンタクト及び金属ラインなどの相互接続を含む。
図２Ａ～図２Ｅは、形成の例示の方法の段階を示す、図１の半導体デバイスの断面図である。図２Ａを参照すると、隔離誘電体層１１６は、ゲート誘電体層１１０を形成する前に基板１０２の上に形成される。例えば、隔離誘電体層１１６は、基板１０２の上に二酸化シリコンの層を形成し、その後、図１のチャネル１１４のためのエリアにおける二酸化シリコンの層を露出させるために二酸化シリコンの層の上に隔離マスクを形成することにより形成され得る。二酸化シリコンの層は、隔離マスクにより露出されたエリアにおいてエッチングされ、隔離マスクは、その後取り除かれる。
半導体デバイス１００は、場合によっては複数の同様の基板を用いて、第１の低圧化学気相成長（ＬＰＣＶＤ）チャンバ１２６に置かれる。半導体デバイス１００は、６００℃～７４０℃の温度まで加熱される。ジクロロシランが、第１のジクロロシラン（ＤＣＳ）フローコントローラ１２８を用いて、１０毎分標準立方センチメートル（ｓｃｃｍ）～８０ｓｅｅｍの流量で第１のＬＰＣＶＤチャンバ１２６内に流される。アンモニアが、第１のアンモニア（ＮＨ３）フローコントローラ１３０を用いて、ジクロロシランの流量の６～１２倍の流量で第１のＬＰＣＶＤチャンバ１２６内に流される。第１のＬＰＣＶＤチャンバ１２６における圧力は、１００ミリトール～５００ミリトールで維持される。２００ミリメートルの基板に適用されるこの例で説明されるジクロロシラン及びアンモニアの流量は、６０ウェハ～１５０ウェハのバッチにおいて流される。流量は、他のサイズの基板及びバッチ負荷に対して変えられ得るが、ジクロロシラン及びアンモニア流量の比は維持される。ジクロロシラン及びアンモニアは、Ｎリッチ層１２０を形成するため半導体デバイス１００に対して反応する。ジクロロシラン及びアンモニアのフローは、Ｎリッチ層１２０の所望の厚みを得るために所定の時間の間継続し得、その後、このフローは中断される。代替として、Ｎリッチ層１２０の厚みが、フローを中断する適切な時間を判定するために監視され得る。Ｎリッチ層１２０の形成のためのプロセス制御の他の方法も、この例の範囲内にある。この例の一つのバージョンにおいて、Ｎリッチ層１２０は、Ｎリッチ層１２０の頂部表面の酸化を防止するために、実質的に、酸素又は亜酸化窒素などの酸化反応物がない低圧雰囲気に維持され得る。
図２Ｂを参照すると、半導体デバイス１００は、図２Ａの第１のＬＰＣＶＤチャンバ１２６であり得る第２のＬＰＣＶＤチャンバ１３２に置かれる。半導体デバイス１００は、７８０℃～９００℃の温度まで加熱される。ジクロロシランが、図２Ａの第１のＤＣＳフローコントローラ１２８であり得る第２のＤＣＳフローコントローラ１３４を用いて、４０ｓｅｅｍ～１００ｓｅｅｍの流量で第２のＬＰＣＶＤチャンバ１３２内に流される。アンモニアが、図２Ａの第１のＮＨ３コントローラ１３０であり得る第２のＮＨ３フローコントローラ１３６を用いて、ジクロロシランの流量の３～６倍の流量で第２のＬＰＣＶＤチャンバ１３２内に流される。第２のＬＰＣＶＤチャンバ１３２の圧力が、１００ミリトール～５００ミリトールで維持される。ジクロロシラン及びアンモニアは、Ｎリッチ層１２０を形成するためＳｉリッチ層１２２に対して反応する。ジクロロシラン及びアンモニアのフローが、図２Ａを参照して説明されるように、所定の時間の間継続され得、又は終了され（endpointed）得る。この例の一つのバージョンにおいて、Ｓｉリッチ層１２２は、実質的にいかなる酸化反応物もない低圧雰囲気に維持され得る。Ｎリッチ層１２０及びＳｉリッチ層１２２を形成するために同じＬＰＣＶＤチャンバ１３２を用いることは、有利なことに、半導体デバイス１００を形成のためのプロセス複雑度を低減し得る。
図２Ｃを参照すると、半導体デバイス１００は、図２Ａの第１のＬＰＣＶＤチャンバ１２６及び／又は図２Ｂの第２のＬＰＣＶＤチャンバ１３２であり得る第３のＬＰＣＶＤチャンバ１３８に置かれる。半導体デバイス１００は、７４０℃～７８０℃の温度まで加熱される。ジクロロシランが、第３のＤＣＳフローコントローラ１４０を用いて、３０ｓｅｅｍ～１２０ｓｅｅｍの流量で第３のＬＰＣＶＤチャンバ１３８内に流され、第３のＤＣＳフローコントローラ１４０は、図２Ａの第１のＤＣＳフローコントローラ１２８及び／又は図２Ｂの第２のＤＣＳフローコントローラ１３４であり得る。アンモニアが、ジクロロシランの流量の８～１２倍の流量で、図２Ａの第１のＮＨ３コントローラ１３０及び／又は図２Ｂの第２のH３フローコントローラ１３６であり得る第３のＮＨ３フローコントローラ１４２を用いて、第３のＬＰＣＶＤチャンバ１３８内に流される。第３のＬＰＣＶＤチャンバ１３８の圧力が、１００ミリトール～５００ミリトールで維持される。ジクロロシラン及びアンモニアは、化学量論のシリコン窒化物層１２４を形成するためＳｉリッチ層１２２に対して反応する。ジクロロシラン及びアンモニアのフローが、図２Ａを参照して説明されるように、所定の時間の間継続され得、又は終了され（endpointed）得る。化学量論のシリコン窒化物層１２４及びＮリッチ層１２０及びＳｉリッチ層１２２を形成するために同じＬＰＣＶＤチャンバ１３８を用いることは、有利なことに、半導体デバイス１００を形成するためのプロセス複雑度を更に低減し得る。
図２Ｄを参照すると、ゲート材料１４４の層が、ゲート誘電体層１１０の上に形成される。ゲート材料１４４の層は、接着、所望の仕事関数、及び所望のシート抵抗を提供するためなど、異なる金属のサブ層を含み得る。例えば、ゲート材料１４４の層は、チタン、チタン窒化物、及びアルミニウムを含み得る。また、例えば、ゲート材料１４４の層は、スパッタプロセス、蒸着プロセス、及び／又は原子層堆積（ＡＬＤ）プロセスにより形成され得る。
ゲートマスク１４６が、図１のゲート１１２のためのエリアを覆うゲート材料１４４の層の上に形成される。ゲートマスク１４６は、図１を参照して説明するフィールドプレート機能性を提供するために、図２Ｄに示されるように、隔離誘電体層１１６の上に中途まで延在し得る。ゲートマスク１４６は、フォトリソグラフィプロセスによって形成されるフォトレジストを含み得、有機底部反射防止コーティング（ＢＡＲＣ）などの反反射材料を含み得る。
図２Ｅを参照すると、ゲート１１２を形成するためゲートマスク１４６の下のゲート材料を残して、ゲートマスク１４６により露出された、図２Ｄのゲート材料１４４のゲート材料の層が取り除かれる。ゲート材料は、ウェットエッチングプロセスによりゲート材料１４４の層から取り除かれ得、図２Ｅに示されるようなゲート１１２上の傾斜した側部を生成する。ウェットエッチングプロセスが、ゲート誘電体層１１０に対する所望のエッチング選択性を有し得る。代替として、ゲート材料は、反応性イオンエッチ（ＲＩＥ）プロセスなどのプラズマエッチングプロセスにより取り除かれ得る。その後、ゲートマスク１４６が、アッシャープロセスなどにより取り除かれ、その後ウェット洗浄プロセスが続く。
図３は、ＦＥＴを含む半導体デバイスを形成するための例示の方法のフローチャートである。オペレーション３００が半導体基板を提供する。半導体基板は、同様の半導体デバイスのための複数のエリアを備えるウェハであり得る。半導体基板は、ＦＥＴのための所望のチャネル領域を提供するため幾つかのエピタキシャル層を含み得る。
オペレーション３０２が、後述では、半導体基板上のゲート誘電体層のＮリッチ層である、窒素リッチシリコン窒化物層を形成する。Ｎリッチ層は、化学量論のシリコン窒化物層より低い温度で形成され得る。窒素含有反応物の流量対シリコン含有反応物の流量の比は、化学量論のシリコン窒化物層の場合より高くし得る。
任意選択のオペレーション３０４が、後述では、Ｎリッチ層上のゲート誘電体層のＳｉリッチ層である、シリコンリッチシリコン窒化物層を形成する。Ｓｉリッチ層は、化学量論のシリコン窒化物層を形成するための温度に類似する温度で形成され得る。窒素含有反応物の流量のシリコン含有反応物の流量に対する比は、化学量論のシリコン窒化物層の場合より低くし得る。
任意選択のオペレーション３０６は、存在する場合はＳｉリッチ層上に、Ｎリッチ層の上のゲート誘電体層の化学量論のシリコン窒化物の層を形成するためである。化学量論のシリコン窒化物層は、Ｎリッチ層を形成するために用いられるものと同じ窒素含有反応物及びシリコン含有反応物を用いて形成され得る。
オペレーション３０８は、ゲート誘電体層の上にゲートを形成するためである。ゲートは、フィールドプレート機能性を提供するためチャネル領域を超えて延在し得る。
図４Ａ及び図４Ｂは、Ｎリッチ層の形成のための別の例示の方法の段階を示す、図１の半導体デバイスの断面図である。図４Ａを参照すると、半導体デバイス１００は、場合によって複数の同様の基板を用いて、ＡＬＤチャンバ１４８に置かれる。半導体デバイス１００は、約３７５℃の温度まで加熱される。テトラクロロシランが、約１７０ミリトールの圧力を提供するため、ＡＬＤテトラクロロシランフローコントローラ１５０を用いて、第１のＬＰＣＶＤチャンバ内に流される。テトラクロロシラン分子は、シリコン含有反応物の吸収された層を形成するため、半導体デバイス１００上で吸収される。テトラクロロシランのフローは、シリコン含有反応物の吸収された層が形成された後、中断される。
図４Ｂを参照すると、半導体デバイス１００は、ＡＬＤチャンバ１４８において約５５０℃の温度まで加熱される。ＡＬＤチャンバ１４８は、異なる温度に保たれる２つの個別の堆積領域を包含し得る。アンモニアが、約３００ミリトールのＡＬＤチャンバ１４８の圧力を提供するため、ＡＬＤアンモニアフローコントローラ１５２を用いて、ＡＬＤチャンバ１４８内に流される。アンモニア分子は、半導体デバイス１００上で吸収し、Ｎリッチ層１２０の一部を形成するためシリコン含有反応物の吸収された層と反応する。
フルＮリッチ層１２０を形成するため、図４Ａ及び図４Ｂを参照して説明したオペレーションが反復される。Ｎリッチ層１２０の所望の厚みに応じて、図４Ａ及び図４Ｂを参照して説明したオペレーションが、例えば３０回～１２０回、反復され得る。フルＮリッチ層１２０の形成後、例えば図２Ｂ～図２Ｅを参照して説明されるように、半導体デバイス１００の形成が進行し得る。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
Claims (16)
- 方法であって、
半導体デバイスの基板を提供することであって、前記基板が半導体材料を含む、前記提供することと、
ＦＥＴのための領域において前記基板の上に窒素リッチシリコン窒化物層を形成することと、
前記窒素リッチシリコン窒化物層の上にシリコン窒化物層を形成することと、
前記シリコン窒化物層の上に前記ＦＥＴのゲートを形成することと、
を含み、
前記窒素リッチシリコン窒化物層が、ジクロロシランとアンモニアとを用いて第１のＬＰＣＶＤチャンバにおいて低圧化学気相成長（ＬＰＣＶＤ）プロセスにより形成される、方法。 - 請求項１に記載の方法であって、
前記シリコン窒化物層を形成することが、実質的に酸化反応物がない雰囲気で実施される、方法。 - 請求項２に記載の方法であって、
前記窒素リッチシリコン窒化物層の形成の間に、前記アンモニアが前記ジクロロシランの流量の６～１２倍の流量で前記第１のＬＰＣＶＤチャンバ内に流される、方法。 - 請求項２に記載の方法であって、
前記第１のＬＰＣＶＤチャンバにおける前記基板の温度が、前記窒素リッチシリコン窒化物層の形成の間に６００℃～７４０℃である、方法。 - 請求項２に記載の方法であって、
前記窒素リッチシリコン窒化物層の上にシリコン窒化物層を形成することが、前記窒素リッチシリコン窒化物層上にシリコンリッチシリコン窒化物層を形成することを含む、方法。 - 請求項５に記載の方法であって、
前記シリコンリッチシリコン窒化物層が、ジクロロシランとアンモニアとを用いて第２のＬＰＣＶＤチャンバにおいてＬＰＣＶＤプロセスにより形成される、方法。 - 請求項６に記載の方法であって、
前記第２のＬＰＣＶＤチャンバが前記第１のＬＰＣＶＤチャンバである、方法。 - 請求項６に記載の方法であって、
前記アンモニアが、前記シリコンリッチシリコン窒化物層の形成の間に前記ジクロロシランの流量の３～６倍の流量で前記第２のＬＰＣＶＤチャンバ内に流される、方法。 - 請求項６に記載の方法であって、
前記第２のＬＰＣＶＤチャンバにおける前記基板の温度が、前記シリコンリッチシリコン窒化物層の形成の間に７８０℃～９００℃である、方法。 - 請求項５に記載の方法であって、
前記シリコンリッチシリコン窒化物層の厚みが５ナノメートル～２０ナノメートルである、方法。 - 請求項１０に記載の方法であって、
前記シリコンリッチシリコン窒化物層が化学量論のシリコン窒化物材料の屈折率より０．０２５～０．０４０大きい屈折率を有し、前記屈折率が６３０ナノメートル～６３５ナノメートルの波長で判定される、方法。 - 請求項１に記載の方法であって、
前記窒素リッチシリコン窒化物層の厚みが５ナノメートル～２０ナノメートルである、方法。 - 請求項１に記載の方法であって、
前記窒素リッチシリコン窒化物層が化学量論のシリコン窒化物材料の屈折率より０．０１５～０．０３０小さい屈折率を有し、前記屈折率が６３０ナノメートル～６３５ナノメートルの波長で判定される、方法。 - 方法であって、
半導体デバイスの基板を提供することであって、前記基板が半導体材料を含む、前記提供することと、
ＦＥＴのための領域において前記基板の上に窒素リッチシリコン窒化物層を形成することと、
前記窒素リッチシリコン窒化物層の上にシリコン窒化物層を形成することと、
前記シリコン窒化物層の上に前記ＦＥＴのゲートを形成することと、
を含み、
前記窒素リッチシリコン窒化物層の上にシリコン窒化物層を形成することが、前記窒素リッチシリコン窒化物層上に化学量論のシリコン窒化物層を形成することを含み、前記化学量論のシリコン窒化物層が約０．７５のシリコン対窒素原子比を有する、方法。 - 方法であって、
半導体デバイスの基板を提供することであって、前記基板が半導体材料を含む、前記提供することと、
ＦＥＴのための領域において前記基板の上に窒素リッチシリコン窒化物層を形成することと、
前記窒素リッチシリコン窒化物層の上にシリコン窒化物層を形成することと、
前記シリコン窒化物層の上に前記ＦＥＴのゲートを形成することと、
を含み、
前記窒素リッチシリコン窒化物層が、テトラクロロシランとアンモニアとを用いて原子層堆積（ＡＬＤ）チャンバにおいてＡＬＤプロセスにより形成される、方法。 - 請求項１５に記載の方法であって、
前記ＡＬＤプロセスが、
前記基板を前記ＡＬＤチャンバにおいて約３７５℃の温度まで加熱することと、
前記基板が約３７５℃の前記温度である間に、約１７０ミリトールの圧力を提供するために前記テトラクロロシランを前記ＡＬＤチャンバに流すことと、
続いて、前記ＡＬＤチャンバへの前記テトラクロロシランを中断することと、
続いて、前記基板を前記ＡＬＤチャンバにおいて約５５０℃の温度まで加熱することと、
前記基板が約５５０℃の前記温度である間に、約３００ミリトールの圧力を提供するために前記アンモニアを前記ＡＬＤチャンバに流すことと、
続いて、前記ＡＬＤチャンバへの前記アンモニアを中断することと、
を含む、方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/191,500 | 2016-06-23 | ||
| US15/191,500 US9741557B1 (en) | 2016-06-23 | 2016-06-23 | Silicon nitride process for reduction of threshold shift |
| PCT/US2017/039150 WO2017223541A1 (en) | 2016-06-23 | 2017-06-23 | Silicon nitride process for reduction of threshold shift |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2019519937A JP2019519937A (ja) | 2019-07-11 |
| JP2019519937A5 JP2019519937A5 (ja) | 2020-07-30 |
| JP7121237B2 true JP7121237B2 (ja) | 2022-08-18 |
Family
ID=59581289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018567698A Active JP7121237B2 (ja) | 2016-06-23 | 2017-06-23 | 閾値シフトの低減のためのシリコン窒化プロセス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9741557B1 (ja) |
| JP (1) | JP7121237B2 (ja) |
| CN (1) | CN109219887B (ja) |
| WO (1) | WO2017223541A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016066641A (ja) * | 2014-09-22 | 2016-04-28 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| US11037851B2 (en) | 2019-08-30 | 2021-06-15 | Applied Materials, Inc. | Nitrogen-rich silicon nitride films for thin film transistors |
| US11819847B2 (en) | 2020-07-20 | 2023-11-21 | Applied Materials, Inc. | Nanofluidic device with silicon nitride membrane |
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| JP2009200306A (ja) | 2008-02-22 | 2009-09-03 | Eudyna Devices Inc | 半導体装置の製造方法 |
| US20110298060A1 (en) | 2010-06-02 | 2011-12-08 | International Business Machines Corporation | Interface structure for channel mobility improvement in high-k metal gate stack |
| JP2015103780A (ja) | 2013-11-28 | 2015-06-04 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2004111447A (ja) * | 2002-09-13 | 2004-04-08 | Handotai Rikougaku Kenkyu Center:Kk | 半導体装置及びその製造方法 |
| KR100560654B1 (ko) * | 2004-01-08 | 2006-03-16 | 삼성전자주식회사 | 질화실리콘막을 형성을 위한 질소화합물 및 이를 이용한질화실리콘 막의 형성방법 |
| CN102915952B (zh) * | 2011-08-04 | 2014-11-05 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN103632968B (zh) * | 2012-08-21 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| US9614105B2 (en) * | 2013-04-22 | 2017-04-04 | Cypress Semiconductor Corporation | Charge-trap NOR with silicon-rich nitride as a charge trap layer |
-
2016
- 2016-06-23 US US15/191,500 patent/US9741557B1/en active Active
-
2017
- 2017-06-23 JP JP2018567698A patent/JP7121237B2/ja active Active
- 2017-06-23 WO PCT/US2017/039150 patent/WO2017223541A1/en active Application Filing
- 2017-06-23 CN CN201780031286.1A patent/CN109219887B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205392A (ja) | 2007-02-22 | 2008-09-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2009200306A (ja) | 2008-02-22 | 2009-09-03 | Eudyna Devices Inc | 半導体装置の製造方法 |
| US20110298060A1 (en) | 2010-06-02 | 2011-12-08 | International Business Machines Corporation | Interface structure for channel mobility improvement in high-k metal gate stack |
| JP2015103780A (ja) | 2013-11-28 | 2015-06-04 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2017223541A1 (en) | 2017-12-28 |
| CN109219887B (zh) | 2022-11-01 |
| JP2019519937A (ja) | 2019-07-11 |
| CN109219887A (zh) | 2019-01-15 |
| US9741557B1 (en) | 2017-08-22 |
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