CN104681617B - 半导体器件以及制造半导体器件的方法 - Google Patents

半导体器件以及制造半导体器件的方法 Download PDF

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Abstract

本发明涉及半导体器件以及制造半导体器件的方法。改善了半导体器件的特性。形成一种半导体器件以便具有形成在衬底上的沟道层、势垒层、在开口区中贯穿势垒层并到达沟道层的一定点的沟槽、经由栅极绝缘膜布置在沟槽中的栅电极，以及形成在开口区外部的势垒层上的绝缘膜。则，绝缘膜具有富Si氮化硅膜以及位于其下的富N氮化硅膜的叠层结构。因此，绝缘膜的上层设定为富Si氮化硅膜。这能提升击穿电压，并且还能提升蚀刻抗性。而绝缘膜的下层设定为富N氮化硅膜。这可以抑制崩塌。

Description

半导体器件以及制造半导体器件的方法
相关申请交叉引用
将2013年11月28日提交的日本专利申请No.2013-245845的公开内容，包括说明书，附图以及摘要，整体并入本文作为参考。
技术领域
本发明涉及一种半导体器件，并且例如优选用于采用氮化物半导体的半导体器件以及制造半导体器件的方法。
背景技术
近年来，已经关注采用具有大于硅(Si)的带隙的III-V族化合物的各种半导体器件。在这些器件中，已经对采用氮化镓(GaN)的半导体器件进行了研发，它们具有以下优点(1)大击穿电场，(2)大饱和电子速度，(3)大热导率，(4)能在AlGaN和GaN之间形成良好的异质结，以及(5)是一种无毒且高安全性的材料。
而且，对于高击穿电压和高速开关特性来说，已经对采用氮化镓并作为功率MISFET(金属绝缘体半导体场效应晶体管)的半导体器件进行了研发，并且其能进行常关操作。
例如，在专利文献1(日本未审专利公布No.2010-206110)中，公开了一种具有栅极凹陷结构的氮化物半导体器件。另外，公开了一种表面稳定该氮化物半导体器件并且由此抑制电流崩塌的技术。
而且，在专利文献2(日本未审专利公布No.2008-205392)中，公开了一种化合物半导体器件，其中覆盖化合物半导体区的保护绝缘膜形成在具有不同性质的第一绝缘膜和第二绝缘膜的双层结构中。
而且，专利文献3(日本未审专利公布No.2012-44003)和专利文献4(日本未审专利公布No.2013-77629)公开了氮化物半导体器件，并且分别公开了抑制电流崩塌的技术。
然而，在非专利文献1中，公开了在SiN的理想化学计量成分和崩塌量之间的关系。在非专利文献2中，公开了单层热CVD氮化硅膜的保护膜的折射率和崩塌量之间的关系。而且，非专利文献3公开了以下内容：对于氮化硅膜的保护膜来说，当折射率是2.01时，崩塌量最小。而且，在非专利文献4中，公开了一种采用富氮(N)SiN膜以及通过低温沉积CVD形成的SiN膜作为保护膜的氮化物半导体器件。
专利文献
[专利文献1]日本未审专利公布No.2010-206110
[专利文献2]日本未审专利公布No.2008-205392
[专利文献3]日本未审专利公布No.2012-44003
[专利文献4]日本未审专利公布No.2013-77629
非专利文献
[非专利文献1]WAKI Eiji等人，“ECR sputtered SiN film quality effects onthe characteristics of SiN/AlGaN/GaN MIS-HFETs”，the paper of TechnicalMeeting of the Institute of Electrical Engineers of Japan，Technical Group onElectron Devices，EDD11043，2011年3月2日。
[非专利文献2]T.Marui等人，“Effects of a Thermal CVD SiN PassivationFilm on AlGaN/GaN HEMTs”，IEICE Electron，第E91-C卷，第7期，pp.1009-1014，2008年7月。
[非专利文献3]F.Karouta等人，“Influence of the Structural andCompositional Properties of PECVD Silicon Nitride Layers on the Passivationof AlGaN/GaN HEMTs”，ECS Transactions，16(7)181-191(2008)。
[非专利文献4]K.B.Lee等人，“Bi-layer SixNy passivation on AlGaN/GaNHEMTs to suppress current collapse and improve breakdown”，2010Semicond.Sci.Technol.，25(2010),p.125010。
发明内容
本发明人专注于采用上述氮化物半导体的半导体器件的研究和研发，并且已经对特性的改善进行的细致的研究。在这个过程中，已经证明存在进一步改善采用氮化物半导体的半导体器件的特性的空间。
从本说明书和附图的说明将使其他目的和新颖的特征变得显而易见。
以下将简要说明本申请中公开的一个代表实施例的综述。
本申请中公开的一个实施例中所示的半导体器件在氮化物半导体层上具有绝缘膜。绝缘膜具有形成在氮化物半导体层上的第一氮化硅膜，以及形成在第一氮化硅膜上的第二氮化硅膜。第二氮化硅膜的硅(Si)组分比第一氮化硅膜比大。
例如，第一氮化硅膜的组分比[Si]/[N]为0.75周围的±1％内。而且，第一氮化硅膜的组分比[Si]/[N]是0.65或更大且0.85或更小。
例如，第二氮化硅膜的组分比[Si]/[N]大于0.85。
根据本申请中公开的下述代表性实施例中所示的半导体器件，能改善半导体器件的特性。
附图说明
图1是示出第一实施例的半导体器件的构造的截面图；
图2是示出在一个制造步骤过程中的第一实施例的半导体器件的截面图；
图3是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图2之后的制造步骤的截面图；
图4是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图3之后的制造步骤的截面图；
图5是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图4之后的制造步骤的截面图；
图6是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图5之后的制造步骤的截面图；
图7是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图6之后的制造步骤的截面图；
图8是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图7之后的制造步骤的截面图；
图9是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图8之后的制造步骤的截面图；
图10是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图9之后的制造步骤的截面图；
图11是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图10之后的制造步骤的截面图；
图12是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图11之后的制造步骤的截面图；
图13是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图12之后的制造步骤的截面图；
图14是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图13之后的制造步骤的截面图；
图15是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图14之后的制造步骤的截面图；
图16是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图15之后的制造步骤的截面图；
图17是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图16之后的制造步骤的截面图；
图18是示出比较实例的半导体器件的构造的截面图；
图19A是示出气体流量比[NH3]/[SiH4]和组分比[N]/[Si]之间关系的曲线图，并且图19B是示出氮化硅膜中的N-H键和Si-H键之间的组分比[N]/[Si]和化学键比([N-H]/[Si-H])之间关系的曲线图；
图20是示出气体流量比[NH3]/[SiH4]和折射率n之间关系的曲线图；
图21是示出氮化硅膜的组分比[N]/[Si]和折射率n(λ＝633nm)之间关系的曲线图；
图22是示出氮化硅膜的组分比[N]/[Si]和蚀刻速率之间关系的曲线图；
图23是示出氮化硅膜的组分比[N]/[Si]和电阻率之间关系的曲线图；
图24是示出氮化硅膜的组分比[N]/[Si]和击穿电场强度之间关系的曲线图；
图25是示出第一实施例中研究的半导体器件的构造的截面图；
图26是示出I型和II型半导体器件的各种参数的图表；
图27是示出氮化硅膜的组分比[N]/[Si]和由于I型半导体器件的崩塌造成的电流变化之间关系的曲线图；
图28是示出1000小时高温操作测试之后的氮化硅膜的组分比[N]/[Si]和I型半导体器件的输出功率变化之间关系的曲线图；
图29是示出氮化硅膜的组分比[N]/[Si]和I型半导体器件的关态击穿电压之间关系的曲线图；
图30是汇总具有构造(a)至(f)的半导体器件的特性的图表；
图31是示出在富N单层且具有FP电极的情况下的电场分布的示意图；
图32是示出采用富Si氮化硅膜和富N氮化硅膜的叠层膜并具有FP电极的情况下的电场分布的示意图；
图33A是示出第一实施例的半导体器件的另一构造的截面图；
图33B是示出第一实施例的半导体器件的变型例1的构造的截面图；
图34是示出第一实施例的半导体器件的变型例2的构造的截面图；
图35是示出第一实施例的半导体器件的变型例3的构造的截面图；
图36是示出第二实施例的半导体器件的构造的截面图；
图37是示出在一个制造步骤过程中的第二实施例的半导体器件的截面图；
图38是示出第二实施例的半导体器件并且示出图37之后的制造步骤的截面图；
图39是示出第二实施例的半导体器件并且示出图38之后的制造步骤的截面图；
图40是示出第二实施例的半导体器件并且示出图39之后的制造步骤的截面图；
图41是示出第二实施例的半导体器件并且示出图40之后的制造步骤的截面图；
图42是示出第三实施例的半导体器件的构造的截面图；
图43是示出在一个制造步骤过程中的第三实施例的半导体器件的截面图；
图44是示出第三实施例的半导体器件并且示出图43之后的制造步骤的截面图；
图45是示出第三实施例的半导体器件并且示出图44之后的制造步骤的截面图；
图46是示出第四实施例的半导体器件的构造的截面图；
图47是示出在一个制造步骤过程中的第四实施例的半导体器件的截面图；
图48是示出第四实施例的半导体器件并且示出图47之后的制造步骤的截面图；
图49是示出第四实施例的半导体器件并且示出图48之后的制造步骤的截面图；
图50是示出第五实施例的半导体器件的构造的截面图；
图51是示出在一个制造步骤过程中的第五实施例的半导体器件的截面图；
图52是示出第五实施例的半导体器件并且示出图51之后的制造步骤的截面图；
图53是示出第五实施例的半导体器件并且示出图52之后的制造步骤的截面图；以及
图54是示出第五实施例的半导体器件并且示出图53之后的制造步骤的截面图。
具体实施方式
在以下实施例的说明中，为方便起见，如果需要的话，实施例可分成多个分开的部分或实施例进行说明。但是，除非另外规定，否则它们不是彼此无关的，而是属于一个是另一个的一部分或整体的变型例、应用例、详细说明、补充说明等的关系。而且，在以下实施例中，当涉及要素数量等(包括数量，数值，量，范围等)时，除非另外规定或除数量在原则上明显限定于特定数量的情况之外，否则要素数量不限于特定数量，而是可以大于或小于特定数量。
而且，在以下实施例中，除非另外规定或在原则上明显是必要的情况或除其他情况之外，毋容质疑的是构成要素(包括要素步骤等等)不是必要的。类似地，在以下实施例中，当涉及构成要素的形状，位置关系等时，除非另外规定或除非在原则上明显限定或除其他情况之外，应当理解的是它们包括基本上相似或类似的形状等。这也适用于上述数量等等(包括数量，数值，范围等)。
以下，将参考附图详细说明实施例。顺便提及，在用于说明以下实施例的所有附图中，为具有相同功能的构件指定相同或相关联的参考符号和数字，并且省略其赘述。而且，当存在多个类似的构件(部分)时，符号可以被加入通用参考数字以表示独立或特定部分。而且，在以下实施例中，除非特别需要，否则将不再重复说明相同或相似的部分。
而且，在实施例中采用的附图中，出于容易理解附图的目的，即使在截面图中也可以省略阴影。
而且，在截面图中，各个部分的尺寸不旨在对应于实际器件的尺寸。出于容易理解附图的目的，可以相对较大的尺寸示出特定部分。
第一实施例
以下参考附图将详细说明本实施例的半导体器件。图1是示出本实施例的半导体器件的构造的截面图。图2至17分别是示出在制造步骤过程中的本实施例的半导体器件的截面图。
结构说明
图1是示出本实施例的半导体器件的构造的截面图。图1中示出的半导体器件是采用氮化物半导体的MIS(金属绝缘体半导体)型场效应晶体管(FET)。半导体器件可以用作高电子迁移率晶体管(HEMT)型功率晶体管。本实施例的半导体器件是所谓的凹陷栅极型半导体器件。
在本实施例的半导体器件中，在衬底S上，顺序形成成核层NUC、应力缓和层STR、缓冲层BU、沟道层(也称为电子运行层)CH以及势垒层BA。栅电极GE形成在贯穿绝缘膜(保护膜)IF1和势垒层BA的沟槽T的内部，并通过栅极绝缘膜GI到达沟道层CH的一定点。沟道层CH和势垒层BA各由氮化物半导体形成。势垒层BA是带隙大于沟道层CH的氮化物半导体。
在沟道层CH和势垒层BA之间界面附近的沟道层CH一侧，形成二维电子气2DEG。然而，当栅电极GE被施加以正电势(阈值电势)时，沟道C形成在栅极绝缘膜GI和沟道层CH之间的界面附近中。
通过以下机制形成二维电子气2DEG。形成沟道层CH和势垒层BA的氮化物半导体(这里，氮化镓型半导体)分别具有不同的带隙和电子亲和势。为此，在半导体的结表面处，形成方阱电势。方阱电势中电子的积累致使沟道层CH和势垒层BA之间界面附近的二维电子气2DEG的形成。特别地，这里，沟道层CH和势垒层BA借助镓(或铝)面生长氮化物半导体材料外延形成。为此，在沟道层CH和势垒层BA之间的界面处产生正固定极化电荷。因此，电子积累以便中和正极化电荷。因此，二维电子气2DEG变得更可能形成。
这里，形成在沟道层CH和势垒层BA之间界面附近的二维电子气2DEG由包括其中形成的栅电极GE的沟槽T分隔。为此，在本实施例的半导体器件中，借助没有施加以正电势(阈值电势)的栅电极GE，可以保持关态；并且借助施加以正电势(阈值电势)的栅电极GE，可以保持开态。因此，可以执行常关操作。
将进一步详细说明本实施例的半导体器件的构造。如图1中所示，在本实施例的半导体器件中，在衬底S上，形成成核层NUC。在成核层NUC上，形成应力缓和层STR。形成成核层NUC以便产生用于生长将形成在其上的例如应力缓和层STR的层的晶核。而且，形成成核层NUC以便防止由于其上形成的层的构成元素(例如Ga)从其上形成的层扩散进入衬底S中而造成衬底S的劣化。然而，形成应力缓和层STR以便释放衬底S上的应力，并且抑制衬底S中的翘曲或裂纹的产生。
在应力缓和层STR上，形成缓冲层BU。在缓冲层BU上，形成由氮化物半导体形成的沟道层(也称为电子运行层)CH。在沟道层CH上，形成由氮化物半导体形成的势垒层BA。即，在应力缓和层STR的主表面(上表面)上，顺序从底部形成(沉积)缓冲层BU、沟道层CH以及势垒层BA。在势垒层BA上，经由欧姆层分别形成源电极SE和漏电极DE。缓冲层BU是位于沟道层CH和应力缓和层STR之间的中间层。
栅电极GE形成在沟槽(也称为凹陷)T内部，该沟槽T贯穿绝缘膜(保护膜)IF1以及势垒层BA并经由栅极绝缘膜GI钻孔至沟道层CH中途。
绝缘膜IF1在开口区OA1中具有开口。开口设置在朝向漏电极DE一侧比沟槽T形成区(开口区OA2)宽距离Ld的区域中。换言之，绝缘膜IF1从漏电极DE一侧的沟槽T的端部退回距离Ld。
在栅极绝缘膜GI上，形成栅电极GE。栅电极GE具有在一个方向上(图1中的右手侧，漏电极DE一侧)突出的形状。突出部也被称为场板电极(其也被称为场板电极部或FP电极部)FP。场板电极FP是从漏电极DE一侧的沟槽T的端部朝向漏电极DE一侧延伸的栅电极GE的部分区域。
在栅电极GE的相对侧的势垒层BA上，形成源电极SE和漏电极DE。顺便提及，沟槽T的端部和漏电极DE之间的距离大于沟槽T的端部和源电极SE之间的距离。源电极SE和漏电极DE以及势垒层BA之间的各个耦合都是欧姆耦合。
这里，在本实施例中，绝缘膜IF1具有富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a的叠层结构。换言之，绝缘膜IF1具有与势垒层BA接触的富N氮化硅膜IF1a，并且富Si氮化硅膜IF1b位于其上。即，氮化硅膜IF1b的硅(Si)组分比大于氮化硅膜IF1a。
在本说明书中，富N氮化硅膜是指具有0.85或更小的组分比[Si]/[N]。富Si氮化硅膜是指具有大于0.85的组分比[Si]/[N]。
绝缘膜IF1布置在沟槽T的相对侧的势垒层BA上。而且，在绝缘膜IF1上，经由栅极绝缘膜GI布置栅电极GE。随后，富Si氮化硅膜IF1b布置在栅极绝缘膜GI一侧。富N氮化硅膜IF1a布置在势垒层BA一侧。
因此，绝缘膜IF1形成在叠层结构中。这可以改善半导体器件的特性。
具体而言，通过将绝缘膜IF1的上层构造为富Si氮化硅膜IF1b，能改善击穿电压。而且，能改善蚀刻抗性。
然而，通过将绝缘膜IF1的下层构造为富N氮化硅膜IF1a，能抑制崩塌(电流崩塌现象)。这些将在下文详细说明。
顺便提及，在栅电极GE、源电极SE以及漏电极DE上形成绝缘层IL1。而且，源电极SE和漏电极DE分别经由形成在绝缘层IL1中的接触孔C1中的插塞与导线M1耦合。而且，在导线M1和绝缘层IL1上，形成绝缘层IL2。
制造方法说明
随后，参考图2至17，将对制造本实施例的半导体器件的方法进行说明。此外，将更详细解释半导体器件的构造。图2至17各为示出制造步骤过程中的本实施例的半导体器件的截面图。
如图2中所示，在衬底S上，顺序形成成核层NUC、应力缓和层STR以及缓冲层BU。对于衬底S来说，例如采用(111)面暴露的硅(Si)形成的半导体衬底。其上，作为成核层NUC，例如采用金属有机化学气相沉积(MOCVD)方法等生长氮化铝(AlN)层。随后，在成核层NUC上，作为应力缓和层STR，形成超晶格结构，其中重复沉积氮化镓(GaN)层和氮化铝(AlN)层的层叠膜(AlN/GaN膜)。例如，采用金属有机化学气相沉积方法等分别重复异质外延生长氮化镓(GaN)层和氮化铝(AlN)层约100层，(总共200层)，每层具有约2至3nm的膜厚度。顺便提及，对于衬底S来说，可以采用由硅之外的SiC、蓝宝石等形成的衬底。而且，一般来说，包括成核层NUC以及成核层NUC上的III族氮化物层都通过III族元素平面生长(即，在当前情况下，镓面生长或铝面生长)形成。
随后，在应力缓和层STR上形成缓冲层BU。在应力缓和层STR上，对于缓冲层BU来说，例如采用金属有机化学气相沉积方法等异质外延生长AlGaN层。
随后，在缓冲层BU上形成沟道层CH。例如，在缓冲层BU上，利用金属有机化学气相沉积方法等异质外延氮化镓(GaN)层。沟道层CH的膜厚度例如是3nm或更大。
随后，在沟道层CH上，对于势垒层BA来说，例如利用金属有机化学气相沉积方法等异质外延生长AlGaN层。势垒层BA的AlGaN层的Al组分比被设定为大于缓冲层BU的AlGaN层的Al组分比。
因此，形成了缓冲层BU、沟道层CH以及势垒层BA的叠层。通过异质外延生长形成该叠层，即通过在[0001]晶轴(C轴)方向上进行的沉积来执行III族面生长。换言之，通过(0001)镓面生长形成叠层。对于叠层来说，在沟道层CH和势垒层BA之间的界面附近形成了二维电子气2DEG。
随后，如图3中所示，在势垒层BA上形成绝缘膜IF1。首先，利用CVD(化学气相沉积)方法等沉积例如具有约30nm膜厚度的富N氮化硅膜IF1a。随后，在富N氮化硅膜IF1a上利用CVD方法等沉积例如具有约60nm膜厚度的富Si氮化硅膜IF1b。
氮化硅膜的组分比，即是实现富N还是富Si组分可以通过如下所述改变原料气体(即硅化合物气体和氮化合物气体)的气体流量比来调整。随后，在绝缘膜IF1上，例如利用CVD方法形成作为掩膜绝缘膜IFM的氧化硅膜。
随后，如图4中所示，利用光刻技术，在开口区OA1中具有开口的光刻胶膜PR1形成在掩膜绝缘膜IFM上。随后，如图5中所示，利用光刻胶膜PR1作为掩膜，蚀刻掩膜绝缘膜IFM。对于用于氧化硅膜的蚀刻气体来说，可以采用诸如C4H8的烃气。因此，如图5中所示，在绝缘膜IF1上形成了在开口区OA1中具有开口的掩膜绝缘膜IFM。随后，如图6中所示，通过等离子体剥离处理等去除光刻胶膜PR1。
随后，如图7中所示，利用光刻技术，形成位于开口区OA1的内侧的在开口区OA2中具有开口的光刻胶膜PR2。随后，如图8中所示，利用光刻胶膜PR2作为掩膜，蚀刻绝缘膜IF1。对于用于氮化硅膜的蚀刻气体来说，可以采用诸如SF6或CF4的氟类气体。
随后，通过等离子体剥离处理等，去除光刻胶膜PR2。因此，如图9中所示，在势垒层BA上形成在开口区OA2中具有开口的绝缘膜IF1。而且，在绝缘膜IF1上布置从开口区OA2的一端退回并在开口区OA1中具有开口的掩膜绝缘膜IFM。
随后，如图10中所示，利用绝缘膜IF1和绝缘膜IFM的层叠膜作为掩膜，蚀刻势垒层BA以及沟道层CH(也称为叠层体)。这致使形成贯穿绝缘膜IF1和势垒层BA并到达沟道层Ch的一定点的沟槽T。对于蚀刻气体来说，例如采用氯类气体(例如BCl3)。在蚀刻之后，执行热处理(退火)用以恢复蚀刻损伤。
随后，如图11中所示，利用掩膜绝缘膜IFM作为掩膜蚀刻绝缘膜IF1。因此，沟槽T一侧的绝缘膜IF1的端部在一个方向(图11中的右手侧)上退回距离Ld。这个方向是下述漏电极DE一侧。随后，如图12中所示，通过蚀刻去除掩膜绝缘膜IFM。
随后，如图13中所示，在绝缘膜IF1上，包括沟槽T的内部和势垒层BA的暴露部分，形成栅极绝缘膜GI。例如，对于栅极绝缘膜GI来说，利用ALD(原子层沉积)方法等在绝缘膜IF1上，包括沟槽T的内部和势垒层BA的暴露部分，沉积氧化铝(氧化铝膜，Al2O3)。在氧化铝沉积之后，执行700℃的热处理10分钟。
对于栅极绝缘膜GI来说，除氧化铝(含氧化铝膜)之，外可以利用氧化硅膜或者介电常数高于氧化硅膜的高介电常数膜。对于高介电常数膜来说，可以采用氧化铪膜(HfO2膜)。而且，对于高介电常数膜来说，可以采用其他铪类绝缘膜，例如铝酸铪膜，HfON膜(氮氧化铪膜)，HfSiO膜(硅酸铪膜)，HfSiON膜(氮氧化硅铪膜)以及HfAlO膜。
随后，在沟槽T内部的栅极绝缘膜GI上形成栅电极GE。例如，在栅极绝缘膜GI上利用溅射方法等沉积作为导电膜的TiN(氮化钛)膜。随后，利用光刻技术和蚀刻技术，图案化TiN膜和氧化铝，由此形成栅电极GE。
在图案化的过程中，栅电极GE被图案化成在一个方向(图13中的右手侧，漏电极DE一侧)上突出的形状。换言之，执行图案化以设置作为栅电极GE的一部分的场板电极FP。而且，在图案化的过程中，位于栅电极GE下层的富Si氮化硅膜IF1b(绝缘膜IF1)作为蚀刻缓冲材料。
随后，如图14中所示，在下述源电极SE和漏电极DE的各个形成区中去除绝缘膜IF1。利用光刻技术和蚀刻技术，图案化绝缘膜IF1。这致使源电极SE和漏电极DE的各个形成区中的势垒层BA的暴露。
随后，如图15中所示，在栅电极GE的相对侧的势垒层BA的部分上分别形成源电极SE和漏电极DE。例如利用剥离方法形成源电极SE和漏电极DE。例如，在除源电极SE和漏电极DE的形成区之外的其他区域中，形成光刻胶膜(未示出)。随后，在光刻胶膜上形成金属膜。因此，在源电极SE和漏电极DE的各个形成区中，直接在势垒层BA上形成金属膜。另一方面，在其他区域中，在光刻胶膜上形成金属膜。
金属膜例如由Al/Ti膜形成。例如，利用气相沉积方法等沉积由钛(Ti)膜和其上的铝(Al)膜形成的叠层膜。随后，例如执行550℃的热处理约30分钟。通过热处理，金属膜和GaN型半导体之间的界面处的接触变成欧姆接触。随后，如上所述，利用剥离方法仅在源电极SE和漏电极DE的形成区中剥离Al/Ti膜。
随后，如图16中所示，在栅电极GE、源电极SE以及漏电极DE上形成绝缘层IL1。对于绝缘层IL1来说，例如采用CVD方法等在栅电极GE、绝缘膜IF1以及势垒层BA上形成氧化硅膜。随后，利用光刻技术和蚀刻技术，在绝缘层IL1中形成接触孔C1。接触孔C1分别布置在源电极SE和漏电极DE上。
随后，如图17中所示，在包括接触孔C1的内部的绝缘层IL1上利用溅射方法等沉积铝合金膜。随后，利用光刻技术和蚀刻技术，图案化铝合金膜，由此形成导线M1。导线M1通过接触孔C1中的插塞与源电极SE或漏电极DE耦合。
随后，在绝缘层IL1上，包括在导线M1上，形成绝缘层(其也称为覆盖膜或表面保护膜)IL2。例如，在绝缘层IL1上例如利用CVD方法等沉积氮氧化硅(SiON)膜作为绝缘层IL2。
通过到此为止的步骤，能形成图1中所示的半导体器件。顺便提及，这些步骤是实例。可以通过除上述步骤之外的其他步骤制造本实施例的半导体器件。
因此，根据本实施例，绝缘膜IF1形成在富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a的叠层结构中。这可以改善半导体器件的特性。具体地，与图18中所示的半导体器件相比，可以提升击穿电压。而且，可以提高蚀刻抗性。另外可以抑制崩塌。图18是示出比较例的半导体器件的构造的截面图。在图18中，在势垒层BA上的绝缘膜(保护膜)IF由单层氮化硅膜形成。
以下参考氮化硅膜的特性，将进一步详细说明有利效果。
氮化硅膜的组分比
氮化硅膜的特性概略地由氮(N)与硅(Si)的组分比[N]/[Si](或硅(Si)与氮(N)的组分比[Si]/[N])表征。顺便提及，在这部分中，将以组分比[N]/[Si]作为指标进行说明。根据组分比[N]/[Si]，即使在非晶Si的情况下，组分比[N]/[Si]的值也不会无限分散。为此，与倒数(组分比[Si]/[N])相比，氮化硅膜的混合区域更容易被广泛地定义。
氮化硅膜的沉积方法包括溅射方法和CVD方法。溅射方法包括ECR溅射方法等。然而，CVD方法包括PECVD(等离子体增强CVD)方法，热CVD方法，催化化学气相沉积(Cat-CVD)方法，表面波等离子体CVD方法等等。对于采用ECR溅射方法的沉积来说，采用了构造复杂的装置。为此，采用CVD方法的沉积常常用于量产。
例如，在CVD方法中，作为原料气体，采用硅的化合物气体和氮的化合物气体的混合气体。具体地，采用SiH4和NH3的混合气体，SiH4和N2的混合气体，SiH4、NH3和N2等的混合气体。替代地，通过氢气(H2)或氩气(Ar)稀释混合气体中的每一个而获得的气体可以用作原料气体。
图19A是示出气体流量比[NH3]/[SiH4]和组分比[N]/[Si]之间关系的曲线图。纵轴代表组分比[N]/[Si]，并且横轴代表气体流量比[NH3]/[SiH4]。
该曲线图示出沉积膜中氮(N)与硅(Si)的组分比[N]/[Si]和利用SiH4和NH3作为原料气体的混合气体沉积氮化硅膜时的气体流量比[NH3]/[SiH4]之间的关系。具体地，在RF功率或13.56MHz以及195W，并且285℃的沉积温度的条件下，利用以Ar稀释SiH4和NH3的混合气体而获得的气体作为原料气体，通过PECVD方法形成沉积膜。沉积膜中的氮(N)或硅(Si)的含量可以直接通过RBS(卢瑟福背散射光谱)方法或ERD(弹性反冲检测)方法或间接通过XPS方法或折射率测量方法进行分析。
通常，组分比[N]/[Si]和气体流量比[NH3]/[SiH4]具有以下方程式(1)中所示的关系。
[数学表达式1]
Figure BDA0000619882330000171
如图19A和方程式(1)中所示，膜中氮(N)比率随原料气体中的NH3的含量的增加而增大。而膜中氮(Si)比率随原料气体中的SiH4的含量的增加而增大。
因此，借助CVD方法，通过控制气体流量比[NH3]/[SiH4]，能精确调整沉积膜的组分比[N]/[Si]。
例如，当形成具有规定组分比[N]/[Si]的氮化硅膜时，首先从图19A的曲线图确定气体流量比[NH3]/[SiH4]。随后，借助气体流量比[NH3]/[SiH4]执行沉积。因此能形成具有规定的组分比[N]/[Si]的氮化硅膜。
而且，当借助规定的气体流量比[NH3]/[SiH4]沉积氮化硅膜时，已经显示出以下内容。虽然由于装置而存在某些误差，但是不管基于组分比[N]/[Si]还是基于组分比[Si]/[N]执行评估，晶片面内的变化以及批次中的变化都处于±1％或更小的范围内。
因此，已经证实以下内容：基于气体流量比[NH3]/[SiH4]，可以精确调整氮化硅膜的组分比。
但是，当氮化硅膜在沉积之后(膜形成之后)在高于沉积过程中的温度下经受热历史时，组分比向略微富Si比变化。为此，优选地，考虑到制造步骤过程中的热历史，调整气体流量比[NH3]/[SiH4](沉积过程中的沉积膜的组分比[N]/[Si])。
具体地，在半导体器件的制造步骤过程中，与该热历史相同的热历史施加至虚拟硅衬底上的氮化硅膜。因此，调整气体流量比[NH3]/[SiH4](沉积过程中的沉积膜的组分比[N]/[Si])以便由氮化硅膜的组分比[N]/[Si]获得目标氮化硅膜的组分比[N]/[Si]。
而且，当目标氮化硅膜具有比Si3N4中的N的理想化学计量构成(组分比[N]/[Si]＝4/3)更高的组分比时，氮倾向于以氮气(N2)的形式从膜内部释放出来。为此，以N挥发量的期望调整气体流量比[NH3]/[SiH4](沉积过程中的沉积膜的组分比[N]/[Si])。
氮化硅膜的组分中的氢
随后将说明氮化硅膜中的氢(H)。如上所述，借助通过CVD方法进行的氮化硅膜的沉积，包含作为原料气体的氢(H)化合物。因此，膜中存在氢(H)。例如，在论文等中，考虑到H，该膜可以被描述成“α-SixNy:H”。以与膜的构成元素形成化学共价键而产生的N-H键或Si-H键的形式包含H。在膜中H的含量至少为1atm％或更大。
膜中的N-H键或Si-H键的体积密度可以通过诸如傅里叶变换红外光谱(FT-IR)的方法而进行定量分析。图19B示出氮化硅膜中的组分比[N]/[Si]以及N-H键和Si-H键的化学键比([N-H]/[Si-H])之间关系的曲线图。纵轴代表[N-H]/[Si-H]化学键比，并且横轴代表组分比[N]/[Si]。
如图19B中所示，随氮化硅膜中Si的组分比的增大，即随朝向富Si组分改变，膜中的Si-H键倾向于增加。而且，氮化硅膜中的N-H键和Si-H键的化学键比([N-H]/[Si-H])由推导自图19B的以下方程式(2)代表。
[数学表达式2]
Figure BDA0000619882330000191
氮化硅膜中的Si-H键相对不稳定，并且倾向于被热、电场、光等离解。则离解之后的Si原子的悬挂键可能成为电子的俘获点。因此，当氮化硅膜中的Si的组分比增大时，即膜中的Si-H键增加时，倾向于发生崩塌。因此，通过将绝缘膜(保护膜)IF1的下层构造为富N氮化硅膜IF1a，能抑制崩塌。
顺便提及，氮化硅膜可以在其中包含在沉积过程中混入腔室内的氧。但是膜中混入氧会禁止崩塌抑制效果。为此，在本申请中，将假设混入最小量的氧而进行说明。
氮化硅膜的组分比的识别
图20是示出气体流量比[NH3]/[SiH4]和折射率n之间关系的曲线图。纵轴代表折射率n，并且横轴代表气体流量比[NH3]/[SiH4]。如图20中所示，沉积膜的折射率n随气体流量比[NH3]/[SiH4]的改变而改变。根据用于测量的光波长，折射率n取略微不同的值。折射率n随气体流量比[NH3]/[SiH4]的降低而增大。对于光来说，红外辐射(波长λ＝4μm)，DC极限(静态极限)以及可见光(λ＝633nm)椭圆光度法用于测量折射率n。顺便提及，具有理想化学计量组分的非晶硅和Si3N4的折射率(n)如下。非晶硅在红外辐射的情况下的折射率是3.58，其在DC极限的情况下的折射率是3.3，并且其在可见光椭圆光度法的情况下的折射率是3.85。而Si3N4在红外辐射的情况下的折射率是1.94，在DC极限的情况下的折射率是1.9，并且在可见光椭圆光度法的情况下的折射率是1.98。
如图20中所示，气体流量比[NH3]/[SiH4]和折射率n彼此相关。而且，如图19A中所示，氮化硅膜的气体流量比[NH3]/[SiH4]以及组分比[N]/[Si]彼此相关。因此，通过测量折射率n，能知道氮化硅膜的组分比[N]/[Si]。
通常借助可见光椭圆光度法(λ＝633nm)测量折射率n。图21是示出氮化硅膜的折射率n(λ＝633nm)和组分比[N]/[Si]之间关系的曲线图。纵轴代表折射率n，并且横轴代表组分比[N]/[Si]。如图21中所示，折射率n具有组分比相关性。折射率n和组分比具有由以下方程式(3)代表的关系。
[数学表达式]
Figure BDA0000619882330000201
因此，折射率n的值，以及图21或方程式(3)可以提供氮化硅膜的组分比[N]/[Si]。而且，当关注该关系时，组分比可以由例如描述于关注特性和组分比之间关系的各类文献中的折射率导出。
氮化硅膜的特性-蚀刻抗性
随后，对于最终的氮化硅膜，执行以下测量并研究特性。这里，在以下研究中，将利用组分比[Si]/[N]作为指标进行说明。这是由于下列原因。借助组分比[Si]/[N]，作为[Si]/[N]理想化学计量组分比的3/4可以被表达为非循环小数的有理数的“0.75”。这点和其他要点便于讨论具有接近于理想化学计量组分的组分的氮化硅膜的性质。
图22是示出氮化硅膜的组分比[Si]/[N]和蚀刻速率之间关系的曲线图。纵轴代表蚀刻速率[埃/分钟]，并且横轴代表组分比[Si]/[N]。曲线(a)代表湿蚀刻的情况。曲线(b)代表干蚀刻的情况。对于湿蚀刻来说，采用室温130缓冲氢氟酸(130BHF)。130BHF包括5％的(NH4)+(HF2)-盐，37％的氟化铵(NH4F)以及58％的水(H2O)。而且，在干蚀刻中，对于蚀刻气体来说，采用BCl3、Cl2和Ar(氯类气体)的混合气体，并采用BCl3:Cl2:Ar＝40:10:50sccm比率。因此，在0.5Pa和150W的条件下执行干蚀刻。
如图22中所示，当组分比[Si]/[N]是0.75或更小的组分比时，湿蚀刻速率较大。而且，干蚀刻速率也较大。这表明以下内容：在湿蚀刻和干蚀刻的任一种中，蚀刻抗性较小。另一方面，在0.85或更大的组分比[Si]/[N]的富Si组分比的情况下，湿蚀刻速率较小。而且，干蚀刻速率也较小。这表明以下内容：在湿蚀刻和干蚀刻的任一种中，蚀刻抗性较大。因此，通过将绝缘膜(保护膜)IF1的上层构造为富Si氮化硅膜IF1b，能改善蚀刻抗性。
氮化硅膜的性质-电导率和绝缘特性
图23是示出氮化硅膜的组分比[Si]/[N]和电阻率之间关系的曲线图。纵轴代表电阻率[Ω·cm]，并且横轴代表组分比[Si]/[N]。电阻率是当氮化硅膜被施加以2[MV/cm]的电场时的电阻率。
如图23中所示，当作为理想化学计量组分比的组分比[Si]/[N]是0.75时的电阻率最大。该值约为8.E+16(8×1016)。相反，其表示以下内容：当组分比[Si]/[N]从0.75偏离时，氮化硅膜的电阻率急剧下降，且氮化硅膜变得导电。
这也表示以下内容：通过使氮化硅膜富Si，能使氮化硅膜导电。
图24是示出氮化硅膜的组分比[Si]/[N]和击穿电场强度之间关系的曲线图。纵轴代表击穿电场强度[MV/cm]，并且横轴代表组分比[Si]/[N]。氮化硅膜的膜厚度被设定为100nm。因此，当10μA/cm2的电流从其通过时的电场被定义为击穿电场。
如图24中所示，当作为理想化学计量组分比的组分比[Si]/[N]是0.75时的击穿电场强度最大。该值约为7[MV/cm]。相反，其表示以下内容：不管组分比[Si]/[N]是否从0.75偏离，并且是组分比[Si]/[N]小于0.75还是组分比[Si]/[N]大于0.75，击穿电场强度都降低。因此，当组分比[Si]/[N]处于作为理想化学计量组分比的0.75附近时，击穿电场变得最大。借助该膜组分，膜的绝缘特性最高。而且，当组分比[Si]/[N]从0.75偏离时，击穿电场强度降低。因此，例如通过允许绝缘膜(保护膜)IF1的下层具有作为理想化学计量组分比的0.75附近的膜组分，能确保膜本身的击穿电场强度。
氮化硅膜的性质-崩塌
图25是示出本实施例中研究的半导体器件的构造的截面图。图25中所示的半导体器件是不具有栅极凹陷结构并且采用肖特基栅极的平面型FET。
在图25中所示的半导体器件中，在衬底S上顺序形成沟道层CH和势垒层BA。在势垒层BA上形成具有开口区(Lg)的绝缘膜IF1。随后，栅电极GE形成在绝缘膜IF1上和从开口区暴露的势垒层BA上。Lg表示开口区的宽度并对应于栅极长度。Lgs表示源电极SE一侧的开口区(Lg)的端部和源电极SE之间的距离。Lgd表示漏电极DE一侧的开口区(Lg)的端部和漏电极DE之间的距离。Lfp表示场板电极FP的长度。顺便提及，下文所述的Wg表示栅极宽度。
对于图25中所示的结构的半导体器件来说，对图26中所示的类型I和类型II的两种类型的半导体器件进行研究。图26是示出类型I和类型II的半导体器件的各个参数的图表。如图26中所示，类型I的半导体器件是不具有场板电极FP的大半导体器件。这种类型的半导体器件容易进行击穿电压极限的评估。而类型II的半导体器件是具有场板电极FP的小半导体器件。这种类型的半导体器件容易进行场板电极FP的效果的评估。
具体地，在类型I的半导体器件中，Lgs设定在3μm；Lg，1μm；Lgd，10μm；Lfp，0；且Wg，500μm。而且，对于势垒层BA来说，采用AlGaN。厚度设定为30nm且Al组分设定为25％。对于绝缘膜IF1来说，采用具有300nm膜厚度的氮化硅。而在类型II的半导体器件中，Lgs设定在1μm；Lg，1μm；Lgd，2.5μm；Lfp，1μm或0；且Wg，50μm。而且，对于势垒层BA来说，采用AlGaN。厚度设定为30nm且Al组分设定为25％。对于绝缘膜IF1来说，采用具有60nm膜厚度的氮化硅。
图27是示出氮化硅膜的组分比[Si]/[N]和由于类型I的半导体器件的崩塌而造成的电流变化之间关系的曲线图。纵轴代表由于崩塌造成的电流变化[％]，并且横轴代表组分比[Si]/[N]。
在半导体器件被施加以50V作为源极-漏极电压(Vds)并操作时执行对DC电流-电压(I-V)特性的测量。从测量结果看出，在50V的Vds，1msec的脉冲宽度以及10msec的脉冲周期的条件下，在5V的源极-漏极电压(Vds)的情况下，测量最大漏极电流Imax的变化值ΔImax。改变率(％)＝ΔI/I×100被定义为由于崩塌而造成的电流变化，并且相对于的组分比[Si]/[N]被绘制。
如图27中所示，在作为理想化学计量组分比的0.75附近的组分比[Si]/[N]处，由于崩塌而造成的电流变化变得最小。而当组分比[Si]/[N]超过1时，由于崩塌造成的电流变化变成-80％。因此，电流值降低百分之八十或更大。
因此，氮化硅膜的组分比[Si]/[N]影响崩塌特性。则，为了控制崩塌，最希望实现作为理想化学计量组分比的0.75附近的膜组分。在这种情况下的氮化硅膜的折射率n约为1.98。
但是，考虑到沉积过程中的容限，优选在0.75±1％的范围内调整氮化硅膜的组分比[Si]/[N]。而且，统计评估已经揭示以下内容：当约20％的波动作为由于崩塌而造成的电流变化是可允许的时，氮化硅膜的组分比[Si]/[N]可在0.65或更大且0.85或更小的范围内进行调整。在这种情况下，氮化硅膜的折射率n是1.86或更大且2.1或更小。
总之，为了控制崩塌，氮化硅膜的组分比[Si]/[N]优选满足0.65≤[Si]/[N]≤0.85。鉴于折射率n，优选满足1.86≤n≤2.1。
而且，为了控制崩塌，氮化硅膜的组分比[Si]/[N]优选设定在0.75±1％的范围内。而且，为了控制崩塌，氮化硅膜的组分比[Si]/[N]最优选设定为0.75。
图27中所示的崩塌特性是受相对较小的时间常数波动影响的特性。随后，将对相对更长时间量程波动的特性进行研究。图28是示出在1000小时高温操作测试之后的氮化硅膜的组分比[Si]/[N]和类型I的半导体器件的输出功率变化之间关系的曲线图。纵轴代表输出功率变化(ΔPsat)[dB]，并且横轴代表组分比[Si]/[N]。
对类型I的半导体器件执行1000小时高温操作测试。则测量800MHz下以及50V的漏极电压(Vd)下的饱和输出功率的变化。变化是输出功率变化(ΔPsat)。在250℃的沟道温度，50V的漏极电压(Vd)以及50mA/mm的漏极电流的条件下执行高温操作测试。
输出功率变化(ΔPsat)也被称为功率跌落(power slump)。假设变化的增大致使漏极电流、阈值、击穿电压等的更大的长期波动。为此，当变化较小时，变化作为指示即使半导体器件通过长时间使用也能稳定操作的指标。
如图28中所示，当组分比[Si]/[N]为作为理想化学计量组分比的0.75时，输出功率变化(ΔPsat)变成约0(零)。即，可以如下表述：借助其中组分比[Si]/[N]被设定为0.75的半导体器件，即使通过长时间高温操作测试，输出功率也不会改变；并且即使长时间使用半导体器件，诸如漏极电流、阈值以及击穿电压的器件特性的波动也较小。
另一方面，在组分比[Si]/[N]大于作为理想化学计量组分比的0.75的区域中，输出功率变化(ΔPsat)变成负值。即，这意味着输出功率降低。这种输出功率变化(功率跌落)的增大大概是由以下原因造成：Si-H键中的H(氢)离解，并且半导体器件中的电子由Si悬挂键俘获。
而在组分比[Si]/[N]小于作为理想化学计量组分比的0.75的区域中，输出功率变化(ΔPsat)变成正值。即，这意味着输出功率增大。输出功率增大的原因是漏极电流的少许增大。但是，原因的细节还不能被清楚地分析出。
因此，为了在半导体器件的长时间使用中控制器件特性的波动，最希望实现作为理想化学计量组分比的0.75附近的膜组分。但是在用于控制崩塌的氮化硅膜的组分比[Si]/[N]的范围内，例如0.75±1％的范围或0.65≤[Si]/[N]≤0.85，也可以确保-0.5或更大的输出功率变化(ΔPsat)。
因此，通过将绝缘膜IF1的下层的膜组分设定为上述膜组分，能抑制崩塌并抑制半导体器件的器件特性的波动。
采用富Si氮化硅膜的半导体器件的击穿电压特性
随后，将研究半导体器件的击穿电压。图29是示出类型I的半导体器件的氮化硅膜的组分比[Si]/[N]和击穿电压之间关系的曲线图。纵轴代表关态击穿电压[V]，并且横轴代表组分比[Si]/[N]。
借助施加以-10V作为栅极电压(Vg)的半导体器件，测量关态击穿电压。关态击穿电压被定义为漏极电流(Ids)以1mA/mm流动时的漏极电压(Vd)。
如图29中所示，关态击穿电压随氮化硅膜的组分比[Si]/[N]的增大而增大。例如，当氮化硅膜的组分比[Si]/[N]超过0.85时，可以确保650V或更大的关态击穿电压。而且，实际上，为了稳定沉积过程中器件中稳定地产生放电，优选将氮化硅膜的组分比[Si]/[N]设定为1.6或更小。
因此，从关态击穿电压等的观点来看，对于氮化硅的组分比[Si]/[N]来说，优选满足0.85<[Si]/[N]≤1.6。鉴于折射率n，优选满足2.1<n≤2.66。
因此，通过将绝缘膜(保护膜)IF1的上层构造为富Si氮化硅膜IF1b，能改善半导体器件的击穿电压。因此，允许绝缘膜IF1的上层作为假场板电极。这就改善了半导体器件的击穿电压。
即，作为绝缘膜IF1的上层膜的富Si氮化硅膜IF1b比具有理想化学计量组分的Si3N4膜更接近于非晶Si，并且因此具有特定程度的导电率(参见图23)。因此，富Si氮化硅膜IF1b作为假场板电极。例如，当富Si氮化硅膜IF1b的导电率增大时，栅极泄漏也会增大。但是，确认以下内容：雪崩可通过电场聚集释放效应被抑制，致使关态击穿电压增大。
因此，当富Si氮化硅膜IF1b的组分比[Si]/[N]恒定时，借助膜厚度的增大可以改善半导体器件的击穿电压。
半导体器件的特性-全面确认
已经测量了类型II的半导体器件的崩塌、击穿电压以及蚀刻速率。如上所述，在类型II的半导体器件中，Lgs被设定为1μm；Lg，1μm；Lgd，2.5μm；Lfp，1μm或0；且Wg，50μm。而对于势垒层BA来说，采用AlGaN。厚度设定为30nm并且Al组分被设定为25％。而对于绝缘膜IF1来说，膜厚度为60nm。研究富Si氮化硅膜和富N氮化硅膜。对于富Si氮化硅膜来说，组分比[Si]/[N]是0.95。对于富N氮化硅膜来说，组分比[Si]/[N]是0.75。对于场板电极(FP电极)来说，研究具有1μm的Lfp(具有FP电极)并且具有0Lfp(没有FP电极)的结构(参见图30的(a)至(d))。
而且，还对采用富Si氮化硅膜和富N氮化硅膜的叠层膜作为绝缘膜IF1的结构进行研究。因此，研究Lfp是1μm或0的情况(参见图30的(e)和(f))。
图30是总结具有构造(a)至(f)的半导体器件的特性的图表。如图30中所示，借助构造(a)，即富Si单层且没有FP电极的构造，由于崩塌造成的电流变化是22％；关态击穿电压，160V；以及干蚀刻速率，
Figure BDA0000619882330000271
借助构造(b)，即，通过将FP电极加入构造(a)而获得的构造，由于崩塌造成的电流变化是20％；关态击穿电压，240V；以及干蚀刻速率，
Figure BDA0000619882330000286
而借助构造(c)，即，富N单层且没有FP电极的构造，由于崩塌造成的电流变化是8％；关态击穿电压，50V；以及干蚀刻速率，
Figure BDA0000619882330000284
Figure BDA0000619882330000285
借助构造(d)，即，通过将FP电极加入构造(c)而获得的构造，由于崩塌造成的电流变化是4％；关态击穿电压，190V；以及干蚀刻速率，
随后，借助构造(e)，即，采用富Si氮化硅膜和富N氮化硅膜的叠层膜且没有FP电极的构造，由于崩塌造成的电流变化是9％；关态击穿电压，120V；以及干蚀刻速率，
Figure BDA0000619882330000281
借助构造(f)，即，通过将FP电极加入构造(e)而获得的构造，由于崩塌造成的电流变化是1至3％；关态击穿电压，210V；以及干蚀刻速率，
Figure BDA0000619882330000282
因此，通过应用FP电极，不仅关态击穿电压而且崩塌特性与没有FP电极的情况相比都得到了改善。场板电极具有释放向栅极的漏极端电场聚集并改善击穿电压的作用。此外，场板电极还具有释放栅极和漏极之间的半导体表面处俘获的电子并且由此缓解沟道狭窄并因此抑制崩塌的功能。
然而，也在没有施加场板电极的情况下，当采用富Si氮化硅膜和富N氮化硅膜的叠层膜时，不仅关态击穿电压而且崩塌特性与使用富N单层膜的情况相比也得到改善。这是因为实际上如上所述，富Si氮化硅膜作为假场板电极。而且，富Si氮化硅膜改善了膜上层部分的蚀刻抗性。
而且，在应用场板电极的同时采用富Si氮化硅膜和富N氮化硅膜的叠层的结构中，场板电极在富Si氮化硅膜上延伸。这增强了作为假场板电极的富Si氮化硅膜的功能。为此，在最大限度提升崩塌特性并且充分确保关态击穿电压的同时，该结构在蚀刻抗性方面也较优良。
图31是示出在富N单层和具有FP电极的情况下的电场分布的示意图。而图32是示出在采用富Si氮化硅膜和富N氮化硅膜的叠层膜并且具有FP电极的情况下的电场分布的示意图。对于各个图，上部分示意图是FP电极附近的截面图，其中等势线由虚线表示。而下部分示意图是示出截面图A-B之间的电场强度分布的曲线图。
在富N单层和具有FP电极的情况下，如图31中所示，电场聚集到漏电极DE一侧的FP电极的端部。相反，在采用富Si氮化硅膜和富N氮化硅膜的叠层膜并且具有FP电极的情况下，如图32中所示，漏电极DE一侧的FP电极的端部处的电场散布在漏电极DE一侧。这就缓解了漏电极DE一侧的FP电极端部的电场聚集。
因此，采用富Si氮化硅膜和富N氮化硅膜的叠层膜，并且应用FP电极。因此，能改善半导体器件的击穿电压。
这里，在图31和32中，富Si氮化硅膜直接与场板电极FP接触。但是，例如如图1中所示，在富Si氮化硅膜通过栅极绝缘膜GI与场板电极FP接触时，也能产生相同效果。即，如图1中所示，通过采用富Si氮化硅膜和富N氮化硅膜的叠层膜并且应用FP电极，能改善半导体器件的击穿电压。
随后，从半导体器件所需的开关速度、驱动损耗等的观点来看，将研究场板电极的长度(Lfp)的优选范围。
首先，半导体器件的寄生电容表达如下。
输入电容Ciss＝Cgs+Cgd…(4)
输出电容Coss＝Cgd+Cds…(5)
反馈电容Crss＝Cgd…(6)
这里，Cgd是栅极-漏极电容；Cgs，栅极-源极电容；以及Cds，源极-漏极电容。各个电容都具有非线性电压相关性。在低电压下，电容值变大。而本实施例(图1)的半导体器件包括通过栅极绝缘膜GI绝缘的栅电极GE，并且为单极器件。因此，开关机构能高速操作，因为与双极器件不同，没有少数载流子的积累。
为了实现操作速度的进一步提升，如下所述，需要减小栅极-漏极电容Cgd。
为了开启本实施例(图1)的半导体器件，通过栅极绝缘膜GI对MIS电容器充电，并且栅极电压Vg被设定为阈值电压Vth或更大。另一方面，为了关闭半导体器件，基本上仅提取积累在MIS电容器中的电荷。因此，本实施例(图1)的半导体器件的开关速度由对栅极绝缘膜GI的输入电容Ciss充电和放电的速度决定。开关速度的提升需要栅电极GE的电阻的减小，以及输入电容Ciss(＝Cgs+Cgd)的减小。而驱动损耗相对于开关频率而成比例增大，但是可以通过寄生电容的减小而被降低。
对于类似于本实施例(图1)的半导体器件的功率MOS来说，对于用于低击穿电压应用的器件来说，当执行高频开关时，输入至栅电极GE的输入波形和来自漏电极DE的输出波形彼此相差180°。为此，栅极-漏极电容Cgd将来自漏电极DE的输出波形反馈至向栅电极GE的输入波形，即栅极波形，并且不利地影响输入波形。为了减小这种不利影响，需要减小作为反馈电容的栅极-漏极电容Cgd。根据电路设计，加入反馈电容和偏压的影响。因此，基于对应于电容C的电荷Q的讨论有助于理解。因此，对于用于低击穿电压应用的器件来说，为了提高开关速度，根据讨论需要减少电荷Qg(＝Qiss＝Ciss×Vg)。
另一方面，对于用于高击穿电压应用的器件来说，漏极电压Vd较高。为此，开关速度的提升需要除减少电荷Qg之外还要减少输出电荷量Qoss。而且，驱动损耗的降低需要减少电荷Qg。
因此，对于本实施例(图1)的半导体器件来说，开关速度的提升需要降低寄生电容Cgd。对于降低寄生电容Cgd来说，有效的是延长从漏电极DE一侧的FP电极的端部至漏电极DE的距离。
对于本实施例(图1)的半导体器件来说，在用于高击穿电压应用的情况下，为了确保击穿电压，栅极-漏极距离Lgd优选设定为1μm或更大。而FP电极的长度(Lfp)优选大于0.5μm。而由经验法则，FP电极的长度(Lfp)的上限优选设定为√Lgd(单位是μm)。
由到目前为止的说明，FP电极的长度(Lfp，单位μm)优选满足0.5<Lfp<√Lgd。
以下将对本实施例的其他构造和变型例进行说明。
图33A是示出本实施例的半导体器件的另一构造的截面图。
结构说明
在图33A中所示的半导体器件中，与图1中所示的半导体器件相同，在衬底S上也顺序形成成核层(未示出)，应力缓和层(未示出)，缓冲层BU，沟道层CH以及势垒层BA。栅电极GE形成在贯穿绝缘膜IF1和势垒层BA的沟槽的内部，并经由栅极绝缘膜GI到达沟道层CH的一定点。沟道层CH和势垒层BA各由氮化物半导体形成。势垒层BA是带隙大于沟道层CH的氮化物半导体。
而且，绝缘膜IF1与第一实施例相同，形成在势垒层BA上，并且由富Si氮化硅膜IF1b和位于其下的富N氮化硅膜IF1a的叠层膜形成。
换言之，在栅电极GE和绝缘膜IF1之间布置栅极绝缘膜GI，其设置为至少与富Si氮化硅膜IF1b接触。替代地，栅电极GE可以设置为与富Si氮化硅膜IF1b接触(参见图42等)。
在绝缘膜IF1和栅电极GE上形成绝缘层IL1。绝缘层IL1由第一层IL1a和上覆的第二层IL1b的叠层膜形成。第一层IL1a由例如具有约90nm膜厚度的氮化硅膜形成。氮化硅膜是具有约0.75的组分比[Si]/[N]的理想化学计量组分膜(富N氮化硅膜)。因此，富N氮化硅膜(IL1a)覆盖绝缘膜IF1。
第二层IL1b由具有约500nm膜厚度的氧化硅膜以及例如通过等离子体CVD方法形成在其上的具有约400nm膜厚度的TEOS膜的叠层膜形成。
换言之，富N氮化硅膜(IL1a)设置在栅电极GE和绝缘膜IF1上，并且硅(Si)的组分比小于富Si氮化硅膜IF1b。而且，在富N氮化硅膜(IL1a)上设置由氧化硅膜形成的第二层IL1b。
而源电极SE和漏电极DE形成在栅电极GE的相对侧的势垒层BA的部分上。源电极SE和漏电极DE通过形成在绝缘层IL1中的接触孔内的插栓分别耦合相应导线M1。
而且，在导线M1和绝缘层IL1上形成保护膜PRO。保护膜PRO由第一层PROa和其上的第二层PROb的叠层膜形成。第一层PROa例如由氮氧化硅膜形成。第二层PROb例如由聚酰亚胺膜形成。
而且，栅电极GE，源电极SE和漏电极DE形成在由元件隔离区ISO定义的有源区中。元件隔离区ISO是以以下方式形成的区域：例如，将诸如硼(B)和氮(N)的离子种类注入缓冲层BU、沟道层CH以及势垒层BA，致使晶体状态的改变，这导致更高的电阻。
顺便提及，其他构造与图1的情况相同，因此省略其详细说明。而且在图33A中所示的形式中，在导线M1上形成保护膜PRO。但是在导线M1和保护膜Pro之间形成布线层，由此产生多层布线结构。
[制造方法说明]
随后将说明图33A中所示的制造半导体器件的方法。此外将进一步解释半导体器件的构造。
首先，以与图1中所示的半导体器件相同的方式，在衬底S上顺序形成成核层(未示出)，应力缓和层(未示出)以及缓冲层BU。随后，在缓冲层BU上以与图1中所示的半导体器件相同的方式，顺序形成沟道层CH和势垒层BA。
随后形成用于对元件隔离区进行开口的掩膜。利用该掩膜膜作为掩膜，注入硼(B)或氮(N)。因此形成了元件隔离区ISO。随后，去除掩膜膜。顺便提及，当硼用作用于形成元件隔离区ISO的离子种类时，即使经过后续热处理，电阻值的减小率也较小。因此，当在制造流程的相对较早阶段形成元件隔离区时，优选采用硼。
随后，在势垒层BA上以与图1中所示的半导体器件相同的方式形成绝缘膜IF1。首先，利用CVD方法等沉积富N氮化硅膜IF1a。随后，在富N氮化硅膜IF1a上利用CVD方法等沉积富Si氮化硅膜IF1b。氮化硅膜的组分比，即是实现富N还是富Si组分可以通过改变如上所述的原料气体(即硅化合物气体和氮化合物气体的混合气体)的气体流量比来进行调整。
随后，以与图1中所示的半导体器件相同的方式，形成贯穿绝缘膜IF1和势垒层BA并且到达沟道层Ch的一定点的沟槽。而且，在绝缘膜IF1上，包括沟槽的内部以及势垒层BA的暴露部分，顺序形成将作为栅极绝缘膜GI的氧化铝以及将作为栅电极GE的TiN膜。随后，蚀刻TiN膜和氧化铝，由此形成栅极绝缘膜GI和栅电极GE。
随后，利用光刻技术和蚀刻技术，图案化绝缘膜IF1，由此暴露源电极SE和漏电极DE的形成区中的势垒层BA的部分。
随后，在势垒层BA的暴露部分上，以与图1中所示的半导体器件相同的方式，通过溅射方法等沉积金属膜。金属膜例如由Al/Ti膜形成。随后，利用光刻技术和蚀刻技术，图案化金属膜，由此形成源电极SE和漏电极DE。
随后，在栅电极GE，源电极SE以及漏电极DE上形成绝缘层IL1。首先，对于第一层IL1a来说，利用CVD方法等沉积约90nm膜厚度的氮化硅膜。氮化硅膜是具有约0.75的组分比[Si]/[N]的富N氮化硅膜。随后，在第一层IL1a上形成第二层IL1b。例如，在第一层IL1a上，利用等离子体CVD方法等沉积约500nm膜厚度的氧化硅膜。随后，在氧化硅膜上利用TEOS(正硅酸乙酯)作为原料通过方法形成约400nm膜厚度的TEOS膜。因此，对于第二层IL1b来说，形成氧化硅膜和其上的TEOS膜的叠层膜。
随后，利用光刻技术和蚀刻技术，在绝缘层IL1中形成接触孔。接触孔分别布置在源电极SE和漏电极DE上。
随后，以与图1中所示的半导体器件相同的方式，形成要与源电极SE或漏电极DE耦合的导线M1。
随后，在导线M1上形成保护膜Pro。例如，在导线M1以及绝缘层IL1上，作为第一层PROa，利用CVD方法等沉积氮氧化硅膜。随后，在氮氧化硅膜上，形成聚酰亚胺膜作为第二层PROb。例如，在氮氧化硅膜(PROa)上，涂布聚酰亚胺材料并使其经受热处理，由此形成聚酰亚胺膜。因此，对于保护膜PRO来说，能形成氮氧化硅膜(PROa)以及其上的聚酰亚胺(PROb)膜的叠层膜。
顺便提及，其他制造步骤与图1的情况相同，并且因此省略其详细说明。而且，在步骤中，在导线M1上形成保护膜PRO。但是，可以重复导线M1和保护膜PRO之间的绝缘层和布线层的形成步骤，由此形成多层布线。
因此，在图33A中所示的半导体器件中，与图1中所示的半导体器件相同，绝缘膜IF1也由富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a形成。为此，能改善半导体器件的特性。
具体地，绝缘膜IF1的上层由富Si氮化硅膜IF1b形成。因此，能提高击穿电压。而绝缘膜IF1的下层由富N氮化硅膜IF1a形成。因此能抑制崩塌。
顺便提及，在本实施例中，与图1中所示的半导体器件相同，也使用优选的绝缘膜IF1(富Si氮化硅膜IF1b和富N氮化硅膜IF1a)的组分比，以及使用FP电极的优选长度。例如，如上所述，为了控制崩塌，富N氮化硅膜IF1a的组分比[Si]/[N]优选设定在0.65或更大且0.85或更小的范围内。而且，组分比[Si]/[N]更优选在0.75±1％的范围内调整。而且，为了提高关态击穿电压，富Si氮化硅膜IF1b的[Si]/[N]组分优选设定为大于0.85。
变型例1
在实施例(图1)中，沟槽T一侧的绝缘膜IF1的端部朝向漏电极DE一侧退回。但是，退回量可以设定为零。图33B是示出本实施例的半导体器件的变型例1的构造的截面图。
即，如图33B中所示，从漏电极DE一侧的沟槽T的端部，允许绝缘膜IF1朝向漏电极DE一侧延伸。换言之，在绝缘膜IF1、势垒层BA以及沟道层CH的层叠部分中，形成贯穿绝缘膜IF1以及势垒层BA并到达沟道层CH的一定点的沟槽T。
在本变型例中，例如，Lgs是1μm；Lg，1μm；Lgd，10μm；以及Lfp，2.5μm。而对于势垒层BA来说，采用AlGaN。厚度为30nm并且Al组分为25％。因此，例如，绝缘膜IF1的上层为20nm厚，并且其下层为40nm厚。其他构造与该实施例相同，并且因此省略其说明。
然而，对于制造方法来说，蚀刻绝缘膜IF1、势垒层BA以及沟道层CH。因此，形成贯穿绝缘膜IF1以及阻挡膜BA并到达沟道层CH的一定点的沟槽T(参见下述第二实施例的图38等)。其他步骤与该实施例相同，并且因此省略其说明。
变型例2
在实施例(图1)中，沟槽T一侧的绝缘膜IF1的端部仅朝向漏电极DE一侧退回。但是，沟槽T一侧的绝缘膜IF1的漏电极DE一侧的端部以及源极SE一侧的端部可以分别退回。图34是示出本实施例的半导体器件的变型例2的构造的截面图。
如图34中所示，漏电极DE一侧的绝缘膜IF1的端部朝向漏电极DE一侧从沟槽T的端部退回退回量Ld。而且，源电极SE一侧的绝缘膜IF1的端部朝向源电极SE一侧从沟槽T的端部退回退回量Ls。其他构造与该实施例相同，并且因此省略其说明。
而且，在制造方法中，开口区OA1的形成区从开口区OA2朝向源电极SE一侧扩大距离Ls的宽度，并且朝向漏电极DE一侧扩大距离Ld的宽度。因此，能设定大于开口区OA2的开口区OA1。随后，形成在开口区OA1中具有开口的掩膜绝缘膜(IFM)。利用其作为掩膜蚀刻绝缘膜IF1。其他步骤与该实施例的那些步骤相同，并且因此省略其说明。顺便提及，绝缘膜IF1的退回量(Ld和Ls)也可以通过不采用掩膜绝缘膜(IFM)的蚀刻条件进行控制。
变型例3
在变型例2中，沟槽T的侧壁形成为近似垂直(倾斜角θ＝90°)于势垒层BA和沟道层CH的表面。但是，沟槽T的侧壁可以形成为锥形。图35是示出本实施例的半导体器件的变型例3的构造的截面图。
如图35中所示，在本实例中，沟槽T的侧表面(侧壁)和沟槽T的底表面的延伸表面之间形成的角度(也称为倾斜角θ)小于90°。换言之，沟槽T的侧表面(侧壁)和(111)面之间形成的角度小于90°。其他构造与该实施例相同，并且因此省略其说明。
而且，在制造方法中，调整用于形成沟槽T的蚀刻条件以便沟槽T的侧壁形成为锥形。例如，在其中各向同性蚀刻气体成分在含量上大于各向异性蚀刻气体成分的条件下执行蚀刻。其他步骤与该实施例的那些步骤相同，并且因此省略其说明。
第二实施例
在第一实施例的变型例1(图33B)中，允许绝缘膜IF1延伸至漏电极DE附近。但是，在本实施例中，位于沟槽T和漏电极DE之间的势垒层BA的顶部由绝缘膜IF1和IF2覆盖。图36是示出本实施例的半导体器件的构造的截面图。
结构说明
如图36中所示，在本实施例的半导体器件中，与第一实施例(图1)相同，在衬底S上也顺序形成成核层NUC，应力缓和层STR，缓冲层BU，沟道层CH以及势垒层BA。栅电极GE形成在贯穿绝缘膜IF1以及势垒层BA并经由栅极绝缘膜GI到达沟道层CH的一定点的沟槽T内部。沟道层CH和势垒层BA各由氮化物半导体形成并且各为带隙大于沟道层CH的氮化物半导体。
栅电极GE形成在贯穿绝缘膜(保护膜)IF1和阻挡膜BA并经由栅极绝缘膜GI深入至沟道层CH的一定点的沟槽T的内部。沟槽T形成在开口区OA2中。
而且，如上所述，与第一实施例相同，绝缘膜IF1由富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a的叠层膜形成。随后，绝缘膜IF1在开口区OA2中具有开口(T)。在开口区OA2的外周部(外部)中，布置栅电极GE、栅极绝缘膜GI以及绝缘膜IF1的叠层膜。这里，漏电极DE一侧的叠层膜的端部大致对齐。源电极SE一侧的端部也大致对齐。
因此，在本实施例中，绝缘膜IF1也形成在富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a的叠层结构中。为此，如第一实施例中详细说明的，能改善半导体器件的特性。
具体地，通过将绝缘膜IF1的上层形成为富Si氮化硅膜IF1b，能提高击穿电压。而通过将绝缘膜IF1的下层形成为富N氮化硅膜IF1a，能抑制崩塌。
而且，在本实施例的半导体器件中，在势垒层BA上，包括栅电极GE、栅极绝缘膜GI以及绝缘膜IF1的叠层膜的顶部，形成绝缘膜IF2。因此，绝缘膜IF1和漏电极DE之间的部分由绝缘膜IF2覆盖。该绝缘膜IF2由诸如氮化硅膜或氮氧化硅膜的绝缘膜形成。例如，对于绝缘膜IF2来说，采用富Si氮化硅膜以及位于氮化硅膜下且硅(Si)组分比小于氮化硅膜的富N氮化硅膜的叠层膜。因此，能提高形成源电极SE和漏电极DE时的蚀刻抗性。顺便提及，绝缘膜IF2中包括的富N氮化硅膜的硅(Si)组分比小于其下设置的富Si氮化硅膜IF1b的硅(Si)组分比。
制造方法说明
随后，参考图37至41，将说明制造本实施例的半导体器件的方法。此外，将进一步解释半导体器件的构造。图37至41各为示出制造步骤过程中的本实施例的半导体器件的截面图。
如图37中所示，在衬底S上，以与第一实施例相同的方式，顺序形成成核层NUC、应力缓和层STR以及缓冲层BU。随后，在缓冲层BU上，以与第一实施例相同的方式，顺序形成沟道层CH和势垒层BA。
随后，在势垒层BA上，以与第一实施例相同的方式，形成绝缘膜IF1。首先，利用CVD方法等沉积富N氮化硅膜IF1a。随后，在富N氮化硅膜IF1a上利用CVD方法等沉积富Si氮化硅膜IF1b。如第一实施例中所述，氮化硅膜的组分比，即是实现富N还是富Si可以通过改变原料气体(即硅化合物气体和氮化合物气体的混合气体)的气体流量比来调整。
随后，在绝缘膜IF1上，利用光刻技术，形成在开口区OA2中具有开口的光刻胶膜PR11。随后，如图38中所示，利用光刻胶膜PR11作为掩膜，蚀刻绝缘膜IF1、势垒层BA以及沟道层CH。因此，形成了贯穿绝缘膜IF1以及势垒层BA并到达沟道层CH的一定点的沟槽T。对于蚀刻气体来说，例如采用氯类气体(例如BCl3)。随后，通过等离子体剥离处理等，去除光刻胶膜PR11。
随后，如图39中所示，在绝缘膜IF1上，包括沟槽T内部以及势垒层BA的暴露部分，以与第一实施例相同的方式，形成将要作为栅极绝缘膜GI的氧化铝。而且，形成将要作为栅电极GE的TiN膜(导电膜)。随后，在导电膜上，利用光刻技术，形成覆盖开口区OA2及其外周部的光刻胶膜PR12。随后，利用光刻胶膜PR12作为掩膜，蚀刻绝缘膜IF1、将要作为栅极绝缘膜GI的氧化铝以及将要作为栅电极GE的导电膜。例如，TiN膜和氧化铝经受通过氯类气体的干蚀刻。而绝缘膜IF1经受通过氟类气体的干蚀刻。因此，形成了绝缘膜IF1、栅极绝缘膜GI以及栅电极GE，它们的外形几乎是相同的形状。在图案化中，将栅电极GE图案化成在一个方向(图39中的右手侧，漏电极DE一侧)上突出的形状。换言之，执行图案化以设置作为栅电极GE的一部分的场板电极FP。随后，通过等离子体剥离处理等，去除光刻胶膜PR12。
随后，如图40中所示，在势垒层BA上，包括在绝缘膜IF1、栅极绝缘膜GI以及栅电极GE的叠层膜上，形成绝缘膜IF2。例如，对于绝缘膜IF2来说，利用CVD方法等沉积氮化硅膜。因此，沟槽T和漏电极DE之间的部分由绝缘膜IF1和IF2覆盖。
随后，利用光刻技术和蚀刻技术，图案化绝缘膜IF2，由此暴露源电极SE和漏电极DE的形成区中的部分势垒层BA(图41)。
随后，在绝缘膜IF2上，包括势垒层BA的暴露部分，通过溅射方法等沉积金属膜。金属膜例如由Al/Ti膜形成。随后，利用光刻技术和蚀刻技术，图案化金属膜E，由此形成源电极SE和漏电极DE(图36)。在这种情况下，当对于绝缘膜IF2来说，采用富Si氮化硅膜以及位于其下的富N氮化硅膜的叠层膜，在图案化步骤中可以提高蚀刻抗性。
随后，与第一实施例相同，在栅电极GE、源电极SE以及漏电极DE上形成诸如氧化硅膜的绝缘层。而且，在绝缘层(IL1)上形成与源电极SE或漏电极DE耦合的导线(M1)。
通过至此的步骤，能形成图36中所示的半导体器件。顺便提及，这些步骤都是实例，并且本实施例的半导体器件可通过除上述步骤之外的其他步骤制造。
因此，在本实施例中，如第一实施例那样，绝缘膜IF1也由富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a形成。因此，能改善半导体器件的特性。
具体地，绝缘膜IF1的上层由富Si氮化硅膜IF1b形成。因此，能提高击穿电压。而绝缘膜IF1的下层由富N氮化硅膜IF1a形成。因此能抑制崩塌。
顺便提及，在本实施例中，也适用第一实施例中所述的绝缘膜IF1(富Si氮化硅膜IF1b和富N氮化硅膜IF1a)的优选组分比，以及FP电极的优选长度。例如，如第一实施例中详细说明的，为了控制崩塌，富N氮化硅膜IF1a的组分比[Si]/[N]优选设定在0.65或更大且0.85或更小的范围内。而且，组分比[Si]/[N]更优选在0.75±1％的范围内调整。而且，为了提高关态击穿电压，富Si氮化硅膜IF1b的[Si]/[N]组分优选设定为大于0.85。
第三实施例
在第一实施例的变型例1(图33B)中，采用栅极绝缘膜GI和绝缘膜IF1。但是，绝缘膜IF1可以用作栅极绝缘膜GI。图42是示出本实施例的半导体器件的构造的截面图。
结构说明
如图42中所示，在本实施例的半导体器件中，与第一实施例(图1)相同，在衬底S上也顺序形成成核层NUC，应力缓和层STR，缓冲层BU，沟道层CH以及势垒层BA。栅电极GE形成在贯穿势垒层BA并经由绝缘膜IF1到达沟道层CH的一定点的沟槽T内部。沟道层CH和势垒层BA各由氮化物半导体形成。势垒层BA是带隙大于沟道层CH的氮化物半导体层。绝缘膜IF1与第一实施例相同，由富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a的层叠膜形成。在本实施例的半导体器件中，例如，Lgs是1μm；Lg，1μm；Lgd，10μm；以及Lfp，2.5μm。而对于势垒层BA来说，采用AlGaN。厚度为30nm且Al组分为25％。例如，绝缘膜IF1的上层为30nm厚，并且其下层为30nm厚。
因此，在本实施例中，绝缘膜IF1也由富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a的层叠膜形成。为此，如第一实施例中详细说明的，能改善半导体器件的特性。
具体地，通过将绝缘膜IF1的上层构造为富Si氮化硅膜IF1b，能改善击穿电压。而且，能改善蚀刻抗性。然而，通过将绝缘膜IF1的下层形成为富N氮化硅膜IF1a，能抑制崩塌。
制造方法说明
随后，参考图43至45，将说明制造本实施例的半导体器件的方法。此外，将进一步解释半导体器件的构造。图43至45各为示出制造步骤过程中的本实施例的半导体器件的截面图。
如图43中所示，在衬底S上，以与第一实施例相同的方式，顺序形成成核层NUC，应力缓和层STR，缓冲层BU，沟道层CH以及势垒层BA。
随后，在缓冲层BA上，例如形成作为掩膜绝缘膜IFM的氧化硅膜。随后，利用光刻技术和蚀刻技术，图案化绝缘膜IFM，由此在开口区OA2中形成开口。
随后，利用绝缘膜IFM的叠层膜作为掩膜，蚀刻势垒层BA以及沟道层CH。因此，形成了贯穿势垒层BA并到达沟道层CH的一定点的沟槽T。对于蚀刻气体来说，例如采用氯类气体(例如BCl3)。随后，通过蚀刻去除掩膜绝缘膜IFM。
随后，如图44中所示，在势垒层BA上，包括沟槽T内部，以与第一实施例相同的方式，形成绝缘膜IF1。首先利用CVD方法等沉积富N氮化硅膜IF1a。随后，在富N氮化硅膜IF1a上利用CVD方法等沉积富Si氮化硅膜IF1b。氮化硅膜的组分比，即是实现富N还是富Si组分可以通过改变如第一实施例中所述的原料气体(即硅化合物气体和氮化合物气体的混合气体)的气体流量比来进行调整。
随后，在绝缘膜IF1上，形成将要作为栅电极GE的TiN膜(导电膜)。随后，在导电膜上，利用光刻技术，形成覆盖开口区OA2及其外周部的光刻胶膜PR12。随后，利用光刻胶膜PR12作为掩膜，蚀刻导电膜，由此形成栅电极GE。例如，通过氯类气体干蚀刻TiN膜。随后，通过等离子体剥离处理等，去除光刻胶膜PR12。
随后，如图45中所示，利用光刻技术和蚀刻技术，图案化绝缘膜IF1。通过氟类气体干蚀刻绝缘膜IF1。这致使暴露了源电极SE和漏电极DE的形成区中的部分势垒层BA。
随后，在栅电极GE的相对侧的势垒层BA的部分上，分别形成源电极SE和漏电极DE。与第一实施例相同，利用剥离方法形成源电极SE和漏电极DE(参见图42)。
随后，与第一实施例相同，在栅电极GE、源电极SE以及漏电极DE上形成绝缘层(IL1)。而且，在绝缘层(IL1)上，形成与源电极SE或漏电极DE耦合的导线(M1)。
通过至此的步骤，能形成图42中所示的半导体器件。顺便提及，这些步骤都是实例，并且本实施例的半导体器件可以通过除上述步骤之外的其他步骤制造。
因此，在本实施例中，如第一实施例那样，绝缘膜IF1也由富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a形成。因此，能改善半导体器件的特性。
具体地，绝缘膜IF1的上层由富Si氮化硅膜IF1b形成。因此，能提高击穿电压。而且能提高蚀刻抗性。而绝缘膜IF1的下层由富N氮化硅膜IF1a形成。因此能抑制崩塌。
顺便提及，在本实施例中，也适用第一实施例中所述的绝缘膜IF1(富Si氮化硅膜IF1b和富N氮化硅膜IF1a)的优选组分比，以及FP电极的优选长度。例如，如第一实施例中详细说明的，为了控制崩塌，富N氮化硅膜IF1a的组分比[Si]/[N]优选设定在0.65或更大且0.85或更小的范围内。而且，组分比[Si]/[N]更优选在0.75±1％的范围内调整。而且，为了提高关态击穿电压，富Si氮化硅膜IF1b的[Si]/[N]组分优选设定为大于0.85。
第四实施例
在第一实施例的变型例1(图33B)的半导体器件中，采用栅极绝缘膜GI。但是可以采用不利用栅极绝缘膜GI的肖特基栅极结构的半导体器件。图46是示出本实施例的半导体器件的构造的截面图。
结构说明
如图46中所示，在本实施例的半导体器件中，与第一实施例(图1)相同，在衬底S上也顺序形成成核层NUC，应力缓和层STR，缓冲层BU，沟道层CH以及势垒层BA。栅电极GE形成在贯穿绝缘膜IF1并到达势垒层BA的一定点的沟槽T内部。沟道层CH和势垒层BA各由氮化物半导体形成。势垒层BA是带隙大于沟道层CH的氮化物半导体层。绝缘膜IF1与第一实施例相同，由富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a的层叠膜形成。
因此，在本实施例中，绝缘膜IF1也由富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a的层叠膜形成。为此，如第一实施例中详细说明的，能改善半导体器件的特性。
具体地，通过将绝缘膜IF1的上层形成为富Si氮化硅膜IF1b，能改善击穿电压。然而，通过将绝缘膜IF1的下层形成为富N氮化硅膜IF1a，能抑制崩塌。
顺便提及，在本实施例中，不需要形成沟槽T。但是，沟槽T的形成能更加抑制崩塌并有助于阈值电压的调整。
制造方法说明
随后，参考图47至49，将说明制造本实施例的半导体器件的方法。此外，将进一步解释半导体器件的构造。图47至49各为示出制造步骤过程中的本实施例的半导体器件的截面图。
如图47中所示，在衬底S上，以与第一实施例相同的方式，顺序形成成核层NUC，应力缓和层STR，缓冲层BU，沟道层CH以及势垒层BA。
随后，在缓冲层BA上，以与第一实施例相同的方式，形成绝缘膜IF1。首先利用CVD方法等沉积富N氮化硅膜IF1a。随后，在富N氮化硅膜IF1a上利用CVD方法等沉积富Si氮化硅膜IF1b。氮化硅膜的组分比，即是实现富N还是富Si组分可以通过如第一实施例中所述地改变原料气体(即硅化合物气体和氮化合物气体的混合气体)的气体流量比来进行调整。
随后，在绝缘膜IF1上，利用光刻技术形成在开口区OA2中具有开口的光刻胶膜(未示出)。利用光刻胶膜作为掩膜，蚀刻绝缘膜IF1和势垒层BA。因此形成贯穿绝缘膜IF1并到达势垒层BA的一定点的沟槽T。随后，通过等离子体剥离处理等，去除光刻胶膜(未示出)。
随后，如图48中所示，在绝缘膜IF1上，包括沟槽T内部，形成将要作为栅电极GE的TiN膜(导电膜)。随后，在导电膜上，利用光刻技术，形成覆盖开口区OA2及其外周部的光刻胶膜PR2。随后，利用光刻胶膜PR2作为掩膜，蚀刻将要作为栅电极GE的导电膜。例如，TiN膜通过氟类气体进行干蚀刻。随后，通过等离子体剥离处理等，去除光刻胶膜PR2。
随后，如图45中所示，利用光刻技术和蚀刻技术，图案化绝缘膜IF1。绝缘膜IF1通过氟类气体进行干蚀刻。这致使暴露了源电极SE和漏电极DE的形成区中的势垒层BA的部分。
随后，在栅电极GE的相对侧的势垒层BA的部分上，分别形成源电极SE和漏电极DE。源电极SE和漏电极DE与第一实施例相同，利用剥离方法形成(参见图46)。
随后，与第一实施例相同，在栅电极GE、源电极SE以及漏电极DE上形成绝缘层(IL1)。而且，在绝缘层(IL1)上，形成要与源电极SE或漏电极DE耦合的导线(M1)。
通过至此的步骤，能形成图46中所示的半导体器件。顺便提及，这些步骤都是实例，并且本实施例的半导体器件可以通过除上述步骤之外的其他步骤制造。
因此，在本实施例中，如第一实施例那样，绝缘膜IF1也由富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a形成。因此，能改善半导体器件的特性。
具体地，绝缘膜IF1的上层由富Si氮化硅膜IF1b形成。因此，能提高击穿电压。而且能提高蚀刻抗性。而绝缘膜IF1的下层由富N氮化硅膜IF1a形成。因此能抑制崩塌。
顺便提及，在本实施例中，也适用第一实施例中所述的绝缘膜IF1(富Si氮化硅膜IF1b和富N氮化硅膜IF1a)的优选组分比，以及FP电极的优选长度。例如，如第一实施例中详细说明的，为了控制崩塌，富N氮化硅膜IF1a的组分比[Si]/[N]优选设定在0.65或更大且0.85或更小的范围内。而且，组分比[Si]/[N]更优选在0.75±1％的范围内调整。而且，为了提高关态击穿电压，富Si氮化硅膜IF1b的[Si]/[N]组分优选设定为大于0.85。
第五实施例
在第一实施例的变型例1(图33B)中，采用二维电子气2DEG以及沟道C。但是，如本实施例中那样，可以仅使用沟道C。图50是示出本实施例的半导体器件的构造的截面图。图50中所示的半导体器件是MIS型场效应晶体管。
结构说明
如图50中所示，在本实施例的半导体器件中，在具有沟道层CH的衬底上，经由栅极绝缘膜GI形成栅电极GE。沟道层CH由氮化物半导体(例如氮化镓(GaN))形成。而且，在沟道层CH上形成在开口区OA2中具有开口的绝缘膜IF1。随后，栅电极GE从绝缘膜IF1的开口上朝向漏电极DE一侧延伸。而且，栅电极GE从绝缘膜IF1的开口上朝向源电极SE一侧延伸。而在开口区OA2的相对侧的沟道层CH的部分中，分别形成n型高浓度半导体区(高浓度杂质区或源极和漏极区)NS。
而且，与第一实施例相同，绝缘膜IF1形成在富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a的叠层膜中。
因此，在本实施例中，绝缘膜IF1也形成在富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a的叠层膜中。因此，如第一实施例中详细说明的，能改善半导体器件的特性。
具体地，绝缘膜IF1的上层由富Si氮化硅膜IF1b形成。因此，能提高击穿电压。而且能提高蚀刻抗性。而绝缘膜IF1的下层由富N氮化硅膜IF1a形成。因此能抑制崩塌。
制造方法说明
随后，参考图51至54，将说明制造本实施例的半导体器件的方法。此外，将进一步解释半导体器件的构造。图51至54各为示出制造步骤过程中的本实施例的半导体器件的截面图。
如图51中所示，衬底的沟道层CH的开口区OA2由掩膜膜(未示出)覆盖。利用掩膜膜作为掩膜，将n型杂质(例如Si离子)掺杂入沟道层CH。因此，形成n+型高浓度半导体区(源极和漏极区)NS。随后，为了活化掺杂离子，例如在1200℃下执行热处理约5分钟。随后去除掩膜膜。
随后，如图52中所示，在沟道层CH和n+型高浓度半导体区NS上，以与第一实施例相同的方式，形成绝缘膜IF1。首先，利用CVD方法等沉积富N氮化硅膜IF1a。随后，在富N氮化硅膜IF1a上利用CVD方法等沉积富Si氮化硅膜IF1b。氮化硅膜的组分比，即是实现富N还是富Si组分可以通过如第一实施例中所述地改变原料气体(即硅化合物气体和氮化合物气体的混合气体)的气体流量比来进行调整。
随后，利用光刻技术和蚀刻技术，图案化绝缘膜IF1，由此在开口区OA2中形成开口。
随后，如图53中所示，在包括开口内部的绝缘膜IF1上，与第一实施例相同，形成将要作为栅极绝缘膜GI的氧化铝。而且，形成将要作为栅电极GE的TiN膜(导电膜)。随后，在导电膜上，利用光刻技术，形成覆盖开口区OA2及其外周部的光刻胶膜PR12。随后，利用光刻胶膜PR12作为掩膜，蚀刻将要作为栅极绝缘膜GI的氧化铝以及将要作为栅电极GE的导电膜。例如，TiN膜和氧化铝通过氯类气体进行干蚀刻。在图案化过程中，栅电极GE被图案化成在一个方向上(图53中的右手侧，漏电极DE一侧)突出的形状。换言之，执行图案化以设置作为栅电极GE的一部分的场板电极FP。随后，通过等离子体剥离处理等，去除光刻胶膜PR12。
随后，如图54中所示，利用光刻技术和蚀刻技术，图案化绝缘膜IF1。绝缘膜IF1通过氟类气体进行干蚀刻。这致使暴露了在源电极SE和漏电极DE的形成区中的势垒层BA的部分。
随后，在栅电极GE的相对侧的n+型高浓度半导体区NS上，形成源电极和漏电极。而且在栅电极GE、源电极和漏电极上形成绝缘层和导线。
通过至此的步骤，能形成图50中所示的半导体器件。顺便提及，这些步骤都是实例，并且本实施例的半导体器件可以通过除上述步骤之外的其他步骤制造。
因此，在本实施例中，如第一实施例那样，绝缘膜IF1也由富Si氮化硅膜IF1b以及位于其下的富N氮化硅膜IF1a形成。因此，能改善半导体器件的特性。
具体地，绝缘膜IF1的上层由富Si氮化硅膜IF1b形成。因此，能提高击穿电压。而且能提高蚀刻抗性。而绝缘膜IF1的下层由富N氮化硅膜IF1a形成。因此能抑制崩塌。
顺便提及，在本实施例中，也适用第一实施例中所述的绝缘膜IF1(富Si氮化硅膜IF1b和富N氮化硅膜IF1a)的优选组分比，以及FP电极的优选长度。例如，如第一实施例中详细说明的，为了控制崩塌，富N氮化硅膜IF1a的组分比[Si]/[N]优选设定在0.65或更大且0.85或更小的范围内。而且，组分比[Si]/[N]更优选在0.75±1％的范围内调整。而且，为了提高关态击穿电压，富Si氮化硅膜IF1b的[Si]/[N]组分优选设定为大于0.85。
至此，已经借助实施例具体说明了本发明人提出的本发明。但是理所应当理解的是本发明不限于实施例，并且可以在不脱离其主旨的范围内进行各种改变。例如，第二实施例的绝缘膜IF2的构造可以应用至第三至第五实施例的半导体器件。
[附加声明1]
一种半导体器件，包括：
氮化物半导体层，所述氮化物半导体层形成在衬底上，
第一绝缘膜，所述第一绝缘膜形成在所述氮化物半导体层上并在第一区域中具有开口，
栅电极，所述栅电极经由栅极绝缘膜形成在所述第一区域中的所述氮化物半导体层上，以及
源极区和漏极区，所述源极区和所述漏极区形成在位于所述氮化物半导体层上的所述栅电极的相对侧的所述氮化物半导体层中，
其中，所述第一绝缘膜具有形成在所述氮化物半导体层上的第一氮化硅膜以及形成在所述第一氮化硅膜上的第二氮化硅膜，并且
其中，所述第二氮化硅膜的硅(Si)组分比大于所述第一氮化硅膜。
[附加声明2]
根据附加声明1所述的半导体器件，
其中，所述栅电极具有从所述开口的端部朝向所述漏极区一侧延伸的电极部。
[附加声明3]
一种半导体器件，包括：
第一氮化物半导体层，所述第一氮化物半导体层形成在衬底上，
第二氮化物半导体层，所述第二氮化物半导体层形成在所述第一氮化物半导体层上并且带隙比所述第一氮化物半导体层宽，
沟槽，所述沟槽在第一区域中贯穿所述第二氮化物半导体层并在所述沟槽的底部处到达所述第一氮化物半导体层，
栅电极，所述栅电极设置在所述沟槽中，
第一电极和第二电极，所述第一电极和所述第二电极分别形成在所述栅电极的相对侧的所述第二氮化物半导体层上，以及
第一绝缘膜，所述第一绝缘膜形成在所述第一区域外部的所述第二氮化物半导体层上，
其中，所述第一绝缘膜具有形成在所述第二氮化物半导体层上的第一氮化硅膜以及形成在所述第一氮化硅膜上的第二氮化硅膜，并且
其中，所述第二氮化硅膜的硅(Si)组分比大于所述第一氮化硅膜。
[附加声明4]
一种半导体器件，包括：
第一氮化物半导体层，所述第一氮化物半导体层形成在衬底上，
第二氮化物半导体层，所述第二氮化物半导体层形成在所述第一氮化物半导体层上并且带隙比所述第一氮化物半导体层宽，
栅电极，
第一电极和第二电极，所述第一电极和所述第二电极在所述栅电极的相对侧分别形成在所述第二氮化物半导体层上，以及
第一绝缘膜，所述第一绝缘膜形成在所述第二氮化物半导体层上，
其中，所述第一绝缘膜具有形成在所述第二氮化物半导体层上的第一氮化硅膜以及形成在所述第一氮化硅膜上的第二氮化硅膜，并且
其中，所述第二氮化硅膜的硅(Si)组分比大于所述第一氮化硅膜，
其中，至少所述第一绝缘膜的顶表面以及所述第二氮化物半导体层的顶表面被开口以形成沟槽，并且所述沟槽被设置为使得所述第一绝缘膜被开口的第一方向上的宽度比所述第二氮化物半导体层被所述沟槽开口的所述第一方向上的宽度宽，并且
其中，所述栅电极设置在所述第一绝缘膜中的所述开口上以及所述第二氮化硅膜上。
[附加声明5]
一种制造半导体器件的方法，包括以下步骤：
(a)形成第一氮化物半导体层，在所述第一氮化物半导体层上形成带隙宽于所述第一氮化物半导体层的第二氮化物半导体层，并且由此形成叠层体，
(b)在所述第二氮化物半导体层上形成第一氮化硅膜，并且在所述第一氮化硅膜上形成硅(Si)组分比大于所述第一氮化硅膜的第二氮化硅膜，以及
(c)在所述第二氮化物半导体层上形成导电膜，蚀刻所述导电膜直至暴露所述第二氮化硅膜，并且由此形成栅电极。

Claims (36)

1.一种半导体器件，包括：
第一氮化物半导体层，所述第一氮化物半导体层形成在衬底上；
第二氮化物半导体层，所述第二氮化物半导体层形成在所述第一氮化物半导体层上，并且带隙比所述第一氮化物半导体层宽；
形成在所述第二氮化物半导体层中的沟槽，所述沟槽穿透所述第二氮化物半导体层，并且在所述沟槽的底表面处到达所述第一氮化物半导体层，
第一绝缘膜，所述第一绝缘膜形成在所述第二氮化物半导体层上，以包围所述沟槽；
栅极绝缘膜，所述栅极绝缘膜形成在所述第一绝缘膜上，并且形成在所述沟槽的侧表面和底表面上；
栅电极，所述栅电极形成在所述栅极绝缘膜上，以在平面图中与所述第一绝缘膜重叠；以及
第一电极和第二电极，所述第一电极和所述第二电极分别形成在所述栅电极的相对侧的所述第二氮化物半导体层上，
其中，所述第一绝缘膜具有与所述第二氮化物半导体层接触的第一氮化硅膜，以及与所述栅极绝缘膜接触地形成在所述第一氮化硅膜上的第二氮化硅膜，
其中，所述第二氮化硅膜的硅(Si)组分比大于所述第一氮化硅膜的硅(Si)组分比，
其中，所述第一氮化硅膜的氮(N)组分比大于所述第二氮化硅膜的氮(N)组分比，并且
其中，所述栅电极的一部分经由所述栅极绝缘膜设置在至少所述第二氮化硅膜上。
2.根据权利要求1所述的半导体器件，
其中，所述第一氮化硅膜的组分比[Si]/[N]在0.75周围的±1％内。
3.根据权利要求1所述的半导体器件，
其中，所述第一氮化硅膜的组分比[Si]/[N]为0.65或更大且0.85或更小。
4.根据权利要求1所述的半导体器件，
其中，所述第二氮化硅膜的组分比[Si]/[N]大于0.85。
5.根据权利要求1所述的半导体器件，
其中，所述第一氮化硅膜的组分比[Si]/[N]在0.75周围的±1％内，并且
其中，所述第二氮化硅膜的组分比[Si]/[N]大于0.85。
6.根据权利要求1所述的半导体器件，
其中，所述第一氮化硅膜的组分比[Si]/[N]为0.65或更大且0.85或更小，并且
其中，所述第二氮化硅膜的组分比[Si]/[N]大于0.85。
7.根据权利要求1所述的半导体器件，
其中，所述第一绝缘膜具有暴露所述沟槽的开口，并且
其中，所述栅电极也设置在所述开口处的所述栅极绝缘膜上。
8.根据权利要求1所述的半导体器件，
所述器件具有沟槽，所述沟槽将所述第一绝缘膜开口，贯穿所述第二氮化物半导体层，并且在所述沟槽的底表面处到达所述第一氮化物半导体层，
其中，所述栅电极经由栅极绝缘膜从所述沟槽延伸至所述第一绝缘膜上。
9.根据权利要求1所述的半导体器件，
所述器件具有形成在所述栅电极上的第二绝缘膜，
其中，所述第二绝缘膜布置在所述第一绝缘膜的端部和所述第一电极之间的所述第二氮化物半导体层上。
10.根据权利要求1所述的半导体器件，
所述器件具有沟槽，所述沟槽将所述第二氮化物半导体层开口，并且在所述沟槽的底表面处到达所述第一氮化物半导体层，
其中，所述第一绝缘膜也形成在所述沟槽的侧表面和底表面上，并且
其中，所述栅电极从所述沟槽的侧表面和底表面上的所述第一绝缘膜上延伸至所述沟槽外部的所述第一绝缘膜上。
11.根据权利要求1所述的半导体器件，
所述器件具有以下述方式设置的栅极绝缘膜，所述方式使所述栅极绝缘膜在所述栅电极和所述第一绝缘膜之间与至少所述第二氮化硅膜接触。
12.根据权利要求1所述的半导体器件，
其中，所述栅电极以与所述第二氮化硅膜接触的方式设置。
13.根据权利要求1所述的半导体器件，
所述器件具有第三氮化硅膜，所述第三氮化硅膜设置在所述栅电极上以及所述第一绝缘膜上，并且硅(Si)组分比小于所述第二氮化硅膜。
14.根据权利要求13所述的半导体器件，
所述器件具有设置在所述第三氮化硅膜上的氧化硅膜。
15.根据权利要求13所述的半导体器件，
其中，所述第三氮化硅膜设置在所述第一绝缘膜的端部和所述第一电极之间的所述第二氮化物半导体层上。
16.一种制造半导体器件的方法，包括以下步骤：
(a)形成第一氮化物半导体层，在所述第一氮化物半导体层上形成带隙宽于所述第一氮化物半导体层的第二氮化物半导体层，并且由此形成叠层体；
(b)以与所述第二氮化物半导体层接触的方式形成第一氮化硅膜，并且在所述第一氮化硅膜上形成硅(Si)组分比大于所述第一氮化硅膜的第二氮化硅膜；以及
(c)在所述第二氮化物半导体层上形成导电膜，蚀刻所述导电膜直至暴露所述第二氮化硅膜，并且由此形成栅电极，
其中，在所述步骤(b)和所述步骤(c)之间包括以下步骤：
(d)形成沟槽，所述沟槽贯穿所述第一氮化硅膜和所述第二氮化硅膜的叠层膜以及所述第二氮化物半导体层，并且到达所述第一氮化物半导体层的一定点，
其中，所述步骤(c)是在包括所述沟槽内部的所述第二氮化硅膜上形成所述导电膜，蚀刻所述导电膜直至暴露所述第二氮化硅膜，并且由此形成所述栅电极的步骤。
17.根据权利要求16所述的制造半导体器件的方法，在所述步骤(b)和所述步骤(c)之间包括以下步骤：
(d)蚀刻所述第一氮化硅膜和所述第二氮化硅膜的叠层膜的第一区域，并且由此形成开口，
其中，所述步骤(c)是在所述开口和所述第二氮化硅膜上形成所述导电膜，蚀刻所述导电膜直至暴露所述第二氮化硅膜，并且由此形成所述栅电极的步骤。
18.根据权利要求16所述的制造半导体器件的方法，在所述步骤(b)和所述步骤(c)之间包括以下步骤：
(d)形成沟槽，所述沟槽贯穿所述第一氮化硅膜和所述第二氮化硅膜的叠层膜以及所述第二氮化物半导体层，并且到达所述第一氮化物半导体层的一定点，
其中，所述步骤(c)是在包括所述沟槽内部的所述第二氮化硅膜上顺序形成绝缘膜和所述导电膜，蚀刻所述导电膜和所述绝缘膜直至暴露所述第二氮化硅膜，并且由此形成栅极绝缘膜和所述栅电极的步骤。
19.根据权利要求16所述的制造半导体器件的方法，在所述步骤(a)和所述步骤(b)之间包括以下步骤：
(d)蚀刻所述第二氮化物半导体层和所述第一氮化物半导体层的第一区域，并且由此形成沟槽，所述沟槽贯穿所述第二氮化物半导体层，并且到达所述第一氮化物半导体层的一定点，
其中，所述步骤(b)是在包括所述沟槽内部的所述第二氮化物半导体层上形成所述第一氮化硅膜，并且在所述第一氮化硅膜上形成硅(Si)组分比大于所述第一氮化硅膜的所述第二氮化硅膜的步骤。
20.一种半导体器件，包括：
第一氮化物半导体层，所述第一氮化物半导体层形成在衬底上；
第二氮化物半导体层，所述第二氮化物半导体层形成在所述第一氮化物半导体层上，并且带隙比所述第一氮化物半导体层宽；
绝缘膜，所述绝缘膜形成在所述第二氮化物半导体层上；
栅电极；以及
第一电极和第二电极，所述第一电极和所述第二电极分别形成在所述栅电极的相对侧的所述第二氮化物半导体层上，
其中，所述绝缘膜具有形成在所述第二氮化物半导体层上的第一氮化硅膜，形成在所述第一氮化硅膜上的第二氮化硅膜，以及形成在所述第二氮化硅膜上的第三氮化硅膜，
其中，所述第二氮化硅膜的硅(Si)组分比大于所述第一氮化硅膜的硅(Si)组分比，并且
其中，所述栅电极设置在至少所述第二氮化硅膜上并且设置在所述第三氮化硅膜下，
其中，所述第三氮化硅膜设置在所述绝缘膜的端部和所述第一电极之间的所述第二氮化物半导体层上。
21.根据权利要求20所述的半导体器件，
其中，所述第三氮化硅膜的硅(Si)组分比小于所述第二氮化硅膜的硅(Si)组分比。
22.一种半导体器件，包括：
第一氮化物半导体层，所述第一氮化物半导体层形成在衬底上；
第二氮化物半导体层，所述第二氮化物半导体层形成在所述第一氮化物半导体层上，并且带隙比所述第一氮化物半导体层宽；
具有侧表面和底表面并且形成在所述第二氮化物半导体层中的沟槽，所述沟槽穿透所述第二氮化物半导体层，并且在底表面处到达所述第一氮化物半导体层，
第一绝缘膜，所述第一绝缘膜形成在所述第二氮化物半导体层上，以包围所述沟槽；
栅电极，所述栅电极经由栅极绝缘膜形成在所述沟槽中，并且经由所述栅极绝缘膜形成在所述第二氮化物半导体层和所述第一绝缘膜上；以及
其中，所述第一绝缘膜具有与所述第二氮化物半导体层接触的第一氮化硅膜，以及形成在所述第一氮化硅膜上的第二氮化硅膜，
其中，所述第一氮化硅膜的氮(N)组分比大于所述第二氮化硅膜的氮(N)组分比，并且
其中，所述第一绝缘膜从所述沟槽的侧表面退回。
23.根据权利要求22所述的半导体器件，
所述第二氮化硅膜的硅(Si)组分比大于所述第一氮化硅膜的硅(Si)组分比。
24.根据权利要求22所述的半导体器件，
栅极绝缘膜形成在所述第一绝缘膜上，并且被形成在所述沟槽的侧表面和底表面上。
25.根据权利要求22所述的半导体器件，
第一电极和第二电极分别形成在所述栅电极的相对侧的所述第二氮化物半导体层上。
26.根据权利要求22所述的半导体器件，
其中，所述第一氮化硅膜的组分比[Si]/[N]在0.75周围的±1％内。
27.根据权利要求22所述的半导体器件，
其中，所述第一氮化硅膜的组分比[Si]/[N]为0.65或更大且0.85或更小。
28.根据权利要求22所述的半导体器件，
其中，所述第一绝缘膜具有暴露所述沟槽的开口，并且
其中，所述栅电极也设置在所述开口处的所述栅极绝缘膜上。
29.根据权利要求22所述的半导体器件，
其中，所述栅电极经由所述栅极绝缘膜从所述沟槽延伸至所述第一绝缘膜上。
30.根据权利要求25所述的半导体器件，还包括：
形成在所述栅电极上的第二绝缘膜，
其中，所述第二绝缘膜布置在所述第一绝缘膜的端部和所述第一电极之间的所述第二氮化物半导体层上。
31.根据权利要求22所述的半导体器件，还包括：
沟槽，所述沟槽将所述第二氮化物半导体层开口，并且在所述沟槽的底表面处到达所述第一氮化物半导体层，
其中，所述第一绝缘膜也形成在所述沟槽的侧表面和底表面上，并且
其中，所述栅电极从所述沟槽的侧表面和底表面上的所述第一绝缘膜上延伸至所述沟槽外部的所述第一绝缘膜上。
32.根据权利要求22所述的半导体器件，还包括：
以下述方式设置的栅极绝缘膜，所述方式使所述栅极绝缘膜在所述栅电极和所述第一绝缘膜之间与至少所述第二氮化硅膜接触。
33.根据权利要求22所述的半导体器件，
其中，所述栅电极以与所述第二氮化硅膜接触的方式设置。
34.根据权利要求25所述的半导体器件，
所述器件具有第三氮化硅膜，所述第三氮化硅膜设置在所述栅电极上以及所述第一绝缘膜上，并且硅(Si)组分比小于所述第二氮化硅膜的硅(Si)组分比。
35.根据权利要求34所述的半导体器件，
所述器件具有设置在所述第三氮化硅膜上的氧化硅膜。
36.根据权利要求34所述的半导体器件，
其中，所述第三氮化硅膜设置在所述第一绝缘膜的端部和所述第一电极之间的所述第二氮化物半导体层上。
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