JP5825018B2 - 化合物半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 193
- 150000001875 compounds Chemical class 0.000 title claims description 155
- 238000004519 manufacturing process Methods 0.000 title claims description 61
- 239000010408 film Substances 0.000 claims description 723
- 239000010410 layer Substances 0.000 claims description 328
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 233
- 238000000034 method Methods 0.000 claims description 189
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 124
- 239000001301 oxygen Substances 0.000 claims description 124
- 229910052760 oxygen Inorganic materials 0.000 claims description 124
- 238000011049 filling Methods 0.000 claims description 32
- 230000001681 protective effect Effects 0.000 claims description 28
- 239000002344 surface layer Substances 0.000 claims description 27
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 26
- 239000010409 thin film Substances 0.000 claims description 7
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 229910002704 AlGaN Inorganic materials 0.000 description 144
- 239000007789 gas Substances 0.000 description 97
- 238000002161 passivation Methods 0.000 description 66
- 230000005684 electric field Effects 0.000 description 50
- 230000015572 biosynthetic process Effects 0.000 description 43
- 239000000758 substrate Substances 0.000 description 40
- 238000007740 vapor deposition Methods 0.000 description 38
- 238000005530 etching Methods 0.000 description 36
- 238000004380 ashing Methods 0.000 description 27
- 238000001459 lithography Methods 0.000 description 27
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 26
- 229910052731 fluorine Inorganic materials 0.000 description 26
- 239000011737 fluorine Substances 0.000 description 26
- 239000000126 substance Substances 0.000 description 26
- 230000015556 catabolic process Effects 0.000 description 21
- 239000007772 electrode material Substances 0.000 description 20
- 238000002955 isolation Methods 0.000 description 18
- 238000004544 sputter deposition Methods 0.000 description 18
- 239000002184 metal Substances 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 17
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 16
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 11
- 230000010287 polarization Effects 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 238000010030 laminating Methods 0.000 description 6
- 230000002269 spontaneous effect Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005533 two-dimensional electron gas Effects 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- IBEFSUTVZWZJEL-UHFFFAOYSA-N trimethylindium Chemical compound C[In](C)C IBEFSUTVZWZJEL-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Electrodes Of Semiconductors (AREA)
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Description
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
本実施形態では、化合物半導体装置としてショットキー型のAlGaN/GaN・HEMTを開示する。
図1及び図2は、第1の実施形態によるAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。
化合物半導体層2は、バッファ層2a、電子走行層2b、中間層2c、及び電子供給層2dを有して構成される。
SiC基板1上に、バッファ層2a、電子走行層2b、中間層2c、及び電子供給層2dとなる各化合物半導体を順次成長する。バッファ層2aは、Si基板1上に、AlNを0.1μm程度の厚みに成長することで形成される。電子走行層2bは、i(インテンショナリ・アンドープ)−GaNを1μm程度〜3μm程度の厚みに成長することで形成される。中間層2cは、i−AlGaNを5nm程度の厚みに成長することで形成される。電子供給層2dは、n−AlGaNを30nm程度の厚みに成長することで形成される。中間層2cは形成しない場合もある。電子供給層は、i−AlGaNを形成するようにしても良い。
詳細には、化合物半導体層2の素子分離領域に例えばアルゴン(Ar)を注入する。これにより、化合物半導体層2及びSiC基板1の表層部分に素子分離構造が形成される。素子分離構造により、化合物半導体層2上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばSTI(Shallow Trench Isolation)法を用いて行っても良い。
電極材料として例えばTa/Al(下層がTa、上層がAl)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを化合物半導体層2上に塗布し、ソース電極及びドレイン電極の各形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ta/Alを堆積する。Taの厚みは20nm程度、Alの厚みは200nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したTa/Alを除去する。その後、SiC基板1を、例えば窒素雰囲気中において400℃〜1000℃、例えば550℃程度で熱処理し、残存したTa/Alを電子供給層2dとオーミックコンタクトさせる。以上により、Ta/Alからなるソース電極3及びドレイン電極4が形成される。
パッシベーション膜は、酸素を含有しない(酸素非含有の)下層絶縁膜、ここではSiN(Si3N4)膜5と、酸素を含有する(酸素含有の)上層絶縁膜、ここではSiON膜6との積層構造とされる。
詳細には、SiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、SiON膜6のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiON膜6を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。このとき、SiON膜6と共にSiN膜5の表層を若干エッチングしても構わない。これにより、SiON膜6のゲート電極の形成予定位置に開口6aが形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
詳細には、開口6aから露出するSiN膜5上を含むSiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口6a内におけるSiN膜5のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiN膜5を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。これにより、SiN膜5のゲート電極の形成予定位置に開口5aが形成される。SiON膜6の開口6aは、SiN膜5の開口5aよりも幅広となる。開口5a,6aが連通し、ゲート電極を形成するための開口が形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを開口5a,6a内を含むSiON膜6上に塗布し、開口5a,6aを含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、開口5a,6a内をゲートメタルで埋め込み化合物半導体層2の表面とショットキー接触する、ゲート電極7が形成される。
実験結果を図3に示す。(a)が比較例、(b)が本実施形態である。比較例では、50Vのバイアスストレスにより、オン抵抗が増大しており、電流コラプスが大きい。これに対して本実施形態では、オン抵抗の増加が非常に小さく、効果的に電流コラプスを抑制できることが確認された。
以下、第2の実施形態によるショットキー型のAlGaN/GaN・HEMTについて説明する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図4は、第2の実施形態によるAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
を形成する。
詳細には、開口6aから露出するSiN膜5上を含むSiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口6a内におけるSiN膜5のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用い、SiN膜5及び電子供給層2dの表層まで、例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。これにより、電子供給層2d及びSiN膜5のゲート電極の形成予定位置に、SiN膜5を貫通して電子供給層2dの表層まで掘る溝11が形成される。SiON膜6の開口6aは、溝11よりも幅広となる。溝11及び開口6aが連通し、ゲート電極を形成するための電極溝が形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを溝11及び開口6a内を含むSiON膜6上に塗布し、溝11及び開口6aを含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、溝11及び開口6a内をゲートメタルで埋め込み化合物半導体層2の表面とショットキー接触する、ゲート電極12が形成される。
以下、第3の実施形態によるMIS型のAlGaN/GaN・HEMTについて説明する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図5は、第3の実施形態によるAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
を形成する。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを開口6a内を含むSiON膜6上に塗布し、開口6aを含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、開口6a内をゲートメタルで埋め込むように、化合物半導体層2上でSiN膜5を介してゲート電極13が形成される。SiN膜5は、パッシベーション膜であると共にゲート絶縁膜としても機能する。
以下、第4の実施形態によるMIS型のAlGaN/GaN・HEMTについて説明する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図6及び図7は、第4の実施形態によるAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
詳細には、化合物半導体積層構造2上に絶縁材料として、酸素非含有の絶縁物、例えばAlNを堆積する。AlNは、例えば原子層堆積法(Atomic Layer Deposition:ALD法)により、厚みが膜厚2nm〜100nm程度、ここでは例えば10nm程度となるように、AlNを堆積する。これにより、ゲート絶縁膜14が形成される。
パッシベーション膜は、酸素を含有しない(酸素非含有の)下層絶縁膜、ここではSiN(Si3N4)膜5と、酸素を含有する(酸素含有の)上層絶縁膜、ここではSiON膜6との積層構造とされる。
詳細には、SiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、SiON膜6のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiON膜6を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。このとき、SiON膜6と共にSiN膜5の表層を若干エッチングしても構わない。これにより、SiON膜6のゲート電極の形成予定位置に開口6aが形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
詳細には、開口6aから露出するSiN膜5上を含むSiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口6a内におけるSiN膜5のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiN膜5を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。これにより、SiN膜5のゲート電極の形成予定位置に開口5aが形成される。SiON膜6の開口6aは、SiN膜5の開口5aよりも幅広となる。開口5a,6aが連通し、ゲート電極を形成するための開口が形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを開口5a,6a内を含むSiON膜6上に塗布し、開口5a,6aを含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、開口5a,6a内をゲートメタルで埋め込むように、化合物半導体層2上でゲート絶縁膜14を介してゲート電極15が形成される。
以下、第5の実施形態によるMIS型のAlGaN/GaN・HEMTについて説明する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図8及び図9は、第5の実施形態によるAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
詳細には、電子供給層2d上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、電子供給層2dのゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層2dの表層を、例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。これにより、電子供給層2dの表層におけるゲート電極の形成予定位置に溝11が形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
詳細には、溝11の内壁面を含む化合物半導体積層構造2上に絶縁材料として、酸素非含有の絶縁物、例えばAlNを堆積する。AlNは、例えば原子層堆積法(Atomic Layer Deposition:ALD法)により、厚みが膜厚2nm〜100nm程度、ここでは例えば10nm程度となるように、AlNを堆積する。これにより、ゲート絶縁膜14が形成される。
パッシベーション膜は、酸素を含有しない(酸素非含有の)下層絶縁膜、ここではSiN(Si3N4)膜5と、酸素を含有する(酸素含有の)上層絶縁膜、ここではSiON膜6との積層構造とされる。
詳細には、SiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、SiON膜6のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiON膜6を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。このとき、SiON膜6と共にSiN膜5の表層を若干エッチングしても構わない。これにより、SiON膜6のゲート電極の形成予定位置に開口6aが形成される。開口6aは、電子供給層2dの溝2daよりも幅広とされる。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
詳細には、開口6aから露出するSiN膜5上を含むSiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口6a内におけるSiN膜5のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiN膜5を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。これにより、SiN膜5のゲート電極の形成予定位置に開口5aが形成される。SiON膜6の開口6aは、SiN膜5の開口5aよりも幅広となる。ゲート絶縁膜14を介した溝2da、開口5a,6aが連通し、ゲート電極を形成するための電極溝が形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを開口5a,6a内を含むSiON膜6上に塗布し、電極溝を含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、電極溝内をゲートメタルで埋め込むように、化合物半導体層2上でゲート絶縁膜14を介してゲート電極16が形成される。
本実施形態では、化合物半導体装置としてショットキー型のAlGaN/GaN・HEMTを開示する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図10及び図11は、第6の実施形態によるAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
パッシベーション膜は、酸素を含有しない(酸素非含有の)下層絶縁膜、ここではSiN(Si3N4)膜5と、酸素を含有する(酸素含有の)上層絶縁膜、ここではNiO膜17との積層構造とされる。
詳細には、NiO膜17の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、NiO膜17のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、NiO膜17を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。このとき、NiO膜17と共にSiN膜5の表層を若干エッチングしても構わない。これにより、NiO膜17のゲート電極の形成予定位置に開口17aが形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
詳細には、開口17aから露出するSiN膜5上を含むNiO膜17の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口17a内におけるSiN膜5のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiN膜5を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。これにより、SiN膜5のゲート電極の形成予定位置に開口5aが形成される。NiO膜17の開口17aは、SiN膜5の開口5aよりも幅広となる。開口5a,17aが連通し、ゲート電極を形成するための開口が形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを開口5a,17a内を含むNiO膜17上に塗布し、開口5a,17aを含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、開口5a,17a内をゲートメタルで埋め込み化合物半導体層2の表面とショットキー接触する、ゲート電極18が形成される。
ゲート電極18は、開口5a,6a内を埋め込みNiO膜17上に乗り上げるNiと、Ni上に堆積したAuとから、いわゆるオーバーハング形状に形成される。
以下、第7の実施形態によるショットキー型のAlGaN/GaN・HEMTについて説明する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図12及び図13は、第7の実施形態によるAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
を形成する。
詳細には、SiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、SiON膜6のゲート電極の形成予定位置の周辺のみを覆う帯状のレジストマスクが形成される。
このレジストマスクを用いて、SiON膜6を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。このとき、SiON膜6と共にSiN膜5の表層を若干エッチングしても構わない。これにより、ゲート電極の形成予定位置の周辺のみを覆い、ゲート電極の形成予定位置に開口6Aaを有する帯状にSiON膜6が残存し、SiON片6Aが形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
詳細には、SiON片6A上を含むSiN膜5の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口6Aa内におけるSiN膜5のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiN膜5を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。これにより、SiN膜5のゲート電極の形成予定位置に開口5aが形成される。SiON片6Aの開口6Aaは、SiN膜5の開口5aよりも幅広となる。開口5a,6Aaが連通し、ゲート電極を形成するための開口が形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを開口5a,6Aa内を含むSiON片6A上及びSiN膜5上に塗布し、開口5a,6Aaを含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、開口5a,6Aa内をゲートメタルで埋め込み化合物半導体層2の表面とショットキー接触する、ゲート電極19が形成される。
以下、第8の実施形態によるショットキー型のAlGaN/GaN・HEMTについて説明する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図14及び図15は、第8の実施形態によるAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
パッシベーション膜は、酸素を含有しない(酸素非含有の)下層絶縁膜、ここではSiN(Si3N4)膜5と、酸素を含有する(酸素含有の)上層絶縁膜、ここではNiO膜21との積層構造とされる。
詳細には、NiO膜21の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、NiO膜21のゲート電極の形成予定位置の周辺のみを覆う帯状のレジストマスクが形成される。
このレジストマスクを用いて、NiO膜21を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。このとき、NiO膜21と共にSiN膜5の表層を若干エッチングしても構わない。これにより、ゲート電極の形成予定位置の周辺のみを覆い、ゲート電極の形成予定位置に開口21Aaを有する帯状にNiO膜21が残存し、NiO片21Aが形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
詳細には、NiO片21A上を含むSiN膜5の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口21Aa内におけるSiN膜5のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiN膜5を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。これにより、SiN膜5のゲート電極の形成予定位置に開口5aが形成される。NiO片21Aの開口21Aaは、SiN膜5の開口5aよりも幅広となる。開口5a,21Aaが連通し、ゲート電極を形成するための開口が形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを開口5a,21Aa内を含むNiO片21A上及びSiN膜5上に塗布し、開口5a,21Aaを含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、開口5a,21Aa内をゲートメタルで埋め込み化合物半導体層2の表面とショットキー接触する、ゲート電極22が形成される。
ゲート電極22は、開口5a,21Aa内を埋め込みNiO片21A上に乗り上げるNiと、Ni上に堆積したAuとから、いわゆるオーバーハング形状に形成される。
以下、第9の実施形態によるショットキー型のAlGaN/GaN・HEMTについて説明する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図16及び図17は、第9の実施形態によるAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
詳細には、SiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、SiON膜6のドレイン電極4側のみを覆うレジストマスクが形成される。
このレジストマスクを用いて、SiON膜6を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。このとき、SiON膜6と共にSiN膜5の表層を若干エッチングしても構わない。これにより、ドレイン電極4側のみを覆うようにSiON膜6が残存し、SiON層6Bが形成される。ここで、SiON層6Bの端部はゲート電極の形成予定位置のドレイン電極4側の端部となり、この端部からソース電極3側に広がる領域を開口6Baと称する。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
詳細には、開口6Baから露出するSiN膜5上を含むSiON層6Bの全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口6BaにおけるSiN膜5のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiN膜5を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。これにより、SiN膜5のゲート電極の形成予定位置に開口5aが形成される。SiON層6Bの開口6Baの端部は、SiN膜5の開口5aのドレイン電極4側の端部よりもドレイン電極4側へ偏倚して形成される。開口5a,6Baが連通し、ゲート電極を形成するための開口が形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストをSiON層6B上及び開口5a内を含むSiN膜5上に塗布し、開口5aを含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、開口5a内をゲートメタルで埋め込み化合物半導体層2の表面とショットキー接触する、ゲート電極23が形成される。
以下、第10の実施形態によるショットキー型のAlGaN/GaN・HEMTについて説明する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図18及び図19は、第10の実施形態によるAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
を形成する。
詳細には、SiON膜6の表面に酸素プラズマ処理を施す。これにより、SiON膜6の表層が酸化され、当該表層のみにSiONで酸素含有率の高い酸素リッチ膜24が形成される。
詳細には、酸素リッチ膜24の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、酸素リッチ膜24のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、酸素リッチ膜24及びSiON膜6を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。このとき、酸素リッチ膜24及びSiON膜6と共にSiN膜5の表層を若干エッチングしても構わない。これにより、酸素リッチ膜24及びSiON膜6のゲート電極の形成予定位置に開口25が形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
詳細には、開口25から露出するSiN膜5上を含む酸素リッチ膜24の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口25内におけるSiN膜5のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiN膜5を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。これにより、SiN膜5のゲート電極の形成予定位置に開口5aが形成される。SiON膜6及び酸素リッチ膜24の開口25は、SiN膜5の開口5aよりも幅広となる。開口5a,25が連通し、ゲート電極を形成するための開口が形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを開口5a,25内を含む酸素リッチ膜24上に塗布し、開口5a,25を含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、開口5a,25内をゲートメタルで埋め込み化合物半導体層2の表面とショットキー接触する、ゲート電極26が形成される。
以下、第11の実施形態によるショットキー型のAlGaN/GaN・HEMTについて説明する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図20及び図21は、第11の実施形態によるAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
を形成する。
詳細には、SiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、SiON膜6のゲート電極の形成予定位置を露出する開口27aを有するレジストマスク27が形成される。
レジストマスク27を用いて、SiON膜6及びSiN膜5を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。これにより、ゲート電極の形成予定位置に、SiON膜6には開口6bが、SiN膜5には開口5aが、両開口の幅が略同一に同時形成される。
詳細には、引き続きレジストマスク27を用いて、例えばバッファードフッ酸(BHF)を用いたウェットエッチングを行う。本実施形態では、SiN膜5とSiON膜6とでBHFに対するエッチング速度が異なり、後者の方が前者よりもエッチング速度が速くなるように膜質が選択される。これにより、SiN膜5は殆どエッチングされず開口5aの幅は変わらないのに対して、SiON膜6はエッチングされて開口6bの幅が拡張され、開口5aよりも幅広の開口6aが形成される。
レジストマスク27は、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを開口5a,6a内を含むSiON膜6上に塗布し、開口5a,6aを含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、開口5a,6a内をゲートメタルで埋め込み化合物半導体層2の表面とショットキー接触する、ゲート電極28が形成される。
以下、第12の実施形態によるショットキー型のAlGaN/GaN・HEMTについて説明する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図22及び図23は、第12の実施形態によるAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
を形成する。
詳細には、SiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、SiON膜6のゲート電極の形成予定位置を露出する開口29aを有するレジストマスク29が形成される。
レジストマスク29を用いて、SiON膜6及びSiN膜5を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。ドライエッチングは、SiN膜5の途中まで、例えばSiN膜5が5nm程度の厚みだけ残るように行う。これにより、ゲート電極の形成予定位置に、SiON膜6には開口6bが、SiN膜5には凹部5bが、両者の幅が略同一に同時形成される。
詳細には、引き続きレジストマスク29を用いて、例えばバッファードフッ酸(BHF)を用いたウェットエッチングを行う。本実施形態では、SiN膜5とSiON膜6とでBHFに対するエッチング速度が異なり、後者の方が前者よりもエッチング速度が速くなるように膜質が選択される。これにより、SiN膜5は若干エッチングのエッチングにより電子供給層2dの表面の一部を露出する開口5aが形成され、SiON膜6はエッチングにより開口6bの幅が拡張され、開口5aよりも幅広の開口6aが形成される。
レジストマスク29は、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを開口5a,6a内を含むSiON膜6上に塗布し、開口5a,6aを含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、開口5a,6a内をゲートメタルで埋め込み化合物半導体層2の表面とショットキー接触する、ゲート電極31が形成される。
以下、第13の実施形態によるショットキー型のAlGaN/GaN・HEMTについて説明する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図24及び図25は、第13の実施形態によるAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
パッシベーション膜は、酸素を含有しない(酸素非含有の)下層絶縁膜、ここではSiN(Si3N4)膜5と、酸素を含有する(酸素含有の)上層絶縁膜、ここではSiO2膜32との積層構造とされる。
詳細には、SiO2膜32の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、SiO2膜32のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiO2膜32を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。このとき、SiO2膜32と共にSiN膜5の表層を若干エッチングしても構わない。これにより、SiO2膜32のゲート電極の形成予定位置に開口32aが形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
詳細には、開口6aから露出するSiN膜5上を含むSiO2膜32の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口6a内におけるSiN膜5のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiN膜5を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。これにより、SiN膜5のゲート電極の形成予定位置に開口5aが形成される。SiO2膜32の開口32aは、SiN膜5の開口5aよりも幅広となる。開口5a,32aが連通し、ゲート電極を形成するための開口が形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを開口5a,32a内を含むSiO2膜32上に塗布し、開口5a,32aを含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、開口5a,32a内をゲートメタルで埋め込み化合物半導体層2の表面とショットキー接触する、ゲート電極33が形成される。
以下、第14の実施形態によるショットキー型のAlGaN/GaN・HEMTについて説明する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図26は、第14の実施形態によるAlGaN/GaN・HEMTの製造方法における主要工程を示す概略断面図である。
電極材料として例えばCuを用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを開口5a,6a内を含むSiON膜6上に塗布し、開口5a,6aを含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Cuを堆積する。Cuの厚みは300nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したCuを除去する。これにより、開口5a,6a内をゲートメタルで埋め込み化合物半導体層2の表面とショットキー接触する、ゲート電極34が形成される。
以下、第15の実施形態によるショットキー型のAlGaN/GaN・HEMTについて説明する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図27及び図28は、第15の実施形態によるAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。
化合物半導体層10は、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層2eを有して構成される。
SiC基板1上に、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層2eとなる各化合物半導体を順次成長する。バッファ層2aは、Si基板1上に、AlNを0.1μm程度の厚みに成長することで形成される。電子走行層2bは、i−GaNを1μm程度〜3μm程度の厚みに成長することで形成される。中間層2cは、i−AlGaNを5nm程度の厚みに成長することで形成される。電子供給層2dは、n−AlGaNを30nm程度の厚みに成長することで形成される。キャップ層2eは、n−GaNを10nm程度の厚みに成長することで形成される。中間層2cは形成しない場合もある。電子供給層は、i−AlGaNを形成するようにしても良い。
詳細には、化合物半導体層10の素子分離領域に例えばアルゴン(Ar)を注入する。これにより、化合物半導体層10及びSiC基板1の表層部分に素子分離構造が形成される。素子分離構造により、化合物半導体層10上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばSTI(Shallow Trench Isolation)法を用いて行っても良い。
詳細には、先ず、化合物半導体層10の表面におけるソース電極及びドレイン電極の形成予定位置(電極形成予定位置)に電極溝2eA,2eBを形成する。
化合物半導体層10の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体層10の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
レジストマスクは、灰化処理等により除去される。
このレジストマスクを用いて、電極材料として、例えばTa/Al(下層がTa、上層がAl)を、例えば蒸着法により、電極溝2eA,2eBを露出する開口内を含むレジストマスク上に堆積する。Taの厚みは20nm程度、Alの厚みは200nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。その後、SiC基板1を、例えば窒素雰囲気中において400℃〜1000℃程度の温度、例えば550℃程度で熱処理し、残存したTa/Alを電子供給層2dとオーミックコンタクトさせる。Ta/Alの電子供給層2dとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極溝2eA,2eBを電極材料の一部で埋め込むソース電極3及びドレイン電極4が形成される。
パッシベーション膜は、酸素を含有しない(酸素非含有の)下層絶縁膜、ここではSiN(Si3N4)膜5と、酸素を含有する(酸素含有の)上層絶縁膜、ここではSiON膜6との積層構造とされる。
詳細には、SiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、SiON膜6のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiON膜6を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。このとき、SiON膜6と共にSiN膜5の表層を若干エッチングしても構わない。これにより、SiON膜6のゲート電極の形成予定位置に開口6aが形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
詳細には、開口6aから露出するSiN膜5上を含むSiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口6a内におけるSiN膜5のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiN膜5を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。これにより、SiN膜5のゲート電極の形成予定位置に開口5aが形成される。SiON膜6の開口6aは、SiN膜5の開口5aよりも幅広となる。開口5a,6aが連通し、ゲート電極を形成するための開口が形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを開口5a,6a内を含むSiON膜6上に塗布し、開口5a,6aを含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、開口5a,6a内をゲートメタルで埋め込み化合物半導体層10の表面とショットキー接触する、ゲート電極35が形成される。
以下、第16の実施形態によるショットキー型のInAlN/GaN・HEMTについて説明する。なお、第1の実施形態によるAlGaN/GaN・HEMTと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図29及び図30は、第16の実施形態によるInAlN/GaN・HEMTの製造方法を工程順に示す概略断面図である。
化合物半導体層20は、バッファ層20a、電子走行層20b、中間層20c、及び電子供給層20dを有して構成される。
SiC基板1上に、バッファ層20a、電子走行層20b、中間層20c、及び電子供給層20dとなる各化合物半導体を順次成長する。バッファ層20aは、Si基板1上に、AlNを0.1μm程度の厚みに成長することで形成される。電子走行層20bは、i−GaNを1μm程度〜3μm程度の厚みに成長することで形成される。中間層20cは、i−InAlNを5nm程度の厚みに成長することで形成される。電子供給層20dは、i−InAlNを30nm程度の厚みに成長することで形成される。中間層20cは形成しない場合もある。
詳細には、化合物半導体層2の素子分離領域に例えばアルゴン(Ar)を注入する。これにより、化合物半導体層2及びSiC基板1の表層部分に素子分離構造が形成される。素子分離構造により、化合物半導体層2上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばSTI(Shallow Trench Isolation)法を用いて行っても良い。
電極材料として例えばTa/Al(下層がTa、上層がAl)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを化合物半導体層20上に塗布し、ソース電極及びドレイン電極の各形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ta/Alを堆積する。Taの厚みは20nm程度、Alの厚みは200nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したTa/Alを除去する。その後、SiC基板1を、例えば窒素雰囲気中において400℃〜1000℃、例えば550℃程度で熱処理し、残存したTa/Alを電子供給層20dとオーミックコンタクトさせる。以上により、Ta/Alからなるソース電極36及びドレイン電極37が形成される。
パッシベーション膜は、酸素を含有しない(酸素非含有の)下層絶縁膜、ここではSiN(Si3N4)膜5と、酸素を含有する(酸素含有の)上層絶縁膜、ここではSiON膜6との積層構造とされる。
詳細には、SiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、SiON膜6のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiON膜6を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。このとき、SiON膜6と共にSiN膜5の表層を若干エッチングしても構わない。これにより、SiON膜6のゲート電極の形成予定位置に開口6aが形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
詳細には、開口6aから露出するSiN膜5上を含むSiON膜6の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、開口6a内におけるSiN膜5のゲート電極の形成予定位置を露出する開口を有するレジストマスクが形成される。
このレジストマスクを用いて、SiN膜5を例えばフッ素系ガスをエッチングガスとして用いてドライエッチングする。これにより、SiN膜5のゲート電極の形成予定位置に開口5aが形成される。SiON膜6の開口6aは、SiN膜5の開口5aよりも幅広となる。開口5a,6aが連通し、ゲート電極を形成するための開口が形成される。
レジストマスクは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
電極材料として例えばNi/Au(下層がNi、上層がAu)を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを開口5a,6a内を含むSiON膜6上に塗布し、開口5a,6aを含むゲート電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ni/Auを堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したNi/Auを除去する。これにより、開口5a,6a内をゲートメタルで埋め込み化合物半導体層20の表面とショットキー接触する、ゲート電極38が形成される。
また、AlGaN/GaN・HEMT、InAlN/GaN・HEMT以外に、例えば、電子供給層をi−InAlGaNで形成する等としたInAlGaN/GaN・HEMT等にも適用できる。
また、上記の諸実施形態におけるソース電極及びドレイン電極の層構造は一例であり、単層・多層を問わず他の層構造であっても問題なく、また各電極の形成方法についても、一例であり、他の如何なる形成方法でも問題ない。
本実施形態では、第1〜第15の実施形態によるAlGaN/GaN・HEMTから選ばれた1種、又は第16の実施形態によるInAlN/GaN・HEMTを備えた電源装置を開示する。
図31は、第17の実施形態による電源装置の概略構成を示す結線図である。
一次側回路41は、交流電源44と、いわゆるブリッジ整流回路45と、複数(ここでは4つ)のスイッチング素子46a,46b,46c,46dとを備えて構成される。また、ブリッジ整流回路45は、スイッチング素子46eを有している。
二次側回路42は、複数(ここでは3つ)のスイッチング素子47a,47b,47cを備えて構成される。
本実施形態では、第1〜第15の実施形態によるAlGaN/GaN・HEMTから選ばれた1種、又は第16の実施形態によるInAlN/GaN・HEMTを適用した高周波増幅器を開示する。
図32は、第18の実施形態による高周波増幅器の概略構成を示す結線図である。
ディジタル・プレディストーション回路51は、入力信号の非線形歪みを補償するものである。ミキサー52aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ53は、交流信号とミキシングされた入力信号を増幅するものであり、第1〜第15の実施形態によるAlGaN/GaN・HEMTから選ばれた1種、又は第16の実施形態によるInAlN/GaN・HEMTを有している。なお図32では、例えばスイッチの切り替えにより、出力側の信号をミキサー52bで交流信号とミキシングしてディジタル・プレディストーション回路51に送出できる構成とされている。
開口を有し、前記化合物半導体層上を覆う保護膜と、
前記開口を埋め込み、前記化合物半導体層上に乗り上げる形状の電極と
を含み、
前記保護膜は、酸素非含有の下層絶縁膜と、酸素含有の上層絶縁膜との積層構造を有しており、
前記開口は、前記下層絶縁膜に形成された第1の開口と、前記上層絶縁膜に形成された前記第1の開口よりも幅広の第2の開口とが連通してなることを特徴とする化合物半導体装置。
前記溝及び前記開口を埋め込むように前記電極が形成されていることを特徴とする付記1〜7のいずれか1項に記載の化合物半導体装置。
前記下層絶縁膜に第1の開口を、前記上層絶縁膜に前記第1の開口よりも幅広の第2の開口を、前記第1の開口と前記第2の開口とが連通するように形成する工程と、
前記開口を埋め込み、前記化合物半導体層上に乗り上げる形状に電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
前記溝及び前記開口を埋め込むように前記電極を形成することを特徴とする付記10〜15のいずれか1項に記載の化合物半導体装置の製造方法。
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
開口を有し、前記化合物半導体層上を覆う保護膜と、
前記開口を埋め込み、前記化合物半導体層上に乗り上げる形状の電極と
を含み、
前記保護膜は、酸素非含有の下層絶縁膜と、酸素含有の上層絶縁膜との積層構造を有しており、
前記開口は、前記下層絶縁膜に形成された第1の開口と、前記上層絶縁膜に形成された前記第1の開口よりも幅広の第2の開口とが連通してなることを特徴とする電源回路。
トランジスタを有しており、
化合物半導体層と、
開口を有し、前記化合物半導体層上を覆う保護膜と、
前記開口を埋め込み、前記化合物半導体層上に乗り上げる形状の電極と
を含み、
前記保護膜は、酸素非含有の下層絶縁膜と、酸素含有の上層絶縁膜との積層構造を有しており、
前記開口は、前記下層絶縁膜に形成された第1の開口と、前記上層絶縁膜に形成された前記第1の開口よりも幅広の第2の開口とが連通してなることを特徴とする高周波増幅器。
2,20 化合物半導体層
2a,20a バッファ層
2b,20b 電子走行層
2c,20c 中間層
2d,20d 電子供給層
2da 溝
2eA,2eB 電極溝
2e キャップ層
3,36 ソース電極
4,37 ドレイン電極
5 SiN膜
5a,6a,6b,17a,6Aa,6Ba,21Aa,25,27a,29a,32a 開口
5b 凹部
6 SiON膜
6A SiON片
6B SiON層
7,12,13,15,16,18,19,22,23,26,28,31,33,34,35,38 ゲート電極
7a,12a,13a,15a,16a,19a,22a,23a,26a,28a,31a,33a,35a,38a NiO層
11 溝
14 ゲート絶縁膜
17,21 NiO膜
21A NiO片
24 酸素リッチ膜
27,29 レジストマスク
32 SiO2膜
34a CuO層
41 一次側回路
42 二次側回路
43 トランス
44 交流電源
45 ブリッジ整流回路
46a,46b,46c,46d,46e,47a,47b,47c スイッチング素子
51 ディジタル・プレディストーション回路
52a,52b ミキサー
53 パワーアンプ
Claims (10)
- 化合物半導体層と、
開口を有し、前記化合物半導体層上を覆う保護膜と、
前記開口を埋め込み、前記化合物半導体層上に乗り上げる形状の電極と
を含み、
前記保護膜は、酸素非含有の下層絶縁膜と、酸素含有の上層絶縁膜との積層構造を有しており、
前記開口は、前記下層絶縁膜に形成された第1の開口と、前記上層絶縁膜に形成された前記第1の開口よりも幅広の第2の開口とが連通してなり、
前記上層絶縁膜は、その表層に当該上層絶縁膜の他の部分よりも酸素含有率の高い薄膜が形成されており、
前記電極は、その一部が前記薄膜と接触していることを特徴とする化合物半導体装置。 - 前記上層絶縁膜と前記電極との間に、両者が反応してなる酸化膜が形成されていることを特徴とする請求項1に記載の化合物半導体装置。
- 前記酸化膜は、NiO又はCuOであることを特徴とする請求項2に記載の化合物半導体装置。
- 前記上層絶縁膜は、SiON,SiO2,Al2O3から選ばれた少なくとも1種であることを特徴とする請求項1〜3のいずれか1項に記載の化合物半導体装置。
- 前記上層絶縁膜は、NiOを含むことを特徴とする請求項1に記載の化合物半導体装置。
- 前記上層絶縁膜は、前記電極の下部周辺のみに設けられていることを特徴とする請求項1〜5のいずれか1項に記載の化合物半導体装置。
- 前記上層絶縁膜は、前記電極の片側のみに設けられていることを特徴とする請求項1〜6のいずれか1項に記載の化合物半導体装置。
- 化合物半導体層上を覆うように、酸素非含有の下層絶縁膜と酸素含有の上層絶縁膜との積層構造を有する保護膜を形成する工程と、
前記下層絶縁膜に第1の開口を、前記上層絶縁膜に前記第1の開口よりも幅広の第2の開口を、前記第1の開口と前記第2の開口とが連通するように形成する工程と、
前記開口を埋め込み、前記化合物半導体層上に乗り上げる形状に電極を形成する工程と
を含み、
前記上層絶縁膜の表層に、当該上層絶縁膜の他の部分よりも酸素含有率の高い薄膜を形成し、
前記電極を、その一部が前記薄膜と接触するように形成することを特徴とする化合物半導体装置の製造方法。 - 前記上層絶縁膜と前記電極との間に、両者が反応してなる酸化膜が形成されることを特徴とする請求項8に記載の化合物半導体装置の製造方法。
- 前記上層絶縁膜は、NiOを含むことを特徴とする請求項8に記載の化合物半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011215280A JP5825018B2 (ja) | 2011-09-29 | 2011-09-29 | 化合物半導体装置及びその製造方法 |
EP12179147.9A EP2575180B1 (en) | 2011-09-29 | 2012-08-03 | Compound semiconductor device and method of manufacturing the same |
US13/567,246 US9035353B2 (en) | 2011-09-29 | 2012-08-06 | Compound semiconductor device comprising electrode above compound semiconductor layer and method of manufacturing the same |
CN201210320857.2A CN103035683B (zh) | 2011-09-29 | 2012-08-31 | 化合物半导体器件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011215280A JP5825018B2 (ja) | 2011-09-29 | 2011-09-29 | 化合物半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013077629A JP2013077629A (ja) | 2013-04-25 |
JP5825018B2 true JP5825018B2 (ja) | 2015-12-02 |
Family
ID=46650395
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011215280A Active JP5825018B2 (ja) | 2011-09-29 | 2011-09-29 | 化合物半導体装置及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9035353B2 (ja) |
EP (1) | EP2575180B1 (ja) |
JP (1) | JP5825018B2 (ja) |
CN (1) | CN103035683B (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012175089A (ja) * | 2011-02-24 | 2012-09-10 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
JP6054621B2 (ja) * | 2012-03-30 | 2016-12-27 | トランスフォーム・ジャパン株式会社 | 化合物半導体装置及びその製造方法 |
JP2014138111A (ja) * | 2013-01-17 | 2014-07-28 | Fujitsu Ltd | 半導体装置及びその製造方法、電源装置、高周波増幅器 |
JP6171435B2 (ja) | 2013-03-18 | 2017-08-02 | 富士通株式会社 | 半導体装置及びその製造方法、電源装置、高周波増幅器 |
JP2014199864A (ja) * | 2013-03-29 | 2014-10-23 | 住友電工デバイス・イノベーション株式会社 | 半導体装置及びその製造方法 |
JP2016136547A (ja) * | 2013-05-09 | 2016-07-28 | シャープ株式会社 | 電界効果トランジスタ |
JP6220161B2 (ja) * | 2013-06-03 | 2017-10-25 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP6194769B2 (ja) * | 2013-11-12 | 2017-09-13 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
JP6301640B2 (ja) | 2013-11-28 | 2018-03-28 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
JP2016171162A (ja) * | 2015-03-12 | 2016-09-23 | 株式会社東芝 | 半導体装置 |
WO2017015225A1 (en) * | 2015-07-17 | 2017-01-26 | Cambridge Electronics, Inc. | Field-plate structures for semiconductor devices |
JP6627441B2 (ja) * | 2015-11-11 | 2020-01-08 | 住友電気工業株式会社 | 半導体装置 |
CN105448964A (zh) * | 2015-11-23 | 2016-03-30 | 西安电子科技大学 | 复合阶梯场板槽栅AlGaN/GaN HEMT高压器件结构及其制作方法 |
CN105448975A (zh) * | 2015-12-03 | 2016-03-30 | 西安电子科技大学 | 复合阶梯场板槽栅hemt高压器件及其制作方法 |
JP2017168768A (ja) * | 2016-03-18 | 2017-09-21 | 三菱電機株式会社 | 電界効果トランジスタおよびその製造方法 |
CN105810728B (zh) * | 2016-05-06 | 2019-06-18 | 西安电子科技大学 | 增强型鳍式绝缘栅高电子迁移率晶体管 |
TWI706566B (zh) * | 2016-08-01 | 2020-10-01 | 晶元光電股份有限公司 | 一種高功率半導體元件 |
IT201700064147A1 (it) * | 2017-06-09 | 2018-12-09 | St Microelectronics Srl | Transistore hemt normalmente spento con generazione selettiva del canale 2deg e relativo metodo di fabbricazione |
JP7103145B2 (ja) * | 2018-10-12 | 2022-07-20 | 富士通株式会社 | 半導体装置、半導体装置の製造方法、電源装置及び増幅器 |
JP2020113625A (ja) * | 2019-01-10 | 2020-07-27 | 富士通株式会社 | 半導体装置、半導体装置の製造方法及び増幅器 |
JP7176475B2 (ja) * | 2019-05-29 | 2022-11-22 | 株式会社デンソー | 半導体装置 |
US11658233B2 (en) * | 2019-11-19 | 2023-05-23 | Wolfspeed, Inc. | Semiconductors with improved thermal budget and process of making semiconductors with improved thermal budget |
CN111933708B (zh) * | 2020-07-30 | 2021-11-19 | 华中科技大学 | 一种氮化镓mis-hemt钝化设计及其制备方法 |
CN112701045B (zh) * | 2020-12-29 | 2023-07-18 | 北京大学深圳研究生院 | 双栅薄膜晶体管的结构及制造方法 |
CN113257896B (zh) * | 2021-05-11 | 2024-06-18 | 华南师范大学 | 多场板射频hemt器件及其制备方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4663156B2 (ja) | 2001-05-31 | 2011-03-30 | 富士通株式会社 | 化合物半導体装置 |
JP4385205B2 (ja) * | 2002-12-16 | 2009-12-16 | 日本電気株式会社 | 電界効果トランジスタ |
US7709269B2 (en) | 2006-01-17 | 2010-05-04 | Cree, Inc. | Methods of fabricating transistors including dielectrically-supported gate electrodes |
US8283699B2 (en) | 2006-11-13 | 2012-10-09 | Cree, Inc. | GaN based HEMTs with buried field plates |
US9711633B2 (en) * | 2008-05-09 | 2017-07-18 | Cree, Inc. | Methods of forming group III-nitride semiconductor devices including implanting ions directly into source and drain regions and annealing to activate the implanted ions |
US8105889B2 (en) * | 2009-07-27 | 2012-01-31 | Cree, Inc. | Methods of fabricating transistors including self-aligned gate electrodes and source/drain regions |
JP2011124385A (ja) | 2009-12-10 | 2011-06-23 | Sanken Electric Co Ltd | 化合物半導体装置及びその製造方法 |
-
2011
- 2011-09-29 JP JP2011215280A patent/JP5825018B2/ja active Active
-
2012
- 2012-08-03 EP EP12179147.9A patent/EP2575180B1/en active Active
- 2012-08-06 US US13/567,246 patent/US9035353B2/en active Active
- 2012-08-31 CN CN201210320857.2A patent/CN103035683B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN103035683B (zh) | 2015-09-16 |
EP2575180B1 (en) | 2017-07-05 |
US9035353B2 (en) | 2015-05-19 |
JP2013077629A (ja) | 2013-04-25 |
EP2575180A3 (en) | 2014-04-02 |
US20130082400A1 (en) | 2013-04-04 |
CN103035683A (zh) | 2013-04-10 |
EP2575180A2 (en) | 2013-04-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140603 |
|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R150 | Certificate of patent or registration of utility model |
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