JP2016054215A - 化合物半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】十分なノーマリオフ動作を得るも、オン抵抗を低減する信頼性の高いＦｉｎｆｅｔ型の化合物半導体装置を実現する。
【解決手段】
Ｆｉｎｆｅｔ型の化合物半導体装置は、基板１と、基板１の上方に形成された化合物半導体からなる凸状体１２と、凸状体１２の一部について、その両側面及び上面をゲート絶縁膜５を介して覆うゲート電極６とを備えており、凸状体１２は、複数のチャネル構造（第１のチャネル構造１２ａ及び第２のチャネル構造１２ｂ）が積層されて構成される。
【選択図】図１
【解決手段】
Ｆｉｎｆｅｔ型の化合物半導体装置は、基板１と、基板１の上方に形成された化合物半導体からなる凸状体１２と、凸状体１２の一部について、その両側面及び上面をゲート絶縁膜５を介して覆うゲート電極６とを備えており、凸状体１２は、複数のチャネル構造（第１のチャネル構造１２ａ及び第２のチャネル構造１２ｂ）が積層されて構成される。
【選択図】図１
Description
本発明は、化合物半導体装置及びその製造方法に関するものである。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
O. Ambacher, J. Smart, J. R. Shealy, N. G. Weimann, K. Chu, M. Murphy,W. J. Schaff, and L. F. Eastman, R. Dimitrov, L. Wittmer, and M. Stutzmann, W. Rieger and J. Hilsenbeck Journal.of Applied . Physics. 85, 3222 (1999)
Ki-Sik Im, Chul-Ho Won, Young-Woo Jo, Jae-Hoon Lee, Maryline Bawedin, Sorin Cristoloveanu, and Jung-Hee Lee IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 60(2013) p3012
窒化物半導体デバイスでは、２ＤＥＧの発生量を局所的に制御する技術が要求されている。例えばＨＥＭＴの場合には、いわゆるフェイルセーフの観点から、電圧のオフ時には電流が流れない、所謂ノーマリオフ動作が望まれる。
しかしながら従来では、非特許文献１に示されたような極性を有するｃ面（０００１）のＡｌＧａＮ／ＧａＮ構造を有するＡｌＧａＮ／ＧａＮ−ＨＥＭＴでは、チャネルに多数の電子が存在する。そのため、ゲート電圧のオフ時にも電流が流れてしまい、電流を遮断するためには、ゲート電極に負の電圧を印加する必要がある。このようなトランジスタの動作はノーマリオン動作と呼ばれる。
ノーマリオフ動作を実現するトランジスタとして、非特許文献２に示されたように、３つのゲートを有する所謂マルチゲートのＡｌＧａＮ／ＧａＮ−ＨＥＭＴが提案されている。このＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、Ｆｉｎｆｅｔ(Fin field effect transistor)とも呼ばれる。
従来のＦｉｎｆｅｔの概略構成を図２８及び図２９に示す。図２８は斜視図、図２９は図２８の線分Ｉ−Ｉ'に沿った断面図である。
このＦｉｎｆｅｔでは、基板、例えばＳｉ基板１０１上にＡｌＮ等のバッファ層１０２を介してｉ−ＧａＮ層１０３が形成され、その上に化合物半導体からなる凸状のチャネル構造１０４が形成されている。チャネル構造１０４の中央部分について、その両側面及び上面をゲート絶縁膜１０５を介して覆うゲート電極１０６が形成され、チャネル構造１０４のゲート絶縁膜１０５の非被覆部分にソース電極１０７及びドレイン電極１０８が形成されている。チャネル構造１０４は、ＧａＮの電子走行層となるＧａＮ層１０４ａ及び電子供給層となるＡｌＧａＮ層１０４ｂが積層されて構成されており、ＧａＮ層１０４ａのＡｌＧａＮ層１０４ｂとの界面に２次元電子ガス（２ＤＥＧ）が発生する。
このＦｉｎｆｅｔでは、基板、例えばＳｉ基板１０１上にＡｌＮ等のバッファ層１０２を介してｉ−ＧａＮ層１０３が形成され、その上に化合物半導体からなる凸状のチャネル構造１０４が形成されている。チャネル構造１０４の中央部分について、その両側面及び上面をゲート絶縁膜１０５を介して覆うゲート電極１０６が形成され、チャネル構造１０４のゲート絶縁膜１０５の非被覆部分にソース電極１０７及びドレイン電極１０８が形成されている。チャネル構造１０４は、ＧａＮの電子走行層となるＧａＮ層１０４ａ及び電子供給層となるＡｌＧａＮ層１０４ｂが積層されて構成されており、ＧａＮ層１０４ａのＡｌＧａＮ層１０４ｂとの界面に２次元電子ガス（２ＤＥＧ）が発生する。
Ｆｉｎｆｅｔにおいて、ゲート電極１０６に電圧を印加することにより、チャネル構造１０４の両側から空乏層が中央まで広がることで、ノーマリオフ動作される。この場合、所期のノーマリオフ動作を得るには、チャネル構造１０４の幅（チャネル幅）Ｗを小さくすることが必要である。しかしながらチャネル幅Ｗを小さくすると、Ｆｉｎｆｅｔのオン抵抗が増大するという課題がある。
本発明は、上記の課題に鑑みてなされたものであり、十分なノーマリオフ動作を得るも、オン抵抗を低減することができる信頼性の高いＦｉｎｆｅｔ型の化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、基板と、前記基板の上方に形成された化合物半導体からなる凸状体と、前記凸状体の一部について、その両側面及び上面を絶縁膜を介して覆う第１の電極とを含み、前記凸状体は、複数のチャネル構造が積層されてなる。
化合物半導体装置の製造方法の一態様は、基板の上方に、化合物半導体からなる複数のチャネル構造が積層されてなる凸状体を形成する工程と、前記凸状体の一部について、その両側面及び上面を絶縁膜を介して覆う第１の電極を形成する工程とを含む。
上記の諸態様によれば、十分なノーマリオフ動作を得るも、オン抵抗を低減する信頼性の高いＦｉｎｆｅｔ型の化合物半導体装置が実現する。
（第１の実施形態）
本実施形態では、化合物半導体装置として、窒化物半導体のＦｉｎｆｅｔを開示する。
本実施形態では、化合物半導体装置として、窒化物半導体のＦｉｎｆｅｔを開示する。
−Ｆｉｎｆｅｔの構成−
図１は、第１の実施形態によるＦｉｎｆｅｔの構成を示す概略斜視図である。図２は、図１の線分Ｉ−Ｉ'に沿った概略断面図である。
このＦｉｎｆｅｔでは、基板、例えばＳｉ基板１上に化合物半導体層１１が形成され、その上に化合物半導体からなる凸状体１２が形成されている。凸状体１２の一部、ここでは中央部分について、その両側面及び上面をゲート絶縁膜５が形成されている。凸状体１２の中央部分には、両側面及び上面をゲート絶縁膜５を介してゲート電極６が形成されている。凸状体１２のゲート絶縁膜５の非被覆部分である両端部分には、ソース電極３及びドレイン電極４が形成されている。
図１は、第１の実施形態によるＦｉｎｆｅｔの構成を示す概略斜視図である。図２は、図１の線分Ｉ−Ｉ'に沿った概略断面図である。
このＦｉｎｆｅｔでは、基板、例えばＳｉ基板１上に化合物半導体層１１が形成され、その上に化合物半導体からなる凸状体１２が形成されている。凸状体１２の一部、ここでは中央部分について、その両側面及び上面をゲート絶縁膜５が形成されている。凸状体１２の中央部分には、両側面及び上面をゲート絶縁膜５を介してゲート電極６が形成されている。凸状体１２のゲート絶縁膜５の非被覆部分である両端部分には、ソース電極３及びドレイン電極４が形成されている。
化合物半導体層１１は、バッファ層２ａ及びｉ−ＧａＮ層２ｂからなる積層構造である。
凸状体１２は、複数のチャネル構造が重畳されてなる多重チャネル構成とされており、その短手方向の幅がチャネル幅Ｗとされている。
凸状体１２は、複数のチャネル構造が重畳されてなる多重チャネル構成とされており、その短手方向の幅がチャネル幅Ｗとされている。
凸状体１２は、第１のチャネル構造１２ａ及び第２のチャネル構造１２ｂが積層された２層のチャネル構成とされており、第２のチャネル構造１２ｂ上にキャップ層１２ｃが形成されている。第１のチャネル構造１２ａは、ＧａＮ層２ｃ及びＡｌＧａＮ層２ｄが積層されてなる。第２のチャネル構造１２ｂは、ＧａＮ層２ｅ及びＡｌＧａＮ層２ｆが積層されてなる。キャップ層１２ｃは、ｎ−ＧａＮ層からなる。第１のチャネル構造１２ａでは、ＧａＮ層２ｃが電子走行層、ＡｌＧａＮ層２ｄが電子供給層となり、ＧａＮ層２ｃのＡｌＧａＮ層２ｄとの界面に２ＤＥＧが発生する。同様に、第２のチャネル構造１２ｂでは、ＧａＮ層２ｅが電子走行層、ＡｌＧａＮ層２ｆが電子供給層となり、ＧａＮ層２ｅのＡｌＧａＮ層２ｆとの界面に２ＤＥＧが発生する。
本実施形態では、凸状体１２は、複数のチャネル構造１２ａ，１２ｂを備えた多重チャネル構成とされている。多重チャネル構成とすることにより、チャネル幅を小さくして十分なノーマリオフ動作を得るも、オン電流が増加してオン抵抗が低減する。
凸状体１２のゲート絶縁膜５の非被覆部分である両端部分には、一対のリセス１２Ａ，１２Ｂが形成されている。リセス１２Ａは、リセス１２Ａ１，１２Ａ２が並列して連通してなる。リセス１２Ｂは、リセス１２Ｂ１，１２Ｂ２が並列して連通してなる。リセス１２Ａ１，１２Ｂ１は、キャップ層１２ｃに形成され、第１のチャネル構造１２ａのＧａＮ層２ｃの表面の一部を露出する。リセス１２Ａ２，１２Ｂ２は、第２のチャネル構造１２ｂに形成され、第１のチャネル構造１２ａのＡｌＧａＮ層２ｄの表面の一部を露出する。
ソース電極３は、リセス１２Ａを埋め込むように形成されており、リセス１２Ａ１内で第２のチャネル構造１２ｂのＡｌＧａＮ層２ｆと、リセス１２Ａ２内で第１のチャネル構造１２ａのＡｌＧａＮ層２ｄと、それぞれオーミック接触している。
ドレイン電極４は、リセス１２Ｂを埋め込むように形成されており、リセス１２Ｂ１内で第２のチャネル構造１２ｂのＡｌＧａＮ層２ｆと、リセス１２Ｂ２内で第１のチャネル構造１２ａのＡｌＧａＮ層２ｄと、それぞれオーミック接触している。
ドレイン電極４は、リセス１２Ｂを埋め込むように形成されており、リセス１２Ｂ１内で第２のチャネル構造１２ｂのＡｌＧａＮ層２ｆと、リセス１２Ｂ２内で第１のチャネル構造１２ａのＡｌＧａＮ層２ｄと、それぞれオーミック接触している。
本実施形態では、ソース電極３及びドレイン電極４は、第１及び第２のチャネル構造１２ａ，１２ｂの双方とオーミック接触している。この構成により、コンタクト抵抗を十分に低減することができる。
以下、本実施形態によるＦｉｎｆｅｔの奏する作用効果に関してシミュレーションにより調べた結果について説明する。
図３は、チャネル幅及びゲート電極に印加する電圧を変えた場合における各チャネル構造の電子密度分布を示す特性図である。（ａ），（ｂ）はチャネル幅を２００ｎｍにした場合における各チャネル構造の電子密度分布をシミュレーション計算した結果を示す特性図であり、（ａ）がゲート電圧を０Ｖとした場合、（ｂ）がゲート電圧を１０Ｖとした場合の結果である。（ｃ），（ｄ）はチャネル幅を５０ｎｍにした場合における各チャネル構造の電子密度分布をシミュレーション計算した結果を示す特性図であり、（ｃ）がゲート電圧を０Ｖとした場合、（ｄ）がゲート電圧を１０Ｖとした場合の結果である。
図３は、チャネル幅及びゲート電極に印加する電圧を変えた場合における各チャネル構造の電子密度分布を示す特性図である。（ａ），（ｂ）はチャネル幅を２００ｎｍにした場合における各チャネル構造の電子密度分布をシミュレーション計算した結果を示す特性図であり、（ａ）がゲート電圧を０Ｖとした場合、（ｂ）がゲート電圧を１０Ｖとした場合の結果である。（ｃ），（ｄ）はチャネル幅を５０ｎｍにした場合における各チャネル構造の電子密度分布をシミュレーション計算した結果を示す特性図であり、（ｃ）がゲート電圧を０Ｖとした場合、（ｄ）がゲート電圧を１０Ｖとした場合の結果である。
図３（ａ）〜（ｄ）では、図２に示した断面に対応する２次元の構造について、各チャネル構造の電子密度分布をＴＣＡＤシミュレータを用いて計算した。凸状体における各チャネル構造のＧａＮ層の厚みは５０ｎｍに、ＡｌＧａＮ層をＡｌ0.2Ｇａ0.8Ｎとして厚みは２０ｎｍに、キャップ層の厚みは５ｎｍに設定した。ゲート絶縁膜の厚みは１０ｎｍに設定した。
チャネル幅を大値（２００ｎｍ）とした場合では、図３（ａ）のように、ゲート電圧が０Ｖのときにも２ＤＥＧの電流密度が大きく、ノーマリオン動作となる。
チャネル幅を小値（５０ｎｍ）とし、ゲート電圧が０Ｖの場合では、図３（ｃ）のように、第１及び第２のチャネル構造のいずれについても、２ＤＥＧの電流密度は極めて小さく、ノーマリオフ動作となることが確認された。ここで、上部に位置する第２のチャネル構造では、下部に位置する第１のチャネル構造に比べて電子密度が少なく、より優れたノーマリオフ動作を示している。これは、第２のチャネル構造は両側面に加えて上部をゲート絶縁膜に覆われており、十分に空乏層が伸張するのに対して、第１のチャネル構造は両側面のみゲート絶縁膜に覆われており、第２のチャネル構造ほどには空乏層が伸張しないためである。
チャネル幅を小値（５０ｎｍ）とし、ゲート電圧が１０Ｖの場合では、図３（ｄ）のように、第１及び第２のチャネル構造は双方共にオン動作することが確認された。
−Ｆｉｎｆｅｔの製造方法−
図４〜図６は、第１の実施形態によるＦｉｎｆｅｔの製造方法を工程順に示す概略断面図である。図４及び図６は凸状体のチャネル幅に平行な（凸状体の短手方向に平行な）図１の線分Ｉ−Ｉ'に沿った切断面を、図５は凸状体のチャネル幅に直交する（凸状体の長手方向に平行な）図１の線分ＩＩ−ＩＩ'に沿った切断面をそれぞれ示す。
図４〜図６は、第１の実施形態によるＦｉｎｆｅｔの製造方法を工程順に示す概略断面図である。図４及び図６は凸状体のチャネル幅に平行な（凸状体の短手方向に平行な）図１の線分Ｉ−Ｉ'に沿った切断面を、図５は凸状体のチャネル幅に直交する（凸状体の長手方向に平行な）図１の線分ＩＩ−ＩＩ'に沿った切断面をそれぞれ示す。
先ず、図４（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、各化合物半導体を積層する。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
各化合物半導体としては、バッファ層２ａ、ｉ−ＧａＮ層２ｂ、ＧａＮ層２ｃ、ＡｌＧａＮ層２ｄ、ＧａＮ層２ｅ、ＡｌＧａＮ層２ｆ、及びｎ−ＧａＮ層２ｇが順次形成される。
なお、基板としてＧａＮ基板を用い、このＧａＮ基板上に、バッファ層及びｉ−ＧａＮ層を形成することなく、ＧａＮ層２ｃ、ＡｌＧａＮ層２ｄ、ＧａＮ層２ｅ、ＡｌＧａＮ層２ｆ、及びｎ−ＧａＮ層２ｇを積層形成しても良い。
なお、基板としてＧａＮ基板を用い、このＧａＮ基板上に、バッファ層及びｉ−ＧａＮ層を形成することなく、ＧａＮ層２ｃ、ＡｌＧａＮ層２ｄ、ＧａＮ層２ｅ、ＡｌＧａＮ層２ｆ、及びｎ−ＧａＮ層２ｇを積層形成しても良い。
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、ＡｌＮを１００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに、ＧａＮを５０ｎｍ程度の厚みに、Ａｌ0.2Ｇａ0.8Ｎを２０ｎｍ程度の厚みに、ＧａＮを５０ｎｍ程度の厚みに、Ａｌ0.2Ｇａ0.8Ｎを２０ｎｍ程度の厚みに、ｎ−ＧａＮを５ｎｍ程度の厚みに、順次成長する。これにより、バッファ層２ａ、ｉ−ＧａＮ層２ｂ、ＧａＮ層２ｃ、ＡｌＧａＮ層２ｄ、ＧａＮ層２ｅ、ＡｌＧａＮ層２ｆ、及びｎ−ＧａＮ層２ｇが積層形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧ）ガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡガス、ＴＭＧガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
続いて、図４（ｂ）に示すように、積層された化合物半導体のうち、ｉ−ＧａＮ層２ｂの上方に存する各層をエッチングする。
詳細には、ｎ−ＧａＮ層２ｇ上にレジストを塗布し、このレジストをリソグラフィーによって加工してレジストマスクを形成する。このレジストマスクを用いて、ＧａＮ層２ｃ、ＡｌＧａＮ層２ｄ、ＧａＮ層２ｅ、ＡｌＧａＮ層２ｆ、及びｎ−ＧａＮ層２ｇをエッチング（ドライエッチング又はウェットエッチング）する。以上により、バッファ層２ａ及びｉ−ＧａＮ層２ｂからなる積層構造を化合物半導体層１１として、化合物半導体層１１上に凸状体１２が形成される。
詳細には、ｎ−ＧａＮ層２ｇ上にレジストを塗布し、このレジストをリソグラフィーによって加工してレジストマスクを形成する。このレジストマスクを用いて、ＧａＮ層２ｃ、ＡｌＧａＮ層２ｄ、ＧａＮ層２ｅ、ＡｌＧａＮ層２ｆ、及びｎ−ＧａＮ層２ｇをエッチング（ドライエッチング又はウェットエッチング）する。以上により、バッファ層２ａ及びｉ−ＧａＮ層２ｂからなる積層構造を化合物半導体層１１として、化合物半導体層１１上に凸状体１２が形成される。
凸状体１２は、ＧａＮ層２ｃ及びＡｌＧａＮ層２ｄが積層された第１のチャネル構造１２ａと、ＧａＮ層２ｅ及びＡｌＧａＮ層２ｆが積層された第２のチャネル構造１２ｂと、ｎ−ＧａＮ層２ｇからなるキャップ層１２ｃが重畳されてなる。第１のチャネル構造１２ａでは、ＧａＮ層２ｃが電子走行層、ＡｌＧａＮ層２ｄが電子供給層となる。同様に、第２のチャネル構造１２ｂでは、ＧａＮ層２ｅが電子走行層、ＡｌＧａＮ層２ｆが電子供給層となる。
続いて、図５（ａ）に示すように、凸状体１２の両端部分にリセス１２Ａ，１２Ｂを形成する。
詳細には、先ず、凸状体１２の表面を含む全面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極の一部の形成予定部位に相当する凸状体１２の表面を露出するリセスを形成する。以上により、当該リセスを有するレジストマスクが形成される。
詳細には、先ず、凸状体１２の表面を含む全面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極の一部の形成予定部位に相当する凸状体１２の表面を露出するリセスを形成する。以上により、当該リセスを有するレジストマスクが形成される。
このレジストマスクを用いて、第２のチャネル構造１２ｂのＡｌＧａＮ層２ｆの表面が露出するまで、キャップ層１２ｃの電極の一部の形成予定部位をドライエッチングして除去する。これにより、ＡｌＧａＮ層２ｆの表面の電極の一部の形成予定部位を露出するリセス１２Ａ１，１２Ｂ１が形成される。レジストマスクは、灰化処理又はウェット処理により除去される。
凸状体１２の表面を含む全面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極の他部の形成予定部位に相当する凸状体１２の表面を露出するリセスを形成する。以上により、当該リセスを有するレジストマスクが形成される。
このレジストマスクを用いて、第１のチャネル構造１２ａのＡｌＧａＮ層２ｄの表面が露出するまで、凸状体１２のキャップ層１２ｃ及び電極の他部の形成予定部位をドライエッチングして除去する。これにより、ＡｌＧａＮ層２ｄの表面における電極の他部の形成予定部位を露出するリセス１２Ａ２，１２Ｂ２が形成される。レジストマスクは、灰化処理又はウェット処理により除去される。
以上により、凸状体１２の両端部分に、リセス１２Ａ１，１２Ａ２が並列して連通してなるリセス１２Ａと、リセス１２Ｂ１，１２Ｂ２が並列して連通してなるリセス１２Ｂとが形成される。
以上により、凸状体１２の両端部分に、リセス１２Ａ１，１２Ａ２が並列して連通してなるリセス１２Ａと、リセス１２Ｂ１，１２Ｂ２が並列して連通してなるリセス１２Ｂとが形成される。
続いて、図５（ｂ）に示すように、ソース電極３及びドレイン電極４を形成する。
詳細には、先ず、凸状体１２の表面を含む全面にレジストを塗布する。レジストをリソグラフィーにより加工し、リセス１２Ａ，１２Ｂを露出させるリセスを形成する。以上により、当該リセスを有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、リセス１２Ａ，１２Ｂを露出させるリセス内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／ＡｌをＡｌＧａＮ層２ｄ，２ｆとオーミックコンタクトさせる。Ｔｉ／ＡｌのＡｌＧａＮ層２ｄ，２ｆとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、リセス１２Ａ，１２Ｂを電極材料の一部で埋め込むソース電極３及びドレイン電極４が形成される。
詳細には、先ず、凸状体１２の表面を含む全面にレジストを塗布する。レジストをリソグラフィーにより加工し、リセス１２Ａ，１２Ｂを露出させるリセスを形成する。以上により、当該リセスを有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、リセス１２Ａ，１２Ｂを露出させるリセス内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／ＡｌをＡｌＧａＮ層２ｄ，２ｆとオーミックコンタクトさせる。Ｔｉ／ＡｌのＡｌＧａＮ層２ｄ，２ｆとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、リセス１２Ａ，１２Ｂを電極材料の一部で埋め込むソース電極３及びドレイン電極４が形成される。
続いて、図６（ａ）に示すように、凸状体１２の一部、ここでは中央部分について、その両側面及び上面を覆うゲート絶縁膜５を形成する。
凸状体１２上を含む全面に、絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。
次に、堆積されたＡｌ2Ｏ3をリソグラフィー及びウェットエッチングにより加工し、Ａｌ2Ｏ3を凸状体１２の中央部分のみに残存させる。以上により、凸状体１２の中央部分について、その両側面及び上面を覆うゲート絶縁膜５が形成される。
凸状体１２上を含む全面に、絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。
次に、堆積されたＡｌ2Ｏ3をリソグラフィー及びウェットエッチングにより加工し、Ａｌ2Ｏ3を凸状体１２の中央部分のみに残存させる。以上により、凸状体１２の中央部分について、その両側面及び上面を覆うゲート絶縁膜５が形成される。
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図６（ｂ）に示すように、凸状体１２の一部、ここでは中央部分について、その両側面及び上面にゲート絶縁膜５を介して覆うゲート電極６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。
レジストをゲート絶縁膜５上に含む全面に塗布し、ゲート絶縁膜５上のゲート電極の形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
レジストをゲート絶縁膜５上に含む全面に塗布し、ゲート絶縁膜５上のゲート電極の形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜５を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、凸状体１２の中央部分について、その両側面及び上面にゲート絶縁膜５を介して覆うゲート電極６が形成される。
しかる後、ソース電極３、ドレイン電極４、ゲート電極６と接続される配線の形成等の諸工程を経て、本実施形態によるＦｉｎｆｅｔが形成される。
以上説明したように、本実施形態によれば、十分なノーマリオフ動作を得るも、オン抵抗を低減する信頼性の高いＦｉｎｆｅｔが実現する。
（第２の実施形態）
本実施形態では、第１の実施形態と同様に窒化物半導体のＦｉｎｆｅｔを開示するが、ゲート絶縁膜等の構成が異なる点で第１の実施形態と相違する。なお、第１の実施形態と同様の構成部材等については、同じ符号を付して詳しい説明を省略する。
本実施形態では、第１の実施形態と同様に窒化物半導体のＦｉｎｆｅｔを開示するが、ゲート絶縁膜等の構成が異なる点で第１の実施形態と相違する。なお、第１の実施形態と同様の構成部材等については、同じ符号を付して詳しい説明を省略する。
図７は、第２の実施形態によるＦｉｎｆｅｔの構成を示す概略斜視図である。図８は、図７の線分Ｉ−Ｉ'に沿った概略断面図である。
このＦｉｎｆｅｔでは、第１の実施形態と同様に、例えばＳｉ基板１上に化合物半導体層１１が形成され、その上に凸状体１２が形成されている。凸状体１２の一部、ここでは中央部分について、その両側面及び上面をゲート絶縁膜２１が形成されている。凸状体１２の中央部分には、両側面及び上面にゲート絶縁膜２１を介してゲート電極６が形成されている。凸状体１２のゲート絶縁膜２１の非被覆部分である両端部分には、ソース電極３及びドレイン電極４が形成されている。
このＦｉｎｆｅｔでは、第１の実施形態と同様に、例えばＳｉ基板１上に化合物半導体層１１が形成され、その上に凸状体１２が形成されている。凸状体１２の一部、ここでは中央部分について、その両側面及び上面をゲート絶縁膜２１が形成されている。凸状体１２の中央部分には、両側面及び上面にゲート絶縁膜２１を介してゲート電極６が形成されている。凸状体１２のゲート絶縁膜２１の非被覆部分である両端部分には、ソース電極３及びドレイン電極４が形成されている。
ゲート絶縁膜２１は、図８に示すように、第１のチャネル構造１２ａの両側面を覆う第１のゲート絶縁膜２１ａと、第２のチャネル構造１２ｂの両側面及び（キャップ層１２ｃを介した）上面を覆う第２のゲート絶縁膜２１ｂとが一体形成されている。
第２のゲート絶縁膜２１ｂは、例えば１０ｎｍ程度の厚みに形成されている。第１のゲート絶縁膜２１ａは、第２のゲート絶縁膜２１ｂよりも薄く、例えば５ｎｍ程度の厚みに形成されている。
第２のゲート絶縁膜２１ｂは、例えば１０ｎｍ程度の厚みに形成されている。第１のゲート絶縁膜２１ａは、第２のゲート絶縁膜２１ｂよりも薄く、例えば５ｎｍ程度の厚みに形成されている。
本実施形態では、凸状体１２は、複数のチャネル構造１２ａ，１２ｂを備えた多重チャネル構成とされている。多重チャネル構成とすることにより、チャネル幅を小さくして十分なノーマリオフ動作を得るも、オン電流が増加してオン抵抗が低減する。
凸状体１２は、第１のチャネル構造１２ａの両側面を覆う第１のゲート絶縁膜２１ａが薄く形成されており、空乏層の幅が十分に伸張する。そのため、第１のチャネル構造１２ａは、両側面に加えて上部にゲート電極６が配された第２のチャネル構造１２ｂと略同等の優れたノーマリオフ動作を得ることができる。
凸状体１２は、第１のチャネル構造１２ａの両側面を覆う第１のゲート絶縁膜２１ａが薄く形成されており、空乏層の幅が十分に伸張する。そのため、第１のチャネル構造１２ａは、両側面に加えて上部にゲート電極６が配された第２のチャネル構造１２ｂと略同等の優れたノーマリオフ動作を得ることができる。
以下、本実施形態によるＦｉｎｆｅｔの奏する作用効果に関してシミュレーションにより調べた結果について説明する。
図９は、ゲート電圧を０Ｖとし、チャネル幅を変えた場合における各チャネル構造の電子密度分布を示す特性図である。（ａ）はチャネル幅を２００ｎｍにした場合における各チャネル構造の電子密度分布をシミュレーション計算した結果を、（ｂ）はチャネル幅を５０ｎｍにした場合における各チャネル構造の電子密度分布をシミュレーション計算した結果を示す。
図９は、ゲート電圧を０Ｖとし、チャネル幅を変えた場合における各チャネル構造の電子密度分布を示す特性図である。（ａ）はチャネル幅を２００ｎｍにした場合における各チャネル構造の電子密度分布をシミュレーション計算した結果を、（ｂ）はチャネル幅を５０ｎｍにした場合における各チャネル構造の電子密度分布をシミュレーション計算した結果を示す。
図９（ａ），（ｂ）では、図８に示した断面に対応する２次元の構造について、各チャネル構造の電子密度分布はＴＣＡＤシミュレータを用いて計算した。凸状体における各チャネル構造のＧａＮ層の厚みは５０ｎｍに、ＡｌＧａＮ層をＡｌ0.2Ｇａ0.8Ｎとして厚みは２０ｎｍに、キャップ層の厚みは５ｎｍに設定した。ゲート絶縁膜の厚みは、下部に存する第１のチャネル構造の両側面を覆う部分（第１のゲート絶縁膜）を５ｎｍに、上部に存する第２のチャネル構造の両側面及び（キャップ層を介した）上面を覆う部分（第２のゲート絶縁膜）を１０ｎｍに設定した。
チャネル幅を大値（２００ｎｍ）とした場合では、図９（ａ）のように、ゲート電圧が０Ｖのときにも２ＤＥＧの電流密度が大きく、ノーマリオン動作となる。
チャネル幅を小値（５０ｎｍ）とし、ゲート電圧が０Ｖの場合では、図９（ｂ）のように、第１及び第２のチャネル構造のいずれについても、２ＤＥＧの電流密度は極めて小さく、ノーマリオフ動作となることが確認された。ここで、下部に位置する第１のチャネル構造の両側面が薄い第１のゲート絶縁膜で覆われていることにより、空乏層の幅が伸張し、上部に位置する第２のチャネル構造と略同等の優れたノーマリオフ動作を示すことが確認された。
−Ｆｉｎｆｅｔの製造方法−
図１０〜図１２は、第２の実施形態によるＦｉｎｆｅｔの製造方法の主要工程を順に示す概略断面図であり、凸状体のチャネル幅に平行な（凸状体の短手方向に平行な）図７の線分Ｉ−Ｉ'に沿った切断面を示す。
図１０〜図１２は、第２の実施形態によるＦｉｎｆｅｔの製造方法の主要工程を順に示す概略断面図であり、凸状体のチャネル幅に平行な（凸状体の短手方向に平行な）図７の線分Ｉ−Ｉ'に沿った切断面を示す。
本実施形態では、先ず、図１０（ａ）に示すように、成長用基板として例えばＧａＮ基板２２上に、各化合物半導体を積層する。成長用基板としては、ＧａＮ基板の代わりに、Ｓｉ基板、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
各化合物半導体としては、ＧａＮ層２ｃ、ＡｌＧａＮ層２ｄ、ＧａＮ層２ｅ、ＡｌＧａＮ層２ｆ、及びｎ−ＧａＮ層２ｇが順次形成される。本実施形態では、バッファ層及びｉ−ＧａＮ層を形成することなく、ＧａＮ基板２２上に直接的にＧａＮ層２ｃ〜ｎ−ＧａＮ層２ｇを積層形成する。
続いて、図１０（ｂ）に示すように、積層した各化合物半導体をエッチングする。
詳細には、ｎ−ＧａＮ層２ｇ上にレジストを塗布し、このレジストをリソグラフィーによって加工してレジストマスクを形成する。このレジストマスクを用いて、ＧａＮ層２ｃ、ＡｌＧａＮ層２ｄ、ＧａＮ層２ｅ、ＡｌＧａＮ層２ｆ、及びｎ−ＧａＮ層２ｇをエッチング（ドライエッチング又はウェットエッチング）する。以上により、ＧａＮ基板２２上に、第１のチャネル構造１２ａ、第２のチャネル構造１２ｂ、及びキャップ層１２ｃが順次積層されてなる凸状体１２が形成される。
詳細には、ｎ−ＧａＮ層２ｇ上にレジストを塗布し、このレジストをリソグラフィーによって加工してレジストマスクを形成する。このレジストマスクを用いて、ＧａＮ層２ｃ、ＡｌＧａＮ層２ｄ、ＧａＮ層２ｅ、ＡｌＧａＮ層２ｆ、及びｎ−ＧａＮ層２ｇをエッチング（ドライエッチング又はウェットエッチング）する。以上により、ＧａＮ基板２２上に、第１のチャネル構造１２ａ、第２のチャネル構造１２ｂ、及びキャップ層１２ｃが順次積層されてなる凸状体１２が形成される。
続いて、第１の実施形態の図５（ａ），（ｂ）と同様にして、凸状体１２の両端部分にリセス１２Ａ，１２Ｂを埋め込むソース電極３及びドレイン電極４を形成する。
続いて、凸状体１２の一部、ここでは中央部分について、その両側面及び上面を覆うゲート絶縁膜２１を形成する。
先ず、図１１（ａ）に示すように、凸状体１２上を含む全面に、絶縁材料として例えばＡｌ2Ｏ3２４ａを堆積する。Ａｌ2Ｏ3２４ａは、ＡＬＤ法により例えば５ｎｍ程度に堆積する。堆積されたＡｌ2Ｏ3をリソグラフィー及びドライエッチングにより加工し、Ａｌ2Ｏ3２４ａを凸状体１２の中央部分のみに残存させる。以上により、凸状体１２の中央部分について、その両側面及び上面を覆うようにＡｌ2Ｏ3２４ａが形成される。
先ず、図１１（ａ）に示すように、凸状体１２上を含む全面に、絶縁材料として例えばＡｌ2Ｏ3２４ａを堆積する。Ａｌ2Ｏ3２４ａは、ＡＬＤ法により例えば５ｎｍ程度に堆積する。堆積されたＡｌ2Ｏ3をリソグラフィー及びドライエッチングにより加工し、Ａｌ2Ｏ3２４ａを凸状体１２の中央部分のみに残存させる。以上により、凸状体１２の中央部分について、その両側面及び上面を覆うようにＡｌ2Ｏ3２４ａが形成される。
次に、図１１（ｂ）に示すように、Ａｌ2Ｏ3２４ａの側面の一部を覆うように、ＧａＮ２３を成長する。
詳細には、ＧａＮ基板２２上から、Ａｌ2Ｏ3２４ａの側面で第１のチャネル構造１２ａのＧａＮ層２ｅの上面よりも高く、第２のチャネル構造１２ｂのＧａＮ層２ｅの上面よりも低い所定高さまで、ＧａＮ２３を成長する。
詳細には、ＧａＮ基板２２上から、Ａｌ2Ｏ3２４ａの側面で第１のチャネル構造１２ａのＧａＮ層２ｅの上面よりも高く、第２のチャネル構造１２ｂのＧａＮ層２ｅの上面よりも低い所定高さまで、ＧａＮ２３を成長する。
次に、図１１（ｃ）に示すように、ＧａＮ２３から露出するＡｌ2Ｏ3２４ａ上を含む全面にＡｌ2Ｏ3２４ｂを堆積する。Ａｌ2Ｏ3２４ｂは、ＡＬＤ法により例えば５ｎｍ程度に堆積する。
次に、図１２（ａ）に示すように、レジストを塗布し、リソグラフィーで加工する。これにより、堆積されたＡｌ2Ｏ3２４ｂの上面の中央部分（下層にＡｌ2Ｏ3２４ａが形成された部分）のみを覆うレジストマスク２５が形成される。
レジストマスク２４を用いて、レジストマスク２５から露出するＡｌ2Ｏ3２４ｂをリソグラフィー及びウェットエッチングにより加工し、Ａｌ2Ｏ3を凸状体１２の中央部分のみに残存させる。レジストマスク２５は、アッシング処理又はウェット処理により除去される。
レジストマスク２４を用いて、レジストマスク２５から露出するＡｌ2Ｏ3２４ｂをリソグラフィー及びウェットエッチングにより加工し、Ａｌ2Ｏ3を凸状体１２の中央部分のみに残存させる。レジストマスク２５は、アッシング処理又はウェット処理により除去される。
次に、図１２（ｂ）に示すように、ＧａＮ２３を除去する。以上により、凸状体１２の中央部分について、その両側面及び上面を覆うゲート絶縁膜２１が形成される。
ゲート絶縁膜２１は、第１のチャネル構造１２ａの両側面を覆う第１のゲート絶縁膜２１ａと、第２のチャネル構造１２ｂの両側面及び（キャップ層１２ｃを介した）上面を覆う第２のゲート絶縁膜２１ｂとが一体形成されてなる。第２のゲート絶縁膜２１ｂは、例えば１０ｎｍ程度の厚みに形成される。第１のゲート絶縁膜２１ａは、第２のゲート絶縁膜２１ｂよりも薄く、例えば５ｎｍ程度の厚みに形成される。
ゲート絶縁膜２１は、第１のチャネル構造１２ａの両側面を覆う第１のゲート絶縁膜２１ａと、第２のチャネル構造１２ｂの両側面及び（キャップ層１２ｃを介した）上面を覆う第２のゲート絶縁膜２１ｂとが一体形成されてなる。第２のゲート絶縁膜２１ｂは、例えば１０ｎｍ程度の厚みに形成される。第１のゲート絶縁膜２１ａは、第２のゲート絶縁膜２１ｂよりも薄く、例えば５ｎｍ程度の厚みに形成される。
続いて、第１の実施形態の図６（ｂ）と同様にして、凸状体１２の中央部分について、その両側面及び上面にゲート絶縁膜２１を介して覆うゲート電極６を形成する。このときの状態を図１２（ｃ）に示す。
しかる後、ソース電極３、ドレイン電極４、ゲート電極６と接続される配線の形成等の諸工程を経て、本実施形態によるＦｉｎｆｅｔが形成される。
しかる後、ソース電極３、ドレイン電極４、ゲート電極６と接続される配線の形成等の諸工程を経て、本実施形態によるＦｉｎｆｅｔが形成される。
以上説明したように、本実施形態によれば、２層のチャネル構造１２ａ，１２ｂの双方について十分なノーマリオフ動作を得るも、オン抵抗を低減する信頼性の高いＦｉｎｆｅｔが実現する。
単一のチャネル構造を有する従来のＦｉｎｆｅｔに比べて、本実施形態によるＦｉｎｆｅｔでは、オン電流が１．６倍増加、即ちオン抵抗が３８％低減する。
単一のチャネル構造を有する従来のＦｉｎｆｅｔに比べて、本実施形態によるＦｉｎｆｅｔでは、オン電流が１．６倍増加、即ちオン抵抗が３８％低減する。
（第３の実施形態）
本実施形態では、第１の実施形態と同様に窒化物半導体のＦｉｎｆｅｔを開示するが、凸状体の形状等が異なる点で第１の実施形態と相違する。なお、第１の実施形態と同様の構成部材等については、同じ符号を付して詳しい説明を省略する。
本実施形態では、第１の実施形態と同様に窒化物半導体のＦｉｎｆｅｔを開示するが、凸状体の形状等が異なる点で第１の実施形態と相違する。なお、第１の実施形態と同様の構成部材等については、同じ符号を付して詳しい説明を省略する。
図１３は、第３の実施形態によるＦｉｎｆｅｔの構成を示す概略斜視図である。図１４は、図１３の線分Ｉ−Ｉ'に沿った概略断面図である。
このＦｉｎｆｅｔでは、第１の実施形態と同様に、例えばＳｉ基板１上に化合物半導体層１１が形成され、その上に凸状体３１が形成されている。凸状体３１の一部、ここでは中央部分について、その両側面及び上面をゲート絶縁膜５が形成されている。凸状体３１の中央部分には、両側面及び上面にゲート絶縁膜５を介してゲート電極６が形成されている。凸状体３１のゲート絶縁膜５の非被覆部分である両端部分には、ソース電極３及びドレイン電極４が形成されている。
このＦｉｎｆｅｔでは、第１の実施形態と同様に、例えばＳｉ基板１上に化合物半導体層１１が形成され、その上に凸状体３１が形成されている。凸状体３１の一部、ここでは中央部分について、その両側面及び上面をゲート絶縁膜５が形成されている。凸状体３１の中央部分には、両側面及び上面にゲート絶縁膜５を介してゲート電極６が形成されている。凸状体３１のゲート絶縁膜５の非被覆部分である両端部分には、ソース電極３及びドレイン電極４が形成されている。
凸状体３１は、第１のチャネル構造３１ａ及び第２のチャネル構造３１ｂが積層された２層のチャネル構成とされており、第２のチャネル構造３１ｂ上にキャップ層３１ｃが形成されている。第１のチャネル構造３１ａは、ＧａＮ層２ｃ及びＡｌＧａＮ層２ｄが積層されてなる。第２のチャネル構造３１ｂは、ＧａＮ層２ｅ及びＡｌＧａＮ層２ｆが積層されてなる。キャップ層３１ｃは、ｎ−ＧａＮ層からなる。第１のチャネル構造３１ａでは、ＧａＮ層２ｃが電子走行層、ＡｌＧａＮ層２ｄが電子供給層となり、ＧａＮ層２ｃのＡｌＧａＮ層２ｄとの界面に２ＤＥＧが発生する。同様に、第２のチャネル構造３１ｂでは、ＧａＮ層２ｅが電子走行層、ＡｌＧａＮ層２ｆが電子供給層となり、ＧａＮ層２ｅのＡｌＧａＮ層２ｆとの界面に２ＤＥＧが発生する。
本実施形態では、凸状体３１は、複数のチャネル構造３１ａ，３１ｂを備えた多重チャネル構成とされている。多重チャネル構成とすることにより、チャネル幅を小さくして十分なノーマリオフ動作を得るも、オン電流が増加してオン抵抗が低減する。
凸状体３１は、図１４に示すように、その両側面間の幅が下方へ向かうほど狭くなる逆テーパ形状に形成されている。この構成により、第１のチャネル構造３１ａのチャネル幅Ｗ１は第２のチャネル構造３１ｂのチャネル幅Ｗ２よりも狭くなる。そのため、第１のチャネル構造３１ａは、両側面に加えて上部にゲート電極６が配された第２のチャネル構造３１ｂと略同等の優れたノーマリオフ動作を得ることができる。
凸状体３１は、図１４に示すように、その両側面間の幅が下方へ向かうほど狭くなる逆テーパ形状に形成されている。この構成により、第１のチャネル構造３１ａのチャネル幅Ｗ１は第２のチャネル構造３１ｂのチャネル幅Ｗ２よりも狭くなる。そのため、第１のチャネル構造３１ａは、両側面に加えて上部にゲート電極６が配された第２のチャネル構造３１ｂと略同等の優れたノーマリオフ動作を得ることができる。
以下、本実施形態によるＦｉｎｆｅｔの奏する作用効果に関してシミュレーションにより調べた結果について説明する。
図１５は、ゲート電圧を０Ｖとし、チャネル幅を変えた場合における各チャネル構造の電子密度分布を示す特性図である。（ａ）はチャネル幅を２００ｎｍにした場合における各チャネル構造の電子密度分布をシミュレーション計算した結果を、（ｂ）はチャネル幅を５０ｎｍにした場合における各チャネル構造の電子密度分布をシミュレーション計算した結果を示す。
図１５は、ゲート電圧を０Ｖとし、チャネル幅を変えた場合における各チャネル構造の電子密度分布を示す特性図である。（ａ）はチャネル幅を２００ｎｍにした場合における各チャネル構造の電子密度分布をシミュレーション計算した結果を、（ｂ）はチャネル幅を５０ｎｍにした場合における各チャネル構造の電子密度分布をシミュレーション計算した結果を示す。
図１５（ａ），（ｂ）では、図１４に示した断面に対応する２次元の構造について、各チャネル構造の電子密度分布はＴＣＡＤシミュレータを用いて計算した。凸状体における各チャネル構造のＧａＮ層の厚みは５０ｎｍに、ＡｌＧａＮ層をＡｌ0.2Ｇａ0.8Ｎとして厚みは２０ｎｍに、キャップ層の厚みは５ｎｍに設定した。ゲート絶縁膜の厚みは１０ｎｍに設定した。凸状体について、第１のチャネル構造のチャネル幅Ｗ１は６０ｎｍに、第２のチャネル構造のチャネル幅Ｗ２は２０ｎｍに設定した。
チャネル幅を大値（２００ｎｍ）とした場合では、図１４（ａ）のように、ゲート電圧が０Ｖのときにも２ＤＥＧの電流密度が大きく、ノーマリオン動作となる。
チャネル幅を小値（６０ｎｍ）とし、ゲート電圧が０Ｖの場合では、図１４（ｂ）のように、第１及び第２のチャネル構造のいずれについても、２ＤＥＧの電流密度は極めて小さく、ノーマリオフ動作となることが確認された。ここで、第１のチャネル構造のチャネル幅を第２のチャネル構造のチャネル幅よりも狭くすることにより、第２のチャネル構造と略同等の優れたノーマリオフ動作を示すことが確認された。
−Ｆｉｎｆｅｔの製造方法−
図１６〜図２０は、第３の実施形態によるＦｉｎｆｅｔの製造方法の主要工程を順に示す概略断面図であり、凸状体のチャネル幅に平行な（凸状体の短手方向に平行な）図１３の線分Ｉ−Ｉ'に沿った切断面を示す。
図１６〜図２０は、第３の実施形態によるＦｉｎｆｅｔの製造方法の主要工程を順に示す概略断面図であり、凸状体のチャネル幅に平行な（凸状体の短手方向に平行な）図１３の線分Ｉ−Ｉ'に沿った切断面を示す。
先ず、図１６（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、バッファ層２ａ、ｉ−ＧａＮ層２ｂ、及びＧａＮ層２ｃを順次成長する。バッファ層２ａ及びｉ−ＧａＮ層２ｂの積層体を化合物半導体層１１とする。ＧａＮ層２ｃは、その側面がａ面であるものである。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
続いて、図１６（ｂ）に示すように、ＧａＮ層２ｃ上にレジストマスク３２を形成する。
詳細には、ＧａＮ層２ｃ上にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、レジストマスク３２が形成される。レジストマスク３２は、以下の２段階のエッチングに供されるため、比較的厚く形成することが望ましい。レジストマスク３２の代わりに、所定の絶縁材料等からなるハードマスクを形成するようにしても良い。
詳細には、ＧａＮ層２ｃ上にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、レジストマスク３２が形成される。レジストマスク３２は、以下の２段階のエッチングに供されるため、比較的厚く形成することが望ましい。レジストマスク３２の代わりに、所定の絶縁材料等からなるハードマスクを形成するようにしても良い。
続いて、図１６（ｃ）に示すように、レジストマスク３２を用いて、ＧａＮ層２ｃをドライエッチング及びウェットエッチングする。
先ず、レジストマスク３２を用いて、ＧａＮ層２ｃをドライエッチングする。これにより、ＧａＮ層２ｃはレジストマスク３２の形状に倣った矩形状とされる。
次に、引き続きレジストマスク３２を用いて、ＧａＮ層２ｃをウェットエッチングする。エッチング液として、ＴＭＡＨ又はＫＯＨを用いる。ＧａＮ層２ｃは、その側面がａ面である。この場合、当該エッチング液を用いたウェットエッチングでは、ＧａＮ層２ｃの厚み方向で下方ほどエッチングレートが高い。そのため、ＧａＮ層２ｃは、両側面間の幅が徐々に狭くなる逆テーパ形状にエッチングされる。レジストマスク３２は、アッシング処理又はウェット処理により除去される。
先ず、レジストマスク３２を用いて、ＧａＮ層２ｃをドライエッチングする。これにより、ＧａＮ層２ｃはレジストマスク３２の形状に倣った矩形状とされる。
次に、引き続きレジストマスク３２を用いて、ＧａＮ層２ｃをウェットエッチングする。エッチング液として、ＴＭＡＨ又はＫＯＨを用いる。ＧａＮ層２ｃは、その側面がａ面である。この場合、当該エッチング液を用いたウェットエッチングでは、ＧａＮ層２ｃの厚み方向で下方ほどエッチングレートが高い。そのため、ＧａＮ層２ｃは、両側面間の幅が徐々に狭くなる逆テーパ形状にエッチングされる。レジストマスク３２は、アッシング処理又はウェット処理により除去される。
続いて、図１７（ａ）に示すように、ＧａＮ層２ｃ上にＡｌＧａＮ層２ｄを成長する。ＡｌＧａＮ層２ｄは、その側面がａ面であるものである。
続いて、図１７（ｂ）に示すように、ＡｌＧａＮ層２ｄ上にレジストマスク３３を形成する。
詳細には、ＡｌＧａＮ層２ｄ上にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、レジストマスク３３が形成される。レジストマスク３３は、以下の２段階のエッチングに供されるため、比較的厚く形成することが望ましい。レジストマスク３３の代わりに、所定の絶縁材料等からなるハードマスクを形成するようにしても良い。
詳細には、ＡｌＧａＮ層２ｄ上にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、レジストマスク３３が形成される。レジストマスク３３は、以下の２段階のエッチングに供されるため、比較的厚く形成することが望ましい。レジストマスク３３の代わりに、所定の絶縁材料等からなるハードマスクを形成するようにしても良い。
続いて、図１７（ｃ）に示すように、レジストマスク３３を用いて、ＡｌＧａＮ層２ｄをドライエッチング及びウェットエッチングする。
先ず、レジストマスク３３を用いて、ＡｌＧａＮ層２ｄをドライエッチングする。これにより、ＡｌＧａＮ層２ｄはレジストマスク３３の形状に倣った矩形状とされる。
次に、引き続きレジストマスク３３を用いて、ＡｌＧａＮ層２ｄをウェットエッチングする。エッチング液として、ＴＭＡＨ又はＫＯＨを用いる。ＡｌＧａＮ層２ｄは、その側面がａ面である。この場合、当該エッチング液を用いたウェットエッチングでは、ＡｌＧａＮ層２ｄの厚み方向で下方ほどエッチングレートが高い。そのため、ＡｌＧａＮ層２ｄは、両側面間の幅が徐々に狭くなる逆テーパ形状にエッチングされる。レジストマスク３３は、アッシング処理又はウェット処理により除去される。
先ず、レジストマスク３３を用いて、ＡｌＧａＮ層２ｄをドライエッチングする。これにより、ＡｌＧａＮ層２ｄはレジストマスク３３の形状に倣った矩形状とされる。
次に、引き続きレジストマスク３３を用いて、ＡｌＧａＮ層２ｄをウェットエッチングする。エッチング液として、ＴＭＡＨ又はＫＯＨを用いる。ＡｌＧａＮ層２ｄは、その側面がａ面である。この場合、当該エッチング液を用いたウェットエッチングでは、ＡｌＧａＮ層２ｄの厚み方向で下方ほどエッチングレートが高い。そのため、ＡｌＧａＮ層２ｄは、両側面間の幅が徐々に狭くなる逆テーパ形状にエッチングされる。レジストマスク３３は、アッシング処理又はウェット処理により除去される。
続いて、図１８（ａ）に示すように、ＡｌＧａＮ層２ｄ上にＧａＮ層２ｅを成長する。ＧａＮ層２ｅは、その側面がａ面であるものである。
続いて、図１８（ｂ）に示すように、ＧａＮ層２ｅ上にレジストマスク３４を形成する。
詳細には、ＧａＮ層２ｅ上にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、レジストマスク３４が形成される。レジストマスク３４は、以下の２段階のエッチングに供されるため、比較的厚く形成することが望ましい。レジストマスク３４の代わりに、所定の絶縁材料等からなるハードマスクを形成するようにしても良い。
詳細には、ＧａＮ層２ｅ上にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、レジストマスク３４が形成される。レジストマスク３４は、以下の２段階のエッチングに供されるため、比較的厚く形成することが望ましい。レジストマスク３４の代わりに、所定の絶縁材料等からなるハードマスクを形成するようにしても良い。
続いて、図１８（ｃ）に示すように、レジストマスク３４を用いて、ＧａＮ層２ｅをドライエッチング及びウェットエッチングする。
先ず、レジストマスク３４を用いて、ＧａＮ層２ｅをドライエッチングする。これにより、ＧａＮ層２ｅはレジストマスク３４の形状に倣った矩形状とされる。
次に、引き続きレジストマスク３４を用いて、ＧａＮ層２ｅをウェットエッチングする。エッチング液として、ＴＭＡＨ又はＫＯＨを用いる。ＧａＮ層２ｅは、その側面がａ面であるため、両側面間の幅が徐々に狭くなる逆テーパ形状にエッチングされる。レジストマスク３４は、アッシング処理又はウェット処理により除去される。
先ず、レジストマスク３４を用いて、ＧａＮ層２ｅをドライエッチングする。これにより、ＧａＮ層２ｅはレジストマスク３４の形状に倣った矩形状とされる。
次に、引き続きレジストマスク３４を用いて、ＧａＮ層２ｅをウェットエッチングする。エッチング液として、ＴＭＡＨ又はＫＯＨを用いる。ＧａＮ層２ｅは、その側面がａ面であるため、両側面間の幅が徐々に狭くなる逆テーパ形状にエッチングされる。レジストマスク３４は、アッシング処理又はウェット処理により除去される。
続いて、図１９（ａ）に示すように、ＧａＮ層２ｅ上にＡｌＧａＮ層２ｆ及びｎ−ＧａＮ層２ｇを成長する。
続いて、図１９（ｂ）に示すように、ｎ−ＧａＮ層２ｇ上にレジストマスク３５を形成する。
詳細には、ｎ−ＧａＮ層２ｇ上にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、レジストマスク３５が形成される。
続いて、図１９（ｂ）に示すように、ｎ−ＧａＮ層２ｇ上にレジストマスク３５を形成する。
詳細には、ｎ−ＧａＮ層２ｇ上にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、レジストマスク３５が形成される。
続いて、図２０（ａ）に示すように、レジストマスク３５を用いて、ＡｌＧａＮ層２ｆ及びｎ−ＧａＮ層２ｇをドライエッチングする。これにより、ＡｌＧａＮ層２ｆ及びｎ−ＧａＮ層２ｇはレジストマスク３５の形状に倣った矩形状とされる。
以上により、化合物半導体層１１上に凸状体３１が形成される。
凸状体３１は、ＧａＮ層２ｃ及びＡｌＧａＮ層２ｄが積層された第１のチャネル構造３１ａと、ＧａＮ層２ｅ及びＡｌＧａＮ層２ｆが積層された第２のチャネル構造３１ｂと、ｎ−ＧａＮ層２ｇからなるキャップ層３１ｃが重畳されてなる。第１のチャネル構造３１ａでは、ＧａＮ層２ｃが電子走行層、ＡｌＧａＮ層２ｄが電子供給層となる。同様に、第２のチャネル構造３１ｂでは、ＧａＮ層２ｅが電子走行層、ＡｌＧａＮ層２ｆが電子供給層となる。
凸状体３１は、その両側面間の幅が下方へ向かうほど狭くなる逆テーパ形状に形成されており、第１のチャネル構造３１ａのチャネル幅Ｗ１は第２のチャネル構造３１ｂのチャネル幅Ｗ２よりも狭い。
凸状体３１は、ＧａＮ層２ｃ及びＡｌＧａＮ層２ｄが積層された第１のチャネル構造３１ａと、ＧａＮ層２ｅ及びＡｌＧａＮ層２ｆが積層された第２のチャネル構造３１ｂと、ｎ−ＧａＮ層２ｇからなるキャップ層３１ｃが重畳されてなる。第１のチャネル構造３１ａでは、ＧａＮ層２ｃが電子走行層、ＡｌＧａＮ層２ｄが電子供給層となる。同様に、第２のチャネル構造３１ｂでは、ＧａＮ層２ｅが電子走行層、ＡｌＧａＮ層２ｆが電子供給層となる。
凸状体３１は、その両側面間の幅が下方へ向かうほど狭くなる逆テーパ形状に形成されており、第１のチャネル構造３１ａのチャネル幅Ｗ１は第２のチャネル構造３１ｂのチャネル幅Ｗ２よりも狭い。
続いて、第１の実施形態と同様に、図５（ａ）〜図６（ｂ）の各工程を順次実行する。
以上により、図１３及び図２０（ｂ）に示すように、凸状体３１にリセス３１Ａ（リセス３１Ａ１，３１Ａ２）及びリセス３１Ｂ（リセス３１Ｂ１，３１Ｂ２）が形成され、ソース電極３、ドレイン電極４、ゲート絶縁膜５、及びゲート電極６が形成される。
以上により、図１３及び図２０（ｂ）に示すように、凸状体３１にリセス３１Ａ（リセス３１Ａ１，３１Ａ２）及びリセス３１Ｂ（リセス３１Ｂ１，３１Ｂ２）が形成され、ソース電極３、ドレイン電極４、ゲート絶縁膜５、及びゲート電極６が形成される。
しかる後、ソース電極３、ドレイン電極４、ゲート電極６と接続される配線の形成等の諸工程を経て、本実施形態によるＦｉｎｆｅｔが形成される。
以上説明したように、本実施形態によれば、２層のチャネル構造３１ａ，３１ｂの双方について十分なノーマリオフ動作を得るも、オン抵抗を低減する信頼性の高いＦｉｎｆｅｔが実現する。
上述した第１〜第３の実施形態では、凸状体を構成する各チャネル構造がＧａＮ層及びその上のＡｌＧａＮ層の積層構成とされた場合を例示したが、この構成に限定されるものではない。各チャネル構造は、上層の格子定数が下層の格子定数よりも小さい化合物半導体の組み合わせで構成される。各チャネル構造の構成としては、例えば、下層がＧａＮ層で上層がＩｎＡｌＮ層の構成、下層がＩｎＧａＮ層で上層がＩｎＧａＮ層の構成等が考えられる。また、下層及び上層が共にＡｌＧａＮ層で上層の方が下層よりもＡｌ組成が大きい構成（例えば、下層がＡｌ0.2Ｇａ0.8Ｎ層、上層がＡｌ0.7Ｇａ0.3Ｎ層）等も考えられる。
また、上述した第１〜第３の実施形態では、凸状体が２層のチャネル構造（第１及び第２のチャネル構造）が積層されて構成されるが、この構成に限定されるものではない。凸状体を３層以上のチャネル構造の積層構成として形成しても良い。凸状体を３層以上のチャネル構造で形成することにより、更にオン電流が増加し、オン抵抗の低減が実現する。
（第４の実施形態）
本実施形態では、第１の実施形態と同様に窒化物半導体のＦｉｎｆｅｔを開示するが、凸状体の構成が異なる点で第１の実施形態と相違する。なお、第１の実施形態と同様の構成部材等については、同じ符号を付して詳しい説明を省略する。
本実施形態では、第１の実施形態と同様に窒化物半導体のＦｉｎｆｅｔを開示するが、凸状体の構成が異なる点で第１の実施形態と相違する。なお、第１の実施形態と同様の構成部材等については、同じ符号を付して詳しい説明を省略する。
−Ｆｉｎｆｅｔの構成−
図２１は、第４の実施形態によるＦｉｎｆｅｔの構成を示す概略斜視図である。図２２は、図２１の線分Ｉ−Ｉ'に沿った概略断面図である。
このＦｉｎｆｅｔでは、基板、例えばＳｉ基板１上に化合物半導体層１１が形成され、その上に化合物半導体からなる凸状体４１が形成されている。凸状体４１の一部、ここでは中央部分について、その両側面及び上面をゲート絶縁膜５が形成されている。凸状体４１の中央部分には、両側面及び上面にゲート絶縁膜５を介してゲート電極６が形成されている。凸状体４１のゲート絶縁膜５の非被覆部分である両端部分には、ソース電極３及びドレイン電極４が形成されている。
図２１は、第４の実施形態によるＦｉｎｆｅｔの構成を示す概略斜視図である。図２２は、図２１の線分Ｉ−Ｉ'に沿った概略断面図である。
このＦｉｎｆｅｔでは、基板、例えばＳｉ基板１上に化合物半導体層１１が形成され、その上に化合物半導体からなる凸状体４１が形成されている。凸状体４１の一部、ここでは中央部分について、その両側面及び上面をゲート絶縁膜５が形成されている。凸状体４１の中央部分には、両側面及び上面にゲート絶縁膜５を介してゲート電極６が形成されている。凸状体４１のゲート絶縁膜５の非被覆部分である両端部分には、ソース電極３及びドレイン電極４が形成されている。
凸状体４１は、最上部のチャネル構造が電子走行層及び電子供給層が積層されたものであり、最上部下に当該最上部の電子走行層よりも分極効果の小さい電子走行層が少なくとも１層形成されている。具体的に、凸状体４１は、ＩｎＧａＮ層４１ａ、ＧａＮ層４１ｂ、ＡｌＧａＮ層４１ｃが順次積層されて形成されている。ＩｎＧａＮ層４１ａは、ＧａＮ層４１ｂよりも分極効果の小さい化合物半導体である。ＩｎＧａＮ層４１ａを電子走行層、ＧａＮ層４１ｂを電子供給層として第１のチャネル構造４２が形成され、ＩｎＧａＮ層４１ａのＧａＮ層４１ｂとの界面に２ＤＥＧが発生する。ＧａＮ層４１ｂを電子走行層、ＡｌＧａＮ層４１ｃを電子供給層として第２のチャネル構造４３が形成され、ＧａＮ層４１ｂのＡｌＧａＮ層４１ｃとの界面に２ＤＥＧが発生する。
本実施形態では、凸状体４１において、ＧａＮ層４１ｂが、下層のＩｎＧａＮ層４１ａとの関係では電子供給層として、上層のＡｌＧａＮ層４１ｃとの関係では電子走行層として機能する。そのため、チャネル構造ごとに電子走行層及び電子供給層を要せず、積層数が削減され、製造が容易となり、製造コストが減少する。
−Ｆｉｎｆｅｔの製造方法−
図２３〜図２５は、第４の実施形態によるＦｉｎｆｅｔの製造方法の主要工程を順に示す概略断面図である。図２３及び図２５は凸状体のチャネル幅に平行な（凸状体の短手方向に平行な）図２１の線分Ｉ−Ｉ'に沿った切断面を、図２４は凸状体のチャネル幅に直交する（凸状体の長手方向に平行な）図２１の線分ＩＩ−ＩＩ'に沿った切断面をそれぞれ示す。
図２３〜図２５は、第４の実施形態によるＦｉｎｆｅｔの製造方法の主要工程を順に示す概略断面図である。図２３及び図２５は凸状体のチャネル幅に平行な（凸状体の短手方向に平行な）図２１の線分Ｉ−Ｉ'に沿った切断面を、図２４は凸状体のチャネル幅に直交する（凸状体の長手方向に平行な）図２１の線分ＩＩ−ＩＩ'に沿った切断面をそれぞれ示す。
先ず、図２３（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、各化合物半導体を積層する。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
各化合物半導体としては、バッファ層２ａ、ｉ−ＧａＮ層２ｂ、ＩｎＧａＮ層４１ａ、ＧａＮ層４１ｂ、及びＡｌＧａＮ層４１ｃが順次積層される。
なお、基板としてＧａＮ基板を用い、このＧａＮ基板上に、バッファ層及びｉ−ＧａＮ層を形成することなく、ｉ−ＧａＮ層２ｂ、ＩｎＧａＮ層４１ａ、ＧａＮ層４１ｂ、及びＡｌＧａＮ層４１ｃを積層形成しても良い。
なお、基板としてＧａＮ基板を用い、このＧａＮ基板上に、バッファ層及びｉ−ＧａＮ層を形成することなく、ｉ−ＧａＮ層２ｂ、ＩｎＧａＮ層４１ａ、ＧａＮ層４１ｂ、及びＡｌＧａＮ層４１ｃを積層形成しても良い。
詳細には、Ｓｉ基板１上に、ＭＯＶＰＥ法等により、ＡｌＮを１００ｎｍ程度の厚みに、ｉ−ＧａＮを１μｍ程度の厚みに、ＧａＮを５０ｎｍ程度の厚みに、ＩｎＧａＮを５０ｎｍ程度の厚みに、ＧａＮを５０ｎｍ程度の厚みに、Ａｌ0.2Ｇａ0.8Ｎを２０ｎｍ程度の厚みに、順次成長する。これにより、バッファ層２ａ、ｉ−ＧａＮ層２ｂ、ＩｎＧａＮ層４１ａ、ＧａＮ層４１ｂ、及びＡｌＧａＮ層４１ｃが積層形成される。
ここで、ＩｎＧａＮの成長条件としては、原料ガスとしてトリメチルインジウム（ＴＭＩ）ガス、ＴＭＧ及びＮＨ3ガスの混合ガスを用いる。
ここで、ＩｎＧａＮの成長条件としては、原料ガスとしてトリメチルインジウム（ＴＭＩ）ガス、ＴＭＧ及びＮＨ3ガスの混合ガスを用いる。
続いて、図２３（ｂ）に示すように、積層された化合物半導体のうち、ｉ−ＧａＮ層２ｂの上方に存する各層をエッチングする。
詳細には、ＡｌＧａＮ層４１ｃ上にレジストを塗布し、このレジストをリソグラフィーによって加工してレジストマスクを形成する。このレジストマスクを用いて、ＩｎＧａＮ層４１ａ、ＧａＮ層４１ｂ、及びＡｌＧａＮ層４１ｃをエッチング（ドライエッチング又はウェットエッチング）する。以上により、バッファ層２ａ及びｉ−ＧａＮ層２ｂからなる積層構造を化合物半導体層１１として、化合物半導体層１１上に凸状体４１が形成される。
詳細には、ＡｌＧａＮ層４１ｃ上にレジストを塗布し、このレジストをリソグラフィーによって加工してレジストマスクを形成する。このレジストマスクを用いて、ＩｎＧａＮ層４１ａ、ＧａＮ層４１ｂ、及びＡｌＧａＮ層４１ｃをエッチング（ドライエッチング又はウェットエッチング）する。以上により、バッファ層２ａ及びｉ−ＧａＮ層２ｂからなる積層構造を化合物半導体層１１として、化合物半導体層１１上に凸状体４１が形成される。
凸状体１２では、ＩｎＧａＮ層４１ａ及びＧａＮ層４１ｂで第１のチャネル構造４２が、ＧａＮ層４１ｂ及びＡｌＧａＮ層４１ｃで第２のチャネル構造４３が、それぞれ構成される。第１のチャネル構造４２では、ＩｎＧａＮ層４１ａが電子走行層、ＧａＮ層４１ｂが電子供給層となる。同様に、第２のチャネル構造４３では、ＧａＮ層４１ｂが電子走行層、ＡｌＧａＮ層４３が電子供給層となる。
続いて、図２４（ａ）に示すように、凸状体１２の両端部分にリセス４１Ａ，４１Ｂを形成する。
詳細には、先ず、凸状体４１の表面を含む全面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極の一部の形成予定部位に相当する凸状体４１の表面を露出するリセスを形成する。以上により、当該リセスを有するレジストマスクが形成される。
詳細には、先ず、凸状体４１の表面を含む全面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極の一部の形成予定部位に相当する凸状体４１の表面を露出するリセスを形成する。以上により、当該リセスを有するレジストマスクが形成される。
このレジストマスクを用いて、ＧａＮ層４１ｂの表面が露出するまで、ＡｌＧａＮ層４３の電極の一部の形成予定部位をドライエッチングして除去する。これにより、ＧａＮ層４１ｂの表面の電極の一部の形成予定部位を露出するリセス４１Ａ，４１Ｂが形成される。レジストマスクは、灰化処理又はウェット処理により除去される。
続いて、図２４（ｂ）に示すように、ソース電極３及びドレイン電極４を形成する。
詳細には、先ず、凸状体４１の表面を含む全面にレジストを塗布する。レジストをリソグラフィーにより加工し、リセス４１Ａ，４１Ｂを露出させるリセスを形成する。以上により、当該リセスを有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、リセス４１Ａ，４１Ｂを露出させるリセス内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／ＡｌをＧａＮ層４１ｂ及びＡｌＧａＮ層４１ｃとオーミックコンタクトさせる。Ｔｉ／ＡｌのＧａＮ層４１ｂ及びＡｌＧａＮ層４１ｃとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、リセス４１Ａ，４１Ｂを電極材料の一部で埋め込むソース電極３及びドレイン電極４が形成される。
詳細には、先ず、凸状体４１の表面を含む全面にレジストを塗布する。レジストをリソグラフィーにより加工し、リセス４１Ａ，４１Ｂを露出させるリセスを形成する。以上により、当該リセスを有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、リセス４１Ａ，４１Ｂを露出させるリセス内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／ＡｌをＧａＮ層４１ｂ及びＡｌＧａＮ層４１ｃとオーミックコンタクトさせる。Ｔｉ／ＡｌのＧａＮ層４１ｂ及びＡｌＧａＮ層４１ｃとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、リセス４１Ａ，４１Ｂを電極材料の一部で埋め込むソース電極３及びドレイン電極４が形成される。
続いて、第１の実施形態の図６（ａ），（ｂ）に示すように、凸状体４１の中央部分について、その両側面及び上面を覆うゲート絶縁膜５を形成し、ゲート絶縁膜５の両側面及び上面を覆うゲート電極６を順次形成する。このときの状態を図２５に示す。
しかる後、ソース電極３、ドレイン電極４、ゲート電極６と接続される配線の形成等の諸工程を経て、本実施形態によるＦｉｎｆｅｔが形成される。
以上説明したように、本実施形態によれば、２層のチャネル構造４２，４３の双方について十分なノーマリオフ動作を得るも、オン抵抗を低減する信頼性の高いＦｉｎｆｅｔが実現する。
上述した第４の実施形態では、凸状体が実質的に２層のチャネル構造（第１及び第２のチャネル構造）の積層構成とされる場合を例示したが、この構成に限定されるものではない。凸状体を実質的に３層以上のチャネル構造の積層構成として形成しても良い。例えば３層のチャネル構造の場合、凸状体を、ＩｎＡｌＮ層、ＩｎＧａＮ層、ＧａＮ層、及びＡｌＧａＮ層の積層構造とすることが考えられる。第１のチャネル構造では、下層のＩｎＡｌＮ層が電子走行層、上層のＩｎＧａＮ層が電子供給層となる。第２のチャネル構造では、下層のＩｎＧａＮ層が電子走行層、上層のＧａＮ層が電子供給層となる。第３のチャネル構造では、下層のＧａＮ層が電子走行層、上層のＡｌＧａＮ層が電子供給層となる。凸状体を３層以上のチャネル構造で形成することにより、更にオン電流が増加し、オン抵抗の低減が実現する。
（第５の実施形態）
本実施形態では、第１〜第４の実施形態のいずれかによるＦｉｎｆｅｔを備えた電源装置を開示する。
図２６は、第５の実施形態による電源装置の概略構成を示す結線図である。
本実施形態では、第１〜第４の実施形態のいずれかによるＦｉｎｆｅｔを備えた電源装置を開示する。
図２６は、第５の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路５１及び低圧の二次側回路５２と、一次側回路５１と二次側回路５２との間に配設されるトランス５３とを備えて構成される。
一次側回路５１は、交流電源５４と、いわゆるブリッジ整流回路５５と、複数（ここでは４つ）のスイッチング素子５６ａ，５６ｂ，５６ｃ，５６ｄとを備えて構成される。また、ブリッジ整流回路５５は、スイッチング素子５６ｅを有している。
二次側回路５２は、複数（ここでは３つ）のスイッチング素子５７ａ，５７ｂ，５７ｃを備えて構成される。
一次側回路５１は、交流電源５４と、いわゆるブリッジ整流回路５５と、複数（ここでは４つ）のスイッチング素子５６ａ，５６ｂ，５６ｃ，５６ｄとを備えて構成される。また、ブリッジ整流回路５５は、スイッチング素子５６ｅを有している。
二次側回路５２は、複数（ここでは３つ）のスイッチング素子５７ａ，５７ｂ，５７ｃを備えて構成される。
本実施形態では、一次側回路５１のスイッチング素子５６ａ，５６ｂ，５６ｃ，５６ｄ，５６ｅが、第１〜第４の実施形態のいずれかによるＦｉｎｆｅｔとされている。一方、二次側回路５２のスイッチング素子５７ａ，５７ｂ，５７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、２層のチャネル構造の双方について十分なノーマリオフ動作を得るも、オン抵抗を低減する信頼性の高いＦｉｎｆｅｔを、電源装置に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
（第６の実施形態）
本実施形態では、第１〜第４の実施形態のいずれかによるＦｉｎｆｅｔを備えた高周波増幅器を開示する。
図２７は、第６の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態では、第１〜第４の実施形態のいずれかによるＦｉｎｆｅｔを備えた高周波増幅器を開示する。
図２７は、第６の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路６１と、ミキサー６２ａ，６２ｂと、パワーアンプ６３とを備えて構成される。
ディジタル・プレディストーション回路６１は、入力信号の非線形歪みを補償するものである。ミキサー６２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ６３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第４の実施形態のいずれかによるＦｉｎｆｅｔを有している。なお図２７では、例えばスイッチの切り替えにより、出力側の信号をミキサー６２ｂで交流信号とミキシングしてディジタル・プレディストーション回路６１に送出できる構成とされている。
ディジタル・プレディストーション回路６１は、入力信号の非線形歪みを補償するものである。ミキサー６２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ６３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第４の実施形態のいずれかによるＦｉｎｆｅｔを有している。なお図２７では、例えばスイッチの切り替えにより、出力側の信号をミキサー６２ｂで交流信号とミキシングしてディジタル・プレディストーション回路６１に送出できる構成とされている。
本実施形態では、２層のチャネル構造の双方について十分なノーマリオフ動作を得るも、オン抵抗を低減する信頼性の高いＦｉｎｆｅｔを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
以下、化合物半導体装置及びその製造方法、並びに電源回路及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）基板と、
前記基板の上方に形成された化合物半導体からなる凸状体と、
前記凸状体の一部について、その両側面及び上面を絶縁膜を介して覆う第１の電極と
を含み、
前記凸状体は、複数のチャネル構造が積層されてなることを特徴とする化合物半導体装置。
前記基板の上方に形成された化合物半導体からなる凸状体と、
前記凸状体の一部について、その両側面及び上面を絶縁膜を介して覆う第１の電極と
を含み、
前記凸状体は、複数のチャネル構造が積層されてなることを特徴とする化合物半導体装置。
（付記２）前記チャネル構造は、夫々、電子走行層及び電子供給層が積層されてなることを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記凸状体は、最上部の前記チャネル構造が電子走行層及び電子供給層が積層されたものであり、前記最上部下に当該最上部の電子走行層よりも分極効果の小さい電子走行層が少なくとも１層形成されていることを特徴とする付記１に記載の化合物半導体装置。
（付記４）前記凸状体の前記絶縁膜の非被覆部分に形成された一対の第２の電極を更に含み、
前記第２の電極は、前記凸状体の前記各チャネル構造とそれぞれ接触していることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
前記第２の電極は、前記凸状体の前記各チャネル構造とそれぞれ接触していることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
（付記５）前記絶縁膜は、最上層の前記チャネル構造を覆う部分に比べて、前記最上層よりも下層の前記チャネル構造を覆う部分が薄く形成されていることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
（付記６）前記凸状体は、下層の前記チャネル構造のチャネル幅が上層の前記チャネル構造のチャネル幅よりも狭いことを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
（付記７）基板の上方に、化合物半導体からなる複数のチャネル構造が積層されてなる凸状体を形成する工程と、
前記凸状体の一部について、その両側面及び上面を絶縁膜を介して覆う第１の電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
前記凸状体の一部について、その両側面及び上面を絶縁膜を介して覆う第１の電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
（付記８）前記チャネル構造は、夫々、電子走行層及び電子供給層が積層されてなることを特徴とする付記７に記載の化合物半導体装置の製造方法。
（付記９）前記凸状体は、最上部の前記チャネル構造が電子走行層及び電子供給層が積層されたものであり、前記最上部下に当該最上部の電子走行層よりも分極効果の小さい電子走行層が少なくとも１層形成されることを特徴とする付記７に記載の化合物半導体装置の製造方法。
（付記１０）前記凸状体の前記絶縁膜の非被覆部分に一対の第２の電極を形成する工程を更に含み、
前記第２の電極は、前記凸状体の前記各チャネル構造とそれぞれ接触することを特徴とする付記７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
前記第２の電極は、前記凸状体の前記各チャネル構造とそれぞれ接触することを特徴とする付記７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１１）前記絶縁膜は、最上層の前記チャネル構造を覆う部分に比べて、前記最上層よりも下層の前記チャネル構造を覆う部分が薄く形成されることを特徴とする付記７〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１２）前記凸状体は、下層の前記チャネル構造のチャネル幅が上層の前記チャネル構造のチャネル幅よりも狭いことを特徴とする付記７〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１３）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の上方に形成された化合物半導体からなる凸状体と、
前記凸状体の一部について、その両側面及び上面を絶縁膜を介して覆う第１の電極と
を含み、
前記凸状体は、複数のチャネル構造が積層されてなることを特徴とする電源回路。
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の上方に形成された化合物半導体からなる凸状体と、
前記凸状体の一部について、その両側面及び上面を絶縁膜を介して覆う第１の電極と
を含み、
前記凸状体は、複数のチャネル構造が積層されてなることを特徴とする電源回路。
（付記１４）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の上方に形成された化合物半導体からなる凸状体と、
前記凸状体の一部について、その両側面及び上面を絶縁膜を介して覆う第１の電極と
を含み、
前記凸状体は、複数のチャネル構造が積層されてなることを特徴とする高周波増幅器。
トランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の上方に形成された化合物半導体からなる凸状体と、
前記凸状体の一部について、その両側面及び上面を絶縁膜を介して覆う第１の電極と
を含み、
前記凸状体は、複数のチャネル構造が積層されてなることを特徴とする高周波増幅器。
１，１０１ Ｓｉ基板
２ａ，１０２ バッファ層
２ｂ，１０３ ｉ−ＧａＮ層
２ｃ，２ｅ，４１ｂ，１０４ａ ＧａＮ層
２ｄ，２ｆ，４１ｃ，１０４ｂ ＡｌＧａＮ層
２ｇ ｎ−ＧａＮ層
３，１０７ ソース電極
４，１０８ ドレイン電極
５，２１，１０５ ゲート絶縁膜
６，１０６ ゲート電極
１１ 化合物半導体層
１２，３１，４１ 凸状体
１２ａ，３１ａ，４２ 第１のチャネル構造
１２ｂ，３１ｂ，４３ 第２のチャネル構造
１２ｃ キャップ層
１２Ａ，１２Ｂ，１２Ａ１，１２Ａ２，１２Ｂ１，１２Ｂ２，３１Ａ，３１Ｂ，３１Ａ１，３１Ａ２，３１Ｂ１，３１Ｂ２，４１Ａ，４１Ｂ リセス
２１ａ 第１のゲート絶縁膜
２１ｂ 第２のゲート絶縁膜
２２ ＧａＮ基板
２３ ＧａＮ
２４ａ,２４ｂ Ａｌ2Ｏ3
２５，３２，３３，３４，３５ レジストマスク
４１ａ ＩｎＧａＮ層
５１ 一次側回路
５２ 二次側回路
５３ トランス
５４ 交流電源
５５ ブリッジ整流回路
５６ａ，５６ｂ，５６ｃ，５６ｄ，５６ｅ，５７ａ，５７ｂ，５７ｃ スイッチング素子
６１ ディジタル・プレディストーション回路
６２ａ，６２ｂ ミキサー
６３ パワーアンプ
１０４ チャネル構造
２ａ，１０２ バッファ層
２ｂ，１０３ ｉ−ＧａＮ層
２ｃ，２ｅ，４１ｂ，１０４ａ ＧａＮ層
２ｄ，２ｆ，４１ｃ，１０４ｂ ＡｌＧａＮ層
２ｇ ｎ−ＧａＮ層
３，１０７ ソース電極
４，１０８ ドレイン電極
５，２１，１０５ ゲート絶縁膜
６，１０６ ゲート電極
１１ 化合物半導体層
１２，３１，４１ 凸状体
１２ａ，３１ａ，４２ 第１のチャネル構造
１２ｂ，３１ｂ，４３ 第２のチャネル構造
１２ｃ キャップ層
１２Ａ，１２Ｂ，１２Ａ１，１２Ａ２，１２Ｂ１，１２Ｂ２，３１Ａ，３１Ｂ，３１Ａ１，３１Ａ２，３１Ｂ１，３１Ｂ２，４１Ａ，４１Ｂ リセス
２１ａ 第１のゲート絶縁膜
２１ｂ 第２のゲート絶縁膜
２２ ＧａＮ基板
２３ ＧａＮ
２４ａ,２４ｂ Ａｌ2Ｏ3
２５，３２，３３，３４，３５ レジストマスク
４１ａ ＩｎＧａＮ層
５１ 一次側回路
５２ 二次側回路
５３ トランス
５４ 交流電源
５５ ブリッジ整流回路
５６ａ，５６ｂ，５６ｃ，５６ｄ，５６ｅ，５７ａ，５７ｂ，５７ｃ スイッチング素子
６１ ディジタル・プレディストーション回路
６２ａ，６２ｂ ミキサー
６３ パワーアンプ
１０４ チャネル構造
Claims (12)
- 基板と、
前記基板の上方に形成された化合物半導体からなる凸状体と、
前記凸状体の一部について、その両側面及び上面を絶縁膜を介して覆う第１の電極と
を含み、
前記凸状体は、複数のチャネル構造が積層されてなることを特徴とする化合物半導体装置。 - 前記チャネル構造は、夫々、電子走行層及び電子供給層が積層されてなることを特徴とする請求項１に記載の化合物半導体装置。
- 前記凸状体は、最上部の前記チャネル構造が電子走行層及び電子供給層が積層されたものであり、前記最上部下に当該最上部の電子走行層よりも分極効果の小さい電子走行層が少なくとも１層形成されていることを特徴とする請求項１に記載の化合物半導体装置。
- 前記凸状体の前記絶縁膜の非被覆部分に形成された一対の第２の電極を更に含み、
前記第２の電極は、前記凸状体の前記各チャネル構造とそれぞれ接触していることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。 - 前記絶縁膜は、最上層の前記チャネル構造を覆う部分に比べて、前記最上層よりも下層の前記チャネル構造を覆う部分が薄く形成されていることを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
- 前記凸状体は、下層の前記チャネル構造のチャネル幅が上層の前記チャネル構造のチャネル幅よりも狭いことを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
- 基板の上方に、化合物半導体からなる複数のチャネル構造が積層されてなる凸状体を形成する工程と、
前記凸状体の一部について、その両側面及び上面を絶縁膜を介して覆う第１の電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。 - 前記チャネル構造は、夫々、電子走行層及び電子供給層が積層されてなることを特徴とする請求項７に記載の化合物半導体装置の製造方法。
- 前記凸状体は、最上部の前記チャネル構造が電子走行層及び電子供給層が積層されたものであり、前記最上部下に当該最上部の電子走行層よりも分極効果の小さい電子走行層が少なくとも１層形成されることを特徴とする請求項７に記載の化合物半導体装置の製造方法。
- 前記凸状体の前記絶縁膜の非被覆部分に一対の第２の電極を形成する工程を更に含み、
前記第２の電極は、前記凸状体の前記各チャネル構造とそれぞれ接触することを特徴とする請求項７〜９のいずれか１項に記載の化合物半導体装置の製造方法。 - 前記絶縁膜は、最上層の前記チャネル構造を覆う部分に比べて、前記最上層よりも下層の前記チャネル構造を覆う部分が薄く形成されることを特徴とする請求項７〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
- 前記凸状体は、下層の前記チャネル構造のチャネル幅が上層の前記チャネル構造のチャネル幅よりも狭いことを特徴とする請求項７〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
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|---|---|---|---|
| JP2014179369A JP2016054215A (ja) | 2014-09-03 | 2014-09-03 | 化合物半導体装置及びその製造方法 |
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| JP2014179369A JP2016054215A (ja) | 2014-09-03 | 2014-09-03 | 化合物半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2016054215A true JP2016054215A (ja) | 2016-04-14 |
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ID=55745128
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| Application Number | Title | Priority Date | Filing Date |
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| JP2014179369A Withdrawn JP2016054215A (ja) | 2014-09-03 | 2014-09-03 | 化合物半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2014
- 2014-09-03 JP JP2014179369A patent/JP2016054215A/ja not_active Withdrawn
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| JP7412609B2 (ja) | 2020-03-04 | 2024-01-12 | 三菱電機株式会社 | 半導体デバイス |
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