JP2946951B2 - ショットキー型電界効果トランジスタ - Google Patents
ショットキー型電界効果トランジスタInfo
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- JP2946951B2 JP2946951B2 JP20635692A JP20635692A JP2946951B2 JP 2946951 B2 JP2946951 B2 JP 2946951B2 JP 20635692 A JP20635692 A JP 20635692A JP 20635692 A JP20635692 A JP 20635692A JP 2946951 B2 JP2946951 B2 JP 2946951B2
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- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明はショットキー型電界効果
トランジスタに関し、特に高出力用のショットキー型電
界効果トランジスタに関する。
トランジスタに関し、特に高出力用のショットキー型電
界効果トランジスタに関する。
【０００２】
【従来の技術】高出力用のショットキー型電界効果トラ
ンジスタ（以下ＦＥＴと記す）の最大出力電力は基本的
には概ね図３に示したＩ−Ｖ曲線の斜線部領域の面積で
与えられ、最大電流Ｉｍａｘに比例する。このＩｍａｘ
は、例えばゲート電極がＮ型活性層とショットキー接触
をしている場合、ゲート電圧に正のバイアスをかけてい
った時の最大のドレイン電流であり、この電流が活性層
厚からゲート下空乏層厚を引いたものに比例するとすれ
ば、正側に充分バイアスをかけた場合ゲート下空乏層厚
はほぼ０となるのでＩｍａｘは基本的には活性層厚に比
例する事となる。しかしながらゲート下部空乏層形状
は、図４に示すように、ゲート電極２の電位のみで決ま
るわけでなくゲート−ドレイン間領域の活性層の界面状
態にも大きく影響される。特に界面に時定数の遅い準位
が存在する時はこの界面からの空乏層８ａの伸縮がゲー
トバイアスの変化に追随せず概ねゲートの平均電圧での
伸びに固定された状態となる。従って例えばゲート電極
に大きな交流振幅電圧が印加された場合、正方向に振り
込まれた状態（図３のＡ点）でも、空乏層の延びに関し
ては図５に示すようにゲート電極２直下は概ね０となる
が上述の理由でドレイン側ゲート端近傍は空乏層８ｂが
広がった状態のままである。この場合、Ｉｍａｘは活性
層厚からこの空乏層厚を引いたものによって制限され界
面の影響がない場合に比べて大幅に小さくなる。つまり
出力電力が小さくなる。従来のＦＥＴ、特にＧａＡｓＦ
ＥＴにおいて、ゲート−ドレイン活性層上はＳｉＯ2 、
あるいはＳｉ3 Ｎ4 などの保護膜６がＣＶＤ法等によっ
て堆積された構造となっている。
ンジスタ（以下ＦＥＴと記す）の最大出力電力は基本的
には概ね図３に示したＩ−Ｖ曲線の斜線部領域の面積で
与えられ、最大電流Ｉｍａｘに比例する。このＩｍａｘ
は、例えばゲート電極がＮ型活性層とショットキー接触
をしている場合、ゲート電圧に正のバイアスをかけてい
った時の最大のドレイン電流であり、この電流が活性層
厚からゲート下空乏層厚を引いたものに比例するとすれ
ば、正側に充分バイアスをかけた場合ゲート下空乏層厚
はほぼ０となるのでＩｍａｘは基本的には活性層厚に比
例する事となる。しかしながらゲート下部空乏層形状
は、図４に示すように、ゲート電極２の電位のみで決ま
るわけでなくゲート−ドレイン間領域の活性層の界面状
態にも大きく影響される。特に界面に時定数の遅い準位
が存在する時はこの界面からの空乏層８ａの伸縮がゲー
トバイアスの変化に追随せず概ねゲートの平均電圧での
伸びに固定された状態となる。従って例えばゲート電極
に大きな交流振幅電圧が印加された場合、正方向に振り
込まれた状態（図３のＡ点）でも、空乏層の延びに関し
ては図５に示すようにゲート電極２直下は概ね０となる
が上述の理由でドレイン側ゲート端近傍は空乏層８ｂが
広がった状態のままである。この場合、Ｉｍａｘは活性
層厚からこの空乏層厚を引いたものによって制限され界
面の影響がない場合に比べて大幅に小さくなる。つまり
出力電力が小さくなる。従来のＦＥＴ、特にＧａＡｓＦ
ＥＴにおいて、ゲート−ドレイン活性層上はＳｉＯ2 、
あるいはＳｉ3 Ｎ4 などの保護膜６がＣＶＤ法等によっ
て堆積された構造となっている。
【０００３】
【発明が解決しようとする課題】ＳｉＯ2 あるいはＳｉ
3 Ｎ4 などの保護膜の形成法に関しては常圧及び低圧Ｃ
ＶＤ法、スパッタ法等原理的な違いによる様々な成長法
が有り、また同様の原理による成長法に対してでも圧
力、温度等の微妙な成長条件の違いにより様々な膜質、
つまりミクロな意味では様々な、意識的あるいは無意識
に混入された不純物原子、イオン等を含んだ構成とな
る。従ってこの意味で、保護膜と活性層との界面には、
先に述べた、遅い準位の生成のみならず非常に大きな不
安定要因が潜在している。もちろん現時点においては界
面状態、構造の評価自体がその評価法を含め開発途上で
あり、従ってこれとプロセス条件との関係も不明確では
あるが、実際これら絶縁膜をゲート−ドレイン間活性層
上に形成した従来のＦＥＴでは、パルス的に正バイアス
を加えた場合のドレイン−ソース間電流つまり先述のＩ
ｍａｘは、同一の大きさの直流正バイアスを加えた場合
のＩｍａｘ比べると小さく、この事は上述の事を間接的
に物語っている。以上の理由でゲート−ドレイン間活性
層上にＳｉＯ2 あるいはＳｉ3 Ｎ4 を堆積した従来の構
造のＦＥＴではその活性層厚に応じた本来の出力電力が
得られない。
3 Ｎ4 などの保護膜の形成法に関しては常圧及び低圧Ｃ
ＶＤ法、スパッタ法等原理的な違いによる様々な成長法
が有り、また同様の原理による成長法に対してでも圧
力、温度等の微妙な成長条件の違いにより様々な膜質、
つまりミクロな意味では様々な、意識的あるいは無意識
に混入された不純物原子、イオン等を含んだ構成とな
る。従ってこの意味で、保護膜と活性層との界面には、
先に述べた、遅い準位の生成のみならず非常に大きな不
安定要因が潜在している。もちろん現時点においては界
面状態、構造の評価自体がその評価法を含め開発途上で
あり、従ってこれとプロセス条件との関係も不明確では
あるが、実際これら絶縁膜をゲート−ドレイン間活性層
上に形成した従来のＦＥＴでは、パルス的に正バイアス
を加えた場合のドレイン−ソース間電流つまり先述のＩ
ｍａｘは、同一の大きさの直流正バイアスを加えた場合
のＩｍａｘ比べると小さく、この事は上述の事を間接的
に物語っている。以上の理由でゲート−ドレイン間活性
層上にＳｉＯ2 あるいはＳｉ3 Ｎ4 を堆積した従来の構
造のＦＥＴではその活性層厚に応じた本来の出力電力が
得られない。
【０００４】
【課題を解決するための手段】本発明のショットキー型
電界効果トランジスタは、化合物半導体基板の表面部の
活性層にショットキー接触して設けられたゲート電極
と、前記ゲート電極の両側にそれぞれ所定距離を隔てて
前記活性層とオーム性接触して設けられたドレイン電極
およびソース電極とを有するショットキー型電界効果ト
ランジスタにおいて、前記ゲート電極とドレイン電極と
の間および前記ゲート電極とソース電極との間に前記活
性層とショットキー接触し表面に絶縁膜と側壁に絶縁性
スペーサが形成され、前記ゲート電極と絶縁性スペーサ
で電気的に分離された金属膜が設けられているというも
のである。
電界効果トランジスタは、化合物半導体基板の表面部の
活性層にショットキー接触して設けられたゲート電極
と、前記ゲート電極の両側にそれぞれ所定距離を隔てて
前記活性層とオーム性接触して設けられたドレイン電極
およびソース電極とを有するショットキー型電界効果ト
ランジスタにおいて、前記ゲート電極とドレイン電極と
の間および前記ゲート電極とソース電極との間に前記活
性層とショットキー接触し表面に絶縁膜と側壁に絶縁性
スペーサが形成され、前記ゲート電極と絶縁性スペーサ
で電気的に分離された金属膜が設けられているというも
のである。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の参考例を示す半導体チップの断面図
である。
る。図１は本発明の参考例を示す半導体チップの断面図
である。
【０００６】半絶縁性ＧａＡｓ基板９の表面部のＮ型活
性層１上にＷＳｉｘからなるゲート電極２が形成されこ
のゲート電極とドレイン電極４ｄ側のＮ+ 層３ｄとの間
のＮ型活性層１上にこれとショットキー接触するＷＳｉ
ｘなどの金属膜５（厚さ５００ｎｍ，長さ０．５μｍ）
が形成されている。ゲート電極２と金属膜５の間は通常
のＳｉＯ2 膜６で被覆され電気的絶縁が保たれている。
この間隔Ｌ１が短い程高周波印加時のＩｍａｘの低下が
小さい事は先の説明から明らかであるが例えばゲート電
極２と金属膜５を同一金属（ＷＳｉｘ）で構成し、フォ
トレジスト膜をマスクにＬ１が約０．１μｍとなるよう
に加工する事はＥＢ露光技術を用いれば可能である。金
属半導体界面については、絶縁膜の場合より状況は簡単
で基本的にはその界面状態は金属の影響を受けない。ま
た、従来のショットキー型ＦＥＴでは既に数十ＧＨｚｍ
で動作するものが出来ているので少なくとも先述した遅
い時定数の準位に関してはあったとしてもその密度は現
状プロセス技術における絶縁膜のそれよりもはるかに小
さいといえる。もちろん金属を被着するその半導体界面
は例えば被着する表面を露出させる為のドライエッチに
よる損傷、あるいはスパッタ等で金属を被着した場合の
損傷を受け遅い準位の発生を含め界面状態が変化する
が、これらについては充分注意を払い低ダメージプロセ
スを選択しなければならないとはいえ基本的にこれらの
損傷はその後の熱処理によって回復するものである。
性層１上にＷＳｉｘからなるゲート電極２が形成されこ
のゲート電極とドレイン電極４ｄ側のＮ+ 層３ｄとの間
のＮ型活性層１上にこれとショットキー接触するＷＳｉ
ｘなどの金属膜５（厚さ５００ｎｍ，長さ０．５μｍ）
が形成されている。ゲート電極２と金属膜５の間は通常
のＳｉＯ2 膜６で被覆され電気的絶縁が保たれている。
この間隔Ｌ１が短い程高周波印加時のＩｍａｘの低下が
小さい事は先の説明から明らかであるが例えばゲート電
極２と金属膜５を同一金属（ＷＳｉｘ）で構成し、フォ
トレジスト膜をマスクにＬ１が約０．１μｍとなるよう
に加工する事はＥＢ露光技術を用いれば可能である。金
属半導体界面については、絶縁膜の場合より状況は簡単
で基本的にはその界面状態は金属の影響を受けない。ま
た、従来のショットキー型ＦＥＴでは既に数十ＧＨｚｍ
で動作するものが出来ているので少なくとも先述した遅
い時定数の準位に関してはあったとしてもその密度は現
状プロセス技術における絶縁膜のそれよりもはるかに小
さいといえる。もちろん金属を被着するその半導体界面
は例えば被着する表面を露出させる為のドライエッチに
よる損傷、あるいはスパッタ等で金属を被着した場合の
損傷を受け遅い準位の発生を含め界面状態が変化する
が、これらについては充分注意を払い低ダメージプロセ
スを選択しなければならないとはいえ基本的にこれらの
損傷はその後の熱処理によって回復するものである。
【０００７】従って、ゲート−ドレイン間の活性層界面
に存在する遅い時定数をもつ準位の密度は従来例に比べ
て小さくなり出力電力を大きくすることができる。
に存在する遅い時定数をもつ準位の密度は従来例に比べ
て小さくなり出力電力を大きくすることができる。
【０００８】図２は本発明の実施例を示す半導体チップ
の断面図である。Ｎ型活性層１上にゲート電極２が形成
されこのゲート電極２とドレイン電極４ｄ側のＮ+ 層３
ｄとの間のＮ型活性層１上に上記の本発明の参考例と同
様に金属膜５が形成されており、金属膜５の上にはＳｉ
Ｏ2 膜６がまた金属膜５及びＳｉＯ2 膜６の側壁にはＳ
ｉＯ2 からなる絶縁性スペーサ７が形成されている。こ
の絶縁性スペーサ７によってゲート電極２と金属膜５が
電気的に絶縁されているわけである。
の断面図である。Ｎ型活性層１上にゲート電極２が形成
されこのゲート電極２とドレイン電極４ｄ側のＮ+ 層３
ｄとの間のＮ型活性層１上に上記の本発明の参考例と同
様に金属膜５が形成されており、金属膜５の上にはＳｉ
Ｏ2 膜６がまた金属膜５及びＳｉＯ2 膜６の側壁にはＳ
ｉＯ2 からなる絶縁性スペーサ７が形成されている。こ
の絶縁性スペーサ７によってゲート電極２と金属膜５が
電気的に絶縁されているわけである。
【０００９】ウェーハ全面に金属膜及びＳｉＯ2 膜を順
次に堆積しゲート開口部をドライエッチ等によって開け
その後更にＳｉＯ2 膜を成長し異方性エッチングにより
側壁部にのみＳｉＯ2 膜を残し絶縁性スペーサ７を形成
するわけであるが、上記の本発明の参考例にも述べたよ
うに金属膜５とゲート電極２の間隔Ｌ２は小さい程良く
上記の参考例に比較して本発明ではＬ２は基本的には相
当小さくとれる。例えばゲート開口部形成後に成長する
ＳｉＯ2 膜の膜厚を５０ｎｍとするとドライエッチを行
ない、ウェーハ垂直方向にＳｉＯ2 膜を５０ｎｍエッチ
ングした後の絶縁性スペーサ７の厚さＬ２は約３０ｎｍ
となる。このように本発明はＬ２を小さくできるので上
記の参考例より一層出力電力を大きくできる。
次に堆積しゲート開口部をドライエッチ等によって開け
その後更にＳｉＯ2 膜を成長し異方性エッチングにより
側壁部にのみＳｉＯ2 膜を残し絶縁性スペーサ７を形成
するわけであるが、上記の本発明の参考例にも述べたよ
うに金属膜５とゲート電極２の間隔Ｌ２は小さい程良く
上記の参考例に比較して本発明ではＬ２は基本的には相
当小さくとれる。例えばゲート開口部形成後に成長する
ＳｉＯ2 膜の膜厚を５０ｎｍとするとドライエッチを行
ない、ウェーハ垂直方向にＳｉＯ2 膜を５０ｎｍエッチ
ングした後の絶縁性スペーサ７の厚さＬ２は約３０ｎｍ
となる。このように本発明はＬ２を小さくできるので上
記の参考例より一層出力電力を大きくできる。
【００１０】以上の実施例で、金属膜５を端子に接続し
適当な直流電圧を供給できるようにしてもよい。
適当な直流電圧を供給できるようにしてもよい。
【００１１】
【発明の効果】以上説明したように本発明のショットキ
ー型電界効果トランジスタはゲート電極とドレイン電極
の間の活性層上にこれとショットキー接触をし、またゲ
ート電極とは絶縁性スペーサで電気的に絶縁された金属
膜が形成されている構造となっているので、活性層界面
に存在する遅い時定数を持つ準位の密度が従来のＳｉＯ
2 等の膜構造に比べ小さく、ゲートに高周波電圧が印加
された場合のドレイン―ソース間電流つまり出力電流振
幅が大となり出力電力が大となる効果を有する。
ー型電界効果トランジスタはゲート電極とドレイン電極
の間の活性層上にこれとショットキー接触をし、またゲ
ート電極とは絶縁性スペーサで電気的に絶縁された金属
膜が形成されている構造となっているので、活性層界面
に存在する遅い時定数を持つ準位の密度が従来のＳｉＯ
2 等の膜構造に比べ小さく、ゲートに高周波電圧が印加
された場合のドレイン―ソース間電流つまり出力電流振
幅が大となり出力電力が大となる効果を有する。
【図１】本発明の参考例を示す断面図である。
【図２】本発明の実施例を示す断面図である。
【図３】ＦＥＴの電流Ｉ−電圧Ｖ特性を示すグラフであ
る。
る。
【図４】従来のＦＥＴのゲート電極近傍の空乏層の様子
を示す図である。
を示す図である。
【図５】従来のＦＥＴのゲート近傍の空乏層がゲート電
極に正バイアスを印加しても消滅しない様子を示す図で
ある。
極に正バイアスを印加しても消滅しない様子を示す図で
ある。
１ Ｎ型活性層 ２ ゲート電極 ３ｄ ドレイン側Ｎ+ 層 ３ｓ ソース側Ｎ+ 層 Ｓｄ ドレイン電極 ４ｓ ソース電極 ５ 金属膜 ６ ＳｉＯ2 膜 ７ 絶縁性スペーサ ８ａ，８ｂ 空乏層
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (1)
- 【請求項１】 化合物半導体基板の表面部の活性層にシ
ョットキー接触して設けられたゲート電極と、前記ゲー
ト電極の両側にそれぞれ所定距離を隔てて前記活性層と
オーム性接触して設けられたドレイン電極およびソース
電極とを有するショットキー型電界効果トランジスタに
おいて、前記ゲート電極とドレイン電極との間および前
記ゲート電極とソース電極との間に前記活性層とショッ
トキー接触し表面に絶縁膜と側壁に絶縁性スペーサが形
成され、前記ゲート電極と該絶縁性スペーサで電気的に
分離された金属膜が設けられていることを特徴するショ
ットキー型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20635692A JP2946951B2 (ja) | 1992-08-03 | 1992-08-03 | ショットキー型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20635692A JP2946951B2 (ja) | 1992-08-03 | 1992-08-03 | ショットキー型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653250A JPH0653250A (ja) | 1994-02-25 |
| JP2946951B2 true JP2946951B2 (ja) | 1999-09-13 |
Family
ID=16521965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20635692A Expired - Fee Related JP2946951B2 (ja) | 1992-08-03 | 1992-08-03 | ショットキー型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946951B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1635049B1 (en) | 2003-06-16 | 2013-06-12 | Kobelco Construction Machinery Co., Ltd. | Construction machine |
-
1992
- 1992-08-03 JP JP20635692A patent/JP2946951B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0653250A (ja) | 1994-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990601 |
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