JPH05198798A - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
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Abstract
(57)【要約】
【目的】 ＭＯＳ電界効果トランジスタ
【構成】 重大な短チャネル効果を起こすことなく、１
ミクロン以下の実効チャネル長を有するように作製でき
るシリコンＭＯＳＦＥＴが明らかにされた。ＭＯＳＦＥ
Ｔはソース及びドレイン領域間に配置された第１及び第
２のチャネル領域を含み、第１のチャネル領域（１０
０）は第２のチャネル領域（９０）上にある。第２のチ
ャネル領域は第１のチャネル領域より高いキャリヤ密度
をもち、埋込み接地面として働く。
ミクロン以下の実効チャネル長を有するように作製でき
るシリコンＭＯＳＦＥＴが明らかにされた。ＭＯＳＦＥ
Ｔはソース及びドレイン領域間に配置された第１及び第
２のチャネル領域を含み、第１のチャネル領域（１０
０）は第２のチャネル領域（９０）上にある。第２のチ
ャネル領域は第１のチャネル領域より高いキャリヤ密度
をもち、埋込み接地面として働く。
Description
【発明の詳細な説明】
【０００１】本発明の分野
本発明はシリコンＭＯＳＦＥＴの分野、より具体的に
は、１μｍより小さな実効チャネル長を有するそれらに
係る。 【０００２】技術的背景 長年に亙って、ＶＬＳＩの分野に従事する者は、高歩留
りと信頼性を保ったまま、できるだけ多数のデバイスを
集積化する努力をしてきた。しかし、デバイスの寸法が
１ミクロン以下に減少するとともに、従来のＭＯＳＦＥ
Ｔの設計では所望の閾値の振舞いが得られず、オーム性
の振舞いに近づいてしまう。この困難さは従来技術では
チャネルのドーピングを増すことにより対処されてきた
が、それは閾値電圧と容量の両方を増すため、望ましく
ない。これらの問題はパワー供給電圧を減らす働きがあ
るため、特に重大である。そのような減少は信頼性につ
いての制約を満たすために、しばしば望ましいことでは
あるが。事実、高チャネルドーピング、容量の増加、閾
値電圧の増加及び供給電圧の減少の組合せは、保持パワ
ーと回路速度の間に厳しいトレードオフを課す。 【０００３】十分に空乏化したシリコン−オン−絶縁体
（ＳＯＩ）構造は、これらの問題に対する１つの可能性
のある解として、提案された（たとえば、エス・エム・
シー（Ｓ．Ｍ．Ｓｚｅ編、ＶＬＳＩ技術（ＶＬＳＩ Ｔe
chnology）２編、マグローヒル出版社，ニューヨーク，
１９８８，８８−８９頁を参照のこと）。ＳＯＩ構造に
おいて、デバイスの接合容量は、チャネル直下に厚い埋
込み酸化物を挿入することにより減少する。加えて、薄
いシリコン層を用いることによって、パンチスルーを防
止するために、チャネルを高濃度ドープする必要性が緩
和される。すなわち、付随した大きな横方向ポテンシャ
ル曲線とともに、電界の急速な垂直方向の変調が、ポテ
ンシャル障壁を高め、ソースからの電子の流れを防止す
る。従って、垂直構造は、水平の漏れを制御するため
に、使われる。 【０００４】しかし、ＳＯＩ構造は多くの理由により、
完全に満足されているのではない。たとえば、０．１μ
ｍゲート長を有するＳＯＩ構造中のシリコン薄膜の厚さ
は、わずか約５００オングストロームかそれ以下であ
る。そのように薄い膜の精密な厚さは、現在の技術では
制御が困難である。更に、十分空乏化したＳＯＩＭＯＳ
ＦＥＴの基板は、電気的に浮く傾向がある。なぜなら、
薄いシリコン膜に、良好な基体の接触を作ることは難し
いからである。しかし、横方向電界が増すとともに、衝
突電離で生成した正孔は、浮いた基体中に捕獲される傾
向があり、予想しえない閾値低下を起こす傾向がある。
更に、ＳＯＩ構造のウエハ価格は、単に作製プロセスが
比較的複雑であるために、非常に高くなる傾向がある。 【０００５】別の方式において、高チャネルドーピング
の有害な効果は、レトログレードドーピングの使用によ
り軽減される。（たとえば、エル・シー・パリロ（Ｌ．
Ｃ．Ｐarrillo） “ＣＭＯＳ能動及び電界デバイス作
製”セミコンダクター・インターナショナル （Ｓemico
nductor Ｉnternational）（１９８８年４月）６７頁及
びディー・エム・ブラウン（Ｄ．Ｍ．Ｂrown）ら、“先
端プロセス技術の傾向・・・サブミクロンＣＭＯＳデバ
イス設計及びプロセス要件”プロシーディングズ・オブ
・ザ・アイ・イーイーイー（Ｐroceedings of the ＩＥ
ＥＥ ７４） （１９８６年１２月），１６８１−１６８
２頁及び１６８５−１６８６頁を参照のこと。）レトロ
グレード・ドーピングにおいては、ＭＯＳデバイス領域
下にあるピークドーパント濃度の部分を生成させるため
に、高エネルギー井戸注入が用いられる。高ドーピング
濃度によりドレイン空乏領域の横方向の広がりが減少す
るため、パンチスルーが抑えられ、ドレイン電界がソー
ス領域中に侵入するのが防止される。 【０００６】しかし、従来のレトログレード・ドーピン
グ構造にも、ある種の欠点がある。たとえば、高レベル
ドーピングは典型的な場合、接合より深く延びる。その
結果、接合容量はたとえ表面電界が減らせても、許容で
きないほど高くなる。更に、高ドーピング領域の正確な
位置は、従来技術が教えるとおり、幾分不確定となる。
しかし、その領域を正確に配置することは、ディープサ
ブミクロンデバイスの動作にとっては、厳密さを必要と
する重要な点である。更に、従来のレトログレードドー
プ構造のソース及びドレイン領域下に、高レベルドーピ
ングが存在することは、好ましくない接合容量の原因と
なりうる。 【０００７】従って、この分野の従事者は、従来のＶＬ
ＳＩ作製技術の簡単さと価格の有効性を保ちながら、Ｓ
ＯＩ設計の利点すべてを生かしたシリコンＭＯＳＦＥＴ
の設計にはこれまで失敗している。 【０００８】本発明の要約 シリコン基板上に作成でき、そのような基板上の集積回
路中に組込むことができ、重大な短チャネル効果をこう
むることなく、サブミクロンシステムに微細化できるＭ
ＯＳＦＥＴの設計を発明した。本発明のＭＯＳＦＥＴは
基板の一部分上の厚さｔoxをもつゲート酸化物層；ソー
ス領域及びソース領域から離れたドレイン領域を含み、
それぞれ基板の一部分中に規定され、主表面の下に接合
深さｔjまで延び、第１及び第２のチャネル領域は基板
内に規定され、ソース及びドレイン領域間に位置する。
第１のチャネル領域は少くとも部分的に第２のチャネル
領域上に重なり、ゲート酸化物層は第１のチャネル領域
上に重なる。第１のチャネル領域はｔsiと表わされる深
さまで、基板表面から延びる。これは約５００オングス
トロームより小さいか等しい。第２のチャネル領域は本
質的にｔsiから約ｔj より小さいか等しい深さまで延び
る。第１のチャネル領域中の室温のキャリヤ密度は約２
×１０17ｃｍ-3以下で、第２のチャネル領域中の室温の
キャリヤ密度は、約５×１０17ｃｍ-3以上である。 【０００９】詳細な記述 ケイ・ケイ・ヤング（Ｋ．Ｋ．Ｙoung）“完全に空乏化
したＳＯＩＭＯＳＦＥＴ中の短チャネル効果”、アイ・
イーイーイー・トランス・エレクトロン・デバイシズ
（ＩＥＥＥ Ｔrans, Ｅlectron Ｄevices） ３６（１９
８９）３９９頁に述べられている周知の数学的モデルに
従うと、ＳＯＩ構造のチャネル領域中の電位分布は、自
然長スケールλSOI によって表わすことができる。Φ
（ｘ，ｙ）が電位を表わすとする。ここで、ｘは水平方
向（すなわち、ソースからドレイン）を表わし、ｙは垂
直方向（すなわち、基板表面に垂直）を表わす。明らか
に、シリコンチャネルとゲート酸化物の間の界面におい
て、ｙはゼロにに等しく、基板中への深さとともに増加
する。Φ（ｘ，Ｙ）はｙの二次の多項式で表わされ、各
係数はｘの関数と仮定する。この表式をポアソンの方程
式に代入し、適当な境界条件を与えると、非常に簡単な
新しい数学的表現が得られる。Φf （ｘ）がｙ＝０にお
けるΦ（ｘ，ｙ）を表わすとすると、スケール長λSOI
は 【数２】 で定義される。 【００１０】また、Φ（ｘ）は 【数３】 で定義されるとする。ここで、εsiはシリコンの誘電率
を表わし、εoxはゲート酸化膜の誘電定数を、ｔsiはＳ
ＯＩ構造中のシリコン薄膜の厚さを、ｔoxはゲート酸化
物の厚さを、ｑは電荷の大きさを、Φgsはゲートとソー
ス間の電位差を、ＮAはチャネルドーピング密度を表わ
す。 【００１１】次に、Φ（ｘ）の水平方向の変化は、次式
に従うことがわかる。 【数４】 自然長スケールλが現われるのは、この点においてであ
る。実効チャネル長Ｌeff を有するＳＯＩデバイスを、
パンチスルーのような短チャネル効果が本質的になく動
作させるためには、比λSOI／Ｌeffは約０．１−０．２
より大きくすべきことを見出した。ただし、特定の用途
では、比が十分小さいことがより精密に予測される。 【００１２】同様の理論的解析をある構造、すなわち
“接地面”構造に適用した。これはＳＯＩ構造とは異な
る境界条件をもつ。以下で議論するように、接地面構造
はλを減らすことに対してＳＯＩ構造と少くとも同程度
の効果をもつことだけでなく、それは実際にバルクシリ
コン中で実現できることを見出した。 【００１３】接地面構造が図１に概略的に描かれてい
る。図から明らかなように、ゲート酸化物層１０はシリ
コン層２０に重なっている。シリコン層の一部は、埋込
み接地面３０に重なっている。（この理想化された図の
目的に対して）重要なことは、ゲート酸化物、チャネル
領域４０及び接地面３０の横方向寸法は同一と仮定され
ていることである。接地面は一定の電位、たとえば接地
電位に保たれていると考えられる。そのような構造はλ
SOI に類似の自然長スケールλを有し、それは近似的に
次式で与えられることを見出した。 【数５】 長チャネル方式、すなわちλが約０．２Ｌeff より小さ
い場合、この構造、たとえばＮＭＯＳデバイスの閾値電
圧Ｖthは近似的に次式で与えられる。 【数６】 ここで、Ｖbi はｎ+ソース又はドレイン（デバイスはＮ
ＭＯＳと仮定している）とチャネル間の埋込み電圧を表
わす。この表式中の第２項は、接地面構成によることに
注意すべきである。 【００１４】一例として４０オングストロームのゲート
酸化物厚と、一例として２５０オングストロームのシリ
コン膜厚を有する各ＳＯＩ及び接地面構造について、λ
SOIをλに比較した。完全に空乏化したＳＯＩ構造の場
合、λSOI は１７５オングストロームで、接地面構造の
場合、λはわずか１０１オングストロームであった。 【００１５】図２に描かれているのは、バルクシリコン
中の接地面構造の実施例である。図に含まれるのは、ソ
ース５０、ドレイン６０、ポリシリコンゲート電極７
０、ゲート酸化物８０、接地面９０及び補償されたチャ
ネル領域１００である。領域１００は図１のチャネル領
域４０に類似である。 【００１６】図３に描かれているのは、図２の構造につ
いてのドーピングプロフィルの例の概略である。ドーピ
ングプロフィルは空間的なパルスに似ているから、接地
面構造を、その好ましい実施例において、“パルス形ド
ープ（ＰＳＤ）”とよぶ。しかし、ドーパントの拡散及
びプロセス中起こる他の物理的な効果により、実際のド
ーピングプロフィルは、ある程度の広がりを示し、理想
化された長方形のパルス形からはずれることに注意すべ
きである。 【００１７】本発明は特定の伝導形を有するデバイスに
限られず、むしろ一般的にＰＭＯＳ，ＮＭＯＳ，ＣＭＯ
Ｓ及び関連した技術に適用できることを注意する必要が
ある。説明のため、以下では本発明を実施するＮＭＯＳ
デバイスを作製するための現在好ましい方法について述
べる。 【００１８】少くとも１個の自己整合、シリコンゲー
ト、イオン注入、増加姿態ＮＭＯＳトランジスタ構造
が、従来技術により、低濃度ドープｐ形１００シリコン
・ウエハ上に形成され、熱二酸化シリコン及びシリコン
窒化物で被覆される。シリコン窒化物のリソグラフィに
よるパターン形成後、チャネルストップ領域を生成させ
るために、高エネルギー・ホウ素イオン注入を行う。フ
ィールドオキサイドを成長させ、シリコン窒化物を除
き、ゲート酸化物を成長させるが、すべて従来の技術に
従う。 【００１９】典型的な場合、イオン注入はゲート酸化物
を通して行う（必要ならばイオン注入は、ゲート酸化物
の形成前に行う）。行う具体的な注入工程は、従来技術
からずれ、埋込み接地面の特性を示す構造を生じる。 【００２０】たとえば、ホウ素は約２ｋｅＶのエネルギ
ーと約２×１０13ｃｍ-2のフラックスで注入され、約１
００オングストロームないし約５００オングストローム
に延び、約１０18ｃｍ-3の平均ドーピング濃度をもつド
ーピングプロフィルを生じる。次に、第２の注入が行わ
れ、たとえば各エネルギーが約１０、２０及び４０ｋｅ
Ｖで、各フラックスが２、８及び３０×１０18ｃｍ
-3で、ヒ素イオンを用いて行われる。ヒ素イオンはシリ
コンチャネルの最初の約２５０オングストローム中で止
まる。その結果、この領域は約１０18ｃｍ-3のヒ素イオ
ン濃度にドープされる。ヒ素の目的は、ヒ素注入領域中
のホウ素ドーピングを補償し、その領域中のキャリヤ密
度を、（室温における）真性キャリヤ密度付近のレベル
に減らすことである。典型的な場合、補償されるキャリ
ヤ密度は、約１０17ｃｍ-3になる。それに対して、補償
されないホウ素ドープ領域は、典型的な場合（室温にお
いて）約１０18ｃｍ-3のキャリヤ密度をもつ。この点に
関して、正確な注入条件は、全体のプロセス中の基板の
実際の熱処理に依存することに注意すべきである。更
に、ここでのプロセスの例の変形は、当業者には明らか
であろう。たとえば、別々に行うホウ素注入工程の数
は、単一工程には限られず、ヒ素注入工程の数は３回に
限られない。 【００２１】ポリシリコンゲートを、次に従来どおり堆
積させ、パターン形成する。絶縁性側壁を必要に応じて
形成し、次に従来の技術に従って、ソース及びドレイン
注入が行われる。金属シリサイドを従来どおり、ゲー
ト、ソース及びドレイン領域上に形成し、次に絶縁性誘
電体層を堆積させ、ソース、ドレイン及びゲート上に電
極用の窓が開けられる。これに続いて、金属層を従来と
おり堆積させ、パターン形成する。 【００２２】埋込み接地面（図２の領域９０）をチャネ
ル中のヒ素注入領域下にある未補償ホウ素ドープ領域中
に作り込む。好ましい実施例において、埋込み接地面は
ソース及びドレイン領域間に横方向に閉じ込め、書かれ
たチャネル長よりは長くない。埋込み接地面の最上部
は、補償領域の底部で規定される。埋込み接地面の底部
は、ソース及びドレイン接合深さより深くないのが好ま
しく、それは典型的な場合、約１５００オングストロー
ムである。この点に関して、チャネルの一部は、もしそ
れが（室温において）埋込み接地面中のピークキャリヤ
密度の１０％以下のキャリヤ密度をもつなら、埋込み接
地面の外側にあると考えられる。 【００２３】寸法ｔsiに対応する補償領域の深さは、少
なくとも約１５０オングストローム、しかし約５００オ
ングストロームを超えないことが望ましい。（先に述べ
たように、典型的な厚さは約２５０オングストローム）
である。接合深さは、約１０００オングストロームを超
えないことが望ましい。従って、好ましい実施例におい
ては、埋込み接地面は約５００オングストロームかそれ
以下から、約１０００オングストローム又はそれ以下の
深さの間にある。 【００２４】現在の理解に従えば、トランジスタはこの
技術により容易に作製され、実効チャネル長は０．１０
μｍ−０．１５μｍにも小さく、０．０７５μｍにまで
小さくすることができ、λは０．２×実効チャネル長よ
り大きくない。（０．０７５−０．１０μｍの実効チャ
ネル長に対応する書かれたチャネル長は、典型的な場
合、約０．１０−０．１５μｍの範囲にある。）式２に
従うと、λの値は寸法ｔox及びｔsiの選択により決ま
る。従って、４０オングストロームのゲート酸化物の厚
さの場合、ｔsi＝５００オングストロームのλの値が得
られ、ｔsi＝２５０オングストロームの時、１７５オン
グストロームのλの値が得られる。 【００２５】この点に関して、ジェイ・アール・ブリュ
ーズ（Ｊ．Ｒ．Ｂrews）ら、“ＭＯＳＦＥＴの微小化に
対する一般的指針”アイ・イーイーイー・エレクトロン
・デバイス・レターズ（ＩＥＥＥ Ｅlectron Ｄevice
Ｌett.） １、（１９８０）、２頁に述べられている周
知の経験式を、従来のバルク−シリコン設計のＭＯＳＦ
ＥＴ中における望ましくない短チャネル効果を起こすこ
となく、最小の実効チャネル長Ｌmin を予測するのに使
用できることに注意すべきである。ブリューズ（Ｂrew
s）の式は、次のように表わされる。 【数７】 図４に示されるように、この式による予測に従い、ブリ
ューズのパラメータ（式の右辺の指数関数中の変数）に
対してＬmin を指数−指数でプロットすると、図中にＥ
と印した直線が生じる。本発明のＭＯＳＦＥＴは、ブリ
ューズのパラメータの与えられた値に対して、Ｌmin は
ブリューズの式で予測される値より、７５％（曲線Ｆ）
あるいは６０％かそれより小さく（曲線Ｇ）も設計でき
ることを見出した。 【００２６】例 数値的に二次元のポアソン方程式を解くことのできる計
算機コードを用いて、図２に示されたＰＳＤ構造の計算
機シミュレーションを行った。モデルとしたデバイスに
おいて、接合深さは５００オングストローム、補償層の
厚さｔsiは２５０オングストローム、酸化物の厚さは４
０オングストローム、実効チャネル長Ｌeffは０．１μ
ｍであった。 【００２７】モデルとしたデバイスを縮小したときの振
舞いについては、図４中で曲線Ｇ上にプロットしたデー
タ点によって示されている。Ｌmin はブリューズの式に
より予測された値の約６０％であることが明らかであ
る。図５の曲線Ａ及びＢは、その構造についての、ゲー
ト電圧の関数として計算されたドレイン電流を示す。曲
線Ａは１．１Ｖのドレイン−ソースバイアスに対応し、
曲線Ｂは０．１Ｖのバイアスに対応する。同じ図の曲線
Ｃ及びＤは、比較のため示してある。それらはそれぞれ
１．１Ｖ及び０．１Ｖのバイアスにおける１０18ｃｍ-3
に均一にドープしたＭＯＳＦＥＴ構造の動作を表わす。
図から、均一にドープした構造のサブスレッショルドの
振舞いは、ＰＳＤ構造の振舞いでも保存されていること
が明らかである。ＰＳＤ構造の閾値電圧は、接地面上の
チャネル領域中のドーパント濃度が減少したために低
い。具体的には、図は約０．６Ｖより低い閾値電圧が、
本発明のトランジスタ構造で容易に達成できることを予
測している。更に、ＰＳＤ構造の予測された接合容量
は、対応する均一にドープした構造の３分の１以下であ
ることを見出した。
は、１μｍより小さな実効チャネル長を有するそれらに
係る。 【０００２】技術的背景 長年に亙って、ＶＬＳＩの分野に従事する者は、高歩留
りと信頼性を保ったまま、できるだけ多数のデバイスを
集積化する努力をしてきた。しかし、デバイスの寸法が
１ミクロン以下に減少するとともに、従来のＭＯＳＦＥ
Ｔの設計では所望の閾値の振舞いが得られず、オーム性
の振舞いに近づいてしまう。この困難さは従来技術では
チャネルのドーピングを増すことにより対処されてきた
が、それは閾値電圧と容量の両方を増すため、望ましく
ない。これらの問題はパワー供給電圧を減らす働きがあ
るため、特に重大である。そのような減少は信頼性につ
いての制約を満たすために、しばしば望ましいことでは
あるが。事実、高チャネルドーピング、容量の増加、閾
値電圧の増加及び供給電圧の減少の組合せは、保持パワ
ーと回路速度の間に厳しいトレードオフを課す。 【０００３】十分に空乏化したシリコン−オン−絶縁体
（ＳＯＩ）構造は、これらの問題に対する１つの可能性
のある解として、提案された（たとえば、エス・エム・
シー（Ｓ．Ｍ．Ｓｚｅ編、ＶＬＳＩ技術（ＶＬＳＩ Ｔe
chnology）２編、マグローヒル出版社，ニューヨーク，
１９８８，８８−８９頁を参照のこと）。ＳＯＩ構造に
おいて、デバイスの接合容量は、チャネル直下に厚い埋
込み酸化物を挿入することにより減少する。加えて、薄
いシリコン層を用いることによって、パンチスルーを防
止するために、チャネルを高濃度ドープする必要性が緩
和される。すなわち、付随した大きな横方向ポテンシャ
ル曲線とともに、電界の急速な垂直方向の変調が、ポテ
ンシャル障壁を高め、ソースからの電子の流れを防止す
る。従って、垂直構造は、水平の漏れを制御するため
に、使われる。 【０００４】しかし、ＳＯＩ構造は多くの理由により、
完全に満足されているのではない。たとえば、０．１μ
ｍゲート長を有するＳＯＩ構造中のシリコン薄膜の厚さ
は、わずか約５００オングストロームかそれ以下であ
る。そのように薄い膜の精密な厚さは、現在の技術では
制御が困難である。更に、十分空乏化したＳＯＩＭＯＳ
ＦＥＴの基板は、電気的に浮く傾向がある。なぜなら、
薄いシリコン膜に、良好な基体の接触を作ることは難し
いからである。しかし、横方向電界が増すとともに、衝
突電離で生成した正孔は、浮いた基体中に捕獲される傾
向があり、予想しえない閾値低下を起こす傾向がある。
更に、ＳＯＩ構造のウエハ価格は、単に作製プロセスが
比較的複雑であるために、非常に高くなる傾向がある。 【０００５】別の方式において、高チャネルドーピング
の有害な効果は、レトログレードドーピングの使用によ
り軽減される。（たとえば、エル・シー・パリロ（Ｌ．
Ｃ．Ｐarrillo） “ＣＭＯＳ能動及び電界デバイス作
製”セミコンダクター・インターナショナル （Ｓemico
nductor Ｉnternational）（１９８８年４月）６７頁及
びディー・エム・ブラウン（Ｄ．Ｍ．Ｂrown）ら、“先
端プロセス技術の傾向・・・サブミクロンＣＭＯＳデバ
イス設計及びプロセス要件”プロシーディングズ・オブ
・ザ・アイ・イーイーイー（Ｐroceedings of the ＩＥ
ＥＥ ７４） （１９８６年１２月），１６８１−１６８
２頁及び１６８５−１６８６頁を参照のこと。）レトロ
グレード・ドーピングにおいては、ＭＯＳデバイス領域
下にあるピークドーパント濃度の部分を生成させるため
に、高エネルギー井戸注入が用いられる。高ドーピング
濃度によりドレイン空乏領域の横方向の広がりが減少す
るため、パンチスルーが抑えられ、ドレイン電界がソー
ス領域中に侵入するのが防止される。 【０００６】しかし、従来のレトログレード・ドーピン
グ構造にも、ある種の欠点がある。たとえば、高レベル
ドーピングは典型的な場合、接合より深く延びる。その
結果、接合容量はたとえ表面電界が減らせても、許容で
きないほど高くなる。更に、高ドーピング領域の正確な
位置は、従来技術が教えるとおり、幾分不確定となる。
しかし、その領域を正確に配置することは、ディープサ
ブミクロンデバイスの動作にとっては、厳密さを必要と
する重要な点である。更に、従来のレトログレードドー
プ構造のソース及びドレイン領域下に、高レベルドーピ
ングが存在することは、好ましくない接合容量の原因と
なりうる。 【０００７】従って、この分野の従事者は、従来のＶＬ
ＳＩ作製技術の簡単さと価格の有効性を保ちながら、Ｓ
ＯＩ設計の利点すべてを生かしたシリコンＭＯＳＦＥＴ
の設計にはこれまで失敗している。 【０００８】本発明の要約 シリコン基板上に作成でき、そのような基板上の集積回
路中に組込むことができ、重大な短チャネル効果をこう
むることなく、サブミクロンシステムに微細化できるＭ
ＯＳＦＥＴの設計を発明した。本発明のＭＯＳＦＥＴは
基板の一部分上の厚さｔoxをもつゲート酸化物層；ソー
ス領域及びソース領域から離れたドレイン領域を含み、
それぞれ基板の一部分中に規定され、主表面の下に接合
深さｔjまで延び、第１及び第２のチャネル領域は基板
内に規定され、ソース及びドレイン領域間に位置する。
第１のチャネル領域は少くとも部分的に第２のチャネル
領域上に重なり、ゲート酸化物層は第１のチャネル領域
上に重なる。第１のチャネル領域はｔsiと表わされる深
さまで、基板表面から延びる。これは約５００オングス
トロームより小さいか等しい。第２のチャネル領域は本
質的にｔsiから約ｔj より小さいか等しい深さまで延び
る。第１のチャネル領域中の室温のキャリヤ密度は約２
×１０17ｃｍ-3以下で、第２のチャネル領域中の室温の
キャリヤ密度は、約５×１０17ｃｍ-3以上である。 【０００９】詳細な記述 ケイ・ケイ・ヤング（Ｋ．Ｋ．Ｙoung）“完全に空乏化
したＳＯＩＭＯＳＦＥＴ中の短チャネル効果”、アイ・
イーイーイー・トランス・エレクトロン・デバイシズ
（ＩＥＥＥ Ｔrans, Ｅlectron Ｄevices） ３６（１９
８９）３９９頁に述べられている周知の数学的モデルに
従うと、ＳＯＩ構造のチャネル領域中の電位分布は、自
然長スケールλSOI によって表わすことができる。Φ
（ｘ，ｙ）が電位を表わすとする。ここで、ｘは水平方
向（すなわち、ソースからドレイン）を表わし、ｙは垂
直方向（すなわち、基板表面に垂直）を表わす。明らか
に、シリコンチャネルとゲート酸化物の間の界面におい
て、ｙはゼロにに等しく、基板中への深さとともに増加
する。Φ（ｘ，Ｙ）はｙの二次の多項式で表わされ、各
係数はｘの関数と仮定する。この表式をポアソンの方程
式に代入し、適当な境界条件を与えると、非常に簡単な
新しい数学的表現が得られる。Φf （ｘ）がｙ＝０にお
けるΦ（ｘ，ｙ）を表わすとすると、スケール長λSOI
は 【数２】 で定義される。 【００１０】また、Φ（ｘ）は 【数３】 で定義されるとする。ここで、εsiはシリコンの誘電率
を表わし、εoxはゲート酸化膜の誘電定数を、ｔsiはＳ
ＯＩ構造中のシリコン薄膜の厚さを、ｔoxはゲート酸化
物の厚さを、ｑは電荷の大きさを、Φgsはゲートとソー
ス間の電位差を、ＮAはチャネルドーピング密度を表わ
す。 【００１１】次に、Φ（ｘ）の水平方向の変化は、次式
に従うことがわかる。 【数４】 自然長スケールλが現われるのは、この点においてであ
る。実効チャネル長Ｌeff を有するＳＯＩデバイスを、
パンチスルーのような短チャネル効果が本質的になく動
作させるためには、比λSOI／Ｌeffは約０．１−０．２
より大きくすべきことを見出した。ただし、特定の用途
では、比が十分小さいことがより精密に予測される。 【００１２】同様の理論的解析をある構造、すなわち
“接地面”構造に適用した。これはＳＯＩ構造とは異な
る境界条件をもつ。以下で議論するように、接地面構造
はλを減らすことに対してＳＯＩ構造と少くとも同程度
の効果をもつことだけでなく、それは実際にバルクシリ
コン中で実現できることを見出した。 【００１３】接地面構造が図１に概略的に描かれてい
る。図から明らかなように、ゲート酸化物層１０はシリ
コン層２０に重なっている。シリコン層の一部は、埋込
み接地面３０に重なっている。（この理想化された図の
目的に対して）重要なことは、ゲート酸化物、チャネル
領域４０及び接地面３０の横方向寸法は同一と仮定され
ていることである。接地面は一定の電位、たとえば接地
電位に保たれていると考えられる。そのような構造はλ
SOI に類似の自然長スケールλを有し、それは近似的に
次式で与えられることを見出した。 【数５】 長チャネル方式、すなわちλが約０．２Ｌeff より小さ
い場合、この構造、たとえばＮＭＯＳデバイスの閾値電
圧Ｖthは近似的に次式で与えられる。 【数６】 ここで、Ｖbi はｎ+ソース又はドレイン（デバイスはＮ
ＭＯＳと仮定している）とチャネル間の埋込み電圧を表
わす。この表式中の第２項は、接地面構成によることに
注意すべきである。 【００１４】一例として４０オングストロームのゲート
酸化物厚と、一例として２５０オングストロームのシリ
コン膜厚を有する各ＳＯＩ及び接地面構造について、λ
SOIをλに比較した。完全に空乏化したＳＯＩ構造の場
合、λSOI は１７５オングストロームで、接地面構造の
場合、λはわずか１０１オングストロームであった。 【００１５】図２に描かれているのは、バルクシリコン
中の接地面構造の実施例である。図に含まれるのは、ソ
ース５０、ドレイン６０、ポリシリコンゲート電極７
０、ゲート酸化物８０、接地面９０及び補償されたチャ
ネル領域１００である。領域１００は図１のチャネル領
域４０に類似である。 【００１６】図３に描かれているのは、図２の構造につ
いてのドーピングプロフィルの例の概略である。ドーピ
ングプロフィルは空間的なパルスに似ているから、接地
面構造を、その好ましい実施例において、“パルス形ド
ープ（ＰＳＤ）”とよぶ。しかし、ドーパントの拡散及
びプロセス中起こる他の物理的な効果により、実際のド
ーピングプロフィルは、ある程度の広がりを示し、理想
化された長方形のパルス形からはずれることに注意すべ
きである。 【００１７】本発明は特定の伝導形を有するデバイスに
限られず、むしろ一般的にＰＭＯＳ，ＮＭＯＳ，ＣＭＯ
Ｓ及び関連した技術に適用できることを注意する必要が
ある。説明のため、以下では本発明を実施するＮＭＯＳ
デバイスを作製するための現在好ましい方法について述
べる。 【００１８】少くとも１個の自己整合、シリコンゲー
ト、イオン注入、増加姿態ＮＭＯＳトランジスタ構造
が、従来技術により、低濃度ドープｐ形１００シリコン
・ウエハ上に形成され、熱二酸化シリコン及びシリコン
窒化物で被覆される。シリコン窒化物のリソグラフィに
よるパターン形成後、チャネルストップ領域を生成させ
るために、高エネルギー・ホウ素イオン注入を行う。フ
ィールドオキサイドを成長させ、シリコン窒化物を除
き、ゲート酸化物を成長させるが、すべて従来の技術に
従う。 【００１９】典型的な場合、イオン注入はゲート酸化物
を通して行う（必要ならばイオン注入は、ゲート酸化物
の形成前に行う）。行う具体的な注入工程は、従来技術
からずれ、埋込み接地面の特性を示す構造を生じる。 【００２０】たとえば、ホウ素は約２ｋｅＶのエネルギ
ーと約２×１０13ｃｍ-2のフラックスで注入され、約１
００オングストロームないし約５００オングストローム
に延び、約１０18ｃｍ-3の平均ドーピング濃度をもつド
ーピングプロフィルを生じる。次に、第２の注入が行わ
れ、たとえば各エネルギーが約１０、２０及び４０ｋｅ
Ｖで、各フラックスが２、８及び３０×１０18ｃｍ
-3で、ヒ素イオンを用いて行われる。ヒ素イオンはシリ
コンチャネルの最初の約２５０オングストローム中で止
まる。その結果、この領域は約１０18ｃｍ-3のヒ素イオ
ン濃度にドープされる。ヒ素の目的は、ヒ素注入領域中
のホウ素ドーピングを補償し、その領域中のキャリヤ密
度を、（室温における）真性キャリヤ密度付近のレベル
に減らすことである。典型的な場合、補償されるキャリ
ヤ密度は、約１０17ｃｍ-3になる。それに対して、補償
されないホウ素ドープ領域は、典型的な場合（室温にお
いて）約１０18ｃｍ-3のキャリヤ密度をもつ。この点に
関して、正確な注入条件は、全体のプロセス中の基板の
実際の熱処理に依存することに注意すべきである。更
に、ここでのプロセスの例の変形は、当業者には明らか
であろう。たとえば、別々に行うホウ素注入工程の数
は、単一工程には限られず、ヒ素注入工程の数は３回に
限られない。 【００２１】ポリシリコンゲートを、次に従来どおり堆
積させ、パターン形成する。絶縁性側壁を必要に応じて
形成し、次に従来の技術に従って、ソース及びドレイン
注入が行われる。金属シリサイドを従来どおり、ゲー
ト、ソース及びドレイン領域上に形成し、次に絶縁性誘
電体層を堆積させ、ソース、ドレイン及びゲート上に電
極用の窓が開けられる。これに続いて、金属層を従来と
おり堆積させ、パターン形成する。 【００２２】埋込み接地面（図２の領域９０）をチャネ
ル中のヒ素注入領域下にある未補償ホウ素ドープ領域中
に作り込む。好ましい実施例において、埋込み接地面は
ソース及びドレイン領域間に横方向に閉じ込め、書かれ
たチャネル長よりは長くない。埋込み接地面の最上部
は、補償領域の底部で規定される。埋込み接地面の底部
は、ソース及びドレイン接合深さより深くないのが好ま
しく、それは典型的な場合、約１５００オングストロー
ムである。この点に関して、チャネルの一部は、もしそ
れが（室温において）埋込み接地面中のピークキャリヤ
密度の１０％以下のキャリヤ密度をもつなら、埋込み接
地面の外側にあると考えられる。 【００２３】寸法ｔsiに対応する補償領域の深さは、少
なくとも約１５０オングストローム、しかし約５００オ
ングストロームを超えないことが望ましい。（先に述べ
たように、典型的な厚さは約２５０オングストローム）
である。接合深さは、約１０００オングストロームを超
えないことが望ましい。従って、好ましい実施例におい
ては、埋込み接地面は約５００オングストロームかそれ
以下から、約１０００オングストローム又はそれ以下の
深さの間にある。 【００２４】現在の理解に従えば、トランジスタはこの
技術により容易に作製され、実効チャネル長は０．１０
μｍ−０．１５μｍにも小さく、０．０７５μｍにまで
小さくすることができ、λは０．２×実効チャネル長よ
り大きくない。（０．０７５−０．１０μｍの実効チャ
ネル長に対応する書かれたチャネル長は、典型的な場
合、約０．１０−０．１５μｍの範囲にある。）式２に
従うと、λの値は寸法ｔox及びｔsiの選択により決ま
る。従って、４０オングストロームのゲート酸化物の厚
さの場合、ｔsi＝５００オングストロームのλの値が得
られ、ｔsi＝２５０オングストロームの時、１７５オン
グストロームのλの値が得られる。 【００２５】この点に関して、ジェイ・アール・ブリュ
ーズ（Ｊ．Ｒ．Ｂrews）ら、“ＭＯＳＦＥＴの微小化に
対する一般的指針”アイ・イーイーイー・エレクトロン
・デバイス・レターズ（ＩＥＥＥ Ｅlectron Ｄevice
Ｌett.） １、（１９８０）、２頁に述べられている周
知の経験式を、従来のバルク−シリコン設計のＭＯＳＦ
ＥＴ中における望ましくない短チャネル効果を起こすこ
となく、最小の実効チャネル長Ｌmin を予測するのに使
用できることに注意すべきである。ブリューズ（Ｂrew
s）の式は、次のように表わされる。 【数７】 図４に示されるように、この式による予測に従い、ブリ
ューズのパラメータ（式の右辺の指数関数中の変数）に
対してＬmin を指数−指数でプロットすると、図中にＥ
と印した直線が生じる。本発明のＭＯＳＦＥＴは、ブリ
ューズのパラメータの与えられた値に対して、Ｌmin は
ブリューズの式で予測される値より、７５％（曲線Ｆ）
あるいは６０％かそれより小さく（曲線Ｇ）も設計でき
ることを見出した。 【００２６】例 数値的に二次元のポアソン方程式を解くことのできる計
算機コードを用いて、図２に示されたＰＳＤ構造の計算
機シミュレーションを行った。モデルとしたデバイスに
おいて、接合深さは５００オングストローム、補償層の
厚さｔsiは２５０オングストローム、酸化物の厚さは４
０オングストローム、実効チャネル長Ｌeffは０．１μ
ｍであった。 【００２７】モデルとしたデバイスを縮小したときの振
舞いについては、図４中で曲線Ｇ上にプロットしたデー
タ点によって示されている。Ｌmin はブリューズの式に
より予測された値の約６０％であることが明らかであ
る。図５の曲線Ａ及びＢは、その構造についての、ゲー
ト電圧の関数として計算されたドレイン電流を示す。曲
線Ａは１．１Ｖのドレイン−ソースバイアスに対応し、
曲線Ｂは０．１Ｖのバイアスに対応する。同じ図の曲線
Ｃ及びＤは、比較のため示してある。それらはそれぞれ
１．１Ｖ及び０．１Ｖのバイアスにおける１０18ｃｍ-3
に均一にドープしたＭＯＳＦＥＴ構造の動作を表わす。
図から、均一にドープした構造のサブスレッショルドの
振舞いは、ＰＳＤ構造の振舞いでも保存されていること
が明らかである。ＰＳＤ構造の閾値電圧は、接地面上の
チャネル領域中のドーパント濃度が減少したために低
い。具体的には、図は約０．６Ｖより低い閾値電圧が、
本発明のトランジスタ構造で容易に達成できることを予
測している。更に、ＰＳＤ構造の予測された接合容量
は、対応する均一にドープした構造の３分の１以下であ
ることを見出した。
【図面の簡単な説明】
【図１】ＭＯＤＦＥＴの理想化された接地面構造を概略
的に示す図、 【図２】図１の構造を実際に具体化したものを概略的に
示す図、 【図３】図２の構造の理想化されたドーピングプロフィ
ルを示す図、 【図４】トランジスタの構造的寸法に対し、許容される
最小チャネル長に関連するシリコンＭＯＳＦＥＴについ
てのスケール則を図式的に示す図、 【図５】ゲート電圧に対するドレイン電流のグラフで、
本発明に従いパルス形ドーピングを有するＭＯＳＦＥＴ
の計算機シミュレーションを、従来の均一なドーピング
を有するＭＯＳＦＥＴと比較した図である。 【符号の説明】 １０ ゲート酸化物 ２０ シリコン層 ３０ 埋込み接地面 ４０ チャネル領域 ５０ ソース領域 ６０ ドレイン ７０ ポリシリコンゲート電極 ８０ ゲート酸化物 ９０ 接地面、領域 １００ 領域、チャネル領域
的に示す図、 【図２】図１の構造を実際に具体化したものを概略的に
示す図、 【図３】図２の構造の理想化されたドーピングプロフィ
ルを示す図、 【図４】トランジスタの構造的寸法に対し、許容される
最小チャネル長に関連するシリコンＭＯＳＦＥＴについ
てのスケール則を図式的に示す図、 【図５】ゲート電圧に対するドレイン電流のグラフで、
本発明に従いパルス形ドーピングを有するＭＯＳＦＥＴ
の計算機シミュレーションを、従来の均一なドーピング
を有するＭＯＳＦＥＴと比較した図である。 【符号の説明】 １０ ゲート酸化物 ２０ シリコン層 ３０ 埋込み接地面 ４０ チャネル領域 ５０ ソース領域 ６０ ドレイン ７０ ポリシリコンゲート電極 ８０ ゲート酸化物 ９０ 接地面、領域 １００ 領域、チャネル領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ウィング ファイ リー
アメリカ合衆国 07701 ニュージャーシ
ィ，レッド バンク，スプリング ストリ
ート 61
(72)発明者 アバス アワマド
アメリカ合衆国 07722 ニュージャーシ
ィ，コルツ ネック，ジ エンクロージャ
ー 62
(72)発明者 ラン−ホン−ヤン
アメリカ合衆国 07747 ニュージャーシ
ィ，アバーデーン，ウェルントン プレイ
ス 1403
Claims (1)
- 【特許請求の範囲】 【請求項１】 基板の一部分上にある厚さｔoxのゲート
酸化物層；それぞれ基板の一部分中に規定され、主表面
下の接合深さｔj まで延びるソース領域及びソース領域
から離れたドレイン領域；基板内に規定され、ソース及
びドレイン領域間に配置された第１及び第２のチャネル
領域が含まれ、第１のチャネル領域は少くとも第２のチ
ャネル領域上にあり、ゲート酸化物層は第１のチャネル
領域上にあり、第２のチャネル領域は第１のチャネル領
域より高いキャリヤ密度を有するＭＯＳＦＥＴを含み、
主表面を有するシリコン基板の少くとも一部分上に形成
された集積回路において、 ａ）第１のチャネル領域は約５００オングストロームよ
り小さいか等しいｔsiと表わされる深さまで、主表面か
ら延び、 ｂ）第２のチャネル領域は本質的にｔsiからほぼｔj よ
り小さいか等しい深さまで延び、 ｃ）第１のチャネル領域中の室温のキャリヤ密度は、約
２×１０17ｃｍ-3より小さく、 ｄ）第２のチャネル領域中のキャリヤ密度は、約５×１
０17ｃｍ-3より大きいことを特徴とする集積回路。 【請求項２】 第１チャネル領域は０．１５μｍに等し
いか小さい実効チャネル長を有する請求項１記載の集積
回路。 【請求項３】 第２のチャネル領域は本質的に、約１０
００オングストロームより小さいか等しい深さまで延び
る請求項１記載の集積回路。 【請求項４】 ゲート酸化物層は誘電定数εoxを有し、
第１のチャネル領域は誘電定数εsiを有し、第１のチャ
ネル領域は実効チャネル長Ｌeff を有し、ＭＯＳＦＥＴ
は 【数１】 で定義されるスケール長λを有し、ｔox及びｔsiはλが
０.２Ｌeffより小さいか等しいように選択される請求項
１記載の集積回路。 【請求項１】 ｔox及びｔsiは更にＭＯＳＦＥＴが０．
６ボルトより小さい閾値電圧を示すよう選択される請求
項４記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/749,772 US5166765A (en) | 1991-08-26 | 1991-08-26 | Insulated gate field-effect transistor with pulse-shaped doping |
| US749772 | 1991-08-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198798A true JPH05198798A (ja) | 1993-08-06 |
Family
ID=25015125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4224490A Pending JPH05198798A (ja) | 1991-08-26 | 1992-08-25 | Ｍｏｓ電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5166765A (ja) |
| EP (1) | EP0529950B1 (ja) |
| JP (1) | JPH05198798A (ja) |
| DE (1) | DE69228278T2 (ja) |
Families Citing this family (71)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536918A (ja) * | 1991-07-29 | 1993-02-12 | Hitachi Ltd | 半導体集積回路装置 |
| US5982002A (en) * | 1993-01-27 | 1999-11-09 | Seiko Instruments Inc. | Light valve having a semiconductor film and a fabrication process thereof |
| US5622880A (en) * | 1994-08-18 | 1997-04-22 | Sun Microsystems, Inc. | Method of making a low power, high performance junction transistor |
| US5773863A (en) * | 1994-08-18 | 1998-06-30 | Sun Microsystems, Inc. | Low power, high performance junction transistor |
| EP0809865B1 (en) * | 1995-12-15 | 2000-07-12 | Koninklijke Philips Electronics N.V. | SEMICONDUCTOR FIELD EFFECT DEVICE COMPRISING A SiGe LAYER |
| US6097205A (en) * | 1997-02-14 | 2000-08-01 | Semitest, Inc. | Method and apparatus for characterizing a specimen of semiconductor material |
| KR100223847B1 (ko) * | 1997-05-06 | 1999-10-15 | 구본준 | 반도체 소자의 구조 및 제조 방법 |
| KR100223846B1 (ko) * | 1997-05-28 | 1999-10-15 | 구본준 | 반도체 소자 및 그의 제조방법 |
| US5942781A (en) * | 1998-06-08 | 1999-08-24 | Sun Microsystems, Inc. | Tunable threshold SOI device using back gate well |
| FR2791178B1 (fr) * | 1999-03-19 | 2001-11-16 | France Telecom | NOUVEAU DISPOSITIF SEMI-CONDUCTEUR COMBINANT LES AVANTAGES DES ARCHITECTURES MASSIVE ET soi, ET PROCEDE DE FABRICATION |
| US6162693A (en) * | 1999-09-02 | 2000-12-19 | Micron Technology, Inc. | Channel implant through gate polysilicon |
| US6503783B1 (en) | 2000-08-31 | 2003-01-07 | Micron Technology, Inc. | SOI CMOS device with reduced DIBL |
| US6657261B2 (en) | 2001-01-09 | 2003-12-02 | International Business Machines Corporation | Ground-plane device with back oxide topography |
| US6432754B1 (en) | 2001-02-20 | 2002-08-13 | International Business Machines Corporation | Double SOI device with recess etch and epitaxy |
| US6432777B1 (en) | 2001-06-06 | 2002-08-13 | International Business Machines Corporation | Method for increasing the effective well doping in a MOSFET as the gate length decreases |
| TW520506B (en) * | 2001-08-09 | 2003-02-11 | Macronix Int Co Ltd | Structure of non-volatile memory |
| US7262463B2 (en) * | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| US6872640B1 (en) * | 2004-03-16 | 2005-03-29 | Micron Technology, Inc. | SOI CMOS device with reduced DIBL |
| US7009250B1 (en) | 2004-08-20 | 2006-03-07 | Micron Technology, Inc. | FinFET device with reduced DIBL |
| US8273617B2 (en) | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| US8421162B2 (en) | 2009-09-30 | 2013-04-16 | Suvolta, Inc. | Advanced transistors with punch through suppression |
| US8530286B2 (en) | 2010-04-12 | 2013-09-10 | Suvolta, Inc. | Low power semiconductor transistor structure and method of fabrication thereof |
| US8569128B2 (en) | 2010-06-21 | 2013-10-29 | Suvolta, Inc. | Semiconductor structure and method of fabrication thereof with mixed metal types |
| US8759872B2 (en) | 2010-06-22 | 2014-06-24 | Suvolta, Inc. | Transistor with threshold voltage set notch and method of fabrication thereof |
| US8377783B2 (en) | 2010-09-30 | 2013-02-19 | Suvolta, Inc. | Method for reducing punch-through in a transistor device |
| US8404551B2 (en) | 2010-12-03 | 2013-03-26 | Suvolta, Inc. | Source/drain extension control for advanced transistors |
| US8461875B1 (en) | 2011-02-18 | 2013-06-11 | Suvolta, Inc. | Digital circuits having improved transistors, and methods therefor |
| US8525271B2 (en) | 2011-03-03 | 2013-09-03 | Suvolta, Inc. | Semiconductor structure with improved channel stack and method for fabrication thereof |
| US8400219B2 (en) | 2011-03-24 | 2013-03-19 | Suvolta, Inc. | Analog circuits having improved transistors, and methods therefor |
| US8748270B1 (en) | 2011-03-30 | 2014-06-10 | Suvolta, Inc. | Process for manufacturing an improved analog transistor |
| US8796048B1 (en) | 2011-05-11 | 2014-08-05 | Suvolta, Inc. | Monitoring and measurement of thin film layers |
| US8999861B1 (en) | 2011-05-11 | 2015-04-07 | Suvolta, Inc. | Semiconductor structure with substitutional boron and method for fabrication thereof |
| US8811068B1 (en) | 2011-05-13 | 2014-08-19 | Suvolta, Inc. | Integrated circuit devices and methods |
| US8569156B1 (en) | 2011-05-16 | 2013-10-29 | Suvolta, Inc. | Reducing or eliminating pre-amorphization in transistor manufacture |
| US8735987B1 (en) | 2011-06-06 | 2014-05-27 | Suvolta, Inc. | CMOS gate stack structures and processes |
| US8995204B2 (en) | 2011-06-23 | 2015-03-31 | Suvolta, Inc. | Circuit devices and methods having adjustable transistor body bias |
| US8629016B1 (en) | 2011-07-26 | 2014-01-14 | Suvolta, Inc. | Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer |
| US8748986B1 (en) | 2011-08-05 | 2014-06-10 | Suvolta, Inc. | Electronic device with controlled threshold voltage |
| WO2013022753A2 (en) | 2011-08-05 | 2013-02-14 | Suvolta, Inc. | Semiconductor devices having fin structures and fabrication methods thereof |
| US8614128B1 (en) | 2011-08-23 | 2013-12-24 | Suvolta, Inc. | CMOS structures and processes based on selective thinning |
| US8645878B1 (en) | 2011-08-23 | 2014-02-04 | Suvolta, Inc. | Porting a circuit design from a first semiconductor process to a second semiconductor process |
| US8713511B1 (en) | 2011-09-16 | 2014-04-29 | Suvolta, Inc. | Tools and methods for yield-aware semiconductor manufacturing process target generation |
| US9236466B1 (en) | 2011-10-07 | 2016-01-12 | Mie Fujitsu Semiconductor Limited | Analog circuits having improved insulated gate transistors, and methods therefor |
| US8895327B1 (en) | 2011-12-09 | 2014-11-25 | Suvolta, Inc. | Tipless transistors, short-tip transistors, and methods and circuits therefor |
| US8819603B1 (en) | 2011-12-15 | 2014-08-26 | Suvolta, Inc. | Memory circuits and methods of making and designing the same |
| US8883600B1 (en) | 2011-12-22 | 2014-11-11 | Suvolta, Inc. | Transistor having reduced junction leakage and methods of forming thereof |
| US8599623B1 (en) | 2011-12-23 | 2013-12-03 | Suvolta, Inc. | Circuits and methods for measuring circuit elements in an integrated circuit device |
| US8970289B1 (en) | 2012-01-23 | 2015-03-03 | Suvolta, Inc. | Circuits and devices for generating bi-directional body bias voltages, and methods therefor |
| US8877619B1 (en) | 2012-01-23 | 2014-11-04 | Suvolta, Inc. | Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom |
| US9093550B1 (en) | 2012-01-31 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same |
| US9406567B1 (en) | 2012-02-28 | 2016-08-02 | Mie Fujitsu Semiconductor Limited | Method for fabricating multiple transistor devices on a substrate with varying threshold voltages |
| US8863064B1 (en) | 2012-03-23 | 2014-10-14 | Suvolta, Inc. | SRAM cell layout structure and devices therefrom |
| US9299698B2 (en) | 2012-06-27 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Semiconductor structure with multiple transistors having various threshold voltages |
| US8637955B1 (en) | 2012-08-31 | 2014-01-28 | Suvolta, Inc. | Semiconductor structure with reduced junction leakage and method of fabrication thereof |
| US9112057B1 (en) | 2012-09-18 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Semiconductor devices with dopant migration suppression and method of fabrication thereof |
| US9041126B2 (en) | 2012-09-21 | 2015-05-26 | Mie Fujitsu Semiconductor Limited | Deeply depleted MOS transistors having a screening layer and methods thereof |
| JP2016500927A (ja) | 2012-10-31 | 2016-01-14 | 三重富士通セミコンダクター株式会社 | 低変動トランジスタ・ペリフェラル回路を備えるｄｒａｍ型デバイス、及び関連する方法 |
| US8816754B1 (en) | 2012-11-02 | 2014-08-26 | Suvolta, Inc. | Body bias circuits and methods |
| US9093997B1 (en) | 2012-11-15 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Slew based process and bias monitors and related methods |
| US9070477B1 (en) | 2012-12-12 | 2015-06-30 | Mie Fujitsu Semiconductor Limited | Bit interleaved low voltage static random access memory (SRAM) and related methods |
| US9112484B1 (en) | 2012-12-20 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Integrated circuit process and bias monitors and related methods |
| US9268885B1 (en) | 2013-02-28 | 2016-02-23 | Mie Fujitsu Semiconductor Limited | Integrated circuit device methods and models with predicted device metric variations |
| US8994415B1 (en) | 2013-03-01 | 2015-03-31 | Suvolta, Inc. | Multiple VDD clock buffer |
| US8988153B1 (en) | 2013-03-09 | 2015-03-24 | Suvolta, Inc. | Ring oscillator with NMOS or PMOS variation insensitivity |
| US9299801B1 (en) | 2013-03-14 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Method for fabricating a transistor device with a tuned dopant profile |
| US9112495B1 (en) | 2013-03-15 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Integrated circuit device body bias circuits and methods |
| US9449967B1 (en) | 2013-03-15 | 2016-09-20 | Fujitsu Semiconductor Limited | Transistor array structure |
| US9478571B1 (en) | 2013-05-24 | 2016-10-25 | Mie Fujitsu Semiconductor Limited | Buried channel deeply depleted channel transistor |
| US8976575B1 (en) | 2013-08-29 | 2015-03-10 | Suvolta, Inc. | SRAM performance monitor |
| US9710006B2 (en) | 2014-07-25 | 2017-07-18 | Mie Fujitsu Semiconductor Limited | Power up body bias circuits and methods |
| US9319013B2 (en) | 2014-08-19 | 2016-04-19 | Mie Fujitsu Semiconductor Limited | Operational amplifier input offset correction with transistor threshold voltage adjustment |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4242691A (en) * | 1978-09-18 | 1980-12-30 | Mitsubishi Denki Kabushiki Kaisha | MOS Semiconductor device |
| JPS56155572A (en) * | 1980-04-30 | 1981-12-01 | Sanyo Electric Co Ltd | Insulated gate field effect type semiconductor device |
| JPS5833870A (ja) * | 1981-08-24 | 1983-02-28 | Hitachi Ltd | 半導体装置 |
| US4697198A (en) * | 1984-08-22 | 1987-09-29 | Hitachi, Ltd. | MOSFET which reduces the short-channel effect |
| US4943537A (en) * | 1988-06-23 | 1990-07-24 | Dallas Semiconductor Corporation | CMOS integrated circuit with reduced susceptibility to PMOS punchthrough |
-
1991
- 1991-08-26 US US07/749,772 patent/US5166765A/en not_active Expired - Lifetime
-
1992
- 1992-08-20 EP EP92307620A patent/EP0529950B1/en not_active Expired - Lifetime
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- 1992-08-25 JP JP4224490A patent/JPH05198798A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
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| DE69228278D1 (de) | 1999-03-11 |
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| EP0529950B1 (en) | 1999-01-27 |
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