JPH08330587A - 集積回路を製造するための方法、ならびにチャネル領域からおよびフィールド領域から隣接するソースおよびドレイン領域へのボロンの拡散および偏析を補充するための方法 - Google Patents
集積回路を製造するための方法、ならびにチャネル領域からおよびフィールド領域から隣接するソースおよびドレイン領域へのボロンの拡散および偏析を補充するための方法Info
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Abstract
(57)【要約】
【課題】 チャネルのエッジでのスレッショルドのシフ
トまたはロールオフを減少させることにより、基板表面
またはその近くでの短チャネル効果およびサブスレッシ
ョルド電流を減じるための、大チルト角ボロン注入を用
いた半導体構造を提供する。 【解決手段】 チャネル（１４）とソース／ドレイン
（５６）との間の接合部およびフィールド領域（５４）
とソース／ドレイン（５６）との間の接合部にボロンを
非垂直な角度で注入することにより半導体構造が与えら
れる。これら臨界領域にボロンを加えることにより、プ
ロセスの温度サイクルが原因で偏析および再分布するス
レッショルド調整注入種およびチャネルストップ注入種
を補充する。低温でのアニールが可能な軽量のボロンイ
オンを用いることにより、高温アニールを原因とする再
分布および拡散という不利な点を回避する。
トまたはロールオフを減少させることにより、基板表面
またはその近くでの短チャネル効果およびサブスレッシ
ョルド電流を減じるための、大チルト角ボロン注入を用
いた半導体構造を提供する。 【解決手段】 チャネル（１４）とソース／ドレイン
（５６）との間の接合部およびフィールド領域（５４）
とソース／ドレイン（５６）との間の接合部にボロンを
非垂直な角度で注入することにより半導体構造が与えら
れる。これら臨界領域にボロンを加えることにより、プ
ロセスの温度サイクルが原因で偏析および再分布するス
レッショルド調整注入種およびチャネルストップ注入種
を補充する。低温でのアニールが可能な軽量のボロンイ
オンを用いることにより、高温アニールを原因とする再
分布および拡散という不利な点を回避する。
Description
【０００１】
【発明の分野】この発明は集積回路製造に関し、より特
定的には短チャネル長およびスレッショルド調整注入部
を有するＮＭＯＳ集積回路に関する。
定的には短チャネル長およびスレッショルド調整注入部
を有するＮＭＯＳ集積回路に関する。
【０００２】
【関連技術の説明】ＭＯＳデバイスの製造は周知であ
る。一般的に言うと、ＭＯＳデバイスは、相対的に薄い
ゲート酸化物の上にポリシリコン材料を置き、そのポリ
シリコン材料をパターニングし、その後にそのパターニ
ングされたポリシリコンおよび隣接すソース／ドレイン
領域に不純物ドーパント材料を注入することによって製
造される。ソース／ドレイン領域を形成するために用い
られる不純物ドーパント材料がｎ形である場合には、結
果として生ずるＭＯＳデバイスはＮＭＯＳデバイスであ
る。逆に、ソース／ドレインドーパント材料がｐ形であ
る場合には、結果として生ずるＭＯＳデバイスはＰＭＯ
Ｓデバイスである。
る。一般的に言うと、ＭＯＳデバイスは、相対的に薄い
ゲート酸化物の上にポリシリコン材料を置き、そのポリ
シリコン材料をパターニングし、その後にそのパターニ
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領域に不純物ドーパント材料を注入することによって製
造される。ソース／ドレイン領域を形成するために用い
られる不純物ドーパント材料がｎ形である場合には、結
果として生ずるＭＯＳデバイスはＮＭＯＳデバイスであ
る。逆に、ソース／ドレインドーパント材料がｐ形であ
る場合には、結果として生ずるＭＯＳデバイスはＰＭＯ
Ｓデバイスである。
【０００３】ＮＭＯＳデバイスの製造は、ｐ形基板がそ
こにｎ形ソース／ドレイン領域を注入されることから始
まる。チャネル領域は、ソースおよびドレイン領域の対
応する対の間にある基板の上層内に形成される。ソース
およびドレイン接合の間におけるチャネル内において反
転領域を制御可能な状態で活性化するために、パターニ
ングされたゲート酸化物およびポリシリコン（ポリシリ
コントレース素子）がチャネル上に予め形成される。図
１において、ポリシリコントレース素子１２がチャネル
領域１４上に置かれる、一般的なＭＯＳデバイス１０の
上面図が示される。チャネル領域１４はソース／ドレイ
ン注入部１６の間に構成される。
こにｎ形ソース／ドレイン領域を注入されることから始
まる。チャネル領域は、ソースおよびドレイン領域の対
応する対の間にある基板の上層内に形成される。ソース
およびドレイン接合の間におけるチャネル内において反
転領域を制御可能な状態で活性化するために、パターニ
ングされたゲート酸化物およびポリシリコン（ポリシリ
コントレース素子）がチャネル上に予め形成される。図
１において、ポリシリコントレース素子１２がチャネル
領域１４上に置かれる、一般的なＭＯＳデバイス１０の
上面図が示される。チャネル領域１４はソース／ドレイ
ン注入部１６の間に構成される。
【０００４】超大規模集積化（ＶＬＳＩ）処理は、デバ
イス１０が稠密な態様で互いに接近して置かれることを
要する。したがって、ソース／ドレイン領域１６は浅く
注入され、短チャネル領域１４によって互いに分離され
る。ソース／ドレイン領域間の距離はしばしば「物理チ
ャネル長」と呼ばれる。しかしながら、ソース／ドレイ
ンの注入およびその後の拡散の後、ソース／ドレイン領
域１６間の距離は物理チャネル長よりも短くなり、しば
しば「有効チャネル長」（Ｌｅｆｆ）と呼ばれる。
イス１０が稠密な態様で互いに接近して置かれることを
要する。したがって、ソース／ドレイン領域１６は浅く
注入され、短チャネル領域１４によって互いに分離され
る。ソース／ドレイン領域間の距離はしばしば「物理チ
ャネル長」と呼ばれる。しかしながら、ソース／ドレイ
ンの注入およびその後の拡散の後、ソース／ドレイン領
域１６間の距離は物理チャネル長よりも短くなり、しば
しば「有効チャネル長」（Ｌｅｆｆ）と呼ばれる。
【０００５】図１の面Ａ−Ａに沿った断面図を参照し
て、図２は、Ｌｅｆｆを、ソース／ドレイン領域１６の
内方拡散境界間の距離として示す。ＭＯＳデバイスがよ
り稠密になるにつれ、Ｌｅｆｆは極めて短くなる。「短
チャネル効果」（ＳＣＥ）として示される周知の現象
は、一般的には、Ｌｅｆｆが約２．０μｍより短くなる
と必ず生ずる。ＳＣＥは、短いＬｅｆｆでは、ＭＯＳデ
バイスのふるまいの圧倒的な部分である。一般的に言っ
て、ＳＣＥは、とりわけ、デバイスのスレッショルド電
圧を低減しサブスレッショルド電流を増大することによ
ってデバイスの動作に影響を与える。しかしながら、動
作においてＳＣＥとは全く異なる、ＳＣＥに関連する問
題は、「ホットキャリア効果」（ＨＣＥ）の問題であ
る。ＨＣＥは、ホットキャリア（つまりホールまたは電
子）をゲート酸化物に注入させるために、ホットキャリ
アがシリコンとその上の二酸化シリコン（つまりゲート
酸化物）との間の電位エネルギバリアを克服し得る現象
である。ＨＣＥは従って基板トポロジーでのキャリア衝
突に関し、ＳＣＥは基板それ自体内でのキャリア衝突に
関する。
て、図２は、Ｌｅｆｆを、ソース／ドレイン領域１６の
内方拡散境界間の距離として示す。ＭＯＳデバイスがよ
り稠密になるにつれ、Ｌｅｆｆは極めて短くなる。「短
チャネル効果」（ＳＣＥ）として示される周知の現象
は、一般的には、Ｌｅｆｆが約２．０μｍより短くなる
と必ず生ずる。ＳＣＥは、短いＬｅｆｆでは、ＭＯＳデ
バイスのふるまいの圧倒的な部分である。一般的に言っ
て、ＳＣＥは、とりわけ、デバイスのスレッショルド電
圧を低減しサブスレッショルド電流を増大することによ
ってデバイスの動作に影響を与える。しかしながら、動
作においてＳＣＥとは全く異なる、ＳＣＥに関連する問
題は、「ホットキャリア効果」（ＨＣＥ）の問題であ
る。ＨＣＥは、ホットキャリア（つまりホールまたは電
子）をゲート酸化物に注入させるために、ホットキャリ
アがシリコンとその上の二酸化シリコン（つまりゲート
酸化物）との間の電位エネルギバリアを克服し得る現象
である。ＨＣＥは従って基板トポロジーでのキャリア衝
突に関し、ＳＣＥは基板それ自体内でのキャリア衝突に
関する。
【０００６】ＳＣＥは、スレッショルド電圧に対するそ
の影響によって非常に明白となる。Ｌｅｆｆが減少する
につれ、ＮＭＯＳエンハンスメントモードデバイスのス
レッショルド電圧の測定値はより正でなくなり、一方Ｎ
ＭＯＳデプレションモードデバイスのスレッショルドは
より負になる。ゆえに、チャネル領域の一部はゲート電
圧のいかなる影響もなしに部分的に空乏化される。ゲー
トバイアスがない状態でチャネルの一部が空乏化される
ので、圧倒的な基板ドーピングを伴う長チャネルデバイ
スと比べて、短チャネルデバイスではチャネルを反転す
るのに必要なゲート電荷がより少ない。ＳＣＥに関連す
る他の問題は、サブスレッショルド電流への影響であ
る。短チャネルデバイスでは、長チャネルデバイスと比
べて、低い電圧でより大きなサブスレッショルド電流値
が観察される。サブスレッショルド電流の増大の主な原
因の２つは、（ｉ）パンチスルーおよび（ｉｉ）ドレイ
ンにより誘導されるバリア低下（ＤＩＢＬ）である。パ
ンチスルーは、逆バイアス電圧がドレインにかかったと
きに、ドレイン空乏領域の拡張から生ずる。ドレインの
電界は最終的にソース領域を突き抜け、それによって、
ソース−ボディ接合の電位エネルギバリアを下げるかも
しれない。最近の研究においては、スレッショルド電圧
を調整するのにイオン注入を用いるデバイスでは、バリ
アはシリコン−二酸化シリコン界面から離れたところで
最も低いということが示されている。この結果、パンチ
スルー電流は、表面領域下の、基板バルク材料内を深く
流れるようである。パンチスルー電流とは逆に、ＤＩＢ
Ｌにより誘導される電流はたいていは基板表面で生ずる
ようである。ドレイン電圧の印加によって表面電位が低
減されて、表面において電位エネルギバリアの低下が生
じ、シリコン−二酸化シリコン界面付近のチャネルにお
けるサブスレッショルド電流を増大させ得る。このこと
は、ゲート電圧がスレッショルドに近づくにつれて、Ｄ
ＩＢＬによる表面でのサブスレッショルド電流がより大
きくなると予想されることを意味する。
の影響によって非常に明白となる。Ｌｅｆｆが減少する
につれ、ＮＭＯＳエンハンスメントモードデバイスのス
レッショルド電圧の測定値はより正でなくなり、一方Ｎ
ＭＯＳデプレションモードデバイスのスレッショルドは
より負になる。ゆえに、チャネル領域の一部はゲート電
圧のいかなる影響もなしに部分的に空乏化される。ゲー
トバイアスがない状態でチャネルの一部が空乏化される
ので、圧倒的な基板ドーピングを伴う長チャネルデバイ
スと比べて、短チャネルデバイスではチャネルを反転す
るのに必要なゲート電荷がより少ない。ＳＣＥに関連す
る他の問題は、サブスレッショルド電流への影響であ
る。短チャネルデバイスでは、長チャネルデバイスと比
べて、低い電圧でより大きなサブスレッショルド電流値
が観察される。サブスレッショルド電流の増大の主な原
因の２つは、（ｉ）パンチスルーおよび（ｉｉ）ドレイ
ンにより誘導されるバリア低下（ＤＩＢＬ）である。パ
ンチスルーは、逆バイアス電圧がドレインにかかったと
きに、ドレイン空乏領域の拡張から生ずる。ドレインの
電界は最終的にソース領域を突き抜け、それによって、
ソース−ボディ接合の電位エネルギバリアを下げるかも
しれない。最近の研究においては、スレッショルド電圧
を調整するのにイオン注入を用いるデバイスでは、バリ
アはシリコン−二酸化シリコン界面から離れたところで
最も低いということが示されている。この結果、パンチ
スルー電流は、表面領域下の、基板バルク材料内を深く
流れるようである。パンチスルー電流とは逆に、ＤＩＢ
Ｌにより誘導される電流はたいていは基板表面で生ずる
ようである。ドレイン電圧の印加によって表面電位が低
減されて、表面において電位エネルギバリアの低下が生
じ、シリコン−二酸化シリコン界面付近のチャネルにお
けるサブスレッショルド電流を増大させ得る。このこと
は、ゲート電圧がスレッショルドに近づくにつれて、Ｄ
ＩＢＬによる表面でのサブスレッショルド電流がより大
きくなると予想されることを意味する。
【０００７】上に示すように、スレッショルドとパンチ
スルーとＤＩＢＬとのゆがみを含むがそれに限定されな
い、ＳＣＥから生ずる数多くの影響がある。ＳＣＥとは
違って、ＨＣＥは、基板トポロジーにおいて基板上に生
じ、より特定的にはたいていゲート酸化物に生ずる。こ
れは、「トラップ」としても知られる、ホットキャリア
の注入により満たされ得る空の電子状態をゲート酸化物
が常時含むためである。トラップされた電荷の極性のた
め、ＮＭＯＳデバイスのスレッショルドにおいての、結
果として生ずるシフトは正である。ＨＣＥのこの結果は
ゆえにスレッショルドのゆがみに対するＳＣＥと同じで
あるが、この有害な結果をなすための手段は全くことな
る。さらに、ＨＣＥは、パンチスルーにより誘導される
電流およびＤＩＢＬにより誘導される電流のような、バ
ルクまたは表面により誘導される電流を示さない。
スルーとＤＩＢＬとのゆがみを含むがそれに限定されな
い、ＳＣＥから生ずる数多くの影響がある。ＳＣＥとは
違って、ＨＣＥは、基板トポロジーにおいて基板上に生
じ、より特定的にはたいていゲート酸化物に生ずる。こ
れは、「トラップ」としても知られる、ホットキャリア
の注入により満たされ得る空の電子状態をゲート酸化物
が常時含むためである。トラップされた電荷の極性のた
め、ＮＭＯＳデバイスのスレッショルドにおいての、結
果として生ずるシフトは正である。ＨＣＥのこの結果は
ゆえにスレッショルドのゆがみに対するＳＣＥと同じで
あるが、この有害な結果をなすための手段は全くことな
る。さらに、ＨＣＥは、パンチスルーにより誘導される
電流およびＤＩＢＬにより誘導される電流のような、バ
ルクまたは表面により誘導される電流を示さない。
【０００８】ＮＭＯＳデバイスに関連する問題は独自の
ものであり、ＰＭＯＳデバイスとは異なる。ＮＭＯＳデ
バイスは、ＨＣＥから影響を被る度合いがＰＭＯＳデバ
イスよりも一般的に大きい。たとえば１．５μｍより短
いチャネル長は、ＮＭＯＳデバイスの望まれない領域へ
のホットキャリア（つまり電子）の移動をより深刻なも
のにする。ＮＭＯＳデバイスのホットエレクトロンはＰ
ＭＯＳデバイスのホットホールよりも移動性があり、Ｎ
ＭＯＳ処理においてＨＣＥを顕著な問題にしている。Ｈ
ＣＥを最小限にするために用いられる一般的な処理方法
は、活性領域において二重拡散形ドレインまたは低濃度
に拡散されるドレイン（ＬＤＤ）を適用することであ
る。ＬＤＤの目的は、電子電位の大部分をドレインに吸
収させ、そこにおける最大電界を低減することである。
図２に示されるのは、フィールド酸化物領域１８間に定
義される活性領域１４に注入されるＬＤＤ２０である。
フィールド酸化物１８はたとえば周知の局所酸化（「Ｌ
ＯＣＯＳ」としばしば呼ばれる）プロセスを用いて選択
的に形成される。活性領域は、局所的に酸化されたフィ
ールド領域間の開口部から生じる領域である。好適なフ
ィールド酸化物絶縁材料は二酸化シリコンを含む。
ものであり、ＰＭＯＳデバイスとは異なる。ＮＭＯＳデ
バイスは、ＨＣＥから影響を被る度合いがＰＭＯＳデバ
イスよりも一般的に大きい。たとえば１．５μｍより短
いチャネル長は、ＮＭＯＳデバイスの望まれない領域へ
のホットキャリア（つまり電子）の移動をより深刻なも
のにする。ＮＭＯＳデバイスのホットエレクトロンはＰ
ＭＯＳデバイスのホットホールよりも移動性があり、Ｎ
ＭＯＳ処理においてＨＣＥを顕著な問題にしている。Ｈ
ＣＥを最小限にするために用いられる一般的な処理方法
は、活性領域において二重拡散形ドレインまたは低濃度
に拡散されるドレイン（ＬＤＤ）を適用することであ
る。ＬＤＤの目的は、電子電位の大部分をドレインに吸
収させ、そこにおける最大電界を低減することである。
図２に示されるのは、フィールド酸化物領域１８間に定
義される活性領域１４に注入されるＬＤＤ２０である。
フィールド酸化物１８はたとえば周知の局所酸化（「Ｌ
ＯＣＯＳ」としばしば呼ばれる）プロセスを用いて選択
的に形成される。活性領域は、局所的に酸化されたフィ
ールド領域間の開口部から生じる領域である。好適なフ
ィールド酸化物絶縁材料は二酸化シリコンを含む。
【０００９】ＬＤＤ２０は、フィールド酸化物１８およ
びポリシリコン１２の形成後かつサイドウォールスペー
サ２２の形成前に、活性領域に注入される。ポリシリコ
ン素子１２の側面のサイドウォールスペーサ２２の目的
は、ソース／ドレイン１６の注入部に、チャネルから間
隔をおいた距離を保証することである。ソース／ドレイ
ン１６はＬＤＤ２０よりも高いドーズ量で注入される。
ソース／ドレイン１６の注入種は好ましくはヒ素であ
り、一方ＬＤＤ２０の注入種は好ましくはリンである。
軽いドーズ量のＬＤＤ注入部は、ドレイン（またはソー
ス）とチャネルとの間における全電圧降下を事実上吸収
する。電界はしたがって低減されて、ゲート酸化物２４
に注入されるホットキャリアの減少をもたらす。ン（N
g）らの「ゲルマニウムドーピングによる、Ｓｉ ＭＯ
ＳＦＥＴにおけるホットキャリア劣化の抑制（Suppress
ion of Hot-Carrier Degradation in Si MOSFET's by G
ermanium Doping ）」、エレクトロン・デバイス・レタ
ーズ（Electron Device Letters ）、１９９０年１月、
第１号、第１１巻に記載されるように、ＬＤＤ領域で共
に注入されるゲルマニウムはＬＤＤ構造をさらに強化す
る。電気的に中性であるゲルマニウムは、ゲート酸化物
における「幸運な」ホットキャリアの注入を最小限にす
るために、ＬＤＤ領域に意図的に置かれる。
びポリシリコン１２の形成後かつサイドウォールスペー
サ２２の形成前に、活性領域に注入される。ポリシリコ
ン素子１２の側面のサイドウォールスペーサ２２の目的
は、ソース／ドレイン１６の注入部に、チャネルから間
隔をおいた距離を保証することである。ソース／ドレイ
ン１６はＬＤＤ２０よりも高いドーズ量で注入される。
ソース／ドレイン１６の注入種は好ましくはヒ素であ
り、一方ＬＤＤ２０の注入種は好ましくはリンである。
軽いドーズ量のＬＤＤ注入部は、ドレイン（またはソー
ス）とチャネルとの間における全電圧降下を事実上吸収
する。電界はしたがって低減されて、ゲート酸化物２４
に注入されるホットキャリアの減少をもたらす。ン（N
g）らの「ゲルマニウムドーピングによる、Ｓｉ ＭＯ
ＳＦＥＴにおけるホットキャリア劣化の抑制（Suppress
ion of Hot-Carrier Degradation in Si MOSFET's by G
ermanium Doping ）」、エレクトロン・デバイス・レタ
ーズ（Electron Device Letters ）、１９９０年１月、
第１号、第１１巻に記載されるように、ＬＤＤ領域で共
に注入されるゲルマニウムはＬＤＤ構造をさらに強化す
る。電気的に中性であるゲルマニウムは、ゲート酸化物
における「幸運な」ホットキャリアの注入を最小限にす
るために、ＬＤＤ領域に意図的に置かれる。
【００１０】ＨＣＥのそれとは異なる現象およびそれに
対するＬＤＤの部分的解決、ＳＣＥはサブスレッショル
ド動作中にパンチスルー（バルク）電流２６およびＤＩ
ＢＬ（表面）電流２８としてしばしば表われる。経路２
６に沿ったパンチスルー電流を最小限にするために、ソ
ース／ドレイン注入とともに注入されるゲルマニウムを
使用することに対して実質的な研究の焦点が当てられて
いる。たとえば、フィエスタ（Pfiester）らの「ゲルマ
ニウム注入を用いる、改良されたＭＯＳＦＥＴ短チャネ
ルデバイス（Improved MOSFET Short Channel Device U
sing GermaniumImplantation ）」、ＩＥＥＥ・エレク
トロン・デバイス・レターズ（IEEE Electron Device L
etters）、１９８８年７月、第７号、第９巻を参照され
たい。ゆえにゲルマニウムは接合深さへの抑止効果を有
するとして知られており、それによって、基板バルクに
おいて低減されたパンチスルー電流を与える。フッ素を
用いたより最近の研究では、ソース／ドレイン接合の接
合深さおよび横方向拡散の両方に対するフッ素の減速効
果が示される。たとえば、リン（Lin ）らの「ＭＯＳＦ
ＥＴチャネル長に対するフッ素の効果（The Effect of
Fluorine on MOSFETChannel Length ）」、ＩＥＥＥ・
エレクトロン・デバイス・レターズ（IEEE Electron De
vice Letters）、１９９３年１０月、第１０号、第１４
巻を参照されたい。
対するＬＤＤの部分的解決、ＳＣＥはサブスレッショル
ド動作中にパンチスルー（バルク）電流２６およびＤＩ
ＢＬ（表面）電流２８としてしばしば表われる。経路２
６に沿ったパンチスルー電流を最小限にするために、ソ
ース／ドレイン注入とともに注入されるゲルマニウムを
使用することに対して実質的な研究の焦点が当てられて
いる。たとえば、フィエスタ（Pfiester）らの「ゲルマ
ニウム注入を用いる、改良されたＭＯＳＦＥＴ短チャネ
ルデバイス（Improved MOSFET Short Channel Device U
sing GermaniumImplantation ）」、ＩＥＥＥ・エレク
トロン・デバイス・レターズ（IEEE Electron Device L
etters）、１９８８年７月、第７号、第９巻を参照され
たい。ゆえにゲルマニウムは接合深さへの抑止効果を有
するとして知られており、それによって、基板バルクに
おいて低減されたパンチスルー電流を与える。フッ素を
用いたより最近の研究では、ソース／ドレイン接合の接
合深さおよび横方向拡散の両方に対するフッ素の減速効
果が示される。たとえば、リン（Lin ）らの「ＭＯＳＦ
ＥＴチャネル長に対するフッ素の効果（The Effect of
Fluorine on MOSFETChannel Length ）」、ＩＥＥＥ・
エレクトロン・デバイス・レターズ（IEEE Electron De
vice Letters）、１９９３年１０月、第１０号、第１４
巻を参照されたい。
【００１１】ＬＤＤにおいてバリア材料をともに注入す
ることがホットキャリア注入を抑止するように見え、ソ
ース／ドレイン内でバリア材料をともに注入することが
スレッショルドパンチスルー電流を抑止するように見え
る一方で、しかしながら、経路２８に沿ったＤＩＢＬ誘
導電流を抑止するためにさらなる解決法が必要である。
ＨＣＥおよびパンチスルー電流の問題とは違って、ＤＩ
ＢＬ誘導電流は、ドレイン領域の動作またはその領域に
かけられる電圧から主に生ずる。ＤＩＢＬ誘導電流を最
小限にするために用いられる一般的な技術は、典型的に
は、基板表面にスレッショルド調整注入物を置いて、そ
こを通るＤＩＢＬ誘導電流を最小限にすることを伴う。
チャネル１４におけるスレッショルド電圧を増大させる
のみならず、ドレインバイアスから自然に生ずる表面電
位の低下を相殺するために、参照番号３０によって示さ
れるように、ＮＭＯＳデバイスの基板表面にボロンがし
ばしば低濃度に注入される。ゲート電圧がスレッショル
ドに近づくにつれ、ボロンのスレッショルド調整注入物
３０の結果としてＤＩＢＬ誘導サブスレッショルド電流
は低減される。たとえばヒ素またはリンと比較して原子
質量が相対的に小さいボロンは、その注入後の処理ステ
ップ中においてより移動性がある。領域３０のボロン
の、チャネル１４から隣接のＬＤＤ２０および／または
ソース／ドレイン１６への移動は、「ボロン再分布およ
び偏析」としばしば言われる。多くの研究がＮＭＯＳデ
バイス形成におけるこの発生を証明しており、その結果
をスレッショルドロールオフおよびＤＩＢＬ誘導電流に
帰している。たとえば、アコビック（Acovic）らの「Ｎ
ＭＯＳＦＥＴにおける短チャネル効果の、ヒ素ソースお
よびドレイン注入により誘導される劣化（Arsenic Sour
ce and Drain Implant-Induced Degradation of Short-
Channel Effects in NMOSFET's）」、ＩＥＥＥ・エレク
トロン・デバイス・レターズ（IEEE Electron Device L
etters）、１９９３年７月、第７号、第１４巻を参照さ
れたい。
ることがホットキャリア注入を抑止するように見え、ソ
ース／ドレイン内でバリア材料をともに注入することが
スレッショルドパンチスルー電流を抑止するように見え
る一方で、しかしながら、経路２８に沿ったＤＩＢＬ誘
導電流を抑止するためにさらなる解決法が必要である。
ＨＣＥおよびパンチスルー電流の問題とは違って、ＤＩ
ＢＬ誘導電流は、ドレイン領域の動作またはその領域に
かけられる電圧から主に生ずる。ＤＩＢＬ誘導電流を最
小限にするために用いられる一般的な技術は、典型的に
は、基板表面にスレッショルド調整注入物を置いて、そ
こを通るＤＩＢＬ誘導電流を最小限にすることを伴う。
チャネル１４におけるスレッショルド電圧を増大させる
のみならず、ドレインバイアスから自然に生ずる表面電
位の低下を相殺するために、参照番号３０によって示さ
れるように、ＮＭＯＳデバイスの基板表面にボロンがし
ばしば低濃度に注入される。ゲート電圧がスレッショル
ドに近づくにつれ、ボロンのスレッショルド調整注入物
３０の結果としてＤＩＢＬ誘導サブスレッショルド電流
は低減される。たとえばヒ素またはリンと比較して原子
質量が相対的に小さいボロンは、その注入後の処理ステ
ップ中においてより移動性がある。領域３０のボロン
の、チャネル１４から隣接のＬＤＤ２０および／または
ソース／ドレイン１６への移動は、「ボロン再分布およ
び偏析」としばしば言われる。多くの研究がＮＭＯＳデ
バイス形成におけるこの発生を証明しており、その結果
をスレッショルドロールオフおよびＤＩＢＬ誘導電流に
帰している。たとえば、アコビック（Acovic）らの「Ｎ
ＭＯＳＦＥＴにおける短チャネル効果の、ヒ素ソースお
よびドレイン注入により誘導される劣化（Arsenic Sour
ce and Drain Implant-Induced Degradation of Short-
Channel Effects in NMOSFET's）」、ＩＥＥＥ・エレク
トロン・デバイス・レターズ（IEEE Electron Device L
etters）、１９９３年７月、第７号、第１４巻を参照さ
れたい。
【００１２】最近の発見の結果、ＤＩＢＬ誘導電流を最
小限にするのに必要なボロン注入３０の利点は、チャネ
ル１４からのボロン移動およびそれから生ずる問題によ
って相殺される。ヒ素は活性ソース／ドレイン領域１６
においてより高い導電性を与える一方で、リンのような
より小さい原子質量のｎ形注入に比べて基板格子をより
大きく分断または損傷する。ヒ素注入により生ずる損傷
を取り除くために、約９００℃ないし１１００℃での高
温アニールがしばしば必要となる。アニーリングの過程
で、図３（つまり、図３は図２の領域Ｃに沿った詳細図
である）に示されるボロン原子３２は、チャネル領域１
４のエッジからＬＤＤ２０および／またはソース／ドレ
イン１６に移動または拡散（偏析）する。ボロン原子
は、置換（または空の）点にわたって、または格子間原
子移動を通じて拡散し得る。（ＬＤＤ領域においては）
リン原子３３注入によって、および（ソース／ドレイン
領域においては）ヒ素原子３４注入によって生ずる、領
域２０および１６の空格子点は、注入部において大量の
格子間分断を引き起こす。これらの分断は、ボロンのス
レッショルド調整注入種のような軽い原子種の、チャネ
ル１４のエッジから隣接のＬＤＤ領域２０およびソース
／ドレイン領域１６への格子間拡散および／または置換
移動を大きく増す。
小限にするのに必要なボロン注入３０の利点は、チャネ
ル１４からのボロン移動およびそれから生ずる問題によ
って相殺される。ヒ素は活性ソース／ドレイン領域１６
においてより高い導電性を与える一方で、リンのような
より小さい原子質量のｎ形注入に比べて基板格子をより
大きく分断または損傷する。ヒ素注入により生ずる損傷
を取り除くために、約９００℃ないし１１００℃での高
温アニールがしばしば必要となる。アニーリングの過程
で、図３（つまり、図３は図２の領域Ｃに沿った詳細図
である）に示されるボロン原子３２は、チャネル領域１
４のエッジからＬＤＤ２０および／またはソース／ドレ
イン１６に移動または拡散（偏析）する。ボロン原子
は、置換（または空の）点にわたって、または格子間原
子移動を通じて拡散し得る。（ＬＤＤ領域においては）
リン原子３３注入によって、および（ソース／ドレイン
領域においては）ヒ素原子３４注入によって生ずる、領
域２０および１６の空格子点は、注入部において大量の
格子間分断を引き起こす。これらの分断は、ボロンのス
レッショルド調整注入種のような軽い原子種の、チャネ
ル１４のエッジから隣接のＬＤＤ領域２０およびソース
／ドレイン領域１６への格子間拡散および／または置換
移動を大きく増す。
【００１３】たとえばボロン注入３０を用いてＮＭＯＳ
処理中にスレッショルド調整注入ステップを組み込むこ
とが重要である一方、注入領域３０内のボロン原子３２
の、チャネル１４から隣接のソース／ドレイン領域１６
および／またはＬＤＤ領域２０への偏析および再分布を
最小限にすることも重要である。ボロン再分布および偏
析を最小限にするための１つの方法は、ＬＤＤ注入部ま
たはソース／ドレイン注入部に沿って電気的に非活性の
バリア電子を注入することである。上述したように、ゲ
ルマニウムのような電気的に非活性のイオンをともに注
入することによって、そのバリア材料は、移動ボロン原
子３２が取るかもしれない再分布の道を効果的に「塞
ぐ」。ゲルマニウムはその大きな原子質量のゆえに効果
的なバリア種であるという同じ理由から、ゲルマニウム
は、その注入の結果、再分布の問題を残念なことに悪化
させる。注入中、シリコンターゲットとのゲルマニウム
原子核衝突の結果、大きなゲルマニウムイオンはシリコ
ン基板内に格子分断を加える。大きなゲルマニウムイオ
ンの原子核衝突はターゲットのシリコン原子を置換し
て、基板格子内に無秩序を引き起こす。これにより、ゲ
ルマニウムイオン衝突の結果として、ボロン結合の機会
を与える、有効な量の「シンク」領域がソース／ドレイ
ン１６および／またはＬＤＤ２０領域に作られる。
処理中にスレッショルド調整注入ステップを組み込むこ
とが重要である一方、注入領域３０内のボロン原子３２
の、チャネル１４から隣接のソース／ドレイン領域１６
および／またはＬＤＤ領域２０への偏析および再分布を
最小限にすることも重要である。ボロン再分布および偏
析を最小限にするための１つの方法は、ＬＤＤ注入部ま
たはソース／ドレイン注入部に沿って電気的に非活性の
バリア電子を注入することである。上述したように、ゲ
ルマニウムのような電気的に非活性のイオンをともに注
入することによって、そのバリア材料は、移動ボロン原
子３２が取るかもしれない再分布の道を効果的に「塞
ぐ」。ゲルマニウムはその大きな原子質量のゆえに効果
的なバリア種であるという同じ理由から、ゲルマニウム
は、その注入の結果、再分布の問題を残念なことに悪化
させる。注入中、シリコンターゲットとのゲルマニウム
原子核衝突の結果、大きなゲルマニウムイオンはシリコ
ン基板内に格子分断を加える。大きなゲルマニウムイオ
ンの原子核衝突はターゲットのシリコン原子を置換し
て、基板格子内に無秩序を引き起こす。これにより、ゲ
ルマニウムイオン衝突の結果として、ボロン結合の機会
を与える、有効な量の「シンク」領域がソース／ドレイ
ン１６および／またはＬＤＤ２０領域に作られる。
【００１４】大きな原子質量のバリアドーパント種を用
いると、ソース／ドレイン領域１６およびＬＤＤ領域２
０に、許容できない量の格子分断が加えられる。チャネ
ル１４からのボロンの偏析および再分布を最小限にする
代わりに、バリア注入によって生ずるさらなる格子分断
は事実上ボロン分布の悪影響を有する。注入により損傷
を受けた領域にボロンが再分布されれば、再分布された
ボロンは、サブスレッショルド（ＤＩＢＬ誘導）電流の
問題を最小限にする代わりに、その問題をさらに大きく
するだろう。この増強された再分布の結果、チャネル１
４のエッジでスレッショルドのロールオフが生ずるであ
ろう。
いると、ソース／ドレイン領域１６およびＬＤＤ領域２
０に、許容できない量の格子分断が加えられる。チャネ
ル１４からのボロンの偏析および再分布を最小限にする
代わりに、バリア注入によって生ずるさらなる格子分断
は事実上ボロン分布の悪影響を有する。注入により損傷
を受けた領域にボロンが再分布されれば、再分布された
ボロンは、サブスレッショルド（ＤＩＢＬ誘導）電流の
問題を最小限にする代わりに、その問題をさらに大きく
するだろう。この増強された再分布の結果、チャネル１
４のエッジでスレッショルドのロールオフが生ずるであ
ろう。
【００１５】ＳＣＥ現象に関連してはいるが、多くの例
においてそれとは異なるのが、「狭ゲート幅効果」（Ｎ
ＧＷＥ）として知られる別の現象である。ＮＧＷＥは、
活性領域１４の側部のフィールド酸化物１８下のボロン
のようなチャネルストップドーパントの侵入を示す。図
４を参照して、図１の面Ｂ−Ｂに沿ったゲート幅の断面
図が示される。チャネルストップドーパント３６は、典
型的には、フィールド酸化物１８下の基板の上側表面に
わたって置かれる。チャネルストップドーパント３６は
ソース／ドレイン領域と反対の極性タイプであり、ＮＭ
ＯＳデバイスの場合には一般的にはボロンである。チャ
ネルストップドーパント３６のボロンは、ボロンがスレ
ッショルド調整領域３０内に注入される間に、またはス
レッショルド調整領域３０内に注入されたボロンとは別
に置かれる。チャネルストップドーパント３６は、フィ
ールド酸化物１８の成長前に、非常に従来的な処理ステ
ップで置かれる。これにより、チャネルストップドーパ
ント３６はフィールド領域においてスレッショルド電圧
を調整するよう働いて、「フィールド反転」と広くには
呼ばれるものを防止する。デバイス密度の増大はチャネ
ル長およびチャネル幅の短縮をもたらす。チャネル幅が
減少するにつれ、ソース／ドレイン電圧およびチャネル
電圧によって、ドーパント３６が、隣接するチャネル１
４に、フィールドにより誘導される侵入を起こす可能性
がより大きく出てくる。矢印４０によって示される侵入
は、物理チャネル長Ｗより小さい、さらに狭いチャネル
幅、つまりチャネル幅Ｗｍｏｄを生じさせる。侵入は、
フィールド酸化物１８下のフィールド領域からチャネル
領域１４へのボロンの偏析および再分布の、自然ではあ
るが望まれない結果を表わす。
においてそれとは異なるのが、「狭ゲート幅効果」（Ｎ
ＧＷＥ）として知られる別の現象である。ＮＧＷＥは、
活性領域１４の側部のフィールド酸化物１８下のボロン
のようなチャネルストップドーパントの侵入を示す。図
４を参照して、図１の面Ｂ−Ｂに沿ったゲート幅の断面
図が示される。チャネルストップドーパント３６は、典
型的には、フィールド酸化物１８下の基板の上側表面に
わたって置かれる。チャネルストップドーパント３６は
ソース／ドレイン領域と反対の極性タイプであり、ＮＭ
ＯＳデバイスの場合には一般的にはボロンである。チャ
ネルストップドーパント３６のボロンは、ボロンがスレ
ッショルド調整領域３０内に注入される間に、またはス
レッショルド調整領域３０内に注入されたボロンとは別
に置かれる。チャネルストップドーパント３６は、フィ
ールド酸化物１８の成長前に、非常に従来的な処理ステ
ップで置かれる。これにより、チャネルストップドーパ
ント３６はフィールド領域においてスレッショルド電圧
を調整するよう働いて、「フィールド反転」と広くには
呼ばれるものを防止する。デバイス密度の増大はチャネ
ル長およびチャネル幅の短縮をもたらす。チャネル幅が
減少するにつれ、ソース／ドレイン電圧およびチャネル
電圧によって、ドーパント３６が、隣接するチャネル１
４に、フィールドにより誘導される侵入を起こす可能性
がより大きく出てくる。矢印４０によって示される侵入
は、物理チャネル長Ｗより小さい、さらに狭いチャネル
幅、つまりチャネル幅Ｗｍｏｄを生じさせる。侵入は、
フィールド酸化物１８下のフィールド領域からチャネル
領域１４へのボロンの偏析および再分布の、自然ではあ
るが望まれない結果を表わす。
【００１６】チャネル１４からソース／ドレイン１８へ
のボロンの外への移動と、フィールド領域からチャネル
１４へのボロンの内への移動との組合せにより、チャネ
ル１４にわたってボロン濃度ひずみまたは勾配が残る。
注入されたソース／ドレイン領域内に「シンク」が位置
することの結果としての、チャネル１４からのボロンの
外への移動が、図５（ａ）を参照して示される。図５
（ａ）はチャネル長（Ｌ）にわたるスレッショルド勾配
を例示する。チャネル長の両方のエッジ（Ｌ＝０および
Ｌ＝Ｌmax ）で、外への移動の結果としてボロン濃度は
減少して、チャネルのエッジの２つの対向する第１の対
においてスレッショルドの低下（つまりロールオフ）を
引き起こす。図５（ｂ）はチャネル幅（Ｗ）にわたるス
レッショルド勾配を例示する。チャネル長の両方のエッ
ジで（Ｗ＝０およびＷ＝Ｗmax ）、内への移動の結果と
してボロン濃度が高められて、チャネルのエッジの２つ
の対向する第２の対においてスレッショルドの増大を引
き起こす。ボロンの内への移動およびチャネルのエッジ
の第２の対に沿ったスレッショルドの増大は、短チャネ
ルデバイスにおいては、ボロンの外への移動およびスレ
ッショルドロールオフほど重要な問題としては表われな
い。図５（ａ）に示される前者の例では、スレッショル
ドの減少はチャネル領域のエッジで起こり、一方図５
（ｂ）に示される後者の例では、スレッショルドの減少
はフィールド酸化物１８下のフィールド領域のエッジで
生ずる。チャネルにおけるスレッショルドの減少は偶発
的なターンオンを生じさせるかまたはＤＩＢＬ変化の大
きなサブスレッショルド電流を生じさせるかもしれず、
フィールドにおけるスレッショルドの減少はいくつかの
例においてはより厚いフィールド酸化物によって補償さ
れ得るような、不適当な電気的絶縁およびフィールド反
転を引き起こすかもしれない。
のボロンの外への移動と、フィールド領域からチャネル
１４へのボロンの内への移動との組合せにより、チャネ
ル１４にわたってボロン濃度ひずみまたは勾配が残る。
注入されたソース／ドレイン領域内に「シンク」が位置
することの結果としての、チャネル１４からのボロンの
外への移動が、図５（ａ）を参照して示される。図５
（ａ）はチャネル長（Ｌ）にわたるスレッショルド勾配
を例示する。チャネル長の両方のエッジ（Ｌ＝０および
Ｌ＝Ｌmax ）で、外への移動の結果としてボロン濃度は
減少して、チャネルのエッジの２つの対向する第１の対
においてスレッショルドの低下（つまりロールオフ）を
引き起こす。図５（ｂ）はチャネル幅（Ｗ）にわたるス
レッショルド勾配を例示する。チャネル長の両方のエッ
ジで（Ｗ＝０およびＷ＝Ｗmax ）、内への移動の結果と
してボロン濃度が高められて、チャネルのエッジの２つ
の対向する第２の対においてスレッショルドの増大を引
き起こす。ボロンの内への移動およびチャネルのエッジ
の第２の対に沿ったスレッショルドの増大は、短チャネ
ルデバイスにおいては、ボロンの外への移動およびスレ
ッショルドロールオフほど重要な問題としては表われな
い。図５（ａ）に示される前者の例では、スレッショル
ドの減少はチャネル領域のエッジで起こり、一方図５
（ｂ）に示される後者の例では、スレッショルドの減少
はフィールド酸化物１８下のフィールド領域のエッジで
生ずる。チャネルにおけるスレッショルドの減少は偶発
的なターンオンを生じさせるかまたはＤＩＢＬ変化の大
きなサブスレッショルド電流を生じさせるかもしれず、
フィールドにおけるスレッショルドの減少はいくつかの
例においてはより厚いフィールド酸化物によって補償さ
れ得るような、不適当な電気的絶縁およびフィールド反
転を引き起こすかもしれない。
【００１７】
【発明の概要】上記の問題の大部分は、本発明による改
良されたＮＭＯＳ処理方法論により解決される。すなわ
ち、ボロンイオンの電気的活性注入をチャネル領域のエ
ッジの下に行ない、ボロンのそこから外への移動をオフ
セットする。ボロンイオンをさらにフィールド酸化物の
エッジの下に注入して、そこからのボロンの外への移動
をオフセットすることができる。このようにしてボロン
注入を利用して、外への移動または再分布を原因とする
ボロンの損失を補う。
良されたＮＭＯＳ処理方法論により解決される。すなわ
ち、ボロンイオンの電気的活性注入をチャネル領域のエ
ッジの下に行ない、ボロンのそこから外への移動をオフ
セットする。ボロンイオンをさらにフィールド酸化物の
エッジの下に注入して、そこからのボロンの外への移動
をオフセットすることができる。このようにしてボロン
注入を利用して、外への移動または再分布を原因とする
ボロンの損失を補う。
【００１８】外に移動した領域へのボロンの注入は、基
板の上面に対し非垂直な角度で行なわれる。「大チルト
角」（ＬＴＡ）注入方法論を用い、注入されるボロンイ
オンの入射角が、半導体基板の上面に対し１０よりも大
きいが９０よりも小さな非垂直である角度となるように
ボロンを注入する。ＬＴＡボロン注入は、ポリシリコン
／ゲート酸化物のエッジに対応するその下のチャネルの
エッジに、ボロンイオンをチャネル領域に設けるのに充
分な角度で行なわれる。したがってＬＴＡボロン注入を
利用してソース／ドレイン領域およびＬＤＤ領域の内側
領域に近接するチャネル領域、すなわちチャネル領域の
中央線とヒ素およびリンが注入された領域の内側領域と
の間に１組のボロンイオンを設置する。
板の上面に対し非垂直な角度で行なわれる。「大チルト
角」（ＬＴＡ）注入方法論を用い、注入されるボロンイ
オンの入射角が、半導体基板の上面に対し１０よりも大
きいが９０よりも小さな非垂直である角度となるように
ボロンを注入する。ＬＴＡボロン注入は、ポリシリコン
／ゲート酸化物のエッジに対応するその下のチャネルの
エッジに、ボロンイオンをチャネル領域に設けるのに充
分な角度で行なわれる。したがってＬＴＡボロン注入を
利用してソース／ドレイン領域およびＬＤＤ領域の内側
領域に近接するチャネル領域、すなわちチャネル領域の
中央線とヒ素およびリンが注入された領域の内側領域と
の間に１組のボロンイオンを設置する。
【００１９】ポリシリコン素子の高さおよび注入角度次
第で、さまざまな量の電気的活性ボロンイオンが、ゲー
ト酸化物およびフィールド酸化物それぞれのエッジの下
のチャネルのエッジおよびフィールド領域のエッジで導
入される。したがって、ボロンのＬＴＡ注入はＳＣＥお
よびＮＧＷＥ双方を最小とするという２つの目的を果た
す。ゲート酸化物およびフィールド酸化物のわずか下な
らびにスレッショルド調整およびチャネルストップ領域
内に電気的活性ボロン種を注入することにより、これら
領域からのボロンの再分布の補償をする。
第で、さまざまな量の電気的活性ボロンイオンが、ゲー
ト酸化物およびフィールド酸化物それぞれのエッジの下
のチャネルのエッジおよびフィールド領域のエッジで導
入される。したがって、ボロンのＬＴＡ注入はＳＣＥお
よびＮＧＷＥ双方を最小とするという２つの目的を果た
す。ゲート酸化物およびフィールド酸化物のわずか下な
らびにスレッショルド調整およびチャネルストップ領域
内に電気的活性ボロン種を注入することにより、これら
領域からのボロンの再分布の補償をする。
【００２０】ＬＴＡボロン注入は、質量の大きな従来の
バリア種の場合のような多量の格子の崩壊をもたらさな
い。ボロンは原子種としては質量が小さい方であり、ゲ
ルマニウムまたはインジウムといった原子質量のより大
きなバリアイオンの注入にしばしば関連する従来の問題
を回避している。そのようにＬＴＡボロン注入を利用し
てＤＩＢＬ誘導サブスレッショルド電流を効果的に最小
とし（すなわちチャネルのエッジでのスレッショルドの
ロールオフを減ずる）、フィールドのエッジで起こり得
るフィールドの反転を最小とする（すなわちＮＧＷＥの
結果として生じる偏析および再分布を最小とする）。こ
のようにして、従来の原子質量の大きなバリア注入を用
いると上記の利点が得られないが、本発明によるＬＴＡ
ボロン注入によれば、臨界スレッショルド調整領域にお
けるボロン濃度の状態を保つことにより有利にも上記利
点を維持することができる。
バリア種の場合のような多量の格子の崩壊をもたらさな
い。ボロンは原子種としては質量が小さい方であり、ゲ
ルマニウムまたはインジウムといった原子質量のより大
きなバリアイオンの注入にしばしば関連する従来の問題
を回避している。そのようにＬＴＡボロン注入を利用し
てＤＩＢＬ誘導サブスレッショルド電流を効果的に最小
とし（すなわちチャネルのエッジでのスレッショルドの
ロールオフを減ずる）、フィールドのエッジで起こり得
るフィールドの反転を最小とする（すなわちＮＧＷＥの
結果として生じる偏析および再分布を最小とする）。こ
のようにして、従来の原子質量の大きなバリア注入を用
いると上記の利点が得られないが、本発明によるＬＴＡ
ボロン注入によれば、臨界スレッショルド調整領域にお
けるボロン濃度の状態を保つことにより有利にも上記利
点を維持することができる。
【００２１】概して、本発明は集積回路を製造するため
の方法を意図する。この方法は、半導体基板上面の活性
領域に空きを設けるステップを含む。その後ボロンイオ
ンが半導体基板上面に実質的に垂直な角度（すなわち９
０度または９０度±７度）で空きを通し活性領域へと注
入される。次に活性領域の部分の上にポリシリコントレ
ース素子をパターニングすることができ、その後ボロン
イオンが非垂直である角度（基板上面に対し７度よりも
大きいが８３度よりも小さい）で空きを通し活性領域へ
注入される。垂直な角度で注入されるボロンイオンは好
ましくは半導体基板上面の下の第１の深さの濃度ピーク
密度に注入される。非垂直な角度で注入されるボロンイ
オンは好ましくは半導体基板上面の下の第２の深さの濃
度ピーク密度に注入される。本発明のある局面に従え
ば、第１の深さは第２の深さよりも大きい。
の方法を意図する。この方法は、半導体基板上面の活性
領域に空きを設けるステップを含む。その後ボロンイオ
ンが半導体基板上面に実質的に垂直な角度（すなわち９
０度または９０度±７度）で空きを通し活性領域へと注
入される。次に活性領域の部分の上にポリシリコントレ
ース素子をパターニングすることができ、その後ボロン
イオンが非垂直である角度（基板上面に対し７度よりも
大きいが８３度よりも小さい）で空きを通し活性領域へ
注入される。垂直な角度で注入されるボロンイオンは好
ましくは半導体基板上面の下の第１の深さの濃度ピーク
密度に注入される。非垂直な角度で注入されるボロンイ
オンは好ましくは半導体基板上面の下の第２の深さの濃
度ピーク密度に注入される。本発明のある局面に従え
ば、第１の深さは第２の深さよりも大きい。
【００２２】本発明はさらに、チャネル領域およびフィ
ールド領域から近接するソースおよびドレイン領域への
ボロンの拡散および偏析をオフセットすることにより、
ＤＩＢＬ誘導電流を減ずるための方法を意図する。この
方法はボロンをフィールド領域に与えるステップを含
む。フィールド領域は、パターニングされた絶縁材料の
下にある半導体基板の部分である。フィールド領域から
横に間隔をおいて設けられたチャネル領域にボロンをま
た与えることができる。チャネル領域はパターニングさ
れたポリシリコントレース素子の下の基板内にある。そ
の後ボロンイオンをチャネル領域の部分およびフィール
ド領域の部分に半導体基板に対し非垂直な角度で注入す
ることができる。注入された１組のボロンイオンは、チ
ャネル領域およびフィールド領域内の第１の濃度ピーク
密度のところにある。その後ヒ素イオンをソース／ドレ
イン領域に注入することができる。注入されたヒ素イオ
ンは、フィールド領域とチャネル領域との間の第２の濃
度ピーク密度のところにある。
ールド領域から近接するソースおよびドレイン領域への
ボロンの拡散および偏析をオフセットすることにより、
ＤＩＢＬ誘導電流を減ずるための方法を意図する。この
方法はボロンをフィールド領域に与えるステップを含
む。フィールド領域は、パターニングされた絶縁材料の
下にある半導体基板の部分である。フィールド領域から
横に間隔をおいて設けられたチャネル領域にボロンをま
た与えることができる。チャネル領域はパターニングさ
れたポリシリコントレース素子の下の基板内にある。そ
の後ボロンイオンをチャネル領域の部分およびフィール
ド領域の部分に半導体基板に対し非垂直な角度で注入す
ることができる。注入された１組のボロンイオンは、チ
ャネル領域およびフィールド領域内の第１の濃度ピーク
密度のところにある。その後ヒ素イオンをソース／ドレ
イン領域に注入することができる。注入されたヒ素イオ
ンは、フィールド領域とチャネル領域との間の第２の濃
度ピーク密度のところにある。
【００２３】本発明のその他の目的および利点は、以下
の詳細な説明を読み添付の図面を参照することにより明
らかになるであろう。
の詳細な説明を読み添付の図面を参照することにより明
らかになるであろう。
【００２４】本発明には種々の変形および代替形が生じ
得るが、特定的な実施例を図面に例示として示してお
り、以下で詳細に説明する。しかしながら、図面および
詳細な説明は開示された特定的な形式に本発明を制限す
ることを意図するものではなく、反対に前掲の特許請求
の範囲において定義づけられる本発明の精神および範囲
内のすべての変形、等価形および代替形を包含すること
を意図するものである。
得るが、特定的な実施例を図面に例示として示してお
り、以下で詳細に説明する。しかしながら、図面および
詳細な説明は開示された特定的な形式に本発明を制限す
ることを意図するものではなく、反対に前掲の特許請求
の範囲において定義づけられる本発明の精神および範囲
内のすべての変形、等価形および代替形を包含すること
を意図するものである。
【００２５】
【詳細な説明】図６を参照して、本明細書中の処理ステ
ップに従い製造された図１の面Ａ−Ａに沿う断面図が示
される。特に、図６は参照番号５０で示される入射角に
従いボロンをＬＴＡ注入するステップを示す。好ましい
実施例に従えば、ＬＴＡ注入はＬＤＤ２０形成に続くス
テップで行なわれる。上記のように、ＬＤＤ２０は、ス
レッショルド調整注入３０およびチャネルストップ注入
３６が行なわれた後に自己整合プロセスを利用して注入
される。ＮＭＯＳプロセスでは、注入３０および３６は
好ましくはボロンであるｐ−型種である。注入３０およ
び３６は先に詳細に説明した理由のために用いられる。
ップに従い製造された図１の面Ａ−Ａに沿う断面図が示
される。特に、図６は参照番号５０で示される入射角に
従いボロンをＬＴＡ注入するステップを示す。好ましい
実施例に従えば、ＬＴＡ注入はＬＤＤ２０形成に続くス
テップで行なわれる。上記のように、ＬＤＤ２０は、ス
レッショルド調整注入３０およびチャネルストップ注入
３６が行なわれた後に自己整合プロセスを利用して注入
される。ＮＭＯＳプロセスでは、注入３０および３６は
好ましくはボロンであるｐ−型種である。注入３０およ
び３６は先に詳細に説明した理由のために用いられる。
【００２６】好ましくはＬＴＡボロン注入５０はＬＤＤ
注入２０の直後に行なわれる。ＬＴＡボロン注入５０か
らのボロン原子は、チャネル領域５２およびフィールド
酸化物領域５４として参照される基板内の注入場所に設
けられる。チャネル領域５２はチャネル１４のエッジ
（すなわちチャネル１４の中央とＬＤＤ２０との間）に
ある。好ましくは、チャネル領域５２はチャネル１４の
外側のエッジの内側の、ポリシリコン１２およびゲート
酸化物２４の外側のエッジの内側および下でほぼ０．１
ｍないし０．５ｍ延在する。領域５２がチャネル１４に
延在する量は、注入の角度５０および近接するトポロジ
ー的特徴の高さ次第である。たとえば１．０ないし２．
０ｍのチャネル長さのデバイスに対しては、外側のエッ
ジの内側での０．２ｍないし０．４ｍ注入というのが好
ましい範囲である。
注入２０の直後に行なわれる。ＬＴＡボロン注入５０か
らのボロン原子は、チャネル領域５２およびフィールド
酸化物領域５４として参照される基板内の注入場所に設
けられる。チャネル領域５２はチャネル１４のエッジ
（すなわちチャネル１４の中央とＬＤＤ２０との間）に
ある。好ましくは、チャネル領域５２はチャネル１４の
外側のエッジの内側の、ポリシリコン１２およびゲート
酸化物２４の外側のエッジの内側および下でほぼ０．１
ｍないし０．５ｍ延在する。領域５２がチャネル１４に
延在する量は、注入の角度５０および近接するトポロジ
ー的特徴の高さ次第である。たとえば１．０ないし２．
０ｍのチャネル長さのデバイスに対しては、外側のエッ
ジの内側での０．２ｍないし０．４ｍ注入というのが好
ましい範囲である。
【００２７】ＬＴＡボロン注入により、チャネル１４か
ら近接するソース／ドレイン領域へと外へ移動するボロ
ンの置換えがもたらされる。チャネル１４のエッジでの
０．２ｍないし０．４ｍの間のところでスレッショルド
のロールオフおよび外への移動が優先して発生すると考
えられている。ＬＴＡボロン注入５０によりこうした臨
界領域を補うことにより、有利にもボロン密度を補充
し、チャネル幅全体にわたり実質的に均一なスレッショ
ルドを維持する。通常アニールステップ中に発生するボ
ロンの外への移動をオフセットするために、こうした臨
界領域では補充が必要である。
ら近接するソース／ドレイン領域へと外へ移動するボロ
ンの置換えがもたらされる。チャネル１４のエッジでの
０．２ｍないし０．４ｍの間のところでスレッショルド
のロールオフおよび外への移動が優先して発生すると考
えられている。ＬＴＡボロン注入５０によりこうした臨
界領域を補うことにより、有利にもボロン密度を補充
し、チャネル幅全体にわたり実質的に均一なスレッショ
ルドを維持する。通常アニールステップ中に発生するボ
ロンの外への移動をオフセットするために、こうした臨
界領域では補充が必要である。
【００２８】外に移動するボロンを補充するための手段
としてＬＴＡボロン注入を用いることはしたがって従来
のバリア注入に対する利点であると考えられる。ＬＴＡ
技術に従えばバリア注入は一般には行なわれず、一般に
はゲルマニウムまたはインジウムといった原子質量のよ
り大きな種を用いて行なわれるものである。原子質量の
より小さなＬＴＡボロン注入５０により、最小２次置換
を伴い単純な孤立した点欠格と考えられるものが注入中
に格子内に発生する。高エネルギでは、ＬＴＡボロン注
入は１次ビームイオンを原因とする欠陥クラスタを生じ
させるかもしれない。１次ビームイオンの結果として格
子構造内にエネルギの反跳が生じると、さらなる格子置
換がもたらされ得る。上記のメカニズムにより引き起こ
される置換は、「フレンケル欠陥」として一般には詳細
に説明されている。
としてＬＴＡボロン注入を用いることはしたがって従来
のバリア注入に対する利点であると考えられる。ＬＴＡ
技術に従えばバリア注入は一般には行なわれず、一般に
はゲルマニウムまたはインジウムといった原子質量のよ
り大きな種を用いて行なわれるものである。原子質量の
より小さなＬＴＡボロン注入５０により、最小２次置換
を伴い単純な孤立した点欠格と考えられるものが注入中
に格子内に発生する。高エネルギでは、ＬＴＡボロン注
入は１次ビームイオンを原因とする欠陥クラスタを生じ
させるかもしれない。１次ビームイオンの結果として格
子構造内にエネルギの反跳が生じると、さらなる格子置
換がもたらされ得る。上記のメカニズムにより引き起こ
される置換は、「フレンケル欠陥」として一般には詳細
に説明されている。
【００２９】点欠陥、２次置換および欠陥クラスタによ
り生じる乱れた領域は、極端な場合には完全にアモルフ
ァス材料からなる局部的ゾーンを示すかもしれない。し
かしながら、ボロンに関連する比較的小さな質量がその
ような効果をもたらすことは考えられない。おそらく、
ボロン注入はアモルファスゾーンまたはクラスタを生じ
させないであろう。大きなイオン（たとえば３０ａ．
ｍ．ｕよりも大きな原子質量を有するイオン）のみが、
注入の際にそのような極端な転位パターンを生じさせる
と考えられる。ＬＴＡボロン注入は、本質的に１次結晶
欠陥損傷のみを生じさせ、ＬＴＡボロン注入はシリコン
ターゲットに連続的なアモルファス層または連続するア
モルファス材料からなるクラスタを生じさせないと仮定
される。
り生じる乱れた領域は、極端な場合には完全にアモルフ
ァス材料からなる局部的ゾーンを示すかもしれない。し
かしながら、ボロンに関連する比較的小さな質量がその
ような効果をもたらすことは考えられない。おそらく、
ボロン注入はアモルファスゾーンまたはクラスタを生じ
させないであろう。大きなイオン（たとえば３０ａ．
ｍ．ｕよりも大きな原子質量を有するイオン）のみが、
注入の際にそのような極端な転位パターンを生じさせる
と考えられる。ＬＴＡボロン注入は、本質的に１次結晶
欠陥損傷のみを生じさせ、ＬＴＡボロン注入はシリコン
ターゲットに連続的なアモルファス層または連続するア
モルファス材料からなるクラスタを生じさせないと仮定
される。
【００３０】１次結晶欠陥のメカニクスは、注入された
ボロンイオンがその後にわずかに分離した１次の反跳し
たシリコン原子の跡を生じさせることによる。ボロンイ
オンにより引き起こされる反跳エネルギにより、シリコ
ン原子が比較的短い距離移動する。分離する距離が短い
ということは、格子にエネルギを比較的わずかな量だけ
入力することにより、分離したシリコンの対の再結合が
生じる可能性があることを示す。実際、ＬＴＡボロン注
入を原因とする乱れの大部分を、注入プロセス中に動的
アニールすることができる。このように、さらにドーズ
量の多いＬＴＡボロン注入による１次結晶欠陥を、室温
またはそれよりもわずかに高い温度で動的アニールする
ことができる。
ボロンイオンがその後にわずかに分離した１次の反跳し
たシリコン原子の跡を生じさせることによる。ボロンイ
オンにより引き起こされる反跳エネルギにより、シリコ
ン原子が比較的短い距離移動する。分離する距離が短い
ということは、格子にエネルギを比較的わずかな量だけ
入力することにより、分離したシリコンの対の再結合が
生じる可能性があることを示す。実際、ＬＴＡボロン注
入を原因とする乱れの大部分を、注入プロセス中に動的
アニールすることができる。このように、さらにドーズ
量の多いＬＴＡボロン注入による１次結晶欠陥を、室温
またはそれよりもわずかに高い温度で動的アニールする
ことができる。
【００３１】他方重イオン注入は、格子構造に多大な損
傷を与える可能性がある。多くの場合、ゲルマニウム注
入は、シリコン格子に大きなアモルファス領域または連
続するアモルファス層をもたらす。重イオンによる格子
の崩壊は、減速する重イオンが経験する核の衝突が主な
原因である。たとえ重イオンのドーズ量が少なくても、
格子に過度の量の損傷を生じさせる可能性があるように
思われる。単位体積当りの置換えられたシリコン原子が
シリコン基板の原子密度に近づく、すなわち、注入され
た領域がアモルファスになるほどまで、ヒ素またはゲル
マニウムといった重イオンがシリコン原子に置換わる可
能性がある。安定的に置換されたシリコン原子の数が単
位体積当りのシリコン原子の数に到達するかまたはそれ
を上回ると、置換されたシリコン原子は元の結晶の配向
になりにくい。重イオンを原因とする多大な崩壊は、た
とえば１次結晶欠陥を有する基板からの損傷をアニール
するのに用いられた温度よりも大幅に高い温度でアニー
ルしなければならない。
傷を与える可能性がある。多くの場合、ゲルマニウム注
入は、シリコン格子に大きなアモルファス領域または連
続するアモルファス層をもたらす。重イオンによる格子
の崩壊は、減速する重イオンが経験する核の衝突が主な
原因である。たとえ重イオンのドーズ量が少なくても、
格子に過度の量の損傷を生じさせる可能性があるように
思われる。単位体積当りの置換えられたシリコン原子が
シリコン基板の原子密度に近づく、すなわち、注入され
た領域がアモルファスになるほどまで、ヒ素またはゲル
マニウムといった重イオンがシリコン原子に置換わる可
能性がある。安定的に置換されたシリコン原子の数が単
位体積当りのシリコン原子の数に到達するかまたはそれ
を上回ると、置換されたシリコン原子は元の結晶の配向
になりにくい。重イオンを原因とする多大な崩壊は、た
とえば１次結晶欠陥を有する基板からの損傷をアニール
するのに用いられた温度よりも大幅に高い温度でアニー
ルしなければならない。
【００３２】アモルファス層からの損傷のアニールは、
１次結晶欠陥により生じた損傷のアニールよりもはるか
に困難である。第１に、アモルファス層内の損傷を取り
除くのに必要なアニール温度は、１次結晶損傷を取り除
くのに必要な温度よりも非常に高い。アモルファス層を
取り除くのに必要なアニール温度は８００℃を超えねば
ならず、多くの場合１０００℃を超えねばならない。第
２に、高温のアニールを利用するときは常に、注入され
た種がその注入された位置から偏析または移動する可能
性が非常に高い。こうして高温のアニールがボロンを移
動させ上記のような外への移動という問題を生じさせる
可能性がある。さらに、高温のアニールがソース／ドレ
イン領域の接合深さを許容可能な限度を超えて増大させ
る可能性がある。したがって、外に移動したボロンに選
択領域で置換わり、ＬＴＡ注入プロセス中に格子の崩壊
を増大させないＬＴＡ注入を利用することが大切であ
る。
１次結晶欠陥により生じた損傷のアニールよりもはるか
に困難である。第１に、アモルファス層内の損傷を取り
除くのに必要なアニール温度は、１次結晶損傷を取り除
くのに必要な温度よりも非常に高い。アモルファス層を
取り除くのに必要なアニール温度は８００℃を超えねば
ならず、多くの場合１０００℃を超えねばならない。第
２に、高温のアニールを利用するときは常に、注入され
た種がその注入された位置から偏析または移動する可能
性が非常に高い。こうして高温のアニールがボロンを移
動させ上記のような外への移動という問題を生じさせる
可能性がある。さらに、高温のアニールがソース／ドレ
イン領域の接合深さを許容可能な限度を超えて増大させ
る可能性がある。したがって、外に移動したボロンに選
択領域で置換わり、ＬＴＡ注入プロセス中に格子の崩壊
を増大させないＬＴＡ注入を利用することが大切であ
る。
【００３３】次に図７を参照して、図６のステップに続
く処理ステップが示される。特に、図７は領域５２およ
び５４のＬＴＡ注入に続く、領域５６へのソース／ドレ
イン注入を示す。ソース領域５６は、ポリシリコン１２
およびゲート酸化物２４のサイドウォール面でスペーサ
５８が形成された後に注入される。ＮＭＯＳ処理に対す
る適切なソース／ドレイン注入種はヒ素を含む。ヒ素の
原子質量はたとえばボロンよりも大きいが、ヒ素注入お
よびそれに関連する結晶の損傷は、スペーサ５８とフィ
ールド酸化物１８との間の自己整合注入の結果としてチ
ャネル領域１４から間隔がおかれている。したがって、
ヒ素注入に関連する損傷は実質的にはあるが、チャネル
１４の臨界エッジを直接妨げるわけではない。その結
果、チャネル１４のエッジでの１次欠陥は、ＬＤＤ領域
３０へのより軽いイオンのリン注入および図６に示され
るさらに軽いＬＴＡボロン注入から生じる。チャネル１
４のエッジでの格子の崩壊を最小とすることにより、ス
レッショルド調整領域から外に移動するボロンは最小と
なる。
く処理ステップが示される。特に、図７は領域５２およ
び５４のＬＴＡ注入に続く、領域５６へのソース／ドレ
イン注入を示す。ソース領域５６は、ポリシリコン１２
およびゲート酸化物２４のサイドウォール面でスペーサ
５８が形成された後に注入される。ＮＭＯＳ処理に対す
る適切なソース／ドレイン注入種はヒ素を含む。ヒ素の
原子質量はたとえばボロンよりも大きいが、ヒ素注入お
よびそれに関連する結晶の損傷は、スペーサ５８とフィ
ールド酸化物１８との間の自己整合注入の結果としてチ
ャネル領域１４から間隔がおかれている。したがって、
ヒ素注入に関連する損傷は実質的にはあるが、チャネル
１４の臨界エッジを直接妨げるわけではない。その結
果、チャネル１４のエッジでの１次欠陥は、ＬＤＤ領域
３０へのより軽いイオンのリン注入および図６に示され
るさらに軽いＬＴＡボロン注入から生じる。チャネル１
４のエッジでの格子の崩壊を最小とすることにより、ス
レッショルド調整領域から外に移動するボロンは最小と
なる。
【００３４】参照番号５０で示される入射角でボロンの
ＬＴＡ注入を行なうことにより、サブスレッショルド電
流を実質的に減少させ、特にＤＩＢＬ誘導電流を減少さ
せることが重要である。チャネルのエッジでのスレッシ
ョルド減少またはロールオフを最小とすることにより、
ＬＴＡボロン注入はサブスレッショルド電流を減ずる。
したがってＬＴＡボロン注入はＳＣＥを最小限にする。
しかしながら、ＬＴＡボロン注入は、ＨＣＥまたはＳＣ
Ｅに関連するパンチスルー電流といったその他の問題に
対する解決策として必ずしも用いられるわけではない。
さらに、ＬＴＡボロン注入はＤＩＢＬ誘導電流を減ずる
のみならず、フィールド酸化物界面でのＮＧＷＥを最小
とする。
ＬＴＡ注入を行なうことにより、サブスレッショルド電
流を実質的に減少させ、特にＤＩＢＬ誘導電流を減少さ
せることが重要である。チャネルのエッジでのスレッシ
ョルド減少またはロールオフを最小とすることにより、
ＬＴＡボロン注入はサブスレッショルド電流を減ずる。
したがってＬＴＡボロン注入はＳＣＥを最小限にする。
しかしながら、ＬＴＡボロン注入は、ＨＣＥまたはＳＣ
Ｅに関連するパンチスルー電流といったその他の問題に
対する解決策として必ずしも用いられるわけではない。
さらに、ＬＴＡボロン注入はＤＩＢＬ誘導電流を減ずる
のみならず、フィールド酸化物界面でのＮＧＷＥを最小
とする。
【００３５】この開示の恩恵を受ける当業者は、この発
明を数多くのタイプのＮＭＯＳ処理される回路に対し応
用できることを理解するであろう。さらに、ここに示さ
れ説明されている本発明の形式は現在好ましい実施例と
して認識されることが理解されるべきである。当業者に
は明らかであるように、どの処理ステップにも種々の修
正および変形を行ない得る。サイドウォールスペーサ
（またはＬＤＤ）があってもなくても、活性領域のさま
ざまな界面領域で非垂直な角度でのボロン注入が可能で
ある。このように、ＬＤＤ技術は、本明細書におけるＬ
ＴＡボロン注入を実行するために必要なのではない。前
掲の特許請求の範囲はそのような修正形および変形を包
含するものとして解釈されることを意図しており、した
がって明細書および図面は制限というよりも例示とみな
されるべきものである。
明を数多くのタイプのＮＭＯＳ処理される回路に対し応
用できることを理解するであろう。さらに、ここに示さ
れ説明されている本発明の形式は現在好ましい実施例と
して認識されることが理解されるべきである。当業者に
は明らかであるように、どの処理ステップにも種々の修
正および変形を行ない得る。サイドウォールスペーサ
（またはＬＤＤ）があってもなくても、活性領域のさま
ざまな界面領域で非垂直な角度でのボロン注入が可能で
ある。このように、ＬＤＤ技術は、本明細書におけるＬ
ＴＡボロン注入を実行するために必要なのではない。前
掲の特許請求の範囲はそのような修正形および変形を包
含するものとして解釈されることを意図しており、した
がって明細書および図面は制限というよりも例示とみな
されるべきものである。
【図１】ＭＯＳ半導体デバイスのレイアウトの上面図で
ある。
ある。
【図２】図１の面Ａ−Ａに沿う断面図であり、先行技術
によるプロセス方法論に従い部分的に形成された半導体
デバイスを示す。
によるプロセス方法論に従い部分的に形成された半導体
デバイスを示す。
【図３】図２の領域Ｃに沿う原子図であり、先行技術に
よるプロセス方法論の結果として生じる、チャネル−ソ
ース／ドレイン界面での基板の格子構造を示す。
よるプロセス方法論の結果として生じる、チャネル−ソ
ース／ドレイン界面での基板の格子構造を示す。
【図４】図１の面Ｂ−Ｂに沿う断面図であり、先行技術
によるプロセス方法論に従い形成される半導体デバイス
を示す。
によるプロセス方法論に従い形成される半導体デバイス
を示す。
【図５】先行技術によるプロセス方法論に従い形成され
るＮＭＯＳデバイスの、正規化され、推定されるスレッ
ショルド電圧のグラフの図であり、（ａ）はチャネル長
さの関数として示し、（ｂ）はチャネル幅の関数として
示す。
るＮＭＯＳデバイスの、正規化され、推定されるスレッ
ショルド電圧のグラフの図であり、（ａ）はチャネル長
さの関数として示し、（ｂ）はチャネル幅の関数として
示す。
【図６】図１の面Ａ−Ａに沿う断面図であり、本発明の
処理ステップに従い形成される半導体デバイスを示す。
処理ステップに従い形成される半導体デバイスを示す。
【図７】図１の面Ａ−Ａに沿う断面図であり、本発明の
さらなる処理ステップに従い形成される半導体デバイス
を示す。
さらなる処理ステップに従い形成される半導体デバイス
を示す。
１４ チャネル ２０ ＬＤＤ注入 ５２ チャネル領域 ５４ フィールド酸化物領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 モハメッド・アンジューム アメリカ合衆国、78747 テキサス州、オ ースティン、ジュピター・ヒルズ・ドライ ブ、10107 (72)発明者 クラウス・エイチ・クープ アメリカ合衆国、78621 テキサス州、エ ルジン、ボックス・758・シィ、ルート、 １ (72)発明者 マング・エイチ・キャウ アメリカ合衆国、78749 テキサス州、オ ースティン、ブラウン・ロック・トレイ ル、5907
Claims (15)
- 【請求項１】 集積回路を製造するための方法であっ
て、 半導体基板の上側表面の活性領域に開口部を設けるステ
ップと、 前記開口部を通して、前記活性領域に、前記半導体基板
上側表面に実質的に垂直な角度でボロンイオンを注入す
るステップと、 前記活性領域の一部にポリシリコントレース素子をパタ
ーニングするステップと、 前記開口部を通して、前記活性領域に、前記半導体基板
上側表面に対して垂直でない角度でボロンイオンを注入
するステップとを含む、集積回路を製造するための方
法。 - 【請求項２】 前記第１の注入ステップは前記半導体基
板上側表面下に第１の深さで濃度ピーク密度にボロンイ
オンを注入するステップを含み、前記第２の注入ステッ
プは前記半導体基板上側表面下に第２の深さで濃度ピー
ク密度にボロンイオンを注入するステップを含む、請求
項１に記載の方法。 - 【請求項３】 前記第１の深さは前記第２の深さよりも
大きい、請求項２に記載の方法。 - 【請求項４】 前記第２の注入ステップは前記ポリシリ
コン下の前記活性領域に前記ボロンイオンのセットを注
入するステップを含む、請求項１に記載の方法。 - 【請求項５】 前記第２の注入ステップの後、前記活性
領域にｎ形イオンを注入するステップをさらに含む、請
求項１に記載の方法。 - 【請求項６】 前記ｎ形イオンは原子質量がボロンより
も大きい、請求項５に記載の方法。 - 【請求項７】 前記ｎ形イオンはヒ素イオンである、請
求項５に記載の方法。 - 【請求項８】 前記開口部を設けるステップは、前記半
導体基板上側表面上にパッド酸化物を成長させるステッ
プと、前記パッド酸化物上にシリコン窒化物を堆積する
ステップと、前記シリコン窒化物および前記パッド酸化
物の一部を選択的に除去して前記半導体基板上側表面の
フィールド領域を露出させるステップと、前記半導体基
板上側表面の露出されたフィールド領域上に絶縁材料を
形成するステップと、前記活性領域の上にある残りの前
記シリコン窒化物および前記パッド酸化物を除去して該
絶縁材料を通る前記開口部を作るステップとを含む、請
求項１に記載の方法。 - 【請求項９】 前記第２の注入ステップは、前記絶縁材
料下の前記半導体基板上側表面に前記ボロンイオンのセ
ットを注入するステップをさらに含む、請求項８に記載
の方法。 - 【請求項１０】 請求項１の方法によって製造される集
積回路。 - 【請求項１１】 ドレイン誘導バリアの、低く誘導され
る電流を低減するために、チャネル領域からおよびフィ
ールド領域から隣接するソースおよびドレイン領域への
ボロンの拡散および偏析を補充するための方法であっ
て、 フィールド領域にボロンを与えるステップを含み、フィ
ールド領域は、パターニングされた絶縁材料下にある半
導体基板の一部であり、前記方法はさらに、 前記フィールド領域から横方向に間隔をとられたチャネ
ル領域にボロンを与えるステップを含み、前記チャネル
領域は、パターニングされたポリシリコントレース素子
下の前記基板内にあり、前記方法はさらに、 前記半導体基板に対して垂直でない角度で前記チャネル
領域の一部にボロンイオンを注入するステップを含み、
前記注入されるボロンイオンのセットは、前記チャネル
領域および前記フィールド領域内の第１の濃度ピーク密
度にあり、前記方法はさらに、 ソースおよびドレイン領域にヒ素イオンを注入するステ
ップを含み、前記注入されたヒ素イオンは第２の濃度ピ
ーク密度にあり、ソースおよびドレイン領域は前記フィ
ールド領域と前記チャネル領域との間にある、ボロンの
拡散および偏析を補充するための方法。 - 【請求項１２】 前記第１の濃度ピーク密度は、前記半
導体基板の上側表面に関して、前記第２の濃度ピーク密
度よりも浅い、請求項１１に記載の方法。 - 【請求項１３】 前記垂直でない角は、前記半導体基板
の上側表面に対して鋭角である、請求項１１に記載の方
法。 - 【請求項１４】 前記絶縁材料は二酸化シリコンを含
む、請求項１１に記載の方法。 - 【請求項１５】 請求項１１の方法によって製造される
集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/400,609 US5593907A (en) | 1995-03-08 | 1995-03-08 | Large tilt angle boron implant methodology for reducing subthreshold current in NMOS integrated circuit devices |
| US08/400609 | 1995-03-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330587A true JPH08330587A (ja) | 1996-12-13 |
Family
ID=23584294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8051480A Pending JPH08330587A (ja) | 1995-03-08 | 1996-03-08 | 集積回路を製造するための方法、ならびにチャネル領域からおよびフィールド領域から隣接するソースおよびドレイン領域へのボロンの拡散および偏析を補充するための方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5593907A (ja) |
| EP (1) | EP0731494A3 (ja) |
| JP (1) | JPH08330587A (ja) |
| KR (1) | KR100379640B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6762104B2 (en) | 2001-12-27 | 2004-07-13 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with improved refresh characteristics |
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