CN102651385A - 化合物半导体器件及其制造方法 - Google Patents

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Abstract

将选自例如Fe、C、B、Ti、Cr中的至少一种杂质从化合物半导体叠层结构的背面引入化合物半导体叠层结构的至少一个缓冲层中，以使缓冲层的电阻值变高。

Description

化合物半导体器件及其制造方法
技术领域
本文描述的实施方案涉及化合物半导体器件及其制造方法。
背景技术
已经研究了通过使用氮化物半导体的诸如高饱和电子速度和其宽带隙的特性将其应用于高电压耐受性和大功率的半导体器件。例如，作为氮化物半导体的GaN的带隙为3.4eV，其大于Si的带隙(1.1eV)和GaAs的带隙(1.4eV)，并且其具有高的击穿电场强度。因此，非常预期GaN作为能够高电压操作和高功率的功率半导体器件的材料。
关于场效应晶体管特别是使用氮化物半导体的作为半导体器件的高电子迁移率晶体管(HEMT)，已经有很多报道。例如，在GaN基HEMT(GaN-HEMT)中，其中GaN用作电子传输层并且AlGaN用作电子供给层的AlGaN/GaN·HEMT，得到了关注。在AlGaN/GaN·HEMT中，在AlGaN处产生由于GaN和AlGaN之间晶格常数差异引起的畸变(distortion)。通过由AlGaN的畸变和自发极化产生的压电极化获得高浓度二维电子气(2DEG)。因此，期望作为高耐受电压功率器件用于开关元件、电动车辆等。
使用氮化物半导体的半导体器件共有的一个重要问题是减小关闭漏电流(off-leakage current)。GaN由于晶体缺陷、杂质的混合物等而易于变为n-型，并且存在其中电流泄漏经由作为缓冲层或电子传输层的GaN的沟道区的一部分而发生的问题。引用其中当生长缓冲层时掺杂诸如Fe的杂质以使其电阻高的方法作为减小关闭漏电流的方法。然而，晶体生长中的缓冲层非常重要，存在其中电子传输层、电子供给层等的结晶度劣化、以及通过使缓冲层变为杂质掺杂层引起器件特性劣化的问题。
[专利文件1]日本专利公开号2007-251144
发明内容
考虑到上述问题做出本发明实施方案，本发明实施方案的一个目的是提供高度可靠的和高耐受电压的化合物半导体器件及其制造方法，其中使缓冲层的电阻高，以确定地抑制关闭漏电流同时维持在缓冲层的晶体生长时没有掺杂杂质使其电阻高的上层处的化合物半导体的晶体品质。
根据化合物半导体器件的一个方面，所述化合物半导体器件包括：化合物半导体叠层结构，和其中至少在化合物半导体叠层结构的缓冲层处局部地形成有其电阻值高于缓冲层的其它部分的区域。
化合物半导体器件的制造方法的一个方面包括：从化合物半导体叠层结构的背面将杂质引入化合物半导体叠层结构的至少缓冲层中，以使得缓冲层的电阻值变高。
附图说明
图1A到图1C为说明在工艺次序中的根据第一实施方案的AlGaN/GaN·HEMT的制造方法的截面示意图；
图2A到图2C为说明在图1C之后的工艺次序中的根据第一实施方案的AlGaN/GaN·HEMT的制造方法的截面示意图；
图3A和图3B为说明在图2C之后的工艺次序中的根据第一实施方案的AlGaN/GaN·HEMT的制造方法的截面示意图；
图4A和图4B为说明在图2C之后的工艺次序中的根据第一实施方案的AlGaN/GaN·HEMT的制造方法的截面示意图；
图5A到图5C为说明根据第二实施方案的AlGaN/GaN·HEMT的制造方法的主要工艺的截面示意图；
图6A到图6C为说明根据第二实施方案的AlGaN/GaN·HEMT的制造方法的主要工艺的截面示意图；
图7为说明根据第三实施方案的AlGaN/GaN·HEMT的制造方法的主要工艺的截面示意图；
图8A和图8B为说明在图7之后根据第三实施方案的AlGaN/GaN·HEMT的制造方法的主要工艺的截面示意图；
图9A和图9B为说明在图7之后根据第三实施方案的AlGaN/GaN·HEMT的制造方法的主要工艺的截面示意图；
图10为说明根据第四实施方案的电源器件的示意结构的连接图；和
图11为说明根据第五实施方案的高频放大器的示意结构的连接图。
具体实施方式
(第一实施方案)
在本发明实施方案中，公开了作为氮化物半导体的AlGaN/GaN·HEMT作为化合物半导体器件。
图1A到图4B为说明在工艺次序中的根据第一实施方案的AlGaN/GaN·HEMT的制造方法的截面示意图。
首先，如图1A中所示，在作为用于生长衬底的例如Si衬底1上形成化合物半导体叠层结构2。SiC衬底、蓝宝石衬底、GaAs衬底、GaN衬底等可用作用于生长的衬底来替代Si衬底。此外，所述衬底可为半绝缘的或者导电的。
通过包括缓冲层2a、电子传输层2b、中间层2c、电子供给层2d和盖层2e构成化合物半导体叠层结构2。
在完整的AlGaN/GaN·HEMT中，在其操作时，在电子传输层2b和电子供给层2d的界面(精确地，为中间层2c)的附近产生二维电子气(2DEG)。该2DEG基于电子传输层2b的化合物半导体(此处为GaN)和电子供给层2d的化合物半导体(此处为AlGaN)之间的晶格常数差异产生。
详细地，通过例如金属有机气相外延(MOVPE)方法在Si衬底1上生长以下各化合物半导体。可使用分子束外延(MBE)方法等替代MOVPE方法。
在Si衬底1上依次地生长厚度为约5nm的AlN、生长厚度为约1μm的″i″(有意未掺杂的)-GaN、生长厚度为约5nm的i-AlGaN、生长厚度为约30nm的n-AlGaN和生长厚度为约3nm的n-GaN。因此，形成缓冲层2a、电子传输层2b、中间层2c、电子供给层2d和盖层2e。作为缓冲层2a，可使用AlGaN替代AlN，或可利用低温生长来生长GaN。
作为AlN、GaN和AlGaN的生长条件，使用三甲基铝气体、三甲基镓气体和氨气的混合气体作为源气。根据生长化合物半导体层，适合地设定存在/不存在作为Al源的三甲基铝、作为Ga源的三甲基镓的供给及其流量。作为常规材料的氨气的流量设定为约100ccm到10LM。此外，生长压力为约50托到300托，生长温度为约1000℃到1200℃。
当GaN、AlGaN生长作为n-型时，将例如包含例如Si作为n-型杂质的SiH4气体以预定流量加入源气中，以将Si掺杂到GaN和AlGaN中。Si的掺杂浓度设定为约1×1018/cm3到约1×1020/cm3，例如约5×1018/cm3。
随后，如图1B所示，形成元件隔离结构3。在图2A及后续中没有示出元件隔离结构3。
详细地，将例如氩(Ar)注入化合物半导体叠层结构2的元件隔离区中。由此在化合物半导体叠层结构2处和在Si衬底1的表层部处形成元件隔离结构3。通过元件隔离结构3在化合物半导体叠层结构2上限定有源区。
注意：可通过使用例如STI(浅沟槽隔离)方法替代上述注入方法来实施元件隔离。此时，例如，使用氯蚀刻气体用于化合物半导体叠层结构2的干蚀刻。
随后，如图1C所示，形成源电极4和漏电极5。
详细地，首先，在化合物半导体叠层结构2的表面处的源电极和漏电极的形成平面位置(电极形成平面位置)处形成电极凹陷2A、2B。
在化合物半导体叠层结构2的表面上涂覆抗蚀剂。通过光刻法处理抗蚀剂以形成暴露出对应于电极形成平面位置的化合物半导体叠层结构2的表面的开口。由此形成具有开口的抗蚀剂掩模。
通过使用该抗蚀剂掩模来干蚀刻和移除盖层2e的电极形成平面位置，直至暴露出电子供给层2d的表面。因此，形成在电子供给层2d的表面处暴露出电极形成平面位置的电极凹陷2A、2B。作为蚀刻条件，使用惰性气体例如Ar和氯气如Cl2作为蚀刻气体，例如Cl2的流量设定为30sccm，压力设定为2Pa，RF输入功率设定为20W。注意：电极凹陷2A、2B可通过蚀刻至盖层2e的中间形成，或通过蚀刻至电子供给层2d或更多来形成。
通过灰化等移除抗蚀剂掩模。
形成用于形成源电极和漏电极的抗蚀剂掩模。此处，例如，使用适于气相沉积方法和剥离方法的檐结构(eaves structure)的双层抗蚀剂。在化合物半导体叠层结构2上涂覆该抗蚀剂，以形成暴露出电极凹陷2A、2B的开口。由此形成具有开口的抗蚀剂掩模。
例如，通过使用抗蚀剂掩模通过例如气相沉积方法，在内部包括暴露出电极凹陷2A、2B的开口的抗蚀剂掩模上沉积Ta/Al作为电极材料。Ta的厚度为约20nm，Al的厚度为约200nm。通过剥离方法移除抗蚀剂掩模和其上沉积的Ta/Al。然后，在例如约400℃至1000℃的温度下，例如在约600℃下，在氮气气氛中，对Si衬底1实施热处理，以使得保留的Ta/Al与电子供给层2d欧姆接触。存在只要Ta/Al和电子供给层2d之间可以获得欧姆接触而不必热处理的情况。由此形成利用一部分电极材料嵌入电极凹陷2A、2B内的源电极4和漏电极5。
随后，在化合物半导体叠层结构2处形成栅电极的电极凹陷2C，如图2A所示。
详细地，首先，在化合物半导体叠层结构2的表面上涂覆抗蚀剂。通过光刻处理抗蚀剂以形成暴露出对应于栅电极的形成平面位置(电极形成平面位置)的化合物半导体叠层结构2的表面的开口。由此形成具有开口的抗蚀剂掩模。
通过使用抗蚀剂掩模来干蚀刻和移除盖层2e和在电极形成平面位置处的电子供给层2d的一部分。由此形成进入盖层2e和电子供给层2d的一部分的电极凹陷2C。作为蚀刻条件，使用惰性气体例如Ar和氯气如Cl2作为蚀刻气体，例如Cl2的流量设定为30sccm，压力设定为2Pa，RF输入功率设定为20W。注意：电极凹陷2C可通过蚀刻至盖层2e的中间形成，或通过蚀刻至电子供给层2d的更深的部分来形成。
通过灰化等移除抗蚀剂掩模。
随后，形成栅极绝缘膜6，如图2B所示。
详细地，例如，Al2O3沉积在化合物半导体叠层结构2上作为绝缘材料，以覆盖电极凹陷2C的内表面。Al2O3通过例如原子层沉积方法(ALD方法)沉积为约2nm至200nm、此处为约10nm的膜厚度。由此形成栅极绝缘膜6。
注意：Al2O3的沉积可通过例如等离子体CVD方法、溅射方法等替代ALD方法来实施。此外，可使用Al的氮化物或氧氮化物来替代沉积Al2O3。除了上述之外，可使用Si、Hf、Zr、Ti、Ta、W的氮化物或氧氮化物，否则，适合地选择上述材料以沉积为多层，以形成栅极绝缘膜。
随后，形成栅电极7，如图2C所示。
详细地，首先，形成用于形成栅电极的抗蚀剂掩模。此处，例如，使用适于气相沉积方法和剥离方法的檐结构的双层抗蚀剂。在栅极绝缘膜6上涂覆该抗蚀剂，以形成暴露出栅极绝缘膜6的电极凹陷2C的一部分的开口。由此形成具有开口的抗蚀剂掩模。
例如，通过使用抗蚀剂掩模通过例如气相沉积方法，在内部包括暴露出栅极绝缘膜6的电极凹陷2C的部分的开口的抗蚀剂掩模上沉积Ni/Au作为电极材料。Ni的厚度为约30nm，Au的厚度为约400nm。通过剥离方法移除抗蚀剂掩模和其上沉积的Ni/Au。由此形成经由栅极绝缘膜6利用一部分电极材料嵌入电极凹陷2C内的栅电极7。
在本发明实施方案中，示例出具有栅极绝缘膜6的MIS型AlGaN/GaN·HEMT，但是可制造其中栅电极7与化合物半导体叠层结构2直接接触的而不具有栅极绝缘膜6的肖特基型AlGaN/GaN·HEMT。
此外，栅电极可经由栅极绝缘膜或直接地在没有任何凹陷的化合物半导体叠层结构2上形成，而没有应用在电极凹陷2C内形成栅电极7的栅极凹陷结构。
随后，使Si衬底1的背面1a的厚度减小，如图3A或图4A所示。
详细地，通过例如化学机械抛光(CMP)、干蚀刻、湿蚀刻等，从背面1a处理Si衬底1，其厚度减小至约“0”(零)μm至50μm的预定厚度。“0”(零)μm的厚度表示其中完全移除Si衬底1的状态。当实施Si衬底1的完全移除时，通过使用例如氟基气体作为蚀刻气体的干蚀刻来实施，并且使得缓冲层2a的背面作为蚀刻停止。此外，通过使用例如氢氟酸和硝酸作为蚀刻液体的混合液体的湿蚀刻，能够相对于缓冲层2a选择性地完全移除Si衬底1。
图3A示出Si衬底1保留例如约50μm的厚度时的情形，图4A示出Si衬底1完全得到移除时的情形。
随后，将杂质离子注入Si衬底1的背面1a或缓冲层2a的背面2aa中，如图3B或图4B所示。
详细地，将使缓冲层2a电阻高(增加电阻值)的杂质离子注入Si衬底1的背面1a或缓冲层2a的背面2aa中。通过该离子注入将杂质从背面1a或背面2aa引入缓冲层2a和电子传输层2b的一部分中，并且在引入部分处形成高电阻区域8。使用选自Fe、C、B、Ti、Cr的各离子中的至少一种，此处Fe离子作为杂质。离子注入条件为例如剂量为约1×1013/cm2至1×1015/cm2，加速能为约50keV至1000keV。
在图3B中示出在图3A之后从Si衬底1的背面1a实施离子注入时的情形，在图4B中示出在图4A之后从缓冲层2a的背面2aa实施离子注入时的情形。在图3A的情况下，必须设定Fe离子的加速能大用于透过Si衬底1的程度。
离子注入的加速能为注入深度的决定因子，因此其可根据晶体结构的厚度任意选择。例如，研究各层形成为各自厚度时的情况，其中缓冲层2a为5nm，电子传输层2b为约1μm，中间层2c为约5nm，电子供给层2d为约30nm，盖层2e为约3nm。在此情况下，例如，当Fe离子以约31×1014/cm2的剂量、约500keV的加速能进行离子注入时，一般注入深度变为约200nm至300nm。因此，能够实施Fe离子的离子注入直至缓冲层2a和电子传输层2b的一部分(在其未达到的底层部分处，在电子传输层2b和中间层2c的边界面附近产生的2DEG)，以使其电阻高。
在AlGaN/GaN·HEMT中，缓冲层2a变为作为关闭漏电流的路径的主要部分。因此，形成高电阻区域8以包括缓冲层2a(从缓冲层2a至电子传输层2b的一部分)，以使其电阻高，并由此能够有效和确定地抑制关闭漏电流。
注意：图3A和图3B(或图4A和图4B)的一系列工艺不限于在形成栅电极7之后实施。例如，所述工艺可在生长和形成化合物半导体叠层结构2之后紧跟着实施。
此外，特别是在图3A中完全移除Si衬底1时，可设想在所述工艺之后在例如切割工艺等中，通过在元件上覆盖预定加固件来防止元件的受损等。
然后，根据本发明实施方案的AlGaN/GaN·HEMT通过进行以下各工艺形成：形成层间绝缘膜，形成与源电极4、漏电极5和栅电极7连接的导线，形成上层的保护膜，以及形成在最上表面处暴露出的连接电极等。
如上所述，在本发明实施方案中，通过离子注入使得缓冲层2a的电阻高(高电阻区域8的形成)。高电阻区域8从背面1a或2aa沿深度方向形成直至缓冲层2a以及电子传输层2b的一部分，而不形成在电子传输层2b的上层部分，以及在电子传输层2b上的中间层2c和电子供给层2d处。因此，与在生长缓冲层时掺杂Fe等的情形不同，不必担心电子传输层2b、电子供给层2d等的结晶度的劣化。
即，根据本发明实施方案，通过使缓冲层2a的电阻高以确定地抑制关闭漏电流，同时在缓冲层2a的晶体生长时未掺杂杂质以使其电阻高的上层处维持化合物半导体的晶体品质，使得能够实现高度可靠的和高耐电压的AlGaN/GaN·HEMT。
(第二实施方案)
在本发明实施方案中，公开AlGaN/GaN·HEMT的结构和制造方法与第一实施方案相同，但是它们不同点在于：其中形成高电阻区域的离子注入工艺不同。注意：使用相同的附图标记和符号来指定与第一实施方案相同的组件等，并且不给出详述。
图5A至图5C和图6A至图6C是示出根据第二实施方案的AlGaN/GaN·HEMT的制造方法的主要工艺的截面示意图。
在本发明实施方案中，首先，与第一实施方案相同地进行图1A至图2C的各自工艺。此时，经由化合物半导体叠层结构2的电极凹陷2C内部的栅极绝缘膜6形成栅电极7。
随后，与第一实施方案相同地实施图3A或图4A的工艺。由此Si衬底1保留预定厚度(图3A)或完全移除(图4A)。
随后，在Si衬底1的背面1a处或缓冲层2a的背面2aa处形成抗蚀剂掩模11，如图5A或图6A中所示。
详细地，在Si衬底1的背面1a或缓冲层2a的背面2aa上涂覆抗蚀剂，并且其通过光刻进行处理。由此形成具有开口11a的抗蚀剂掩模11，开口11a暴露出与Si衬底1的背面1a或缓冲层2a的背面2aa的栅电极7匹配的部分位置，即与沟道匹配的部分位置。
图5A中示出在Si衬底1的背面1a上形成抗蚀剂掩模11时的情形，图6A中示出在缓冲层2a的背面2aa上形成抗蚀剂掩模11时的情形。
随后，将杂质离子注入Si衬底1的背面1a或缓冲层2a的背面2aa中，如图5B或图6B中所示。
详细地，通过使用抗蚀剂掩模11作为用于离子注入的掩模，将使缓冲层2a电阻高的杂质离子注入Si衬底1的背面1a或缓冲层2a的背面2aa中。通过该离子注入，从暴露于开口11a的背面1a或从暴露于开口11a的背面2aa将杂质引入缓冲层2a和电子传输层2b的一部分中。由此在作为与开口11a匹配部分的缓冲层2a和电子传输层2b的一部分处形成局部高电阻区域9。使用选自Fe、C、B、Ti、Cr的各离子中的至少一种，此处Fe离子作为杂质。作为离子注入条件，例如剂量设定为约1×1013/cm2至1×1015/cm2，加速能设定为约50keV至1000keV。
在AlGaN/GaN·HEMT中，缓冲层2a变为作为关闭漏电流的路径的主要部分。因此，形成高电阻区域9以包括缓冲层2a(从缓冲层2a至电子传输层2b的一部分)，以使其电阻高，并由此能够有效和确定地抑制关闭漏电流。
在图5B中示出在图5A之后从Si衬底1的背面1a实施离子注入时的情形，在图6B中示出在图6A之后从缓冲层2a的背面2aa实施离子注入时的情形。在图5A的情况下，必须设定Fe离子的加速能大以用于透过Si衬底1的程度。
通过灰化、湿蚀刻等移除抗蚀剂掩模11。如上所述获得图5C或图6C中示出的形成状态。
注意：图3A、图5A和图5B(或图4A、图6A和图6B)的一系列工艺不限于在形成栅电极7之后实施。例如，所述工艺可在生长和形成化合物半导体叠层结构2之后紧跟着实施。
然后，根据本发明实施方案的AlGaN/GaN·HEMT通过进行以下各工艺形成：形成层间绝缘膜，形成与源电极4、漏电极5和栅电极7连接的导线，形成上层的保护膜，以及形成在最上表面处暴露出的连接电极等。
如上所述，在本发明实施方案中，通过离子注入使得缓冲层2a的电阻高(高电阻区域9的形成)。高电阻区域9从背面1a或2aa沿深度方向形成直至缓冲层2a以及电子传输层2b的一部分，而不形成在电子传输层2b的上层部分，以及在电子传输层2b上的中间层2c和电子供给层2d处。因此，与在生长缓冲层时掺杂Fe等的情形不同，不必担心电子传输层2b、电子供给层2d等的结晶度的劣化。
此外，仅在沿宽度方向向上地与沟道区匹配的部分位置处，局部地形成高电阻区域9。缓冲层2a中主要对应于沟道区下的部分可为关闭漏电流的路径。在本发明的实施方案中，因为在对应部分处形成高电阻区域9，所以能够尽可能多地抑制晶体由于缓冲层2a的离子注入导致的破裂，并有效地抑制关闭漏电流。
即，根据本发明实施方案，使得缓冲层2a的必需部分局部地电阻高，以尽可能多地抑制晶体破裂和确定地抑制关闭漏电流，同时在缓冲层2a的晶体生长时未掺杂杂质以使其电阻高的上层处维持化合物半导体的晶体品质。使得实现具有上述效果的高度可靠的和高耐电压的AlGaN/GaN·HEMT。
注意：可通过在背面1a或背面2aa的任意局部部分处，而不限于与栅电极7下方的部分匹配的位置，实施离子注入形成高电阻区域9。在该结构中可获得上述各效果。
(第三实施方案)
在本发明实施方案中，公开AlGaN/GaN·HEMT的结构和制造方法与第一实施方案相同，但是它们不同点在于：其中形成高电阻区域的离子注入工艺不同。注意：使用相同的附图标记和符号来指定与第一实施方案相同的组件等，并且不给出详述。
图7至图9B为示出根据第三实施方案的AlGaN/GaN·HEMT的制造方法的主要工艺的截面示意图。
在本发明实施方案中，首先，与第一实施方案相同地进行图1A至图2C的各自工艺。此时，经由化合物半导体叠层结构2的电极凹陷2C内部的栅极绝缘膜6形成栅电极7。
随后，Si衬底1的背面1a的厚度减小，如图7中所示。
详细地，通过例如CMP、干蚀刻、湿蚀刻等，从背面处理Si衬底1，其厚度减小至约50μm至100μm的范围内的预定厚度，例如减小为约50μm。
随后，在Si衬底1的背面1a处形成凹陷1A或开口1B作为凹陷部分，如图8A或图9A中所示。
详细地，通过例如波希工艺(Bosch process)处理Si衬底1的背面1a。波希工艺为Si的具有高的深宽比的深蚀刻技术，其中交替供给侧壁沉积气体和蚀刻气体。可使用正常的光刻和干蚀刻替代波希工艺。由此在Si衬底1的背面1a的与栅电极7匹配的部分位置处，即在与沟道匹配的部分位置处，形成凹陷部分。凹陷部分形成作为其中Si衬底薄薄地保留在底部处的凹陷1A(图8A)，或者作为暴露出缓冲层2a的背面2aa的一部分的开口1B(图9A)。
随后，将杂质离子注入Si衬底1的背面1a中，如图8B或图9B中所示。
详细地，通过使用Si衬底1作为离子注入的掩模，将使缓冲层2a电阻高的杂质离子注入Si衬底1的背面1a中。通过该离子注入，从Si衬底1的凹陷1A同时透过保留在底部处的部分或从开口1B将杂质引入缓冲层2a和电子传输层2b的一部分。由此在作为与凹陷1A或开口1B匹配的部分的缓冲层2a和电子传输层2b的一部分处形成局部的高电阻区域10。使用选自Fe、C、B、Ti、Cr的各离子中的至少一种，此处Fe离子作为杂质。作为离子注入条件，例如剂量设定为约1×1013/cm2至1×1015/cm2，加速能设定为约50keV至1000keV。因为在如上所述离子注入条件下Si衬底1变为掩模，所以杂质仅引入凹陷1A或开口1B的部分。
在AlGaN/GaN·HEMT中，缓冲层2a变为作为关闭漏电流的路径的主要部分。因此，形成高电阻区域10以包括缓冲层2a(从缓冲层2a至电子传输层2b的一部分)，以使其电阻高，并由此能够有效和确定地抑制关闭漏电流。
在图8B中示出在图8A之后从Si衬底1的凹陷1A实施离子注入时的情形，在图9B中示出在图9A之后从Si衬底1的开口1B实施离子注入时的情形。在图8A的情况下，必须设定Fe离子的加速能大以用于透过保留在凹陷1A的底部处的Si衬底1的部分的程度。
注意：图7、图8A和图8B(或图7、图9A和图9B)的一系列工艺不限于在形成栅电极7之后实施。例如，所述工艺可在生长和形成化合物半导体叠层结构2之后紧跟着实施。
然后，根据本发明实施方案的AlGaN/GaN·HEMT通过进行以下各工艺形成：形成层间绝缘膜，形成与源电极4、漏电极5和栅电极7连接的导线，形成上层的保护膜，以及形成在最上表面处暴露出的连接电极等。
如上所述，在本发明实施方案中，通过离子注入使得缓冲层2a的电阻高(高电阻区域10的形成)。高电阻区域10沿深度方向形成为直至缓冲层2a以及电子传输层2b的一部分，而不形成在电子传输层2b的上层部分，以及在电子传输层2b上的中间层2c和电子供给层2d处。因此，与在生长缓冲层时掺杂Fe等的情形不同，不必担心电子传输层2b、电子供给层2d等的结晶度的劣化。
此外，仅在沿宽度方向向上地与沟道区匹配的部分位置处，局部地形成高电阻区域10。缓冲层2a中主要对应于沟道区下的部分可为关闭漏电流的路径。在本发明的实施方案中，因为在对应部分处形成高电阻区域10，所以能够尽可能多地抑制晶体由于离子注入导致的缓冲层2a的破裂，并有效地抑制关闭漏电流。
此外，在其中Si衬底1保留某一程度的状态下实施离子注入等，因此在例如切割工艺及之后等中不必担心，其益处在于处理等、以及变得能够可靠地制造AlGaN/GaN·HEMT。
即，根据本发明实施方案，使得缓冲层2a缓冲层2a必需部分局部地电阻高，以尽可能多地抑制晶体破裂和确定地抑制关闭漏电流，同时维持在缓冲层2a的晶体生长时未掺杂杂质以使其电阻高的上层处的化合物半导体的晶体品质。在后续处理时不必担心由于不存在Si衬底1导致的问题。使得实现具有上述效果的极度高度可靠的和高耐电压的AlGaN/GaN·HEMT。
注意：高电阻区域10可通过在背面1a的任意局部部分处形成凹陷或开口并实施离子注入来形成，而不限于与栅电极7下方的位置匹配的部分。在该结构中可获得上述各效果。
(第四实施方案)
在本发明实施方案中，公开了对其施加选自第一至第三实施方案中的一种AlGaN/GaN·HEMT的电源器件。
图10为示出根据第四实施方案的电源器件的示意结构的连接图。
根据本发明实施方案所述电源器件通过包括高压一次侧电路21、低压二次侧电路22、以及设置在一次侧电路21和二次侧电路22之间的变压器23来构成。
一次侧电路21通过包括AC电源24、所谓的桥式整流电路25和多个(此处四片)开关元件26a、26b、26c和26d构成。此外，桥式整流电路25具有开关元件26e。
二次侧电路22通过包括多个(此处，三片)开关元件27a、27b和27c构成。
在本发明实施方案中，一次侧电路21的开关元件26a、26b、26c、26d和26e为选自第一至第三实施方案中的AlGaN/GaN·HEMT中的一种。另一方面，二次侧电路22的开关元件27a、27b和27c为使用硅的常规MIS·FET。
在本发明实施方案中，将其中使得缓冲层电阻高以确定地抑制关闭漏电流同时在缓冲层晶体生长时未掺杂的上层处保持化合物半导体的晶体品质的高度可靠的和高耐电压的AlGaN/GaN·HEMT施加于高压电路。由此实现高度可靠的和高功率的电源电路。
(第五实施方案)
在本发明实施方案中，公开了对其施加选自第一至第三实施方案中的一种AlGaN/GaN·HEMT的高频放大器。
图11为示出根据第五实施方案的高频放大器的示意结构的连接图。
根据本发明实施方案的高频放大器通过包括数字预失真电路31、混频器32a、32b和功率放大器33构成。
数字预失真电路31用于补偿输入信号的非线性失真。混频器32a用于实施补偿其非线性失真的输入信号和AC信号的混合。功率放大器33用于放大与AC信号进行混合的输入信号，并且具有选自第一至第三实施方案的AlGaN/GaN·HEMT中的一种。注意：在图11中，其构成为使得通过混频器32b实施在输出侧的信号与AC信号的混合，并通过例如开关的转换来传输至数字预失真电路31。
在本发明实施方案中，将其中使得缓冲层电阻高以确定地抑制关闭漏电流同时在缓冲层晶体生长时未掺杂的上层处保持化合物半导体的晶体品质的高度可靠的和高耐电压的AlGaN/GaN·HEMT施加于高频放大器。由此实现高度可靠的和高的耐电压的高频放大器。
(其它实施方案)
在第一至第五实施方案中，AlGaN/GaN·HEMT示例作为化合物半导体器件。作为化合物半导体器件，应用于除了AlGaN/GaN·HEMT之外的HEMT。
-其它HEMT实例1
在本发明实例中，公开InAlN/GaN·HEMT作为化合物半导体器件。
InAlN和GaN为能够取决于组成的与其晶格常数近似的化合物半导体。在此情况下，在上述第一至第五实施方案中，电子传输层由i-GaN形成，中间层由i-InAlN形成，电子供给层由n-InAlN形成，盖层由n-GaN形成。此外，在此情况下，很少产生压电极化，因此主要通过InAlN的自发极化产生二维电子气。
根据本发明的实例，和如上所述AlGaN/GaN·HEMT相同，实现高度可靠的和高耐电压的InAlN/GaN·HEMT，其中使缓冲层电阻高以确定地抑制关闭漏电流同时在缓冲层晶体生长时未掺杂的上层处保持化合物半导体的晶体品质。
-其它HEMT实例2
在本发明实例中，公开InAlGaN/GaN·HEMT作为化合物半导体器件。
在GaN和InAlGaN之间，取决于与前者相比的组成，后者为可使得其晶格常数小的化合物半导体。在此情况下，在上述第一至第五实施方案中，电子传输层由i-GaN形成，中间层由i-InAlGaN形成，电子供给层由n-InAlGaN形成，盖层由n-GaN形成。
根据本发明的实例，和上述AlGaN/GaN·HEMT相同，实现高度可靠的和高耐电压的InAlGaN/GaN·HEMT，其中使缓冲层电阻高以确定地抑制关闭漏电流同时在缓冲层晶体生长时未掺杂的上层处保持化合物半导体的晶体品质。
根据上述各方面，实现高度可靠的和高耐电压的化合物半导体器件，其中使得缓冲层的电阻高以确定地抑制关闭漏电流，同时在缓冲层晶体生长时在未掺杂杂质以使得其电阻高的上层处保持化合物半导体的晶体品质。
本文记载的所有实例和附条件的措辞均为意图教导目的，以有助于读者理解本发明和本发明人为改进现有技术做出的构思，并且应被认为不限于这种具体记载的实例和条件，并且在本说明书中这种实例的组织也不涉及显示本发明的优劣。虽然已经详述了本发明的一个或更多个实施方案，但是应理解可对其做出各种变化、替代和变更，而未脱离本发明的精神和范围。

Claims (18)

1.一种化合物半导体器件，包括：
化合物半导体叠层结构，和
其中至少在所述化合物半导体叠层结构的缓冲层处局部地形成有其电阻值高于所述缓冲层的其它部分的区域。
2.根据权利要求1所述的化合物半导体器件，还包括：
在所述化合物半导体叠层结构的上方形成的电极，和
其中所述区域至少在所述化合物半导体叠层结构的所述缓冲层处的与所述电极的下方匹配的部分位置处局部地形成。
3.根据权利要求1所述的化合物半导体器件，
其中所述区域通过引入杂质形成。
4.根据权利要求3所述的化合物半导体器件，
其中所述杂质为选自铁、碳、硼、钛和铬中的至少一种。
5.根据权利要求1所述的化合物半导体器件，还包括：
其上形成所述化合物半导体叠层结构的衬底。
6.根据权利要求5所述的化合物半导体器件，
其中所述衬底的厚度设定为处于“0”(零)μm至50μm的范围内的值。
7.根据权利要求5所述的化合物半导体器件，
其中在所述衬底的背面处形成有凹陷部分，和
所述区域在所述化合物半导体叠层结构的与所述凹陷部分匹配的部分位置处形成。
8.根据权利要求7所述的化合物半导体器件，
其中所述凹陷部分为穿过所述衬底的开口。
9.一种制造包括化合物半导体叠层结构的化合物半导体器件的方法，包括：
从所述化合物半导体叠层结构的背面将杂质引入所述化合物半导体叠层结构的至少缓冲层中，以使所述缓冲层的电阻值变高。
10.根据权利要求9所述的制造化合物半导体器件的方法，还包括：
使其上形成有所述化合物半导体叠层结构的衬底的厚度减小，和
其中在所述厚度减小的工艺之后，将所述杂质引入所述化合物半导体叠层结构中。
11.根据权利要求9所述的制造化合物半导体器件的方法，
其中将所述杂质局部地引入至少所述缓冲层中，以形成其电阻值高于所述缓冲层的其它部分的区域。
12.根据权利要求11所述的制造化合物半导体器件的方法，还包括：
在所述化合物半导体叠层结构的上方形成电极，和
其中所述区域在与所述电极的下方匹配的部分位置处局部地形成。
13.根据权利要求11所述的制造化合物半导体器件的方法，还包括：
在其上形成有所述化合物半导体叠层结构的衬底的背面处形成凹陷部分，和
其中所述区域通过从所述衬底的所述背面将所述杂质引入所述化合物半导体叠层结构中形成。
14.根据权利要求13所述的制造化合物半导体器件的方法，
其中所述凹陷部分为穿过所述衬底的开口。
15.根据权利要求10所述的制造化合物半导体器件的方法，
其中所述衬底的厚度设定为处于“0”(零)μm至50μm的范围内的值。
16.根据权利要求9所述的制造化合物半导体器件的方法，
其中所述杂质为选自铁、碳、硼、钛和铬中的至少一种。
17.一种电源电路，包括：
变压器；
将所述变压器夹在中间的高压电路和低压电路，和
其中所述高压电路包括晶体管，和
所述晶体管包括：
化合物半导体叠层结构，和
其中至少在所述化合物半导体叠层结构的缓冲层处局部地形成有其电阻值高于所述缓冲层的其它部分的区域。
18.一种放大和输出输入高频电压的高频放大器，包括：
晶体管，和
其中所述晶体管包括：
化合物半导体叠层结构，和
其中至少在所述化合物半导体叠层结构的缓冲层处局部地形成有其电阻值高于所述缓冲层的其它部分的区域。
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