CN103715249A - 化合物半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供化合物半导体器件及其制造方法。具体而言，提供一种AlGaN／GaN HEMT，其包括：电子渡越层；形成在电子渡越层上方的电子供给层；以及形成在电子供给层上方的栅电极，其中仅在电子渡越层的包含在栅电极下方区域中的位置处形成有p型半导体区域。

Description

化合物半导体器件及其制造方法
技术领域
本文中讨论的实施方案涉及化合物半导体器件及其制造方法。
背景技术
考虑利用特性如高饱和电子速度和宽带隙将氮化物半导体应用于具有高击穿电压和高输出功率的半导体器件。例如，作为氮化物半导体的GaN的带隙为3.4eV，大于Si的带隙(1.1ev)和GaAs的带隙(1.4eV)，因此GaN具有高的击穿电场强度。相应地，GaN非常有望用作用于获得高电压操作和高输出功率的电源的半导体器件的材料。
作为使用氮化物半导体的器件，已经对场效应晶体管，尤其是高电子迁移率晶体管(high electron mobility transistor，HEMT)做了许多报道。例如，在GaN基HEMT(GaN-HEMT)中，使用GaN作为电子渡越层并且使用AlGaN作为电子供给层的AlGaN／GaN HEMT正在引起关注。在AlGaN／GaN HEMT中，由于GaN与AlGaN之间的晶格常数差，所以导致在AlGaN中出现应变。由该应变引起的压电极化和AlGaN的自发极化获得了高浓度的二维电子气(two-dimensional electron gas，2DEG)。因此，AlGaN／GaN HEMT预期用作用于电动车辆等的高效率开关元件和高耐压功率器件。
专利文献1：日本公开特许公报第2007-294598号
专利文献2：日本公开特许公报第2009-71270号
专利文献3：日本公开特许公报第2010-199409号
对于氮化物半导体器件，需要局部控制2DEG的生成量的技术。例如，在HEMT的情况下，从所谓的故障安全角度，期望获得电压断开时没有电流流动的所谓常断操作。为此目的，需要进行设计来抑制电压关断时在栅电极下方的2DEG的生成量。
作为实现进行常断操作的GaN HEMT的技术之一，提出了一种如下技术，其中：在电子供给层上形成p型GaN层以消除位于对应于p型GaN层下方位置的位置处的2DEG以实现常断操作。在该技术中，在例如将作为电子供给层的AlGaN的整个表面上生长p型GaN，以将p型GaN保留在栅电极的预定形成位置上的方式对p型GaN进行干法蚀刻，以形成p型GaN层并且在其上形成栅电极。
如上所述，干法蚀刻用于p型GaN的图案化。该干法蚀刻损伤电子供给层的布置在p型GaN下方的表面层，并且该蚀刻损伤被引入到GaNHEMT的接入区中。这导致由于薄层电阻(Rsh)和接触电阻(pt)的增加而引起导通电阻增加的问题。损伤还产生缺陷和陷阱，造成操作的不稳定。
发明内容
考虑到上述问题，做出了本发明的实施方案，并且实施方案的一个目的是提供一种减小电阻以稳定操作且提高器件性能从而确保实现常断操作的高可靠性的化合物半导体器件，以及用于制造化合物半导体器件的方法。
化合物半导体器件的一个方面包括：电子渡越层；形成在电子渡越层上方的电子供给层；以及形成在电子供给层上方的电极，其中仅在电子渡越层的包含在电极下方的区域中的位置处形成p型半导体区域。
制造化合物半导体器件的方法的一个方面包括：形成电子渡越层；仅在电子渡越层的电极预定形成位置处形成p型半导体区域；在电子渡越层上方形成电子供给层；以及在电子供给层的包含p型半导体区域的上方的位置处形成电极。
附图说明
图1A至图1C是按照步骤顺序示出根据第一实施方案制造AlGaN／GaN HEMT的方法的示意性截面图；
图2A至图2C是在图1A至图1C之后按照步骤顺序示出根据第一实施方案制造AlGaN／GaN HEMT的方法的示意性截面图；
图3A至图3C是按照步骤顺序示出根据第二实施方案制造AlGaN／GaN HEMT的方法的示意性截面图；
图4A至图4C是在图3A至图3C之后按照步骤顺序示出根据第二实施方案制造AlGaN／GaN HEMT的方法的示意性截面图；
图5A至图5C是示出根据第三实施方案制造AlGaN／GaN HEMT的方法的示意性截面图；
图6A和图6B是在图5A至图5C之后按照步骤顺序示出根据第三实施方案制造AlGaN／GaN HEMT的方法的示意性截面图；
图7A和图7B是在图6A和图6B之后按照步骤顺序示出根据第三实施方案制造AlGaN／GaN HEMT的方法的示意性截面图；
图8A至图8C是示出根据第四实施方案制造AlGaN／GaN HEMT的方法的主要步骤的示意性截面图；
图9A和图9B是按照步骤顺序示出根据第五实施方案制造AlGaN／GaN HEMT的方法的示意性截面图；
图10A和图10B是在图9A和图9B之后按照步骤顺序示出根据第五实施方案制造AlGaN／GaN HEMT的方法的示意性截面图；
图11是示出根据第六实施方案的电源装置的示意性构造的连接图；以及
图12是示出根据第七实施方案的高频放大器的示意性构造的连接图。
具体实施方式
下文中将参照附图详细描述实施方案。在以下实施方案中，将描述化合物半导体器件的结构以及制造该化合物半导体器件的方法。
注意，为了方便说明，在以下附图中，一些构成部件未按照其相对正确的尺寸和厚度示出。
(第一实施方案)
在本实施方案中，公开了一种作为化合物半导体器件的AlGaN／GaNHEMT。
图1A至图1C以及图2A至图2C是按照步骤顺序示出根据第一实施方案制造AlGaN／GaN HEMT的方法的示意性截面图。
首先，如图1A所示，在例如作为生长衬底的电阻性Si衬底1上依次形成缓冲层2、电子渡越层3和间隔层4作为化合物半导体层。作为生长衬底，可以使用蓝宝石衬底、GaAs衬底、SiC衬底、GaN衬底等代替Si衬底。衬底的导电性可以是电阻型的或导电型的。
更具体地，通过如MOVPE(Metal Organic Vapor Phase Epitaxy，金属有机气相外延)法在Si衬底1上外延生长以下化合物半导体的层。可以使用MBE(Molecular Beam Epitaxy，分子束外延)法等代替MOVPE法。
通过在Si衬底1上生长例如约10nm至2000nm厚度的AlN来形成缓冲层2。通过生长例如约1000nm至3000nm厚度的i(有意未掺杂)-GaN来形成电子渡越层3。通过生长约5nm或更小例如约2nm厚度的i-AlGaN来形成间隔层4。可以形成i-InAlN或者i-InAlGaN来代替i-AlGaN作为间隔层。此外，在一些情况下，不形成间隔层4。
为了生长AlN，使用由作为Al源的三甲基铝(TMAl)气体和氨(NH3)气体的混合气体作为原料气体。为了生长GaN，使用由作为Ga源的三甲基镓(TMGa)气体和NH3气体的混合气体作为原料气体。为了生长AlGaN，使用由作为Al源的TMAl气体、作为Ga源的TMGa气体和NH3气体的混合气体作为原料气体。根据待生长的化合物半导体，适当地设定是否供给TMAl气体和TMGa气体，以及其流量。作为共用原料的NH3气体的流量设定为约100sccm至约100sim。此外，生长压力设定为约50托至300托，并且生长温度设定为约800℃至约1200℃。
接着，如图1B所示，在电子渡越层3和间隔层4中形成p型半导体区域10。
更具体地，首先，在电子渡越层3上或上方施加抗蚀剂，并且通过光刻法对抗蚀剂进行处理以形成具有开口11a的抗蚀剂掩模11。可以形成SiN等的硬掩模代替抗蚀剂掩模11。抗蚀剂掩模11在开口11a中露出电子渡越层3的对应于栅电极的预定形成位置的位置。在p型半导体区域中，p型受体(p型杂质)的范围通过随后的退火被扩大。在本实施方案中，鉴于上述扩大，形成开口11a使得扩大的p型半导体区域的宽度小于栅电极的预定形成位置的宽度(栅极长度)。开口11a形成为适当地窄于栅电极的形成预定范围以包含在栅电极的形成预定范围内。
接着，利用抗蚀剂掩模11将p型杂质(此处为Mg)离子注入到间隔层4与电子渡越层3中。Mg的掺杂浓度设定为约1x1018／cm3至约1×1020／cm3，例如设定为约1x1019／cm3。作为p型杂质，可以使用Zn、Be、Cd、C(碳)等代替Mg。通过该离子注入，将Mg通过开口11a引入到间隔层4和电子渡越层3中以形成p型半导体区域10。引入到间隔层4的在p型半导体区域10中的部分中的Mg浓度一般低于引入到电子渡越层3的部分中的Mg浓度。
其后，通过灰化、化学处理等移除抗蚀剂掩模11。
接着，如图1C所示，对Si衬底1应用退火。
更具体地，将Si衬底1设置在用于MOVPE的室内，并且通过保持在相对高的温度(如约1000℃)使Si衬底1经受退火。这样做修复了p型半导体区域10中由于离子注入而引起的晶体缺陷，并且活化了引入的Mg。同时，高温下的退火将GaN成分从间隔层4的AlGaN中热释放，使得间隔层4成为具有高Al组成的AlGaN。退火后的p型半导体区域用10a表示，并且退火后的间隔层用4a表示。
因为通过如上所述的退火使p型杂质扩散，所以p型半导体区域10a的范围扩大到大于退火之前的p型半导体区域10的范围。另外在范围扩大之后，p型半导体区域10a形成为包含在栅电极的形成预定范围内，并且适当地窄于形成预定范围。这使得在AlGaN／GaN HEMT中，2DEG的仅在与栅电极对准且位于栅电极下方的部分处的二维电子气(2DEG)能够确保消失。
在不形成间隔层4的情况下，当在露出的电子渡越层3的表面的p型半导体区域10上进行退火时，GaN电子渡越层3的一些区域可能热释放。在本实施方案中，因为对覆盖有间隔层4的电子渡越层3进行退火，所以抑制了电子渡越层3的GaN的热释放。退火将间隔层形成为具有高Al组成的AlGaN的间隔层4a，并且因此增加了在电子渡越层3的表面附近生成的2DEG的浓度。此外，在AlGaN／GaN HEMT中，具有高Al组成的AlGaN的间隔层4a的存在防止了p型半导体区域10a中的Mg向上扩散。在本实施方案中，间隔层4a的在p型半导体区域10a中的部分的Mg浓度低于电子渡越层3的在p型半导体区域10a中的部分的Mg浓度。这确保抑制了p型半导体区域10a中的Mg向上扩散。注意，因为间隔层4a与栅极耗尽层的体积比非常小，所以即使在间隔层4a的在p型半导体区域10a中的部分中保留有由于离子注入Mg而引起的晶体缺陷，在元件操作方面也仍然没有问题。
接着，如图2A所示，依次形成电子供给层5和保护层6。
更具体地，通过MOVPE法再次在间隔层4上依次外延生长(再生长)以下半导体的电子供给层5和保护层6。
通过在间隔层4上生长例如约20nm厚度的n-AlGaN来形成电子供给层5。可以形成i-AlGaN作为电子供给层。为了生长AlGaN，使用作为Al源的TMAl气体、作为Ga源的TMGa气体和NH3气体的混合气体作为原料气体。通过生长例如约2nm至约10nm厚度的n-GaN来形成保护层6。为了生长GaN，使用作为Ga源的TMGa气体和NH3气体的混合气体作为原料气体。这些化合物半导体的再生长温度设定为约850℃至约950℃。
为了生长AlGaN作为n型半导体，也就是说，为了形成电子供给层5(n-AlGaN)，向AlGaN的原料气体添加n型杂质。为了生长GaN作为n型半导体，也就是说，为了形成保护层6(n-GaN)，向GaN的原料气体添加n型杂质。此处，例如，以预定流量向原料气体添加包含例如Si的硅烷(SiH4)气体，由此用Si掺杂AlGaN。Si的掺杂浓度设定为约1×1017／cm3至约1×1020／cm3，例如设定为约3x1018／cm3。
在电子渡越层3与电子供给层5的界面(确切地说，间隔层4a)附近生成有二维电子气(2DEG)。由于电子渡越层3的化合物半导体(此处为GaN)与电子供给层5的化合物半导体(此处为AlGaN)之间的晶格常数差所引起的应变而产生的压电极化以及电子渡越层3与电子供给层5的自发极化而生成2DEG。在本实施方案中，2DEG仅在p型半导体区域10a的位置处消失，而在电子渡越层3的界面附近的其它位置处生成有高浓度的2DEG。
接着，形成元件隔离结构。
更具体地，例如，在保护层6上的元件隔离区域中注入氩(Ar)。由此，形成元件隔离结构。元件隔离结构在保护层6上划分出有源区域。
顺便提及，可以利用另一种公知的方法如STI(Shallow TrenchIsolation，浅沟槽隔离)法等代替上述注入法来进行元件隔离。在这样的情况下，例如将氯基蚀刻气体用于化合物半导体的干法蚀刻。
接着，如图2B所示，形成源电极7和漏电极8。
更具体地，首先在源电极与漏电极的预定形成位置处形成电极凹部7a、8a。
在保护层6的表面上施加抗蚀剂。通过光刻法对抗蚀剂进行处理以在抗蚀剂中形成露出保护层6的对应于源电极与漏电极的预定形成位置的表面的开口。由此，形成具有这些开口的抗蚀剂掩模。可以形成例如SiN的硬掩模代替形成该抗蚀剂掩模。
利用该抗蚀剂掩模，对保护层6、电子供给层5和间隔层4a的对于源电极与漏电极的预定形成位置进行干法蚀刻然后移除，直到露出电子渡越层3的表面为止。由此，形成露出电子渡越层3的对于源电极与漏电极的预定形成位置的电极凹部7a、8a。关于蚀刻条件，例如，使用惰性气体如Ar和氯基气体如Cl2作为蚀刻气体，Cl2的流量设定为约30sccm，压力设定为2Pa，并且RF输入功率设定为例如20W。注意，可以通过将蚀刻进行到稍深于电子渡越层3的表面的程度来形成电极凹部7a、8a。可以通过将蚀刻进行到电子供给层5的中间位置来形成电极凹部7a、8a。
通过灰化、化学处理等移除抗蚀剂掩模。
接着，形成用于形成源电极与漏电极的抗蚀剂掩模。此处使用例如适合于蒸镀法和剥离法的檐式结构的两层抗蚀剂。在保护层6上施加该抗蚀剂，并且形成用于露出电极凹部7a、8a的开口。由此，形成具有这些开口的抗蚀剂掩模。
利用该抗蚀剂掩模，通过例如蒸镀法在抗蚀剂掩模上、包括用于露出电极凹部7a、8a的开口的内部沉积例如Ta／Al作为电极材料。Ta的厚度为约20nm，并且Al的厚度为约200nm。通过剥离法移除抗蚀剂掩模以及其上沉积的Ta／Al。其后，在约400℃至约1000℃，例如约600℃的温度下，在例如氮气氛中对Si衬底1进行热处理，由此使得保留的Ta／Al与电子渡越层3欧姆接触。可以存在无需热处理的情况，只要可以获得Ta／Al与电子渡越层3的欧姆接触即可。由此，形成源电极7和漏电极8，使得电极凹部7a、8a填充有电极材料的一部分。
接着，如图2C所示，形成栅电极9。
更具体地，首先形成用于形成栅电极的抗蚀剂掩模。此处使用例如适合于蒸镀法和剥离法的檐式结构的两层抗蚀剂。在保护层6上施加该抗蚀剂，并且形成用于露出保护层6上的栅电极的预定形成位置的开口。由此，形成具有开口的抗蚀剂掩模。
利用该抗蚀剂掩模，通过例如蒸镀法在抗蚀剂掩模上、包括保护层6的在开口中露出的表面部分沉积例如Ni／Au作为电极材料。Ni的厚度为约30nm，并且Au的厚度为约400nm。通过剥离法移除抗蚀剂掩模以及其上沉积的Ni／Au。由此，在保护层6上形成栅电极9。栅电极9与保护层6肖特基接触。p型半导体区域10a的宽度小于栅电极9的栅极长度，并且p型半导体区域10a在栅电极9下方与栅电极9对准。注意，可以在栅电极9下方存在栅极绝缘膜。
此后，在经过多个步骤，例如形成连接至源电极7、漏电极8和栅电极9的接线等的步骤之后，形成根据本实施方案的AlGaN／GaN HEMT。
在本实施方案中，提高能带的p型半导体区域10a仅设置在电子渡越层3(以及间隔层4)的与栅电极9对准且位于栅电极9下方的位置处。沿着电流传导方向以及沿着GaN晶体的堆叠方向的p型半导体区域10a的p型杂质浓度(Mg浓度)局部地高。
因为在形成p型半导体区域10a时无需对电子渡越层3进行蚀刻，所以减小了薄层电阻和接触电阻以实现稳定操作。
在本实施方案中，上述结构使得2DEG仅在p型半导体区域10a的位置处消失，以确保实现常断操作。
在电子渡越层3中，p型半导体区域10a仅形成在包含在栅电极9下方的区域中的位置处。因为在栅电极9正下方的保护层6和电子供给层5不包含p型杂质，所以导通电压可以被控制到适当的值，由此极大地提高了元件的可靠性。
如上所述，在本实施方案中，实现了一种高可靠性的AlGaN／GaNHEMT，其减小了薄层电阻和接触电阻以稳定操作且提高器件性能，从而确保实现常断操作。
(第二实施方案)
本实施方案公开了如第一实施方案中的作为化合物半导体器件的AlGaN／GaN HEMT，但是与第一实施方案的不同之处在于p型半导体区域的形成情况稍有不同。注意，与第一实施方案相同的构成部件等用相同的附图标记表示，并且将省略其详细描述。
图3A至图3C以及图4A至图4C是按照步骤顺序示出根据第二实施方案制造AlGaN／GaN HEMT的方法的示意性截面图。
首先，如图3A所示，在例如作为生长衬底的半绝缘Si衬底1上依次形成缓冲层2和电子渡越层3作为化合物半导体层。
更具体地，通过例如MOVPE法在Si衬底1上外延生长以下化合物半导体层。可以使用MBE法等代替MOVPE法。
通过在Si衬底1上生长例如约10nm至2000nm厚度的AlN来形成缓冲层2。通过生长例如约1000nm至3000nm厚度的i(有意未掺杂)-GaN来形成电子渡越层3。
为了生长AlN，使用作为Al源的TMAl气体和NH3气体的混合气体作为原料气体。为了生长GaN，使用作为Ga源的TMGa气体和NH3气体的混合气体作为原料气体。根据待生长的化合物半导体，适当地设定是否供给TMAl气体和TMGa气体，以及其流量。作为共用原料的NH3气体的流量设定为约100sccm至约100sim。此外，生长压力设定为约50托至约300托，并且生长温度设定为约800℃至约1200℃。
接着，如图3B所示，在电子渡越层3中形成p型半导体区域20。
更具体地，首先在电子渡越层3上施加抗蚀剂，然后通过光刻法对抗蚀剂进行处理以形成具有开口11a的抗蚀剂掩模11。可以形成SiN等的硬掩模代替抗蚀剂掩模11。抗蚀剂掩模11在开口11a中露出电子渡越层3的对应于栅电极的预定形成位置的位置。在p型半导体区域中，p型杂质的范围通过随后的退火被扩大。在本实施方案中，鉴于上述扩大，形成开口11a使得扩大的p型半导体区域的宽度小于栅电极的预定形成位置的宽度(栅极长度)。开口11a形成为适当地窄于栅电极的形成预定范围以包含在栅电极的形成预定范围中。
接着，利用抗蚀剂掩模11将p型杂质(此处为Mg)离子注入到电子渡越层3中。Mg的掺杂浓度设定为约1x1019／cm3至约1x1020／cm3，例如设定为约5×1019／cm3。作为p型杂质，可以使用Zn、Be、Cd、C(碳)等代替Mg。通过该离子注入，将Mg通过开口11a引入到电子渡越层3中以形成p型半导体区域20。
其后，通过灰化、化学处理等移除抗蚀剂掩模11。
接着，如图3C所示，对Si衬底1应用退火。
更具体地，将Si衬底1设置在在用于MOVPE的室内，并且通过保持在相对高的温度(如约1000℃)使Si衬底1经受退火。这样做修复了p型半导体区域20中由于离子注入而导致的晶体缺陷，并且活化了引入的Mg。退火之后的p型半导体区域用20a表示。
因为通过如上所述的退火使p型杂质扩散，所以p型半导体区域20a的范围扩大到大于退火之前的p型半导体区域20。另外在范围扩大之后，p型半导体区域20a包含在栅电极的形成预定范围内，并且形成为适当地窄于形成预定范围。这使得在AlGaN／GaN HEMT中，2DEG的仅在与栅电极对准且位于栅电极下方的部分处的2DEG能够确保消失。
接着，如图4A所示，依次形成间隔层21、电子供给层5和保护层6。
更具体地，通过MOVPE法再次在电子渡越层3上依次外延生长(再生长)以下半导体的间隔层21、电子供给层5和保护层6。
通过在电子渡越层3上生长约5nm或更小例如约2nm厚度的i-AlGaN来形成间隔层21。优选地，形成具有高Al组成的i-AlGaN的间隔层21，例如，Al()Ga()N。在AlGaN／GaN HEMT中，形成具有高Al组成的i-AlGaN的间隔层21防止了p型半导体区域20a中的Mg向上扩散。可以形成i-InAlN或i-InAlGaN来代替i-AlGaN作为间隔层。
通过在间隔层21上生长例如约20nm厚度的n-AlGaN来形成电子供给层5。可以形成i-AlGaN作为电子供给层。为了生长AlGaN，使用作为Al源的TMAl气体、作为Ga源的TMGa气体和NH3气体的混合气体作为原料气体。通过生长例如约2nm至约10nm厚度的n-GaN来形成保护层6。为了生长GaN，使用作为Ga源的TMGa气体和NH3气体的混合气体作为原料气体。这些化合物半导体的再生长温度设定为约800℃至约900℃。
为了生长AlGaN作为n型半导体，也就是说，为了形成电子供给层5(n-AlGaN)，向AlGaN的原料气体添加n型杂质。为了生长GaN作为n型半导体，也就是说，为了形成保护层6(n-GaN)，向GaN的原料气体添加n型杂质。此处，例如，以预定流量向原料气体添加包含例如Si的硅烷(SiH4)气体，由此用Si掺杂AlGaN。Si的掺杂浓度设定为约1×1018／cm3至约1×1020／cm3，例如设定为约3x1018／cm3。
在电子渡越层3与电子供给层5的界面(确切地说，间隔层21)附近生成有二维电子气(2DEG)。由于电子渡越层3的化合物半导体(此处为GaN)与电子供给层5的化合物半导体(此处为AlGaN)之间的晶格常数差所引起的应变而产生的压电极化以及电子渡越层3与电子供给层5的自发极化而生成2DEG。在本实施方案中，2DEG仅在p型半导体区域20a的位置处消失，而在电子渡越层3的界面附近的其它位置处生成有高浓度的2DEG。
接着，形成元件隔离结构。
更具体地，例如，在保护层6上的元件隔离区域中注入氩(Ar)。由此，形成元件隔离结构。元件隔离结构在保护层6上划分出有源区域。
顺便提及，可以利用另一种公知的方法如STI法等代替上述注入法来进行元件隔离。在这样的情况下，例如将氯基蚀刻气体用于化合物半导体的干法蚀刻。
接着，如图4B所示，形成源电极7和漏电极8。
更具体地，首先在源电极和漏电极的预定形成位置处形成电极凹部7a、8a。
在保护层6的表面上施加抗蚀剂。通过光刻法对抗蚀剂进行处理以在抗蚀剂中形成露出保护层6的对应于源电极与漏电极的预定形成位置的表面的开口。由此，形成具有这些开口的抗蚀剂掩模。可以形成例如SiN的硬掩模来代替形成该抗蚀剂掩模。
利用该抗蚀剂掩模，对保护层6、电子供给层5和间隔层21的对于源电极与漏电极的预定形成位置进行干法蚀刻然后移除，直到露出电子渡越层3的表面为止。由此，形成露出电子渡越层3的对于源电极与漏电极的预定形成位置的电极凹部7a、8a。关于蚀刻条件，例如，使用惰性气体如Ar和氯基气体如Cl2作为蚀刻气体，Cl2的流量设定为约30sccm，压力设定为2Pa，并且RF输入功率设定为例如20W。注意，可以通过将蚀刻进行到稍深于电子渡越层3的表面的程度来形成电极凹部7a、8a。
通过灰化、化学处理等移除抗蚀剂掩模。
接着，形成用于形成源电极与漏电极的抗蚀剂掩模。此处使用例如适合于蒸镀法和剥离法的檐式结构的两层抗蚀剂。在保护层6上施加该抗蚀剂，并且形成用于露出电极凹部7a、8a的开口。由此，形成具有这些开口的抗蚀剂掩模。
利用该抗蚀剂掩模，通过例如蒸镀法在抗蚀剂掩模上、包括用于露出电极凹部7a、8a的开口的内部沉积例如Ta／Al作为电极材料。Ta的厚度为约20nm，并且Al的厚度为约200nm。通过剥离法移除抗蚀剂掩模以及其上沉积的Ta／Al。其后，在约400℃至约1000℃，例如约600℃的温度下，在例如氮气氛中对Si衬底1进行热处理，由此使得保留的Ta／Al与电子渡越层3欧姆接触。可以存在无需热处理的情况，只要可以获得Ta／Al与电子渡越层3的欧姆接触即可。由此，形成源电极7和漏电极8，使得电极凹部7a、8a填充有电极材料的一部分。
接着，如图4C所示，形成栅电极9。
更具体地，首先形成用于形成栅电极的抗蚀剂掩模。此处使用例如适合于蒸镀法和剥离法的檐式结构的两层抗蚀剂。在保护层6上施加该抗蚀剂，并且形成用于露出保护层6上的栅电极的预定形成位置的开口。由此，形成具有开口的抗蚀剂掩模。
利用该抗蚀剂掩模，通过例如蒸镀法在抗蚀剂掩模上、包括保护层6的在开口中露出的表面部分沉积例如Ni／Au作为电极材料。Ni的厚度为约30nm，并且Au的厚度为约400nm。通过剥离法移除抗蚀剂掩模以及其上沉积的Ni／Au。由此，在保护层6上形成栅电极9。栅电极9与保护层6肖特基接触。p型半导体区域20a的宽度小于栅电极9的栅极长度，并且p型半导体区域20a在栅电极9下方与栅电极9对准。
此后，在经过多个步骤，例如形成连接至源电极7、漏电极8和栅电极9的接线等的步骤之后，形成根据本实施方案的AlGaN／GaN HEMT。
在本实施方案中，提高能带的p型半导体区域20a仅设置在电子渡越层3的与栅电极9对准且位于栅电极9下方的位置处。沿着电流传导方向以及沿着GaN晶体的堆叠方向的p型半导体区域20a的p型杂质浓度(Mg浓度)局部地高。
因为在形成p型半导体区域20a时无需对电子渡越层3进行蚀刻，所以减小了薄层电阻和接触电阻以实现稳定操作。
在本实施方案中，上述结构使得2DEG仅在p型半导体区域20a的位置处消失，以确保实现常断操作。
在电子渡越层3中，p型半导体区域20a仅形成在包含在栅电极9下方的区域中的位置处。因为在栅电极9正下方的保护层6和电子供给层5不包含p型杂质，所以导通电压可以被控制到适当的值，由此极大地提高了元件的可靠性。
如上所述，在本实施方案中，实现了一种高可靠性的AlGaN／GaNHEMT，其减小了薄层电阻和接触电阻以稳定操作且提高器件性能，从而确保实现常断操作。
(第三实施方案)
本实施方案公开了如第一实施方案中的作为化合物半导体器件的AlGaN／GaN HEMT，但是与第一实施方案的不同之处在于p型半导体区域的形成情况稍有不同。注意，与第一实施方案相同的构成部件等用相同的附图标记表示，并且将省略其详细描述。
图5A至图5C以及图7A至图7B是按照步骤顺序示出根据第三实施方案制造AlGaN／GaN HEMT的方法的示意性截面图。
首先，如图5A所示，在例如作为生长衬底的半绝缘Si衬底1上依次形成缓冲层2和电子渡越层3作为化合物半导体层。
更具体地，通过例如MOVPE法在Si衬底1上外延生长以下化合物半导体层。可以使用MBE法等代替MOVPE法。
通过在Si衬底1上生长例如约10nm至2000nm厚度的AlN来形成缓冲层2。通过生长例如约1000nm至3000nm厚度的i(有意未掺杂)-GaN来形成电子渡越层3。
为了生长AlN，使用作为Al源的TMAl气体和NH3气体的混合气体作为原料气体。为了生长GaN，使用作为Ga源的TMGa气体和NH3气体的混合气体作为原料气体。根据待生长的化合物半导体，适当地设定是否供给TMAl气体和TMGa气体，以及其流量。作为共用原料的NH3气体的流量设定为约100sccm至约100sim。此外，生长压力设定为约50托至约300托，并且生长温度设定为约800℃至约1200℃。
接着，如图5B所示，在电子渡越层3中形成p型半导体区域30。
更具体地，首先在电子渡越层3上施加抗蚀剂，然后通过光刻法对抗蚀剂进行处理以形成具有开口11a的抗蚀剂掩模11。可以形成SiN等的硬掩模来代替抗蚀剂掩模11。抗蚀剂掩模11在开口11a中露出电子渡越层3的对应于栅电极的预定形成位置的位置。在p型半导体区域中，p型杂质的范围通过随后的退火被扩大。在本实施方案中，鉴于上述扩大，形成开口11a使得扩大的p型半导体区域的宽度小于栅电极的预定形成位置的宽度(栅极长度)。开口11a形成为适当地窄于栅电极的形成预定范围以包含在栅电极的形成预定范围内。
接着，利用抗蚀剂掩模11将p型杂质(此处为Mg)离子注入到电子渡越层3中。Mg的掺杂浓度设定为约1x1019／cm3至1x1020／cm3，例如设定为约5×1019／cm3。可以使用Zn、Be、Cd、C(碳)等代替Mg作为p型杂质。通过该离子注入，将Mg通过开口11a引入到电子渡越层3中以形成p型半导体区域30。
其后，通过灰化、化学处理等移除抗蚀剂掩模11。
接着，如图5C所示，对Si衬底1应用退火。
更具体地，将Si衬底1设置在用于MOVPE的室内，并且通过保持在相对高的温度(如约1000℃)使Si衬底1经受退火。这样做修复了p型半导体区域30中由于离子注入而导致的晶体缺陷，并且活化了引入的Mg。退火之后的p型半导体区域用30a表示。
因为通过如上所述的退火使p型杂质扩散，所以p型半导体区域30a的范围扩大到大于退火之前的p型半导体区域30。另外，在范围扩大之后，p型半导体区域30a包含在栅电极的形成预定范围内，并且形成为适当地窄于形成预定范围。在AlGaN／GaN HEMT中，这使得2DEG仅在2DEG的与栅电极对准且位于栅电极下方的部分处能够确保消失。
接着，如图6A所示，形成再生长层31，并且如图6B所示，随后依次形成间隔层32、电子供给层5和保护层6。
更具体地，通过MOVPE法再次在电子渡越层3上依次外延生长(再生长)再生长层31、间隔层32、电子供给层5和保护层6。
通过生长与电子渡越层3相同材料i-GaN至如约100nm的厚度来在电子渡越层3上形成再生长层31作为电子渡越层3的再生长层。形成i-GaN的再生长层31提高了AlGaN／GaN HEMT中的迁移率。电子渡越层3与再生长层31结合以实际起到电子渡越层的作用。p型半导体区域30a的上表面位于沿着深度方向远离电子渡越层的表面(远离的距离超出再生长层31的厚度)的位置处。
通过在电子渡越层3上方生长约5nm或更小，例如约2nm厚度的i-AlGaN来形成间隔层32。优选地，间隔层32的i-AlGaN形成为AlN或者形成为具有高Al组成，例如Al0.8Ga0.2N。在AlGaN／GaN HEMT中，形成具有高Al组成的间隔层32的i-AlGaN防止了p型半导体区域30a中的Mg向上扩散。可以形成i-InAlN或i-InAlGaN来代替i-AlGaN作为间隔层。在一些情况下不形成间隔层4。
通过在间隔层32上生长如约20nm厚度的n-AlGaN来形成电子供给层5。可以形成i-AlGaN作为电子供给层。为了生长AlGaN，使用作为Al源的TMAl气体、作为Ga源的TMGa气体和NH3气体的混合气体作为原料气体。通过生长如约2nm至约10nm厚度的n-GaN来形成保护层6。为了生长GaN，使用作为Ga源的TMGa气体和NH3气体的混合气体作为原料气体。这些化合物半导体的再生长温度设定为约850℃至约950℃。
为了生长AlGaN作为n型半导体，也就是说，为了形成电子供给层5(n-AlGaN)，向AlGaN的原料气体添加n型杂质。为了生长GaN作为n型半导体，也就是说，为了形成保护层6(n-GaN)，向GaN的原料气体添加n型杂质。此处，例如，以预定流量向原料气体添加包含例如Si的硅烷(SiH4)气体，由此用Si掺杂AlGaN。Si的掺杂浓度设定为约1×1018／cm3至约1×1020／cm3，例如设定为约3x1018／cm3。
在电子供给层5与构成电子渡越层的再生长层31的界面(确切地说，间隔层32)附近生成有二维电子气(2DEG)。由于电子渡越层3的化合物半导体(此处为GaN)与电子供给层5的化合物半导体(此处为AlGaN)之间的晶格常数差所引起的应变而产生的压电极化以及电子渡越层与电子供给层5的自发极化而生成2DEG。在本实施方案中，2DEG仅在与p型半导体区域30a对准且在p型半导体区域30a上方的位置处消失，而在电子渡越层的界面附近的其它位置处生成有高浓度的2DEG。
接着，形成元件隔离结构。
更具体地，例如，在保护层6上的元件隔离区域中注入氩(Ar)。由此，形成元件隔离结构。元件隔离结构在保护层6上划分出有源区域。
顺便提及，可以利用另一种公知的方法如STI法等代替上述注入法来进行元件隔离。在这样的情况下，例如将氯基蚀刻气体用于化合物半导体的干法蚀刻。
接着，如图7A所示，形成源电极7和漏电极8。
更具体地，首先在源电极和漏电极的预定形成位置处形成电极凹部7a、8a。
在保护层6的表面上施加抗蚀剂。通过光刻法对抗蚀剂进行处理以在抗蚀剂中形成露出保护层6的对应于源电极与漏电极的预定形成位置的表面的开口。由此，形成具有这些开口的抗蚀剂掩模。可以形成例如SiN的硬掩模来代替形成该抗蚀剂掩模。
利用该抗蚀剂掩模，对保护层6、电子供给层5、间隔层32以及再生长层31的对于源电极与漏电极的预定形成位置进行干法蚀刻然后移除，直到露出电子渡越层3的表面为止。由此，形成露出电子渡越层3的对于源电极与漏电极的预定形成位置的电极凹部7a、8a。关于蚀刻条件，例如，使用惰性气体如Ar和氯基气体如C12作为蚀刻气体，Cl2的流量设定为约30sccm，压力设定为2Pa，并且RF输入功率设定为例如20W。注意，可以通过将蚀刻进行到稍深于电子渡越层3的表面的程度来形成电极凹部7a、8a。
通过灰化、化学处理等移除抗蚀剂掩模。
接着，形成用于形成源电极与漏电极的抗蚀剂掩模。此处使用例如适合于蒸镀法和剥离法的檐式结构的两层抗蚀剂。在保护层6上施加该抗蚀剂，并且形成用于露出电极凹部7a、8a的开口。由此，形成具有这些开口的抗蚀剂掩模。
利用该抗蚀剂掩模，通过例如蒸镀法在抗蚀剂掩模上、包括用于露出电极凹部7a、8a的开口的内部沉积例如Ta/Al作为电极材料。Ta的厚度为约20nm，并且Al的厚度为约200nm。通过剥离法移除抗蚀剂掩模以及其上沉积的Ta／Al。其后，在约400℃至约1000℃，例如约600℃的温度下，在例如氮气氛中对Si衬底1进行热处理，由此使得保留的Ta／Al与电子渡越层3欧姆接触。可以存在无需热处理的情况，只要可以获得Ta／Al与电子渡越层3的欧姆接触即可。由此，形成源电极7和漏电极8，使得电极凹部7a、8a填充有电极材料的一部分。
接着，如图7B所示，形成栅电极9。
更具体地，首先形成用于形成栅电极的抗蚀剂掩模。此处使用例如适合于蒸镀法和剥离法的檐式结构的两层抗蚀剂。在保护层6上施加该抗蚀剂，并且形成用于露出保护层6上的栅电极的预定形成位置的开口。由此，形成具有开口的抗蚀剂掩模。
利用该抗蚀剂掩模，通过例如蒸镀法在抗蚀剂掩模上、包括保护层6的在开口中露出的表面部分沉积例如Ni／Au作为电极材料。Ni的厚度为约30nm，并且Au的厚度为约400nm。通过剥离法移除抗蚀剂掩模以及其上沉积的Ni／Au。由此，在保护层6上形成栅电极9。栅电极9与保护层6肖特基接触。p型半导体区域30a的宽度小于栅电极9的栅极长度，并且p型半导体区域30a在栅电极9下方与栅电极9对准。
此后，在经过多个步骤，例如形成连接至源电极7、漏电极8和栅电极9的接线等的步骤之后，形成根据本实施方案的AlGaN／GaN HEMT。
在本实施方案中，提高能带的p型半导体区域30a仅设置在电子渡越层3的与栅电极9对准且位于栅电极9下方的位置处。沿着电流传导方向以及沿着GaN晶体的堆叠方向的p型半导体区域30a的p型杂质浓度(Mg浓度)局部地高。
因为在形成p型半导体区域30a时无需对电子渡越层3进行蚀刻，所以减小了薄层电阻和接触电阻以实现稳定操作。
在本实施方案中，上述结构使得2DEG仅在再生长层31的位于p型半导体区域30a上的位置处消失，以确保实现常断操作。
在电子渡越层3中，p型半导体区域30a仅形成在包含在栅电极9下方的区域中的位置处。因为在栅电极9正下方的保护层6和电子供给层5不包含p型杂质，所以导通电压可以被控制到适当的值，由此极大地提高了元件的可靠性。
如上所述，在本实施方案中，实现了一种高可靠性的AlGaN／GaNHEMT，其减小了薄层电阻和接触电阻以稳定操作且提高器件性能，从而确保实现常断操作。
(第四实施方案)
本实施方案公开了如第一实施方案中的作为化合物半导体器件的AlGaN／GaN HEMT，但是例示了与第一实施方案中的肖特基型AlGaN／GaN HEMT形成对比的所谓的MIS型AlGaN／GaN HEMT。
图8A至图8C是示出根据第四实施方案制造AlGaN／GaN HEMT的方法的主要步骤的示意性截面图。
在本实施方案中，首先，依次进行图1A至图2A以及元件隔离结构的形成步骤。
接着，如图8A所示，在保护层6上形成栅极绝缘膜41。
更具体地，例如，在保护层6上沉积Al2O3作为绝缘材料。此处，通过ALD(Atomic Layer Deposition，原子层沉积)法沉积约2nm至约200nm，例如约10nm膜厚的Al2O3。由此，形成栅极绝缘膜41。
顺便提及，为了沉积Al2O3，可以进行例如等离子CVD法、溅射法等代替ALD法。此外，可以使用Al的氮化物或氧氮化物代替沉积Al2O3。除了这些材料之外，还可以使用Si、Hf、Zr、Ti、n或W的氧化物、氮化物或氧氮化物，或者，可以从这些选择中选择合适的材料并沉积成多层，由此形成栅极绝缘膜。
接着，如图8B所示，形成源电极7和漏电极8。
更具体地，首先在源电极与漏电极的预定形成位置处形成电极凹部7a、8a。
在栅极绝缘膜41的表面上施加抗蚀剂。通过光刻法对抗蚀剂进行处理以在抗蚀剂中形成露出栅极绝缘膜41的对应于源电极与漏电极的预定形成位置的表面的开口。由此，形成具有这些开口的抗蚀剂掩模。可以形成例如SiN的硬掩模来代替形成该抗蚀剂掩模。
利用该抗蚀剂掩模，对栅极绝缘膜41、保护层6、电子供给层5和间隔层4a的对于源电极与漏电极的预定形成位置进行干法蚀刻然后移除，直到露出电子渡越层3的表面为止。由此，形成露出电子渡越层3的对于源电极与漏电极的预定形成位置的电极凹部7a、8a。关于蚀刻条件，例如，使用惰性气体如Ar和氯基气体如Cl2作为蚀刻气体，Cl2的流量设定为约30sccm，压力设定为2Pa，并且RF输入功率设定为例如20W。注意，可以通过将蚀刻进行到稍深于电子渡越层3的表面的程度来形成电极凹部7a、8a。
通过灰化、化学处理等移除抗蚀剂掩模。
接着，形成用于形成源电极与漏电极的抗蚀剂掩模。此处使用例如适合于蒸镀法和剥离法的檐式结构的两层抗蚀剂。在栅极绝缘膜41上施加该抗蚀剂，并且形成用于露出电极凹部7a、8a的开口。由此，形成具有这些开口的抗蚀剂掩模。
利用该抗蚀剂掩模，通过例如蒸镀法在抗蚀剂掩模上、包括用于露出电极凹部7a、8a的开口的内部沉积例如Ta／Al作为电极材料。Ta的厚度为约20nm，并且Al的厚度为约200nm。通过剥离法移除抗蚀剂掩模以及其上沉积的Ta／Al。其后，在约400℃至约1000℃，例如约600℃的温度下，在例如氮气氛中对Si衬底1进行热处理，由此使得保留的Ta／Al与电子渡越层3欧姆接触。可以存在无需热处理的情况，只要可以获得Ta／Al与电子渡越层3的欧姆接触即可。由此，形成源电极7和漏电极8，使得电极凹部7a、8a填充有电极材料的一部分。
接着，如图8C所示，形成栅电极9。
更具体地，首先形成用于形成栅电极的抗蚀剂掩模。此处使用例如适合于蒸镀法和剥离法的檐式结构的两层抗蚀剂。在栅极绝缘膜41上施加该抗蚀剂，并且形成用于露出栅极绝缘膜41上的栅电极的预定形成位置的开口。由此，形成具有开口的抗蚀剂掩模。
利用该抗蚀剂掩模，通过例如蒸镀法在抗蚀剂掩模上、包括栅极绝缘膜41的在开口中露出的表面部分沉积例如Ni／Au作为电极材料。Ni的厚度为约30nm，并且Au的厚度为约400nm。通过剥离法移除抗蚀剂掩模以及其上沉积的Ni／Au。由此，在栅极绝缘膜41上形成栅电极9。p型半导体区域10a的宽度小于栅电极9的栅极长度，并且p型半导体区域10a在栅电极9下方与栅电极9对准。
此后，在经过多个步骤，例如形成连接至源电极7、漏电极8和栅电极9的接线等的步骤之后，形成根据本实施方案的MIS型AlGaN／GaNHEMT。
在本实施方案中，提高能带的p型半导体区域10a仅设置在电子渡越层3(以及间隔层4)的与栅电极9对准且位于栅电极9下方的位置处。沿着电流传导方向以及沿着GaN晶体的堆叠方向的p型半导体区域10a的p型杂质浓度(Mg浓度)局部地高。
因为在形成p型半导体区域10a时无需对电子渡越层3进行蚀刻，所以减小了薄层电阻和接触电阻以实现稳定操作。
在本实施方案中，上述结构使得2DEG仅在p型半导体区域10a的位置处消失，以确保实现常断操作。
在电子渡越层3中，p型半导体区域10a仅形成在包含在栅电极9下方的区域中的位置处。因为在栅电极9正下方的保护层6和电子供给层5不包含p型杂质，所以导通电压可以被控制到适当的值，由此极大地提高了元件的可靠性。
如上所述，在本实施方案中，实现了一种高可靠性的MIS型AlGaN／GaN HEMT，其减小了薄层电阻和接触电阻以稳定操作且提高器件性能，从而确保实现常断操作。
(第五实施方案)
本实施方案公开了如第一实施方案中的作为化合物半导体器件的AlGaN／GaN HEMT，但是与第一实施方案的不同之处在于p型半导体区域的形成方法不同。
图9A和图9B以及图10A和图10B是示出根据第五实施方案制造AlGaN／GaN HEMT的方法的主要步骤的示意性截面图。
首先，如图9A所示，在例如Si衬底1上依次形成缓冲层2和电子渡越层3，并且还形成MgO层51。
更具体地，通过例如MOVPE法在Si衬底1上外延生长以下化合物半导体层。可以使用MBE法等代替MOVPE法。
通过在Si衬底1上生长例如约10nm至2000nm厚度的AlN来形成缓冲层2。通过生长例如约1000nm至3000nm厚度的i(有意未掺杂)-GaN来形成电子渡越层3。
为了生长AlN，使用作为Al源的TMAl气体和NH3气体的混合气体作为原料气体。为了生长GaN，使用作为Ga源的TMGa气体和NH3气体的混合气体作为原料气体。根据待生长的化合物半导体，适当地设定是否供给TMAl气体和TMGa气体，以及其流量。作为共用原料的NH3气体的流量设定为约100sccm至约100slm。此外，生长压力设定为约50托至约300托，并且生长温度设定为约800℃至约1200℃。
接着，在电子渡越层3上形成p型杂质的化合物层(此处为MgO层51)。
接着，通过例如蒸镀法在电子渡越层3上沉积约50nm厚度的MgO。由此，在电子渡越层3上形成MgO层51。
接着，如图9B所示，对MgO层51进行处理。
更具体地，在MgO层51上形成氧化硅(SiO2)并且通过光刻法对氧化硅进行处理以形成覆盖小于MgO层51的对应于栅电极的预定形成位置的部分的栅极长度的预定位置、并且露出其它部分的SiO2掩模。利用该SiO2掩模，在MgO层51上进行湿法蚀刻。通过浸没在硫酸中来进行湿法蚀刻。通过湿法蚀刻，对MgO层51的通过SiO2掩模的开口露出的部分进行蚀刻并移除，使得MgO层51保留在电子渡越层3上的预定位置处。保留的MgO层51示出为51a。MgO层51a成为下文描述的作为p型杂质的Mg的扩散源。
通过湿法处理等移除SiO2掩模。
MgO是通过湿法蚀刻理想的可处理的材料。在本实施方案中，通过湿法蚀刻而不是干法蚀刻来对MgO层51进行处理。因此，可以获得期望形状的MgO层51a，而不会由于蚀刻对电子渡越层3造成损伤。注意，为了保护电子渡越层3的GaN表面，可以以覆盖MgO层51a的方式在电子渡越层3上形成SiO2等保护膜。
接着，如图10A所示，在电子渡越层3中形成p型半导体区域40。
更具体地，经由保护膜4对MgO层51a进行热处理。处理温度为约1000℃，并且处理时间为约一个小时。该热处理使作为p型杂质的Mg从MgO层51a向MgO层51a下方的电子渡越层3扩散。在这样的情况下，氧(O)也同时扩散。Mg和O在电子渡越层3的与MgO层51a对准的范围内从电子渡越层3的表面向下扩散。由此，在电子渡越层3中形成p型半导体区域40。
通过湿法处理等移除MgO层51a。
p型半导体区域40包含在栅电极的形成预定范围内，并且形成为适当地窄于形成预定范围。在AlGaN／GaN HEMT中，这使得2DEG仅在2DEG的与栅电极对准且位于栅电极下方的部分处能够确保消失。
接着，依次进行例如第二实施方案的图4A至图4C中的形成步骤。本实施方案中对应于图4C的情况在图10B中示出。图4A中再生长步骤中的热处理促进了p型半导体区域40中的Mg的活化。
此后，在经过多个步骤，例如形成连接至源电极7、漏电极8和栅电极9的接线等的步骤之后，形成根据本实施方案的AlGaN／GaN HEMT。
在本实施方案中，提高能带的p型半导体区域40仅设置在电子渡越层3a的与栅电极9对准且位于栅电极9下方的位置处。沿着电流传导方向以及沿着GaN晶体的堆叠方向的p型半导体区域40的p型杂质浓度(Mg浓度)局部地高。
因为在形成p型半导体区域40时无需对电子渡越层3进行蚀刻，所以减小了薄层电阻和接触电阻以实现稳定操作。
在本实施方案中，上述结构使得2DEG仅在p型半导体区域40的位置处消失，以确保实现常断操作。
在电子渡越层3中，p型半导体区域40仅形成在包含在栅电极9下方的区域中的位置处。因为在栅电极9正下方的保护层6和电子供给层5不包含p型杂质，所以导通电压可以被控制到适当的值，由此极大地提高了元件的可靠性。
如上所述，在本实施方案中，实现了一种高可靠性的AlGaN／GaNHEMT，其减小了薄层电阻和接触电阻以稳定操作且提高器件性能，从而确保实现常断操作。
(第六实施方案)
本实施方案公开了应用了选自第一实施方案至第五实施方案的AlGaN／GaN HEMT中的一种类型的AlGaN／GaN HEMT的电源装置。
图11是示出根据第六实施方案的电源装置的示意性构造的连接图。
根据本实施方案的电源装置包括高压一次侧电路61、低压二次侧电路62以及置于一次侧电路61与二次侧电路62之间的变压器63。
一次侧电路61包括AC电源64、所谓的桥式整流电路65以及多个(此处为4个)开关元件66a、66b、66c、66d。此外，桥式整流电路65具有开关元件66e。
二次侧电路62包括多个(此处为3个)开关元件67a、67b、67c。
在本实施方案中，一次侧电路61的开关元件66a、66b、66c、66d、66e均是选自第一实施方案至第五实施方案的AlGaN／GaN HEMT中的一种类型的AlGaN／GaN HEMT。另一方面，二次侧电路62的开关元件67a、67b、67c均是使用硅的普通MIS·FET。
在本实施方案中，将减小了薄层电阻和接触电阻以稳定操作且提高器件性能，从而确保实现常断操作的高可靠性的高耐压AlGaN／GaN HEMT应用于高压电路。这实现了高可靠性的大功率电源电路。
(第七实施方案)
本实施方案公开了包括选自第一实施方案至第五实施方案的AlGaN／GaN HEMT中的一种类型的AlGaN／GaN HEMT的高频放大器。
图12是示出根据第七实施方案的高频放大器的示意性构造的连接图。
根据本实施方案的高频放大器包括数字预失真电路71、混频器72a、72b和功率放大器73。
数字预失真电路71对输入信号的非线性失真进行补偿。混频器72a将非线性失真已得到补偿的输入信号与AC信号混合。功率放大器73对与AC信号混合的输入信号进行放大，并且具有选自第一实施方案至第五实施方案的AlGaN／GaN HEMT中的一种类型的AlGaN／GaN HEMT。在图12中，例如，凭借切换开关，能够通过混频器72b将输出侧信号与AC信号混合，然后将结果发送至数字预失真电路71。
在本实施方案中，将一种减小了薄层电阻和接触电阻以稳定操作且提高器件性能，从而确保实现常断操作的高可靠性的高耐压AlGaN／GaNHEMT应用于高频放大器。这实现了高可靠性的高耐压的高频放大器。
(其它实施方案)
在第一实施方案至第七实施方案中，例示了AlGaN／GaN HEMT作为化合物半导体器件。除了AlGaN／GaN HEMT以外，以下HEMT可应用作为化合物半导体器件。
其它HEMT实施例1
本实施例公开了作为化合物半导体器件的InAlN／GaN HEMT。
InAlN和GaN是其晶格常数能够借助于其组成彼此接近的化合物半导体。在这样的情况下，在上述第一实施方案至第七实施方案中，电子渡越层由i-GaN形成，电子供给层由i-InAlN形成，并且保护层由n-GaN形成。间隔层形成为包括由由薄i-AlGaN形成的下层和由i-InAlN形成的上层的堆叠结构，或者形成为单个AlN层。由于在InAlN／GaN HEMT中几乎不发生压电极化，所以2DEG主要通过InAIN的自发极化发生。
根据本实施例，实现了如上述AlGaN／GaN HEMT中稳定操作并且提高器件性能以确保实现常断的高可靠性的高耐压InAlN／GaN HEMT。
其它HEMT实施例2
本实施例公开了作为化合物半导体器件的InAlGaN／GaN HEMT。
GaN和InAlGaN是其中能够借助于其组成使得InAlGaN的晶格常数小于GaN的化合物半导体。在这样的情况下，在上述第一实施方案至第七实施方案中，电子渡越层由i-GaN形成，电子供给层由i—InAlGaN形成，并且保护层由n-GaN形成。间隔层形成为由下层和上层(下层由薄i-AlGaN形成，上层由i-InAlGaN形成)构成的堆叠结构，或者形成为单个AlN层。
根据本实施例，实现了如上述AlGaN／GaN HEMT稳定操作并且提高器件性能以确保实现常断的高可靠性的高耐压InAlGaN／GaN HEMT。
根据上述各个方面，实现了一种减小了电阻以稳定操作且提高器件性能，从而确保实现常断操作的高可靠性的化合物半导体器件。

Claims (15)

1.一种化合物半导体器件，包括：
电子渡越层；
形成在所述电子渡越层上方的电子供给层；以及
形成在所述电子供给层上方的电极，
其中仅在所述电子渡越层的包含在所述电极下方的区域中的位置处形成有p型半导体区域。
2.根据权利要求1所述的化合物半导体器件，
其中所述p型半导体区域形成为其宽度窄于所述电极的宽度。
3.根据权利要求1或2所述的化合物半导体器件，
其中所述p型半导体区域具有形成在所述电子渡越层的表面中的上表面。
4.根据权利要求1所述的化合物半导体器件，还包括：
在所述电子渡越层与所述电子供给层之间的间隔层。
5.根据权利要求4所述的化合物半导体器件，
其中所述p型半导体区域形成在所述电子渡越层和所述间隔层中，并且
其中所述间隔层的在所述p型半导体区域中的部分的p型杂质浓度低于所述电子渡越层的在所述p型半导体区域中的部分的p型杂质浓度。
6.根据权利要求1或2所述的化合物半导体器件，
其中所述p型半导体区域具有形成在沿着深度方向远离所述电子渡越层的表面的位置处的上表面。
7.根据权利要求1所述的化合物半导体器件，还包括：
在所述电子供给层与所述电极之间的保护层。
8.根据权利要求7所述的化合物半导体器件，还包括：
在所述保护层与所述电极之间的栅极绝缘膜。
9.一种制造化合物半导体器件的方法，包括：
形成电子渡越层；
仅在所述电子渡越层的电极预定形成位置处形成p型半导体区域；
在所述电子渡越层上方形成电子供给层；以及
在所述电子供给层的包含所述p型半导体区域的上方的位置处形成电极。
10.根据权利要求9所述的制造化合物半导体器件的方法，
其中所述p型半导体区域形成为其宽度窄于所述电极的宽度。
11.根据权利要求9或10所述的制造化合物半导体器件的方法，
其中所述p型半导体区域具有形成在所述电子渡越层的表面中的上表面。
12.根据权利要求9所述的制造化合物半导体器件的方法，还包括：
在所述电子渡越层与所述电子供给层之间形成间隔层。
13.根据权利要求12所述的制造化合物半导体器件的方法，
其中在所述电子渡越层和所述间隔层中形成所述p型半导体区域，并且
其中所述间隔层的在所述p型半导体区域中的部分的p型杂质浓度低于所述电子渡越层的在所述p型半导体区域中的部分的p型杂质浓度。
14.根据权利要求9或10所述的制造化合物半导体器件的方法，
其中所述p型半导体区域具有形成在沿着深度方向远离所述电子渡越层的表面的位置处的上表面。
15.根据权利要求9所述的制造化合物半导体器件的方法，还包括：
在所述电子供给层与所述电极之间形成保护层。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158948A (zh) * 2015-04-10 2016-11-23 中国科学院苏州纳米技术与纳米仿生研究所 Ⅲ族氮化物增强型hemt器件及其制作方法
CN106158949A (zh) * 2015-04-10 2016-11-23 中国科学院苏州纳米技术与纳米仿生研究所 Ⅲ族氮化物增强型hemt器件
CN107230723A (zh) * 2016-03-24 2017-10-03 台达电子工业股份有限公司 半导体装置与其制造方法
CN108110054A (zh) * 2017-12-22 2018-06-01 苏州闻颂智能科技有限公司 一种GaN基HEMT器件及其制备方法
CN110112214A (zh) * 2019-04-25 2019-08-09 芜湖启迪半导体有限公司 一种耐高压的hemt器件及制备方法
CN111681958A (zh) * 2020-05-29 2020-09-18 华南理工大学 一种新型异质结构镁扩散制备常关型hemt器件的方法
WO2023015541A1 (en) * 2021-08-13 2023-02-16 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3030114B1 (fr) * 2014-12-15 2018-01-26 Centre National De La Recherche Scientifique - Cnrs - Transistor hemt
JP6604036B2 (ja) * 2015-06-03 2019-11-13 富士通株式会社 化合物半導体装置及びその製造方法
JP6687831B2 (ja) * 2015-10-30 2020-04-28 富士通株式会社 化合物半導体装置及びその製造方法
ITUB20155862A1 (it) 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
JP2018026431A (ja) 2016-08-09 2018-02-15 株式会社東芝 窒化物半導体装置
JP7019942B2 (ja) * 2016-09-28 2022-02-16 富士通株式会社 化合物半導体基板及びその製造方法、化合物半導体装置及びその製造方法、電源装置、高出力増幅器
TWI692873B (zh) * 2017-07-03 2020-05-01 世界先進積體電路股份有限公司 高電子遷移率電晶體元件及其製造方法
CN111033752B (zh) * 2017-08-25 2024-02-09 苏州晶湛半导体有限公司 p型半导体的制造方法、增强型器件及其制造方法
US10217831B1 (en) 2017-08-31 2019-02-26 Vanguard International Semiconductor Corporation High electron mobility transistor devices
US20210257463A1 (en) * 2018-06-20 2021-08-19 Lawrence Livermore National Security, Llc Field assisted interfacial diffusion doping through heterostructure design
JP7016311B2 (ja) * 2018-11-06 2022-02-04 株式会社東芝 半導体装置
CN113692459A (zh) * 2019-03-29 2021-11-23 三菱化学株式会社 GaN基板晶片和GaN基板晶片的制造方法
TWI811394B (zh) * 2019-07-09 2023-08-11 聯華電子股份有限公司 高電子遷移率電晶體及其製作方法
US20210126120A1 (en) * 2019-10-23 2021-04-29 Analog Devices, Inc. Modification of electric fields of compound semiconductor devices
CN113571516B (zh) * 2020-04-29 2024-02-06 广东致能科技有限公司 一种iii族氮化物半导体集成电路结构、制造方法及其应用
CN113838929A (zh) * 2020-06-23 2021-12-24 广东致能科技有限公司 一种半导体器件及其制造方法
WO2023181749A1 (ja) * 2022-03-25 2023-09-28 ヌヴォトンテクノロジージャパン株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060214193A1 (en) * 2005-03-23 2006-09-28 Nichia Corporation Field effect transistor
US7262446B2 (en) * 2001-07-19 2007-08-28 Sony Corporation Semiconductor device and process for production thereof
US20090050938A1 (en) * 2007-08-23 2009-02-26 Nkg Insulators, Ltd. Mis gate structure type hemt device and method of fabricating mis gate structure type hemt device
US20090212325A1 (en) * 2008-02-25 2009-08-27 Sanken Electric Co., Ltd. Hetero Field Effect Transistor and Manufacturing Method Thereof
CN102197468A (zh) * 2008-10-29 2011-09-21 富士通株式会社 化合物半导体器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US8174048B2 (en) * 2004-01-23 2012-05-08 International Rectifier Corporation III-nitride current control device and method of manufacture
JP2008112868A (ja) * 2006-10-30 2008-05-15 Eudyna Devices Inc 半導体装置およびその製造方法
JP5611653B2 (ja) * 2010-05-06 2014-10-22 株式会社東芝 窒化物半導体素子

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262446B2 (en) * 2001-07-19 2007-08-28 Sony Corporation Semiconductor device and process for production thereof
US20060214193A1 (en) * 2005-03-23 2006-09-28 Nichia Corporation Field effect transistor
US20090050938A1 (en) * 2007-08-23 2009-02-26 Nkg Insulators, Ltd. Mis gate structure type hemt device and method of fabricating mis gate structure type hemt device
US20090212325A1 (en) * 2008-02-25 2009-08-27 Sanken Electric Co., Ltd. Hetero Field Effect Transistor and Manufacturing Method Thereof
CN102197468A (zh) * 2008-10-29 2011-09-21 富士通株式会社 化合物半导体器件及其制造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158948A (zh) * 2015-04-10 2016-11-23 中国科学院苏州纳米技术与纳米仿生研究所 Ⅲ族氮化物增强型hemt器件及其制作方法
CN106158949A (zh) * 2015-04-10 2016-11-23 中国科学院苏州纳米技术与纳米仿生研究所 Ⅲ族氮化物增强型hemt器件
CN106158948B (zh) * 2015-04-10 2020-05-19 中国科学院苏州纳米技术与纳米仿生研究所 Ⅲ族氮化物增强型hemt器件及其制作方法
CN107230723A (zh) * 2016-03-24 2017-10-03 台达电子工业股份有限公司 半导体装置与其制造方法
CN108110054A (zh) * 2017-12-22 2018-06-01 苏州闻颂智能科技有限公司 一种GaN基HEMT器件及其制备方法
CN108110054B (zh) * 2017-12-22 2020-09-04 苏州闻颂智能科技有限公司 一种GaN基HEMT器件及其制备方法
CN110112214A (zh) * 2019-04-25 2019-08-09 芜湖启迪半导体有限公司 一种耐高压的hemt器件及制备方法
CN111681958A (zh) * 2020-05-29 2020-09-18 华南理工大学 一种新型异质结构镁扩散制备常关型hemt器件的方法
WO2023015541A1 (en) * 2021-08-13 2023-02-16 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

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Publication number Publication date
JP2014072397A (ja) 2014-04-21
US20140091364A1 (en) 2014-04-03
TW201413952A (zh) 2014-04-01

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