JP7543773B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本開示は、半導体装置及びその製造方法に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。近年では、例えば、ＧａＮ系高電子移動度トランジスタ（high electron mobility transistor:ＨＥＭＴ）に関する技術が開発されている。
ＧａＮ系ＨＥＭＴの一例では、電子走行層にＧａＮが用いられ、電子供給層にＡｌＧａＮが用いられ、ＧａＮにおけるピエゾ分極や自発分極の作用により電子走行層において高濃度の二次元電子ガス（two-dimensional electron gas:２ＤＥＧ）が生成される。このため、ＧａＮ系ＨＥＭＴは高出力増幅器や高効率スイッチング素子への応用が期待されている。
ＨＥＭＴを高周波デバイスに用いるためには、ゲート長を短くすることが好ましい。
国際公開第２００９／００１８８８号 特開２０１５－１８５８０９号公報
従来の半導体装置では、ゲート長を短くするとオフリーク電流が流れやすくなる。また、オフリーク電流を抑制するために電子走行層を薄くすると電流コラプスが生じやすくなる。
本開示の目的は、オフリーク電流及び電流コラプスを抑制することができる半導体装置及びその製造方法を提供することにある。
本開示の一形態によれば、ＡｌＮの基板と、前記基板の上方に設けられた窒化物半導体の電子走行層と、前記電子走行層の上方に設けられた電子供給層と、前記電子供給層の上方に設けられたキャップ層とを含む半導体積層構造と、前記基板と前記電子走行層の間に設けられたＡｌ ｘ Ｇａ １．０－ｘ Ｎ（０．２≦ｘ≦１．０）のバッファ層と、前記電子供給層の上方のゲート電極、ソース電極及びドレイン電極と、を有し、前記電子走行層は前記半導体積層構造の最下層に位置し、前記バッファ層は前記基板及び前記電子走行層に直接接触し、前記ゲート電極は前記キャップ層に直接接触し、前記ゲート電極のゲート長は０．３μｍ以下であり、前記ゲート電極のゲート長に対する前記半導体積層構造の厚さの比は４．０以下である半導体装置が提供される。
本開示によれば、オフリーク電流及び電流コラプスを抑制することができる。
参考例に係る半導体装置を示す断面図である。 第１実施形態に係る半導体装置を示す断面図である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 第２実施形態に係る半導体装置を示す断面図である。 第１実験の結果を示す図である。 第２実験の結果を示す図である。 試料Ａの第３実験の結果を示す図である。 試料Ｂの第３実験の結果を示す図である。 試料Ｃの第３実験の結果を示す図である。 試料Ａ、試料Ｂ及び試料Ｃのコラプス率を示す図である。 第３実施形態に係るディスクリートパッケージを示す図である。 第４実施形態に係るＰＦＣ回路を示す結線図である。 第５実施形態に係る電源装置を示す結線図である。 第６実施形態に係る増幅器を示す結線図である。
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
（参考例）
まず、参考例について説明する。図１は、参考例に係る半導体装置を示す断面図である。
参考例に係る半導体装置９００は、図１に示すように、ＳｉＣの基板９０１と、基板９０１上に形成されたＡｌＧａＮのバッファ層９０２と、バッファ層９０２上に形成された半導体積層構造９０７とを有する。半導体積層構造９０７は、ｉ－ＧａＮの電子走行層９０３と、ｉ－ＡｌＧａＮのスペーサ層９０４と、ｎ－ＡｌＧａＮの電子供給層９０５と、ｎ－ＧａＮのキャップ層９０６とを含む。基板９０１の転位密度は１．０×１０８ｃｍ－２～１．０×１０１０ｃｍ－２程度であり、バッファ層９０２の転位密度も１．０×１０８ｃｍ－２～１．０×１０１０ｃｍ－２程度である。バッファ層９０２のＡｌ組成は５％であり、バッファ層９０２の厚さは３００μｍである。また、半導体積層構造９０７の厚さＴｅは１．０μｍである。
キャップ層９０６に開口部９１１及び９１２が形成されており、開口部９１１内にソース電極９１３が形成され、開口部９１２内にドレイン電極９１４が形成されている。キャップ層９０６上に、ソース電極９１３及びドレイン電極９１４を覆うＳｉＮのパッシベーション膜９２１が形成されている。パッシベーション膜９２１には、平面視でソース電極９１３及びドレイン電極９１４の間に位置する開口部９２０が形成されており、開口部９２０を通じてキャップ層９０６に接するゲート電極９３０がパッシベーション膜９２１上に形成されている。開口部９２０の幅は０．１μｍであり、ゲート電極９３０のゲート長Ｌｇは０．１μｍ以下である。
半導体装置９００では、電子走行層９０３の上面の近傍に２ＤＥＧ９０９が生成される。そして、ゲート電極９３０に所定の電圧が印加されると、半導体積層構造９０７に空乏層が広がり、２ＤＥＧ２０９の一部が消失し、オフ状態となる。
しかし、半導体積層構造９０７の厚さが１．０μｍであり、空乏層は半導体積層構造９０７の下端までは届かない。このため、電子走行層９０３の下面近傍を迂回する電子が存在し、オフリーク電流が流れてしまう。
電子走行層９０３を薄くすることで空乏層を半導体積層構造９０７の下端まで届くようにすることは可能である。しかし、電子走行層９０３を薄くした場合には、オン状態のときにバッファ層９０２の転位が電子トラップとして作用し、電流コラプスが増加してしまう。
本願発明者らは、オフリーク電流及び電流コラプスを抑制するために鋭意検討を行った。この結果、ＡｌＮの基板を用い、ゲート長Ｌｇに対する半導体積層構造の厚さＴｅの比を所定の範囲内とすることでオフリーク電流及び電流コラプスを抑制できることが明らかになった。
（第１実施形態）
次に、第１実施形態について説明する。第１実施形態は高電子移動度トランジスタ（ＨＥＭＴ）を含む半導体装置に関する。図２は、第１実施形態に係る半導体装置を示す断面図である。
第１実施形態に係る半導体装置１００は、図２に示すように、ＡｌＮの基板１０１と、基板１０１上に形成されたバッファ層１０２と、バッファ層１０２の上に形成された半導体積層構造１０７とを有する。半導体積層構造１０７は、例えば、窒化物半導体の電子走行層１０３と、スペーサ層１０４と、電子供給層１０５と、キャップ層１０６とを含む。バッファ層１０２は、例えば厚さが１００ｎｍ以下のＡｌｘＧａ１－ｘＮ層である。バッファ層１０２のＡｌ組成ｘは、例えば０．２以上である。電子走行層１０３は、例えば不純物の意図的なドーピングが行われていないＧａＮ層（ｉ－ＧａＮ層）である。スペーサ層１０４は、例えば厚さが４ｎｍ～６ｎｍで不純物の意図的なドーピングが行われていないＡｌＧａＮ層（ｉ－ＡｌＧａＮ層）である。電子供給層１０５は、例えば厚さが２５ｎｍ～３５ｎｍのｎ型のＡｌＧａＮ層（ｎ－ＡｌＧａＮ層）である。キャップ層１０６は、例えば厚さが１ｎｍ～１０ｎｍのｎ型のＧａＮ層（ｎ－ＧａＮ層）である。半導体積層構造１０７の厚さＬ１１は、例えば１．２μｍ以下である。電子供給層１０５及びキャップ層１０６には、例えばＳｉが５×１０１８ｃｍ－３程度の濃度でドーピングされている。
例えば、ＡｌＮの基板１０１の転位密度は１０５ｃｍ－２以下であり、ＡｌｘＧａ１－ｘＮのバッファ層１０２の転位密度も１０５ｃｍ－２以下である。ＡｌＮの基板１０１の転位密度が１０４ｃｍ－２以上１０５ｃｍ－２以下であってもよく、ＡｌｘＧａ１－ｘＮのバッファ層１０２の転位密度が１０４ｃｍ－２以上１０５ｃｍ－２以下であってもよい。
キャップ層１０６に開口部１１１及び１１２が形成されており、開口部１１１内にソース電極１１３が形成され、開口部１１２内にドレイン電極１１４が形成されている。キャップ層１０６上に、ソース電極１１３及びドレイン電極１１４を覆うパッシベーション膜１２１が形成されている。パッシベーション膜１２１は、例えば厚さが１０ｎｍ～１００ｎｍのＳｉＮ膜である。パッシベーション膜１２１には、平面視でソース電極１１３及びドレイン電極１１４の間に位置する開口部１２０が形成されており、開口部１２０を通じてキャップ層１０６に接するゲート電極１３０がパッシベーション膜１２１上に形成されている。開口部１２０の幅は０．３μｍ以下であり、ゲート電極１３０のゲート長Ｌ１２は０．３μｍ以下である。ゲート電極１３０のゲート長Ｌｇに対する半導体積層構造１０７の厚さＴｅの比は４．０以下である。
ソース電極１１３及びドレイン電極１１４は、例えば金属からなり、チタン（Ｔｉ）膜と、その上のアルミニウム（Ａｌ）膜との積層体を含んでもよい。ゲート電極１３０は、いわゆるＴ字型構造を有している。ゲート電極１３０は、例えば金属からなり、ニッケル（Ｎｉ）膜と、その上の金（Ａｕ）膜との積層体を含んでもよい。
半導体装置１００では、電子走行層１０３の上面の近傍に２ＤＥＧ１０９が生成される。そして、ゲート電極１３０に所定の電圧が印加されると、半導体積層構造１０７に空乏層が広がり、２ＤＥＧ１０９の一部が消失し、オフ状態となる。この時、ゲート電極１３０のゲート長Ｌｇに対する半導体積層構造１０７の厚さＴｅの比が４．０以下であるため、空乏層は半導体積層構造１０７の下端まで届く。このため、電子走行層１０３の下面近傍における電子の迂回を抑制し、オフリーク電流を抑制することができる。
また、バッファ層１０２のＡｌ組成ｘが０．２以上であるため、バッファ層１０２が電子走行層１０３に対してバックバリアとして機能し得る。更に、バッファ層１０２の厚さが１００ｎｍ以下であるため、ＡｌＮの基板１０１も電子走行層１０３に対してバックバリアとして機能し得る。従って、バッファ層１０２及び基板１０１のバックバリアによってもオフリーク電流を抑制することができる。
更に、本実施形態では、電子走行層１０３が、ＡｌＮの基板１０１の上のＡｌｘＧａ１－ｘＮのバッファ層１０２の上に形成されている。このため、バッファ層１０２の転位密度が低く、空乏層が半導体積層構造１０７の下端に届く程度に電子走行層１０３が薄いものの、電流コラプスの発生を抑制することができる。
次に、第１実施形態に係る半導体装置１００の製造方法について説明する。図３～図７は、第１実施形態に係る半導体装置１００の製造方法を示す断面図である。
まず、図３に示すように、基板１０１の上にバッファ層１０２を形成し、バッファ層１０２の上に電子走行層１０３、スペーサ層１０４、電子供給層１０５及びキャップ層１０６を含む半導体積層構造１０７を形成する。バッファ層１０２及び半導体積層構造１０７は、例えば有機金属気相成長（metal organic vapor phase epitaxy：ＭＯＶＰＥ）法により形成することができる。この結果、電子走行層１０３の上面近傍に、２ＤＥＧ１０９が生成する。
バッファ層１０２及び半導体積層構造１０７の形成に際しては、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ３）ガスの混合ガスを用いる。このとき、成長させる窒化物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各窒化物半導体層に共通の原料であるアンモニアガスの流量は、例えば１００ｃｃｍ～１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ～３００Ｔｏｒｒ程度、成長温度は１０００℃～１２００℃程度とする。また、ｎ型の窒化物半導体層（例えば電子供給層１０５及びキャップ層１０６）を成長させる際には、例えば、Ｓｉを含むＳｉＨ４ガスを所定の流量で混合ガスに添加し、窒化物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、例えば１×１０１８ｃｍ－３程度～１×１０２０ｃｍ－３とする。
次いで、図４に示すように、キャップ層１０６に開口部１１１及び１１２を形成し、開口部１１１内にソース電極１１３を形成し、開口部１１２内にドレイン電極１１４を形成する。例えば、フォトリソグラフィ技術によってソース電極１１３の形成予定領域及びドレイン電極１１４の形成予定領域のそれぞれに開口部を有するレジスト膜を設け、塩素系ガスを用いたドライエッチングを行うことによって、開口部１１１及び１１２を形成することができる。更に、例えば、このレジスト膜を成長マスクとして蒸着法により金属膜を形成し、このレジスト膜をその上の金属膜と共に除去することで、レジスト膜の開口部の内側にソース電極１１３及びドレイン電極１１４を形成することができる。すなわち、リフトオフ法によりソース電極１１３及びドレイン電極１１４を形成することができる。金属膜の形成では、例えば、Ｔｉ膜を形成した後にＡｌ膜を形成する。レジスト膜の除去後に、例えば、窒素雰囲気中にて４００℃～１０００℃で熱処理を行い、オーミック特性を確立する。
開口部１１１及び１１２の形成前に、半導体積層構造１０７に素子領域を画定する素子分離領域を形成してもよい。素子分離領域の形成では、例えば、素子分離領域を形成する予定の領域を露出するフォトレジストのパターンをキャップ層１０６上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。素子分離領域では、２ＤＥＧ１０９が消失する。
ソース電極１１３及びドレイン電極１１４の形成後、図５に示すように、キャップ層１０６上にソース電極１１３及びドレイン電極１１４を覆うパッシベーション膜１２１を形成する。パッシベーション膜１２１は、例えばプラズマ化学気相堆積（chemical vapor deposition：ＣＶＤ）法により形成することができる。パッシベーション膜１２１は、原子層堆積（atomic layer deposition：ＡＬＤ）法又はスパッタ法により形成してもよい。
次いで、図６に示すように、パッシベーション膜１２１に開口部１２０を形成する。開口部１２０の形成では、例えば、フォトリソグラフィにより開口部１２０を形成する予定の領域を露出するフォトレジストのパターンをパッシベーション膜１２１上に形成し、このパターンをエッチングマスクとして弗素系ガス又は塩素系ガスを用いたドライエッチングを行う。ドライエッチングに代えて、弗酸又はバッファード弗酸等を用いたウェットエッチングを行ってもよい。
その後、図７に示すように、開口部１２０を通じてキャップ層１０６に接するゲート電極１３０をソース電極１１３とドレイン電極１１４との間でパッシベーション膜１２１上に形成する。ゲート電極１３０の形成では、例えば、フォトリソグラフィ技術によってゲート電極１３０の形成予定領域に開口部を有するレジスト膜を設ける。そして、このレジスト膜を成長マスクとして蒸着法により金属膜を形成し、このレジスト膜をその上の金属膜と共に除去することで、レジスト膜の開口部の内側にゲート電極１３０を形成することができる。すなわち、リフトオフ法によりゲート電極１３０を形成することができる。金属膜の形成では、例えば、Ｎｉ膜を形成した後にＡｕ膜を形成する。
このようにして、第１実施形態に係る半導体装置１００を製造することができる。
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態はＨＥＭＴを含む半導体装置に関し、主にバッファ層の構成の点で第１実施形態と相違する。図８は、第２実施形態に係る半導体装置を示す断面図である。
第２実施形態に係る半導体装置２００は、図８に示すように、第１実施形態におけるバッファ層１０２に代えてバッファ層２０２を有する。バッファ層２０２の厚さは１００ｎｍ以下である。バッファ層２０２は、基板１０１の上に形成されたＡｌｘ１Ｇａ１－ｘ１Ｎ層２０２Ａと、Ａｌｘ１Ｇａ１－ｘ１Ｎ層２０２Ａの上に形成されたＡｌｘ２Ｇａ１－ｘ２Ｎ層２０２Ｂと、Ａｌｘ２Ｇａ１－ｘ２Ｎ層２０２Ｂの上に形成されたＡｌｘ３Ｇａ１－ｘ３Ｎ層２０２Ｃとを含む。Ａｌｘ１Ｇａ１－ｘ１Ｎ層２０２ＡのＡｌ組成ｘ１はＡｌｘ２Ｇａ１－ｘ２Ｎ層２０２ＢのＡｌ組成ｘ２よりも高く、Ａｌｘ２Ｇａ１－ｘ２Ｎ層２０２ＢのＡｌ組成ｘ２はＡｌｘ３Ｇａ１－ｘ３Ｎ層２０２ＣのＡｌ組成ｘ３よりも高い。Ａｌ組成ｘ３は、例えば０．２以上である。
例えば、Ａｌｘ１Ｇａ１－ｘ１Ｎ層２０２Ａ、Ａｌｘ２Ｇａ１－ｘ２Ｎ層２０２Ｂ及びＡｌｘ３Ｇａ１－ｘ３Ｎ層２０２Ｃのそれぞれの転位密度は１０５ｃｍ－２以下である。Ａｌｘ１Ｇａ１－ｘ１Ｎ層２０２Ａ、Ａｌｘ２Ｇａ１－ｘ２Ｎ層２０２Ｂ及びＡｌｘ３Ｇａ１－ｘ３Ｎ層２０２Ｃのそれぞれの転位密度が１０４ｃｍ－２以上１０５ｃｍ－２以下であってもよい。
他の構成は第１実施形態と同様である。
第２実施形態によっても第１実施形態と同様の効果が得られる。また、バッファ層２０２が、Ａｌ組成が基板１０１側ほど高く、電子走行層１０３側ほど低い３つの層を含むため、格子整合させやすく、バッファ層２０２のバックバリアの機能を向上することができる。
なお、第２実施形態においてバッファ層２０２を構成するＡｌＧａＮ層の数は限定されない。ＡｌＧａＮ層の数が２であってもよく、４以上であってもよい。
本開示において、ゲート長Ｌｇは０．３μｍ以下である。ゲート長Ｌｇが０．３μｍ超では、高周波動作のために十分な動作速度が得られないおそれがあるためである。ゲート長Ｌｇは、好ましくは０．２μｍ以下であり、より好ましくは０．１μｍ以下である。
本開示において、ゲート長Ｌｇに対する半導体積層構造の厚さＴｅの比（Ｔｅ／Ｌｇ）は４．０以下である。比（Ｔｅ／Ｌｇ）が４．０超であると、電子走行層の下面近傍における電子の迂回を十分に抑制できないおそれがあるためである。比（Ｔｅ／Ｌｇ）は、好ましくは３．５以下であり、より好ましくは３．０以下である。
本開示において、バッファ層のＡｌ組成は、好ましくは０．２以上である。これは、Ａｌ組成が０．２未満であると、電子がバッファ層内を迂回してオフリーク電流が発生するおそれがあるためである。このため、バッファ層のＡｌ組成は、好ましくは０．２以上であり、より好ましくは０．３以上であり、更に好ましくは０．４以上である。また、バッファ層と電子走行層との格子整合の観点から、バッファ層のＡｌ組成は、好ましくは０．９以下であり、より好ましくは０．８以下であり、更に好ましくは０．７以下である。
本開示において、バッファ層の厚さは１００ｎｍ以下であることが好ましい。これは、ＡｌＮの基板によるバックバリアの効果を得るためである。バッファ層の厚さは１００ｎｍ以下であることが好ましく、８０ｎｍ以下であることがより好ましく、６０ｎｍ以下であることが更に好ましい。
なお、電子走行層１０３を基板１０１の上にエピタキシャル成長できる場合には、バッファ層１０２、２０２が形成されなくてもよい。すなわち、電子走行層１０３の下面が基板１０１に直接接してもよい。
次に、本願発明者らが行った実験について説明する。
（第１実験）
第１実験では、第１実施形態に倣った第１構造と、参考例に倣った第２構造とを用い、比（Ｔｅ／Ｌｇ）毎にオフリーク電流を測定した。
第１構造では、基板１０１としてＡｌＮの基板１０１を用い、バッファ層１０２として厚さが６０ｎｍでＡｌ組成ｘが０．３のＡｌＧａＮ層を用いた。そして、半導体積層構造１０７の厚さＴｅ、ゲート電極１３０のゲート長Ｌｇを異ならせた６個の試料を作製し、それぞれについてオフリーク電流を測定した。
第２構造では、基板９０１としてＳｉＣの基板９０１を用い、バッファ層９０２として厚さが３００ｎｍでＡｌ組成ｘが０．０５のＡｌＧａＮ層を用いた。そして、半導体積層構造９０７の厚さＴｅ、ゲート電極９３０のゲート長Ｌｇを異ならせた５個の試料を作製し、それぞれについてオフリーク電流を測定した。
図９は、第１実験の結果を示す図である。図９の横軸は比（Ｔｅ／Ｌｇ）を示し、縦軸はオフリーク電流を示す。図９に示すように、比（Ｔｅ／Ｌｇ）が同じであれば、第１構造におけるオフリーク電流が第２構造におけるオフリーク電流よりも小さかった。また、第１構造では、比（Ｔｅ／Ｌｇ）が４．０以下であると、オフリーク電流が１．０×１０－５Ａ／ｍｍ以下と著しく低かった。
（第２実験）
第２実験では、第１構造のうちで比（Ｔｅ／Ｌｇ）が３．０の試料（試料Ａ）と、第２構造のうちで比（Ｔｅ／Ｌｇ）が１０．０の試料（試料Ｂ）とについて、ソース－ゲート間電圧Ｖｇｓを変化させたときのドレイン電流Ｉｄ及びゲートリーク電流Ｉｇを測定した。試料Ａでは、厚さＴｅが０．３μｍであり、ゲート長Ｌｇが０．１μｍである。試料Ｂでは、厚さＴｅが１．０μｍであり、ゲート長Ｌｇが０．１μｍである。
図１０は、第２実験の結果を示す図である。図１０の横軸はソース－ゲート間電圧Ｖｇｓと閾値電圧Ｖｔｈとの差（Ｖｇｓ－Ｖｔｈ）を示し、縦軸はドレイン電流Ｉｄ及びゲートリーク電流Ｉｇを示す。図１０に示すように、オフ状態となる電圧差（Ｖｇｓ－Ｖｔｈ）が－３Ｖのとき、試料Ｂでは６．１×１０－４Ａ／ｍｍのドレイン電流Ｉｄが流れたのに対し、試料Ａで流れたドレイン電流Ｉｄは僅か７．６×１０－６Ａ／ｍｍであった。また、バックバリアの効果により試料Ａのゲートリーク電流Ｉｇは試料Ｂのゲートリーク電流Ｉｇよりも小さかった。
（第３実験）
第３実験では、上記の試料Ａ及び試料Ｂと、第２構造のうちで比（Ｔｅ／Ｌｇ）が３．０の試料（試料Ｃ）とについて、電流コラプスの程度を確認した。すなわち、ソース－ゲート間電圧Ｖｇｓを２Ｖとし、バイアスストレスを印加した時と印加しない時とで、ソース－ドレイン間電圧Ｖｄｓとドレイン電流Ｉｄとの関係を測定し、ソース－ドレイン間電圧Ｖｄｓが７Ｖの時のドレイン電流Ｉｄの比を算出した。
図１１は、試料Ａの第３実験の結果を示す図であり、図１２は、試料Ｂの第３実験の結果を示す図であり、図１３は、試料Ｃの第３実験の結果を示す図である。図１１～図１３中の横軸はソース－ドレイン間電圧Ｖｄｓを示し、縦軸はドレイン電流Ｉｄを示す。図１１に示すように、試料Ａでは、ソース－ドレイン間電圧Ｖｄｓが７Ｖであり、バイアスストレスが印加されない時のドレイン電流Ｉｄに対するバイアスストレスが印加された時のドレイン電流Ｉｄの比（コラプス率）が８７％であった。試料Ｂでは、コラプス率が７３％であり、試料Ｃでは、コラプス率が５３％であった。
図１４は、試料Ａ、試料Ｂ及び試料Ｃのコラプス率を示す図である。図１４の横軸は比（Ｔｅ／Ｌｇ）を示し、縦軸はコラプス率を示す。図１４に示すように、第２構造に属する試料Ｂと試料Ｃとの間では、比（Ｔｅ／Ｌｇ）が小さい試料Ｃにおいてコラプス率が小さく、電流コラプスが顕著であった。
（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１５は、第３実施形態に係るディスクリートパッケージを示す図である。
第３実施形態では、図１５に示すように、第１～第２実施形態のいずれかと同様の構造を備えた半導体装置１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１１４が接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１１３に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１３０に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及び半導体装置１２１０等がモールド樹脂１２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。まず、半導体装置１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第４実施形態）
次に、第４実施形態について説明する。第４実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１６は、第４実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１～第２実施形態のいずれかと同様の構造を備えた半導体装置が用いられている。
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
（第５実施形態）
次に、第５実施形態について説明する。第５実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図１７は、第５実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
一次側回路１２６１には、第４実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１～第２実施形態のいずれかと同様の構造を備えた半導体装置が用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第６実施形態）
次に、第６実施形態について説明する。第６実施形態は、ＨＥＭＴを備えた増幅器に関する。図１８は、第６実施形態に係る増幅器を示す結線図である。
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１～第２実施形態のいずれかと同様の構造を備えた半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。
本開示において、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極の形成後に熱処理を行ってもよい。
ゲート電極の構造として、上記の実施形態ではショットキー型ゲート構造が用いられているが、ＭＩＳ（metal-insulator-semiconductor）型ゲート構造が用いられてもよい。
半導体積層構造に含まれる窒化物半導体の層の組成は、上記の実施形態に記載されたものに限定されない。例えば、ＩｎＡｌＮ、ＩｎＧａＡｌＮ等の窒化物半導体が用いられてもよい。
また、本開示の製造方法における各工程の順序は、上記の実施形態に記載のものに限定されない。例えば、パッシベーション膜がソース電極及びドレイン電極より先に形成されてもよい。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
ＡｌＮの基板と、
前記基板の上方に設けられた窒化物半導体の電子走行層及び電子供給層を含む半導体積層構造と、
前記電子供給層の上方のゲート電極、ソース電極及びドレイン電極と、
を有し、
前記電子走行層は前記半導体積層構造の最下層に位置し、
前記ゲート電極のゲート長は０．３μｍ以下であり、
前記ゲート電極のゲート長に対する前記半導体積層構造の厚さの比は４．０以下であることを特徴とする半導体装置。
（付記２）
前記基板と前記電子走行層の間に設けられたＡｌｘＧａ１.０－ｘＮ（０．０≦ｘ≦１．０）のバッファ層を有することを特徴とする付記１に記載の半導体装置。
（付記３）
前記バッファ層のＡｌ組成ｘは、０．２以上であることを特徴とする付記２に記載の半導体装置。
（付記４）
前記バッファ層は、
第１Ａｌ組成を有する第１バッファ層と、
前記第１バッファ層の上方に設けられ、前記第１Ａｌ組成よりも低い第２Ａｌ組成を有する第２バッファ層と、
を有することを特徴とする付記２又は３に記載の半導体装置。
（付記５）
前記バッファ層の厚さは１００ｎｍ以下であることを特徴とする付記２乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記バッファ層の転位密度は、１．０×１０５ｃｍ－２以下であることを特徴とする付記２乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記電子走行層の下面は前記基板に直接接することを特徴とする付記１に記載の半導体装置。
（付記８）
ＡｌＮの基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成する工程と、
前記電子供給層の上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記電子走行層は前記半導体積層構造の最下層に位置し、
前記ゲート電極のゲート長に対する前記半導体積層構造の厚さの比を４．０以下とすることを特徴とする半導体装置の製造方法。
（付記９）
前記半導体積層構造を形成する工程の前に、前記基板の上方にバッファ層を形成する工程を有し、
前記半導体積層構造を前記バッファ層の上に形成することを特徴とする付記８に記載の半導体装置の製造方法。
１００、２００：半導体装置
１０１：基板
１０２、２０２：バッファ層
１０３：電子走行層
１０５：電子供給層
１０７：半導体積層構造
１１３：ソース電極
１１４：ドレイン電極
１３０：ゲート電極
２０２Ａ：Ａｌｘ１Ｇａ１－ｘ１Ｎ層
２０２Ｂ：Ａｌｘ２Ｇａ１－ｘ２Ｎ層
２０２Ｃ：Ａｌｘ３Ｇａ１－ｘ３Ｎ層

Claims (7)

  1. ＡｌＮの基板と、
    前記基板の上方に設けられた窒化物半導体の電子走行層と、前記電子走行層の上方に設けられた電子供給層と、前記電子供給層の上方に設けられたキャップ層とを含む半導体積層構造と、
    前記基板と前記電子走行層の間に設けられたＡｌ ｘ Ｇａ １．０－ｘ Ｎ（０．２≦ｘ≦１．０）のバッファ層と、
    前記電子供給層の上方のゲート電極、ソース電極及びドレイン電極と、
    を有し、
    前記電子走行層は前記半導体積層構造の最下層に位置し、
    前記バッファ層は前記基板及び前記電子走行層に直接接触し、
    前記ゲート電極は前記キャップ層に直接接触し、
    前記ゲート電極のゲート長は０．３μｍ以下であり、
    前記ゲート電極のゲート長に対する前記半導体積層構造の厚さの比は４．０以下であることを特徴とする半導体装置。
  2. 前記キャップ層に、前記電子供給層に達する第１開口及び第２開口が形成され、
    前記ソース電極は前記第１開口内に設けられ、前記電子供給層に直接接触し、
    前記ドレイン電極は前記第２開口内に設けられ、前記電子供給層に直接接触し、
    前記キャップ層の上に設けられたパッシベーション膜を有し、
    前記パッシベーション膜に、平面視で前記第１開口と前記第２開口との間に位置する第３開口が形成され、
    前記ゲート電極は前記第３開口の下端で前記キャップ層に直接接触することを特徴とする請求項１に記載の半導体装置。
  3. 前記バッファ層の転位密度は１．０×１０ ５ ｃｍ －２ 以下であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記バッファ層は、
    第１Ａｌ組成を有する第１バッファ層と、
    前記第１バッファ層の上方に設けられ、前記第１Ａｌ組成よりも低い第２Ａｌ組成を有する第２バッファ層と、
    を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記バッファ層の厚さは１００ｎｍ以下であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. ＡｌＮの基板の上にＡｌ ｘ Ｇａ １．０－ｘ Ｎ（０．２≦ｘ≦１．０）のバッファ層を形成する工程と、
    前記バッファ層の上に、電子走行層と、前記電子走行層の上方に設けられた電子供給層と、前記電子供給層の上方に設けられたキャップ層とを含む半導体積層構造を形成する工程と、
    前記電子供給層の上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
    を有し、
    前記電子走行層は前記半導体積層構造の最下層に位置し、
    前記バッファ層は前記基板及び前記電子走行層に直接接触し、
    前記ゲート電極は前記キャップ層に直接接触し、
    前記ゲート電極のゲート長を０．３μｍ以下とし、前記ゲート電極のゲート長に対する前記半導体積層構造の厚さの比を４．０以下とすることを特徴とする半導体装置の製造方法。
  7. 前記バッファ層の転位密度は１．０×１０ ５ ｃｍ －２ 以下であることを特徴とする請求項６に記載の半導体装置の製造方法。
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