JP2015090927A - 化合物半導体装置及びその製造方法 - Google Patents

Abstract

【課題】電力付加効率を向上することができる化合物半導体装置及びその製造方法を提供する。【解決手段】チャネル層１０１と、チャネル層１０１上方に形成されたキャリア供給層１０２と、キャリア供給層１０２上方に形成されたゲート電極１０３、ソース電極１０４及びドレイン電極１０５と、ドレイン電極１０５に電気的に接続され、平面視でドレイン電極１０５をゲート電極１０３との間に挟む位置に形成され、チャネル層１０１及びキャリア供給層１０２と非導通の金属膜１０６と、が設けられている。金属膜１０６の下面は、ゲート電極１０３の直下におけるチャネル層１０１の上面よりも下方に位置する。【選択図】図１

Description

本発明は、化合物半導体装置及びその製造方法に関する。

ＧａＮを電子走行層、ＡｌＧａＮを電子供給層として用いたＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）の性能を表す指標の一つに、電力付加効率（ＰＡＥ：power added efficiency）がある。例えば、ゲート電極のゲート長方向の寸法を小さくすることでＰＡＥを向上することができる。

しかしながら、ゲート電極のゲート長方向の寸法を小さくするほど、製造歩留まりが低下してしまう。また、短チャネル効果によって逆にＰＡＥが低下することもある。

特開２０００−１７４２６０号公報 特開２００３−３３８５１０号公報

本発明の目的は、電力付加効率を向上することができる化合物半導体装置及びその製造方法を提供することにある。

化合物半導体装置の一態様には、チャネル層と、前記チャネル層上方に形成されたキャリア供給層と、前記キャリア供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記ドレイン電極に電気的に接続され、平面視で前記ドレイン電極を前記ゲート電極との間に挟む位置に形成され、前記チャネル層及び前記キャリア供給層と非導通の金属膜と、が設けられている。前記金属膜の下面は、前記ゲート電極の直下における前記チャネル層の上面よりも下方に位置する。

化合物半導体装置の製造方法では、チャネル層上方にキャリア供給層を形成し、前記キャリア供給層上方にゲート電極、ソース電極及びドレイン電極を形成し、平面視で前記ドレイン電極を前記ゲート電極との間に挟む位置に、前記ドレイン電極に電気的に接続され、前記チャネル層及び前記キャリア供給層と非導通の金属膜を形成する。前記金属膜の下面を、前記ゲート電極の直下における前記チャネル層の上面よりも下方に位置させる。

上記の化合物半導体装置等によれば、適切な金属膜の作用により電力付加効率を向上することができる。ゲート電極のゲート長方向の寸法を小さくする必要はない。

第１の実施形態に係る化合物半導体装置の構造を示す断面図である。 参考例の構造を示す断面図である。 第１の実施形態及び参考例の特性を示す図である。 第２の実施形態に係る化合物半導体装置の構造を示す断面図である。 第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図５Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 図５Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第３の実施形態に係る化合物半導体装置の構造を示す断面図である。 第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図７Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第４の実施形態に係るディスクリートパッケージを示す図である。 第５の実施形態に係るＰＦＣ回路を示す結線図である。 第６の実施形態に係る電源装置を示す結線図である。 第７の実施形態に係る増幅器を示す結線図である。

以下、実施形態について添付の図面を参照しながら具体的に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態はＧａＮ系ＨＥＭＴの一例である。図１は、第１の実施形態に係る化合物半導体装置の構造を示す断面図である。

第１の実施形態では、図１に示すように、チャネル層１０１上方にキャリア供給層１０２が形成され、キャリア供給層１０２上方にゲート電極１０３、ソース電極１０４及びドレイン電極１０５が形成されている。ソース電極１０４及びドレイン電極１０５はキャリア供給層１０２とオーミック接触している。ドレイン電極１０５に電気的に接続され、チャネル層１０１及びキャリア供給層１０２と非導通の金属膜１０６が、平面視でドレイン電極１０５をゲート電極１０３との間に挟む位置に形成されている。金属膜１０６の下面は、ゲート電極１０３の直下におけるチャネル層１０１の上面よりも下方に位置する。

この第１の実施形態では、ドレイン電極１０５に電圧が供給されると、この電圧が金属膜１０６にも供給される。このため、金属膜１０６のゲート電極１０３側の下端からも電界が広がり、ゲート電極１０３内では、ドレイン電極１０５側の領域に電界が集中しやすくなる。従って、ＰＡＥ、特に高周波動作時のＰＡＥが向上する。また、ピンチオフ状態において空乏層が形成されやすくなるため、短チャネル効果が生じにくい。

ここで、第１の実施形態の作用について、参考例と比較しながら更に説明する。図２は参考例の構造を示す断面図である。第１の参考例では、図２（ａ）に示すように、第１の実施形態におけるドレイン電極１０５及び金属膜１０６の代わりにドレイン電極１１５が設けられている。ドレイン電極１１５の全体がキャリア供給層１０２上方にあり、ゲート長方向では、ドレイン電極１１５の寸法がドレイン電極１０５の寸法及び金属膜１０６の寸法の和と一致する。第２の参考例では、図２（ｂ）に示すように、第１の参考例におけるゲート電極１０３の代わりにゲート電極１１３が設けられている。ゲート長方向では、ゲート電極１１３の寸法はゲート電極１０３の寸法の半分である。

第１の実施形態、第１の参考例、及び第２の参考例の各々におけるゲート長Ｌｇと実効ゲート長Ｌｅｆｆとの関係を模式的に表すと、図３（ａ）のようになる。また、第１の実施形態、第１の参考例、及び第２の参考例の各々における入力電力ＰｉｎとＰＡＥとの関係を模式的に表すと、図３（ｂ）のようになる。すなわち、第１の実施形態と第１の参考例との間では、ゲート長Ｌｇが一致し、第１の実施形態の実効ゲート長Ｌｅｆｆが第１の参考例の実効ゲート長Ｌｅｆｆよりも小さい。第１の実施形態と第２の参考例との間では、実効ゲート長Ｌｅｆｆが同程度であり、第２の参考例のゲート長Ｌｇが第１の実施形態のゲート長Ｌｇの半分である。従って、図３（ｂ）に示すように、第１の実施形態及び第２の参考例では、第１の参考例と比較して、ゲート電極１０３内でドレイン電極側の領域に電界が集中しやすく、高い効率が得られる。また。第１の実施形態では、第２の参考例と比較して、ゲート長Ｌｇが大きいため、ゲート電極を高い歩留まりで形成することができ、短チャネル効果を抑制することができる。

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態はＧａＮ系ＨＥＭＴの一例である。図４は、第２の実施形態に係る化合物半導体装置の構造を示す図である。

第２の実施形態では、図４（ａ）に示すように、基板２１１上にバッファ層２１２が形成され、バッファ層２１２上にチャネル層２０１が形成されている。チャネル層２０１上にスペーサ層２１３が形成され、スペーサ層２１３上にキャリア供給層２０２が形成され、キャリア供給層２０２上にキャップ層２１４が形成されている。基板２１１は、例えばＳｉＣ基板である。バッファ層２１２は、例えばＡｌＮ層であり、化合物半導体層の一例である。チャネル層２０１は、例えば厚さが３μｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層である。スペーサ層２１３は、例えば厚さが５ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＡｌＧａＮ層である。キャリア供給層２０２は、例えば厚さが３０ｎｍ程度のｎ型のｎ−ＡｌＧａＮ層である。キャリア供給層２０２には、ｎ型の不純物として、例えばＳｉが５×１０¹⁸ｃｍ^-3程度の濃度でドーピングされている。キャップ層２１４は、例えば厚さが１０ｎｍ程度のｎ型のｎ−ＧａＮ層である。キャップ層２１４には、ｎ型の不純物として、例えばＳｉが５×１０¹⁸ｃｍ^-3程度の濃度でドーピングされている。

チャネル層２０１、スペーサ層２１３、キャリア供給層２０２、及びキャップ層２１４の積層体に、素子領域を画定する素子分離領域２１５が形成されている。素子領域内において、キャップ層２１４に開口部２１６及び開口部２１７が形成されており、開口部２１６内にソース電極２０４が形成され、開口部２１７内にドレイン電極２０５が形成されている。ソース電極２０４及びドレイン電極２０５はキャリア供給層２０２とオーミック接触している。素子領域内では、平面視でドレイン電極２０５をソース電極２０４との間に挟む位置において、キャップ層２１４、キャリア供給層２０２、スペーサ層２１３、及びチャネル層２０１に開口部２１８が形成されている。開口部２１８の下面は、ソース電極２０４及びドレイン電極２０５間でのチャネル層２０１の上面よりも下方に位置し、例えば開口部２１８はチャネル層２０１の下面まで達している。ドレイン電極２０５に電気的に接続された金属膜２０６が開口部２１８内に形成されている。例えば、金属膜２０６はＡｌを含有し、好ましくはＡｌ膜を備え、チャネル層２０１及びキャリア供給層２０２と直接接している。本実施形態では、金属膜２０６は、チャネル層２０１、スペーサ層２１３及びキャリア供給層２０２と非導通性が高く確保されている。つまり、金属膜２０６はチャネル層２０１、スペーサ層２１３及びキャリア供給層２０２とオーミック接触もショットキー接触もしていない。

ソース電極２０４、ドレイン電極２０５、及び金属膜２０６を覆う絶縁膜２１９がキャップ層２１４上に形成されている。絶縁膜２１９には、ソース電極２０４とドレイン電極２０５との間に位置する開口部２２０が形成されており、開口部２２０を介してキャップ層２１４とショットキー接触するゲート電極２０３が設けられている。ゲート電極２０３を覆う絶縁膜２２１が絶縁膜２１９上に形成されている。絶縁膜２１９及び絶縁膜２２１の材料は特に限定されず、例えばシリコン窒化膜が用いられる。例えば、絶縁膜２１９の厚さは１０ｎｍ〜５０００ｎｍ（例えば１００ｎｍ）程度である。

この第２の実施形態では、ドレイン電極２０５に電圧が供給されると、この電圧が金属膜２０６にも供給される。このため、金属膜２０６のゲート電極２０３側の下端からも電界が広がり、ゲート電極２０３内では、ドレイン電極２０５側の領域に電界が集中しやすくなる。従って、ＰＡＥ、特に高周波動作時のＰＡＥが向上する。また、ピンチオフ状態において空乏層が形成されやすくなるため、短チャネル効果が生じにくい。

なお、図４（ｂ）に示すように、金属膜２０６とチャネル層２０１、スペーサ層２１３、及びキャリア供給層２０２との間に絶縁膜２２２が形成されていてもよい。

次に、第２の実施形態に係る化合物半導体装置の製造方法について説明する。図５Ａ乃至図５Ｃは、第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。

先ず、図５Ａ（ａ）に示すように、基板２１１上に、バッファ層２１２、チャネル層２０１、スペーサ層２１３、キャリア供給層２０２、及びキャップ層２１４を形成する。バッファ層２１２、チャネル層２０１、スペーサ層２１３、キャリア供給層２０２、及びキャップ層２１４は、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法により形成することができる。

これら化合物半導体層の形成に際しては、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ₃）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、例えば１００ｃｃｍ〜１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型の化合物半導体層（例えばキャリア供給層２０２及びキャップ層２１４）を成長させる際には、例えば、Ｓｉを含むＳｉＨ₄ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０¹⁸ｃｍ^-3程度〜１×１０²⁰ｃｍ^-3程度、例えば５×１０¹⁸ｃｍ^-3程度とする。

次いで、図５Ａ（ｂ）に示すように、キャップ層２１４、キャリア供給層２０２、スペーサ層２１３、及びチャネル層２０１に素子領域を画定する素子分離領域２１５を形成する。素子分離領域２１５の形成では、例えば、素子分離領域２１５を形成する予定の領域を露出するフォトレジストのパターンをキャップ層２１４上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。

その後、図５Ａ（ｃ）に示すように、ソース電極２０４を形成する予定の領域及びドレイン電極２０５を形成する予定の領域を露出し、他の領域を覆うレジストパターン２５１をキャップ層２１４上に形成する。続いて、レジストパターン２５１をマスクとしたドライエッチングにより、キャップ層２１４に開口部２１６及び開口部２１７を形成する。

次いで、図５Ｂ（ｄ）に示すように、レジストパターン２５１を除去し、開口部２１６内にソース電極２０４を形成し、開口部２１７内にドレイン電極２０５を形成する。ソース電極２０４及びドレイン電極２０５は、例えばリフトオフ法により形成することができる。すなわち、ソース電極２０４を形成する予定の領域及びドレイン電極２０５を形成する予定の領域を露出し、他の領域を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｔｉ膜を形成した後にＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜９００℃（例えば５８０℃）で熱処理を行い、オーミック特性を確立する。

ソース電極２０４及びドレイン電極２０５の形成後には、図５Ｂ（ｅ）に示すように、金属膜２０６を形成する予定の領域を露出し、他の領域を覆うレジストパターン２５２をソース電極２０４、ドレイン電極２０５、及びキャップ層２１４上に形成する。その後、レジストパターン２５２をマスクとしたドライエッチングにより、キャップ層２１４、キャリア供給層２０２、スペーサ層２１３、及びチャネル層２０１に開口部２１８を形成する。

続いて、図５Ｂ（ｆ）に示すように、レジストパターン２５２を除去し、開口部２１８内に金属膜２０６を形成する。金属膜２０６は、例えばリフトオフ法により形成することができる。すなわち、金属膜２０６を形成する予定の領域を露出し、他の領域を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｔｉ膜を形成した後にＡｌ膜を形成する。

金属膜２０６の形成後には、オーミック特性が確立するような熱処理を行うことなく、図５Ｃ（ｇ）に示すように、ソース電極２０４、ドレイン電極２０５、及び金属膜２０６を覆う絶縁膜２１９をキャップ層２１４上に形成する。絶縁膜２１９は、例えば化学気相成長（ＣＶＤ：chemical vapor deposition）法、原子層堆積（ＡＬＤ：atomic layer deposition）法、又はスパッタ法により形成することができる。

次いで、図５Ｃ（ｈ）に示すように、絶縁膜２１９のゲート電極２０３を形成する予定の領域に開口部２２０を形成する。開口部２２０は、例えばドライエッチングにより形成することができる。開口部２２０をウェットエッチング又はイオンミリングにより形成してもよい。その後、開口部２２０内にゲート電極２０３を形成する。ゲート電極２０３は、例えばリフトオフ法により形成することができる。すなわち、ゲート電極２０３を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｎｉ膜を形成した後にＡｕ膜を形成する。続いて、例えば、１００℃〜５００℃（例えば２９０℃）で熱処理を行い、ショットキー特性を確立する。

ゲート電極２０３の形成後には、ゲート電極２０３を覆う絶縁膜２２１を絶縁膜２１９上に形成する。絶縁膜２２１は、絶縁膜２１９と同様に、例えばＣＶＤ法、ＡＬＤ法又はスパッタ法により形成することができる。

そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。このように、本実施形態では、金属膜２０６の形成後に金属膜２０６とチャネル層２０１、スペーサ層２１３、及びキャリア供給層２０２とのオーミック特性が確立されるような熱処理を行わない。従って、金属膜２０６はチャネル層２０１等と直接接するものの、チャネル層２０１等とオーミック接触もショットキー接触もしない。例えば、金属膜２０６とチャネル層２０１等との界面の状態は、金属膜２０６の成膜時の状態のまま維持される。

なお、図４（ｂ）に示すように絶縁膜２２２を含ませる場合には、例えば、開口部２１８の形成と金属膜２０６の形成との間に絶縁膜２２２を形成すればよい。

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態はＧａＮ系ＨＥＭＴの一例である。図６は、第３の実施形態に係る化合物半導体装置の構造を示す図である。

第３の実施形態では、図６（ａ）に示すように、第２の実施形態における開口部２１６に代えて開口部３１６が形成され、ソース電極２０４に代えてソース電極３０４が開口部３１６内に形成されている。ソース電極３０４はキャリア供給層２０２とオーミック接触している。素子領域内で、平面視でソース電極３０４をドレイン電極２０５との間に挟む位置において、キャップ層２１４、キャリア供給層２０２、スペーサ層２１３、及びチャネル層２０１に開口部３１８が形成されている。開口部３１８の下面は、ソース電極３０４及びドレイン電極２０５間でのチャネル層２０１の上面よりも下方に位置し、例えば開口部３１８はチャネル層２０１の下面まで達している。ソース電極３０４に電気的に接続された金属膜３０６が開口部３１８内に形成されている。例えば、金属膜３０６はＡｌを含有し、好ましくはＡｌ膜を備え、チャネル層２０１及びキャリア供給層２０２と直接接している。本実施形態では、金属膜３０６は、チャネル層２０１、スペーサ層２１３及びキャリア供給層２０２と非導通性が高く確保されている。つまり、金属膜３０６はチャネル層２０１、スペーサ層２１３及びキャリア供給層２０２とオーミック接触もショットキー接触もしていない。他の構成は第２の実施形態と同様である。

この第３の実施形態でも、ドレイン電極２０５に電圧が供給されると、この電圧が金属膜２０６にも供給される。このため、金属膜２０６のゲート電極２０３側の下端からも電界が広がり、ゲート電極２０３内では、ドレイン電極２０５側の領域に電界が集中しやすくなる。従って、ＰＡＥ、特に高周波動作時のＰＡＥが向上する。また、ピンチオフ状態において空乏層が形成されやすくなるため、短チャネル効果が生じにくい。

更に、第３の実施形態では、ドレイン電極２０５に印加された電圧により、ゲート電極２０３端のドレイン電極２０５側に電界集中が発生する。この、ゲート電極端への電界集中が発生する領域が第２の実施形態よりも狭くなるため、より効率よくドレイン電極の電圧をＰＡＥの向上に結び付けることができる。

なお、図６（ｂ）に示すように、金属膜２０６とチャネル層２０１、スペーサ層２１３、及びキャリア供給層２０２との間に絶縁膜２２２が形成されていてもよく、金属膜３０６とチャネル層２０１、スペーサ層２１３、及びキャリア供給層２０２との間に絶縁膜３２２が形成されてもよい。

金属膜２０６及び金属膜３０６がバッファ層２１２に接している必要はない。

次に、第３の実施形態に係る化合物半導体装置の製造方法について説明する。図７Ａ乃至図７Ｂは、第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。

先ず、図７Ａ（ａ）に示すように、第２の実施形態と同様にして、素子分離領域２１５の形成までの処理を行う。次いで、図７Ａ（ｂ）に示すように、ソース電極３０４を形成する予定の領域及びドレイン電極２０５を形成する予定の領域を露出し、他の領域を覆うレジストパターン３５１をキャップ層２１４上に形成する。その後、レジストパターン３５１をマスクとしたドライエッチングにより、キャップ層２１４に開口部３１６及び開口部２１７を形成する。

続いて、図７Ａ（ｃ）に示すように、レジストパターン３５１を除去し、開口部３１６内にソース電極３０４を形成し、開口部２１７内にドレイン電極２０５を形成する。ソース電極３０４及びドレイン電極２０５は、例えばリフトオフ法により形成することができる。ソース電極３０４及びドレイン電極２０５の形成でも、熱処理を行い、オーミック特性を確立する。

ソース電極３０４及びドレイン電極２０５の形成後には、図７Ｂ（ｄ）に示すように、金属膜２０６を形成する予定の領域及び金属膜３０６を形成する予定の領域を露出し、他の領域を覆うレジストパターン３５２をソース電極３０４、ドレイン電極２０５、及びキャップ層２１４上に形成する。次いで、レジストパターン３５２をマスクとしたドライエッチングにより、キャップ層２１４、キャリア供給層２０２、スペーサ層２１３、及びチャネル層２０１に開口部２１８及び開口部３１８を形成する。

その後、図７Ｂ（ｅ）に示すように、レジストパターン３５２を除去し、開口部２１８内に金属膜２０６を形成し、開口部３１８内に金属膜３０６を形成する。金属膜２０６及び金属膜３０６は、例えばリフトオフ法により形成することができる。

金属膜２０６及び金属膜３０６の形成後には、オーミック特性が確立するような熱処理を行うことなく、図７Ｂ（ｆ）に示すように、第２の実施形態と同様にして絶縁膜２１９の形成以降の処理を行う。

そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。このように、本実施形態では、金属膜２０６及び金属膜３０６の形成後に金属膜２０６及び金属膜３０６とチャネル層２０１、スペーサ層２１３、及びキャリア供給層２０２とのオーミック特性が確立されるような熱処理を行わない。従って、金属膜２０６及び金属膜３０６はチャネル層２０１等と直接接するものの、チャネル層２０１等とオーミック接触もショットキー接触もしない。例えば、金属膜２０６及び金属膜３０６とチャネル層２０１等との界面の状態は、金属膜２０６及び金属膜３０６の成膜時の状態のまま維持される。

なお、図６（ｂ）に示すように絶縁膜２２２を含ませる場合には、例えば、開口部２１８の形成と金属膜２０６及び金属膜３０６の形成との間に絶縁膜２２２を形成すればよい。

なお、金属膜１０６とチャネル層１０１及びキャリア供給層１０２との間の抵抗、金属膜２０６及び金属膜３０６とチャネル層２０１、スペーサ層２１３及びキャリア供給層２０２との間の抵抗率は、１×１０^-1（Ω・ｃｍ²）以上であることが好ましい。これは、この抵抗率が、１×１０^-1（Ω・ｃｍ²）未満であると、チャネル層の下層部にも電流経路を形成しやすい構造となり、所望の特性が得られないことがあるためである。

また、金属膜１０６の形成後のオーミック接触が確立される熱処理の有無、並びに金属膜２０６及び金属膜３０６の形成後のオーミック接触が確立される熱処理の有無は、例えば透過型電子顕微鏡（ＴＥＭ：transmission electron microscope）を用いたこれらの界面の観察に基づいて判断することができる。つまり、熱処理に伴う界面の変化の有無に基づいて判断することができる。

（第４の実施形態）
第４の実施形態は、ＧａＮ系ＨＥＭＴのディスクリートパッケージに関する。図８は、第４の実施形態に係るディスクリートパッケージを示す図である。

第４の実施形態では、図８に示すように、第２、第３の実施形態のいずれかのＧａＮ系ＨＥＭＴのＨＥＭＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極２０５が接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極２０４又は３０４に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極２０３に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＨＥＭＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされている。

このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。

（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＧａＮ系ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図９は、第５の実施形態に係るＰＦＣ回路を示す結線図である。

ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第２、第３の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。

ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。

（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを備えた電源装置に関する。図１０は、第６の実施形態に係る電源装置を示す結線図である。

電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。

一次側回路１２６１には、第５の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。

二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。

本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第２、第３の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。

（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを備えた増幅器に関する。図１１は、第７の実施形態に係る増幅器を示す結線図である。

増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。

ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第２、第３の実施形態のいずれかのＧａＮ系ＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。

なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。

また、いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。

また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極に、Ｎｉ及びＡｕの他にＰｄ及び／又はＰｔが含まれていてもよい。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
チャネル層と、
前記チャネル層上方に形成されたキャリア供給層と、
前記キャリア供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ドレイン電極に電気的に接続され、平面視で前記ドレイン電極を前記ゲート電極との間に挟む位置に形成され、前記チャネル層及び前記キャリア供給層と非導通の金属膜と、
を有し、
前記金属膜の下面は、前記ゲート電極の直下における前記チャネル層の上面よりも下方に位置することを特徴とする化合物半導体装置。

（付記２）
前記金属膜の下面は前記チャネル層の下面まで到達していることを特徴とする付記１に記載の化合物半導体装置。

（付記３）
前記チャネル層及び前記キャリア供給層はＧａＮ系化合物半導体を含有し、
前記金属膜はＡｌを含有することを特徴とする付記１又は２に記載の化合物半導体装置。

（付記４）
前記チャネル層及び前記キャリア供給層と前記金属膜とが互いに直接接していることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。

（付記５）
前記金属膜は、前記チャネル層及び前記キャリア供給層とオーミック接触及びショットキー接触していないことを特徴とする付記４に記載の化合物半導体装置。

（付記６）
前記チャネル層及び前記キャリア供給層と前記金属膜との間の絶縁膜を有することを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。

（付記７）
前記金属膜に対する熱処理が行われていないことを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。

（付記８）
前記チャネル層下方に形成された化合物半導体層を有することを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。

（付記９）
前記ソース電極に電気的に接続され、平面視で前記ソース電極を前記ゲート電極との間に挟む位置に形成され、前記チャネル層及び前記キャリア供給層と非導通の第２の金属膜を有することを特徴とする付記８に記載の化合物半導体装置。

（付記１０）
付記１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。

（付記１１）
付記１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。

（付記１２）
チャネル層上方にキャリア供給層を形成する工程と、
前記キャリア供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
平面視で前記ドレイン電極を前記ゲート電極との間に挟む位置に、前記ドレイン電極に電気的に接続され、前記チャネル層及び前記キャリア供給層と非導通の金属膜を形成する工程と、
を有し、
前記金属膜の下面を、前記ゲート電極の直下における前記チャネル層の上面よりも下方に位置させることを特徴とする化合物半導体装置の製造方法。

（付記１３）
前記金属膜の下面を前記チャネル層の下面まで到達させることを特徴とする付記１２に記載の化合物半導体装置の製造方法。

（付記１４）
前記チャネル層及び前記キャリア供給層はＧａＮ系化合物半導体を含有し、
前記金属膜はＡｌを含有することを特徴とする付記１２又は１３に記載の化合物半導体装置の製造方法。

（付記１５）
前記金属膜を前記チャネル層及び前記キャリア供給層と直接接するように形成することを特徴とする付記１２乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。

１０１、２０１：チャネル層
１０２、２０２：キャリア供給層
１０３、２０３：ゲート電極
１０４、２０４：ソース電極
１０５、２０５：ドレイン電極
１０６、２０６、３０６：金属膜

Claims (8)

1. チャネル層と、
   前記チャネル層上方に形成されたキャリア供給層と、
   前記キャリア供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
   前記ドレイン電極に電気的に接続され、平面視で前記ドレイン電極を前記ゲート電極との間に挟む位置に形成され、前記チャネル層及び前記キャリア供給層と非導通の金属膜と、
   を有し、
   前記金属膜の下面は、前記ゲート電極の直下における前記チャネル層の上面よりも下方に位置することを特徴とする化合物半導体装置。
2. 前記金属膜の下面は前記チャネル層の下面まで到達していることを特徴とする請求項１に記載の化合物半導体装置。
3. 前記チャネル層及び前記キャリア供給層はＧａＮ系化合物半導体を含有し、
   前記金属膜はＡｌを含有することを特徴とする請求項１又は２に記載の化合物半導体装置。
4. 前記チャネル層及び前記キャリア供給層と前記金属膜とが互いに直接接していることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
5. チャネル層上方にキャリア供給層を形成する工程と、
   前記キャリア供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
   平面視で前記ドレイン電極を前記ゲート電極との間に挟む位置に、前記ドレイン電極に電気的に接続され、前記チャネル層及び前記キャリア供給層と非導通の金属膜を形成する工程と、
   を有し、
   前記金属膜の下面を、前記ゲート電極の直下における前記チャネル層の上面よりも下方に位置させることを特徴とする化合物半導体装置の製造方法。
6. 前記金属膜の下面を前記チャネル層の下面まで到達させることを特徴とする請求項５に記載の化合物半導体装置の製造方法。
7. 前記チャネル層及び前記キャリア供給層はＧａＮ系化合物半導体を含有し、
   前記金属膜はＡｌを含有することを特徴とする請求項５又は６に記載の化合物半導体装置の製造方法。
8. 前記金属膜を前記チャネル層及び前記キャリア供給層と直接接するように形成することを特徴とする請求項５乃至７のいずれか１項に記載の化合物半導体装置の製造方法。

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