JP2012164988A - エネルギー障壁を有するヘテロ接合トランジスタおよび関連する方法 - Google Patents

Abstract

【課題】チャネル内へのキャリアの閉じ込めを改善すること。
【解決手段】へテロ接合トランジスタは、ＩＩＩ族窒化物を含むチャネル層１４と、チャネル層の上のＩＩＩ族窒化物を含む障壁層１６と、チャネル層１４が障壁層１６とエネルギー障壁３８との間にあるようにした、チャネル層１４の上のインジウムを有するＩＩＩ族窒化物の層を含むエネルギー障壁とを備えることができる。障壁層１６は、チャネル層よりも大きなバンドギャップを有することができ、エネルギー障壁３８のインジウム（Ｉｎ）の濃度はチャネル層１４のインジウム（Ｉｎ）の濃度よりも高い可能性がある。
【選択図】図１９

Description

本発明は、高周波トランジスタに関し、より詳細には、窒化物ベースの活性層を組み込んだマイクロ波電界効果トランジスタ（ＦＥＴ）に関する。

本発明は、トランジスタを高電力、高温、および／または高周波用途に適したものにすることができる窒化物半導体材料で形成されたトランジスタに関する。シリコン（Ｓｉ）およびガリウム砒素（ＧａＡｓ）のような材料は、低電力用途および（Ｓｉの場合）低周波用途の半導体デバイスで広く応用されている。しかし、これらのより一般的な半導体材料は、比較的小さなバンドギャップ（例えば、室温において、Ｓｉで１．１２ｅＶ、ＧａＡｓで１．４２ｅＶ）および／または比較的小さな破壊電圧のために、高電力用途および／または高周波用途に十分に適していない可能性がある。

ＧａＡｓベースのＨＥＭＴは、民生および軍事用レーダ通信、携帯電話通信、および衛星通信において信号増幅の標準になっている。ＧａＡｓは、Ｓｉよりも高い電子移動度（ほぼ６０００ｃｍ^２／Ｖ・ｓ）および低いソース抵抗を有し、このことによって、ＧａＡｓベースのデバイスはより高い周波数で動作することができる可能性がある。しかし、ＧａＡｓは比較的小さなバンドギャップ（室温で１．４２ｅＶ）および比較的小さな破壊電圧を有し、このことは、ＧａＡｓベースのＨＥＭＴが高周波で高電力を供給するのを妨げる可能性がある。

ＳｉおよびＧａＡｓにより引き起こされる困難を考慮して、高電力、高温および／または高周波用途およびデバイスへの関心は、炭化珪素（室温で、アルファＳｉＣの場合２．９９６ｅＶ）およびＩＩＩ族窒化物（例えば、室温で、ＧａＮの場合３．３６ｅＶ）のような広いバンドギャップの半導体材料に向いている。これらの材料は一般に、ガリウム砒素およびシリコンに比べて、より高い電界破壊強度およびより高い電子飽和速度を有している。

高電力用途および／または高周波用途として特に関心の持たれているデバイスは、高電子移動度トランジスタ（ＨＥＭＴ）であり、これは、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）またはヘテロ構造電界効果トランジスタ（ＨＦＥＴ）としても知られている。これらのデバイスは、多くの状況の下で動作上の利点を示すことができる。これらのデバイスは一般に、異なるバンドギャップエネルギーを有する２つの半導体材料のヘテロ接合に形成される２次元電子ガス（２ＤＥＧ）の存在を特徴とし、ここで、より小さなバンドギャップの材料が、より大きなバンドギャップの材料に比べてより高い電子親和力を有している。より小さなバンドギャップの材料に蓄積層が存在することによって生ずる２ＤＥＧは、たとえ材料が名目上アンドープであっても、例えば１０^１３キャリア／ｃｍ^２を超える非常に高いシート電子濃度を含むことができる。その上、より広いバンドギャップの半導体で発生する電子が２ＤＥＧに移動し、イオン化不純物散乱の減少のために高い電子移動度が可能となる。

高キャリア濃度と高キャリア移動度のこの組合せは、ＨＥＭＴに非常に大きなトランスコンダクタンスを与えることができ、そして、高周波用途において金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に優る性能上の利点を実現することができる。ただし、ＭＥＳＦＥＴは、コストおよび信頼性などの要因から、ある特定の用途に依然として適している。

窒化ガリウム（ＧａＮ）材料系で作られた高電子移動度トランジスタは、前述の高破壊電界、広いバンドギャップ、大きな伝導帯オフセット、および／または高飽和電子ドリフト速度を含む材料特性の組合せのために、大量のＲＦ電力を発生する可能性を有している。その上、ＧａＮベースの材料の分極は、２ＤＥＧ領域内のキャリア蓄積に寄与する。

ＧａＮベースのＨＥＭＴは、既に実証されている。同一出願人によるものであり参照により本明細書に組み込まれるＳｈｅｐｐａｒｄらの特許文献１には、半絶縁性炭化珪素基板、基板上の窒化アルミニウムバッファ層、バッファ層上の絶縁性窒化ガリウム層、窒化ガリウム層上の窒化アルミニウムガリウム（ａｌｕｍｉｎｕｍ ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ）障壁層、および窒化アルミニウムガリウム活性構造上のパッシベーション層を有するＨＥＭＴデバイスが開示されている。

ＧａＮ半導体材料の製造面での向上によって、高周波、高温および高電力用途のＧａＮＨＥＭＴの開発に関心が集まっている。ＧａＮベースの材料は、大きなバンドギャップならびに高いピークおよび飽和電子速度値を有する（非特許文献１参照）。また、ＧａＮ ＨＥＭＴは、１０^１３／ｃｍ^２を超える２ＤＥＧシート密度および比較的高い電子移動度（最高で２０００ｃｍ^２／Ｖ・ｓ）を有することができる（非特許文献２参照）。これらの特性によって、ＧａＮ ＨＥＭＴはより高い周波数で高電力を供給することができる可能性がある。

従来のＧａＮ ＨＥＭＴ構造１１０を図１４に示す。チャネル層１１４が、基板１１２上のバッファ層１１３の上に形成されている。障壁層１１６が、チャネル層１１４の上に形成されている。ソース電極１１８およびドレイン電極１２０が、障壁層１１６の表面を通じて、チャネル層１１４の上部に存在する電子層へのオーミックコンタクトを形成する。ゲート電極１２２が、障壁層１１６の表面への非オーミックコンタクトを形成する。

一般に、チャネル層１１４はＧａＮを含み、障壁層１１６はＡｌＧａＮを含む。結晶格子にアルミニウムが存在するために、ＡｌＧａＮはＧａＮよりも広いバンドギャップを有する。したがって、ＧａＮチャネル層１１４とＡｌＧａＮ障壁層１１６の間の界面は、へテロ構造またはヘテロ接合を形成し、この界面で、例えばフェルミレベルの一致および材料の分極のために、エネルギーバンドが変形している。

図１５は、図１４のＩ−Ｉ’断面の部分に沿ったデバイス内のエネルギーレベルを示す例示的バンド図である。図１４に示すように、材料のフェルミレベルが電荷移動によって一致するとき、障壁層１１６はチャネル層１１４よりも低い電子親和力（Ｘ）を有するので、チャネル層１１４のエネルギーバンドは上方にシフトし、障壁層のエネルギーバンドは下方にシフトする。図１５に示すように、適切に設計された材料を使用すると、伝導帯Ｅ_ｃは、障壁層１１６にすぐ隣接したチャネル層１１４の領域でフェルミレベル（Ｅｆ）の下に沈み、狭い蓄積領域を形成する。その結果、チャネル層１１４と障壁層１１６の間のヘテロ接合にある蓄積領域に、２次元電子ガス（２ＤＥＧ）のシート状電荷領域１１５が誘起される。障壁層１１６は、ゲート１２２と形成された接合および結果として生じた伝導帯の形によって可動キャリアが空乏化するように十分に薄く作られている。

その上、窒化物ベースのデバイスでは、障壁層１１６の伝導帯および価電子帯は、分極効果のためにさらに変形されている。ＩＩＩ族窒化物系のヘテロ構造のこの非常に重要な特性は、ＧａＮ ＨＥＭＴの高性能にとって不可欠である可能性がある。障壁層とチャネル層の間のバンドギャップ差およびバンドオフセットによる電子の蓄積に加えて、チャネルに対する障壁層中の擬似格子整合による歪みによって自由電子の総数が大幅に増加する。局部的圧電効果のために、この歪みは、電界の増大および、歪みが存在しない場合に一般に可能であるよりも高い電子濃度をもたらす。

２ＤＥＧシート状電荷領域１１５内の電子は、高キャリア移動度を示す。さらに、シート状電荷領域は極端に薄いので、キャリアの受ける不純物散乱が減少し、それによってデバイスの雑音特性が改善する可能性がある。

このデバイス構造のソース・ドレイン間導電率はゲート電極１２２に電圧を加えることによって調整される。逆電圧が加えられたとき、ゲートの下の伝導帯は持ち上げられ、その結果、シート状電荷領域１１５の近くの伝導帯Ｅ_ｃはフェルミレベルより上に持ち上げられるようになり、そして、シート状電荷領域１１５の一部はキャリアが空乏し、それによって、ソース１１８からドレイン１２０への電流の流れを防止するか、または減少させる。

ＡｌＮで障壁層１１６を形成することによって、ある利点を実現することができる。ＡｌＮ（ｙ＝１の場合のＡｌｙＧａ_１−ｙＮ）とＧａＮの間の２．４％の格子不整合によって、この２つの層の間の界面で圧電電荷が増加し、また最大限大きな圧電電荷がもたらされる。また、ＡｌＮ障壁層を使用すると、２ＤＥＧ移動度を制限する可能性があるこれらの層の間の圧電散乱（ｐｉｅｚｏｅｌｅｃｔｏｒｉｃ ｓｃａｔｔｅｒｉｎｇ）が減少される。
しかし、ＡｌＮとＧａＮの間の大きな格子不整合は、ＡｌＮ層の厚さが５０Å未満であるべきことを要求する。この層がもっと厚い場合、デバイスにはオーミックコンタクトに関する問題が生じることがあり、この層の材料品質が劣化し始め、デバイスの信頼性が低下し、そして材料がいっそう成長し難くなる。しかし、５０Å以下のＡｌＮ層を有するＨＥＭＴは、大きなゲート漏れを生じやすい可能性がある。

米国特許第6,316,793号明細書 米国特許第Re. 34, 861号明細書 米国特許第4,946,547号明細書 米国特許第5,200,022号明細書 米国特許第6,218,680号明細書 米国特許第5,210,051号明細書 米国特許第5,393,993号明細書 米国特許第5,523,589号明細書 米国特許第5,292,501号明細書 米国特許出願第09/904,333号明細書 米国仮出願第60/290,195号明細書 米国特許出願第10/102,272号明細書 米国特許出願第10/199,786号明細書 米国特許出願第10/752,970号明細書

B. Belmont, K. Kim and M. Shur, J. Appl. phys. 74, 1818 (1993) R. Gaska, J. W. Yang, A. Osinsky, Q. Chen, M. A. Khan, A. O. Orlov, G. L. Snider and M. S. Shur, Appl. Phys. Lett., 72, 707 (1998) S.Heikman et al., Growth of Fe-Doped Semi-insulating GaN by Metalorganic Chemical Vapor Deposition, Appl. Phys. Let. 81, pp. 439-441 (2002)

ＧａＮベースのＨＥＭＴは並外れた電力密度を示しているが、このデバイスが商業的な成功を達成することができる前に克服すべき多くの技術的な問題が依然として残っている。例えば、あるＧａＮベースのＨＥＭＴの性能および寿命を制限する可能性のある１つの問題は、自由キャリアトラッピングであり、この自由キャリアトラッピングは、キャリアが２ＤＥＧ領域から離れるように移動し、表面誘電体領域またはチャネルの下のバッファ領域でトラップされるときに起こることがある。そのようなトラッピングは、デバイスの性能および／または信頼性の低下をもたらすことがある。

チャネルの下に第２のヘテロ接合を設けてＨＥＭＴチャネル内へのキャリアの閉じ込めを改善しようとするいくつかの試みがなされてきている（いわゆる二重へテロ構造ＨＥＭＴまたはＤＨ−ＨＥＭＴ）。しかし、一般に、へテロ障壁による閉じ込め量（これは、広いバンドギャップの層とより狭いバンドギャップのチャネルとの間の電子親和力の差の関数である）は、有効な閉込めを生じさせるほど十分に大きくない可能性がある。さらに、ｃ面（ｃ−ｐｌａｎｅ）ＧａＮのような高分極材料では、材料中に存在する分極電荷が、へテロ障壁の閉込め効果を減少させる可能性がある。したがって、窒化物ベースのトランジスタデバイスでは、チャネルの下のヘテロ接合の単なる存在のみでは、キャリアが２ＤＥＧ領域から離れて、キャリアがトラップされることがあるバッファ領域内へ移動するのを効果的に防止するために十分でない可能性がある。さらに、ＤＨ−ＨＥＭＴの構造は、表面トラッピング効果に対抗する追加の障壁を提供していない。

チャネル領域から離れるキャリアの移動に関連した別の問題は、線形性である。キャリアがチャネルに閉じ込められないとき、印加ゲート電圧を介してキャリアの作用を制御する能力が低下して、望ましくない非線形なトランスコンダクタンス特性をもたらすことがある。

自由キャリアトラッピングに関連した問題は、また、ＧａＮベースのＭＥＳＦＥＴのような他の型の窒化物電界効果トランジスタの性能に影響を及ぼすこともある。

本発明のいくつかの実施形態によると、ヘテロ接合トランジスタは、ＩＩＩ族窒化物を含むチャネル層と、前記チャネル層の上のＩＩＩ族窒化物を含む障壁層と、前記チャネル層の上のインジウムを含むＩＩＩ族窒化物の層を備えるエネルギー障壁とを備えることができる。前記障壁層は、前記チャネル層のバンドギャップよりも大きなバンドギャップを有し、前記チャネル層は、前記障壁層と前記エネルギー障壁との間にあることができる。さらに、前記エネルギー障壁のインジウム（Ｉｎ）の濃度は、前記チャネル層のインジウム（Ｉｎ）の濃度よりも高くすることができる。

より詳細には、前記チャネル層および前記障壁層が、協働して、前記チャネル層と前記障壁層との界面に２次元電子ガスを誘起することができる。例えば、前記エネルギー障壁は、ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）の層、より詳細にはＩｎｘＧａ_１−ｘＮ（０＜ｘ＜１）の層、を備えることができる。前記エネルギー障壁のＩｎＮ／ＧａＮ合金中のＩｎＮ（窒化インジウム）のモル分率は、少なくとも約１％とすることができる。例えば、前記エネルギー障壁のＩｎＮ／ＧａＮ合金中のＩｎＮ（窒化インジウム）のモル分率は、約１％から約５０％までの範囲、より詳細には約４％から約１６％までの範囲、にあるようにすることができる。

前記エネルギー障壁は、前記チャネル層から離れるキャリアの動きを妨害することができ、かつ／または、前記エネルギー障壁は、量子井戸を備えることができる。さらに、前記エネルギー障壁は、約１オングストロームから約２００オングストロームまでの範囲、より詳細には約１オングストロームから約１００オングストロームまでの範囲、の厚さを有することができる。

前記ヘテロ接合トランジスタは、また、前記障壁層の上のソースコンタクト、ドレインコンタクトおよびゲートコンタクトであって、前記障壁層は、前記チャネル層と、ソースコンタクト、ドレインコンタクトおよびゲートコンタクトとの間にあるソースコンタクト、ドレインコンタクトおよびゲートコンタクトと、前記エネルギー障壁上の基板であって、前記エネルギー障壁は前記基板と前記チャネル層との間にある基板とを備えることができる。前記障壁層は、約０．１ｎｍから約１０ｎｍまでの範囲の厚さを有することができる。前記障壁層と前記エネルギー障壁とは、約５ｎｍから約３０ｎｍまでの範囲、より詳細には約５ｎｍから約２０ｎｍまでの範囲、の距離で隔てられていることができる。さらに、前記チャネル層はＡｌｙＧａ_１−ｙＮ（０≦ｙ＜１）の層を備え、前記障壁層はＡｌｚＧａ_１−ｚＮ（０＜ｚ≦１）の層を備え、そしてｙとｚは異なることができる。

前記ヘテロ接合トランジスタは、前記障壁層の上のＩＩＩ族窒化物を含むキャップ層であって、前記障壁層は前記キャップ層と前記チャネル層との間にあるキャップ層を備えることができる。前記キャップ層のＧａの濃度は、前記障壁層のＧａの濃度よりも高くすることができる。前記障壁層のＡｌの濃度は、前記チャネル層のＡｌの濃度よりも高くすることができる。

本発明のいくつかの実施形態によると、ヘテロ接合トランジスタを形成する方法は、インジウムを含むＩＩＩ族窒化物の層を備えるエネルギー障壁を形成するステップと、前記エネルギー障壁の上にＩＩＩ族窒化物を含むチャネル層を形成するステップと、前記チャネル層の上にＩＩＩ族窒化物を含む障壁層を形成して、前記チャネル層が前記障壁層と前記エネルギー障壁との間にあるようにするステップとを含む。前記エネルギー障壁のインジウム（Ｉｎ）の濃度は、前記チャネル層のインジウム（Ｉｎ）の濃度よりも高くすることができ、前記障壁層は、前記チャネル層のバンドギャップよりも大きなバンドギャップを有することができる。

前記チャネル層および前記障壁層は、協働して、前記チャネル層と前記障壁層との界面に２次元電子ガスを誘起することができる。例えば、前記エネルギー障壁は、ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）の層、より詳細にはＩｎｘＧａ_１−ｘＮ（０＜ｘ＜１）の層、を備えることができる。前記エネルギー障壁のＩｎＮ／ＧａＮ合金中のＩｎＮ（窒化インジウム）のモル分率は、少なくとも約１％とすることができる。より詳細には、前記エネルギー障壁のＩｎＮ／ＧａＮ合金中のＩｎＮ（窒化インジウム）のモル分率は、約１％から約５０％までの範囲、より詳細には約４％から約１６％までの範囲、にあるようにすることができる。前記エネルギー障壁は、前記チャネル層から離れるキャリアの動きを妨害することができ、かつ／または、前記エネルギー障壁は、量子井戸を備えることができる。さらに、前記エネルギー障壁は、約１オングストロームから約２００オングストロームまでの範囲、より詳細には約１オングストロームから約１００オングストロームまでの範囲、の厚さを有することができる。

前記エネルギー障壁を形成するステップは、基板の上に前記エネルギー障壁を形成することを含む。加えて、前記障壁層を形成するステップの後に、前記障壁層の上にソースコンタクト、ドレインコンタクトおよびゲートコンタクトを形成することができる。例えば、前記チャネル層はＡｌｙＧａ_１−ｙＮ（０≦ｙ＜１）の層を備え、前記障壁層はＡｌｚＧａ_１−ｚＮ（０＜ｚ≦１）の層を備え、そしてｙとｚは異なることができる。前記障壁層を形成するステップの後に、前記障壁層の上にＩＩＩ族窒化物を含むキャップ層を形成することができ、前記キャップ層のＧａの濃度は、前記障壁層のＧａの濃度よりも高くすることができる。さらに、前記障壁層のＡｌの濃度は、前記チャネル層のＡｌの濃度よりも高くすることができる。

前記チャネル層を形成するステップは、第１の温度で前記エネルギー障壁の上に前記チャネル層の第１の部分を形成するステップを含む。前記チャネル層の前記第１の部分を形成するステップの後に、第２の温度で前記チャネル層の前記第１の部分の上に前記チャネル層の第２の部分を形成することができ、前記第１の温度は、前記第２の温度よりも低い。例えば、前記第１の温度は、前記第２の温度よりも少なくとも約１００℃低くすることができる。加えて、前記チャネル層の前記第１および第２の部分は、各々、ＧａＮを含むことができる。

本発明のさらにいくつかの実施形態によると、ヘテロ接合トランジスタは、チャネル層と、前記チャネル層の上の障壁層と、前記チャネル層の上のエネルギー障壁であって、前記チャネル層は前記障壁層とエネルギー障壁との間にあるエネルギー障壁とを備えることができる。前記障壁層と前記チャネル層は、協働して前記チャネル層と前記障壁層との間の界面に２次元電子ガスを誘起することができ、前記エネルギー障壁は、前記チャネル層から離れるキャリアの動きを妨害することができる。

前記エネルギー障壁は、量子井戸を備えることができる。前記チャネル層は、ＩＩＩ族窒化物の第１の層を備えることができ、前記障壁層はＩＩＩ族窒化物の第２の層を備えることができ、前記エネルギー障壁は、ＩＩＩ属窒化物の第３の層を備えることができる。例えば、前記エネルギー障壁は、ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）の層、より詳細にはＩｎｘＧａ_１−ｘＮ（０＜ｘ＜１）の層、を備えることができる。前記エネルギー障壁のＩｎＮ／ＧａＮ合金中のＩｎＮ（窒化インジウム）のモル分率は、少なくとも約１％とすることができ、より詳細には、約１％から約５０％までの範囲とすることができ、より詳細には、約４％から約１６％までの範囲とすることができる。さらに、前記エネルギー障壁は、約１オングストロームから約２００オングストロームまでの範囲、より詳細には約１オングストロームから約１００オングストロームまでの範囲、の厚さを有することができる。

前記ヘテロ接合トランジスタは、また、前記障壁層の上のソースコンタクト、ドレインコンタクトおよびゲートコンタクトであって、前記障壁層は、前記チャネル層と、ソースコンタクト、ドレインコンタクトおよびゲートコンタクトとの間にあるソースコンタクト、ドレインコンタクトおよびゲートコンタクトを備えることができ、また、前記エネルギー障壁上の基板であって、前記エネルギー障壁は基板と前記チャネル層との間にある基板を備えることができる。前記チャネル層はＩＩＩ族窒化物を含み、前記障壁層はＩＩＩ族窒化物を含み、そして前記障壁層は前記チャネル層のバンドギャップよりも大きなバンドギャップを有することができる。前記チャネル層はＡｌｙＧａ_１−ｙＮ（０≦ｙ＜１）の層を備え、前記障壁層はＡｌｚＧａ_１−ｚＮ（０＜ｚ≦１）の層を備え、そしてｙとｚは異なることができる。
加えて、ＩＩＩ族窒化物を含むキャップ層を前記障壁層の上に設けて、前記障壁層が前記キャップ層と前記チャネル層との間にあり、前記キャップ層のＧａの濃度が前記障壁層のＧａの濃度よりも高くなるようにすることができる。さらに、前記障壁層がＩＩＩ族窒化物を備え、前記チャネル層がＩＩＩ族窒化物を備え、そして前記障壁層のＡｌの濃度が前記チャネル層のＡｌの濃度よりも高くすることができる。
図面および明細書に本発明の代表的な実施形態が開示され、特定の用語が使用されたが、これらの用語は一般的で説明的な意味にのみ使用され制限する目的で使用されていない。本発明の範囲は、添付の特許請求の範囲に記載されている。

本発明の実施形態によるトランジスタ構造を示す模式図である。 本発明のさらなる実施形態によるトランジスタ構造を示す模式図である。 図１の構造の領域内の（ａ）電荷密度、（ｂ）電界および（ｃ）電位を示す例示のグラフである。 図１に示す実施形態の中の領域のバンド図を示す例示のグラフである。 本発明のさらなる実施形態によるトランジスタ構造を示す模式図である。 図４に示す実施形態の中の領域のバンド図を示す例示のグラフである。 本発明のさらなる実施形態によるトランジスタ構造を示す模式図である。 図６に示す実施形態の中の領域のバンド図を示す例示のグラフである。 本発明のさらなる実施形態によるトランジスタ構造を示す模式図である。 図８に示す実施形態の中の領域のバンド図を示す例示のグラフである。 本発明のさらなる実施形態によるトランジスタ構造を示す模式図である。 図１０に示す実施形態の中の領域のバンド図を示す例示のグラフである。 本発明のさらなる実施形態によるトランジスタ構造を示す模式図である。 図１２に示す実施形態の中の領域のバンド図を示す例示のグラフである。 従来技術のＨＥＭＴ構造を示す模式図である。 図１４に示す構造の中の領域のバンド図を示す例示のグラフである。 本発明のさらなる実施形態による動作を示す流れ図である。 本発明のさらなる実施形態による動作を示す流れ図である。 本発明のさらなる実施形態による動作を示す流れ図である。 本発明のさらなる実施形態によるトランジスタ構造を示す模式図である。 本発明の実施形態によるＩｎＧａＮエネルギー障壁層を備えるＨＥＭＴ構造（サンプル１〜１１）およびＩｎＧａＮエネルギー障壁層を備えない比較のＨＥＭＴ構造（コントロール１〜２）に関するターゲットパラメータを提供する表である。 ＩｎＧａＮエネルギー障壁層を備えないＨＥＭＴのバンド図である。 本発明の実施形態によるＩｎＧａＮエネルギー障壁層を備えるＨＥＭＴのバンド図である。 本発明の実施形態による、異なる推定組成のＩｎＧａＮ障壁層を有するＨＥＭＴの出力抵抗（Ｒｄｓ）を示すグラフである。 本発明の実施形態によるＩｎＧａＮエネルギー障壁層を備えるＨＥＭＴ構造（図２０のサンプル１〜５に対応するサンプル１〜５）およびＩｎＧａＮエネルギー障壁層を備えない比較のＨＥＭＴ構造（図２０のコントロール１〜２に対応するコントロール１〜２）に関するパラメータを提供する表である。 後部閉じ込め値Ｖｂｃを、本発明の実施形態による図２３ａの構造のＩｎＧａＮ層中のインジウムの百分率の関数として示すグラフである。 デバイス抵抗Ｄｒを、本発明の実施形態による図２３ａの構造のＩｎＧａＮ層中のインジウムの百分率の関数として示すグラフである。 コントロールＨＥＭＴ構造の利得、出力電力および電力負荷効率を示すグラフを含む図である。 本発明の実施形態によるＨＥＭＴ構造の利得、出力電力および電力負荷効率を示すグラフを含む図である。 コントロールＨＥＭＴ構造のドレイン電流を示すグラフを含む図である。 本発明の実施形態によるＨＥＭＴ構造のドレイン電流を示すグラフを含む図である。 本発明の実施形態によるＨＥＭＴ構造の、電力負荷効率、出力電力および利得を入力電力の関数として示すグラフを含む図である。 本発明の実施形態によるＨＥＭＴ構造の、電力負荷効率、出力電力および利得をドレインーソース電圧の関数として示すグラフを含む図である。 本発明の実施形態によるＨＥＭＴ構造の出力電力を時間の関数として示すグラフを含む図である。 本発明の実施形態によるＨＥＭＴ構造の、電力負荷効率、出力電力および利得を入力電力の関数として示すグラフを含む図である。

ここで、本発明のいくつかの実施形態が示されている添付の図面を参照して、本発明をより完全に説明する。しかし、本発明は、多くの異なる形で具現することができ、本明細書で明らかにされる実施形態に限定されるものと解釈すべきでない。むしろこれらの実施形態は、この開示が徹底的で完全となり、かつ本発明の範囲を当業者に十分に伝えるために提供される。全体を通して、同様な番号は同様な要素を意味する。

さらに、図に示される様々な層および領域は、模式的に示されている。したがって、本発明は、添付の図に示された相対的な大きさおよび間隔に制限されない。また当業者は理解するように、基板または他の層の「上に」形成された層についての本明細書での言及は、基板もしくは他の層の上に直接形成された層、または基板もしくは他の層の上に形成された１つまたは複数の介在層の上に形成された層を意味することができる。本明細書で使用されるとき、用語「および／または」は、関連し列挙された要素の１つまたは複数の任意ですべての組合せを含む。

理解されることであろうが、第１、第２などの用語は、本明細書で、様々な領域、層、および／または部分を説明するために使用されることがあるが、これらの領域、層、および／または部分は、これらの用語によって制限されるべきでない。これらの用語は、１つの領域、層、または部分を別の領域、層、または部分と区別するために使用されるだけである。したがって、以下で述べる第１の領域、層、または部分は、本発明の教示から逸脱することなしに、第２の領域、層、または部分と、また同様に第２のものと呼ぶことができるだろう。

上で述べたように、チャネルへのキャリアの閉じ込めは、窒化物ベースの電界効果トランジスタの設計において重要な関心事である。本発明の実施形態は、チャネルの片側または両側に高電界領域を含めることによってキャリアの閉じ込めの強化を実現することができる。高電界領域の電界は、電子供給源領域と正孔供給源領域との間の電荷の移動によって生じることができる。高電界領域の電界は、チャネルから離れる方向に向けられている。したがって、電界は、チャネルから離れる負に帯電した電子の動きに逆らう。（一般に、電界の方向は正に帯電した粒子に作用する電気力の方向によって定義される。）
本明細書で使用されるとき、「ＩＩＩ族窒化物」という用語は、窒素と周期律表のＩＩＩ族の元素、通常アルミニウム（Ａｌ）、ガリウム（Ｇａ）および／またはインジウム（Ｉｎ）との間で形成された半導体化合物を意味する。また、この用語は、ＡｌＧａＮおよびＡｌＩｎＧａＮのような三元および四元化合物を意味する。当業者はよく理解するように、ＩＩＩ族元素は窒素と結合して二元（例えば、ＧａＮ）、三元（例えば、ＡｌＧａＮ、ＡｌＩｎＮ）、および四元（例えば、ＡｌＩｎＧａＮ）化合物を形成することができる。これらの化合物はすべて、１モルの窒素が合計１モルのＩＩＩ族元素と結合した実験式（ｅｍｐｉｒｉｃａｌ ｆｏｒｍｕｌａ）を有する。したがって、ＡｌｘＧａ_１−ｘＮ（０≦ｘ≦１）のような式が、これらの化合物を記述するために使用されることが多い。簡略のために、ＩＩＩ族元素（Ａｌ、ＩｎおよびＧａ）の相対的な割合の明記なしに本明細書で用語ＡｌＩｎＧａＮが使用されるとき、一般式ＩｎｘＡｌｙＧａｚＮ（ｘ＋ｙ＋ｚ＝１、０≦ｘ≦１、０≦ｙ≦１および０≦ｚ≦１）の化合物を意味することが理解されるだろう。したがって、本明細書で使用するとき、用語ＩｎＡｌＧａＮは、別段の明記または制限がない限り、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮおよび／またはＡｌＩｎＧａＮを意味することができる。したがって、用語「ＩｎＡｌＧａＮ」、「ＩＩＩ族窒化物材料」および「窒化物ベースの材料」は、本明細書全体を通して同義的に使用される。

本発明の実施形態は、図１の断面図に高電子移動度トランジスタ（ＨＥＭＴ）１０として模式的に示されている。トランジスタ１０は基板１２を備え、この基板１２は、例えば４Ｈポリタイプの半絶縁性炭化珪素（ＳｉＣ）とすることができる。２Ｈ、３Ｃ、６Ｈ、および１５Ｒポリタイプを含んだ他の炭化珪素候補（ｃａｎｄｉｄａｔｅ）ポリタイプを利用することができる。用語「半絶縁性」は、絶対的な意味ではなく相対的な意味で説明的に使用されている。本発明の特定の実施形態では、炭化珪素バルク結晶は、室温で約１×１０５Ω・ｃｍ以上の抵抗率を有することができる。

基板１２の上のバッファ層１３は、基板１２とデバイスの残り部分との間に適切な結晶遷移（ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｉｔｉｏｎ）を提供する。バッファ層１３は、ＩｎＡｌＧａＮの１つまたは複数の層を含むことができる。特定の実施形態では、バッファ層１３は、ＡｌＮまたはＡｌＧａＮを含むことができる。炭化珪素は、ＩＩＩ族窒化物に対してサファイア（Ａｌ_２Ｏ_３）よりも遥かに近い結晶格子整合を有する。サファイアは、ＩＩＩ族窒化物デバイス用の非常に一般的な基板材料である。より近い格子整合は、サファイア上に一般に得られるものよりも高品質のＩＩＩ族窒化物膜をもたらすことができる。また、炭化珪素は非常に高い熱伝導率を有するので、炭化珪素上のＩＩＩ族窒化物デバイスの総出力電力は、一般に、サファイア上に形成された同じデバイスの場合にそうであるようようには基板の熱放散によって制限されない。また、半絶縁性炭化珪素基板が利用可能であるので、デバイス分離および寄生キャパシタンスの減少を可能にすることができる。

炭化珪素は好ましい基板材料であるが、本発明の実施形態は、サファイア、窒化アルミニウム、窒化ガリウムアルミニウム、窒化ガリウム、シリコン、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰなどの任意の適切な基板を使用することができる。いくつかの実施形態では、適切なバッファ層も形成されることがある。

適切なＳｉＣ基板は、例えば、本発明の譲受人であるＤｕｒｈａｍ，Ｎ．Ｃ．のＣｒｅｅ，Ｉｎｃ．によって製造されており、その製造方法が開示されている（特許文献２、３、４、５参照）。これらの特許文献の内容は、その全体を参照して本明細書に組み込む。同様に、ＩＩＩ族窒化物のエピタキシャル成長に関する技術が開示されている（特許文献６、７、８、９参照）。これらの特許文献の内容も、その全体を参照して本明細書に組み込む。

ＧａＮベースのＨＥＭＴの特定の構造が開示されている（特許文献１、１０、１１、１２および１３参照）。これらの特許文献の開示は、その全体を参照して本明細書に組み込む。本発明の実施形態は、そのような構造に組み込むことができ、したがって、本明細書で詳細に説明する特定の構造に限定されるものと解釈すべきでない。

再び図１を参照すると、トランジスタ１０は、チャネル層１４を備える。本発明のいくつかの実施形態では、チャネル層１４はＩｎＡｌＧａＮを含む。特定の実施形態では、チャネル層１４はＡｌｘＧａ_１−ｘＮ（０≦ｘ≦１）を含む。本発明のいくつかの実施形態では、チャネル層１４はＧａＮを含む。チャネル層１４は、アンドープであってもよく、また約５０から約５００Åの厚さに成長してもよい。したがって、チャネル層１４は、従来のＧａＮ ＨＥＭＴデバイスのチャネル層よりも薄くてもよい。従来のＧａＮ ＨＥＭＴデバイスのチャネル層は一般に、厚さが５００Åよりも大きい。上で説明した実施形態のいくつかでは、材料の圧電特性の効果を高めるために、半導体結晶構造がＧａ極性（Ｇａ−ｐｏｌａｒ）（または、ＩＩＩ族極性）方位に向いていることが望ましい可能性がある。しかし、図１の実施形態を含む実施形態の多くは、本発明の範囲から逸脱することなく、Ｎ極性（Ｎ−ｐｏｌａｒ）材料または非極性材料を使用して形成することができる。

障壁層１６が、チャネル層１４上に設けられている。障壁層１６は、チャネル層１４のバンドギャップよりも大きなバンドギャップを有するＩＩＩ族窒化物とすることができる。したがって、障壁層１６は、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＡｌＩｎＮ、および／またはＡｌＮとすることができる。障壁層１６は、少なくとも約１０ｎｍの厚さとすることができるが、層内にクラックまたは欠陥形成を生じさせるほど厚くはない。さらに、障壁層１６は、平衡条件の下で完全に空乏化しているように十分に薄くなければならない。

好ましくは、障壁層１６は、アンドープであるか、または約１０^１９ｃｍ^−３より少ない濃度で活性ドナー原子をドープされている。いくつかの実施形態では、障壁層１６は、障壁層１６とチャネル層１４の間の界面から約１００Åの距離の所に、最高で約１０^１３ｃｍ^−２の濃度でデルタドープされていることがある。本発明のいくつかの実施形態では、障壁層１６はＡｌｘＧａ_１−ｘＮ（０＜ｘ≦１）を含む。本発明のある実施形態では、障壁層１６は、約５％から約１００％のアルミニウム濃度を有するＡｌＧａＮを含む。本発明の特定の実施形態では、アルミニウム濃度は、約１０％よりも大きい。障壁層１６は、チャネル層１４のそれよりも大きなバンドギャップを有する。

また、障壁層は多層を備えることもできる（特許文献１および１２参照）。これらの開示は、あたかも本明細書に完全に記述されたかのように、参照により本明細書に組み込まれる。したがって、本発明の実施形態は、障壁層を単一層に限定するものとして解釈すべきでなく、例えば、様々な材料組成を有するＩｎＡｌＧａＮ層の組合せを有する障壁層を含むことができる。例えば、ＧａＮ／ＡｌＮ構造を使用して、合金散乱を低減または防止することができる。

トランジスタ１０のコンタクトの形成を容易にするために、障壁層１６の上に随意のＩｎＡｌＧａＮコンタクト層またはキャップ層（図示せず）を設けることができる。そのようなキャップ層の例が開示されている（例えば、特許文献１０参照）。さらに、障壁層１６とコンタクトまたはキャップ層との間に組成傾斜遷移層（図示せず）があってもよい。ソースコンタクト１８、ドレインコンタクト２０およびゲートコンタクト２２は、特許文献１に記載されているように作製することができる。

上で述べたように、チャネル層１４と障壁層１６との間の界面に２ＤＥＧシート状電荷領域１５が誘起される。チャネル層１４から離れるキャリアの動きを減らすために、高電界を有する領域３２がチャネル層１４とバッファ層１３との間に設けられている。いくつかの実施形態では、高電界は、高電界領域３２の厚さを画定する距離ｄだけ離れて配置された、電子供給源層３４と正孔供給源層３０との間の電荷移動によって生成される。

図１に示す実施形態を含むいくつかの実施形態では、電子供給源層３４は、ドナー（ｎ型）ドーパントを高濃度にドープされたＡｌｘＧａ_１−ｘＮ（０≦ｘ≦１）のようなＩＩＩ族窒化物材料の薄い層を備えることができ、正孔供給源層３０は、アクセプタ（ｐ型）ドーパントを高濃度にドープされたＡｌｘＧａ_１−ｘＮ（０≦ｘ≦１）のようなＩＩＩ族窒化物材料の薄い層を備えることができる。電子供給源層３４および正孔供給源層３０は、それらの間の高電界領域３２を画定する距離「ｄ」だけ離れて配置されている。電子供給源層３４および正孔供給源層３０が形成されると、これらの層間で電荷移動が起き、これらの層のフェルミレベルが揃う（すなわち、平衡条件の下で、平均電子エネルギーが構造全体を通して同じであることを保証するように）。この電荷移動で、電子供給源領域と正孔供給源領域の間に空乏領域が生じるようになる。この電荷移動によって、電子供給源領域および／または正孔供給源領域が完全に空乏化する場合がある。空乏領域は、チャネル層１４から離れる方向に向けられた高電界を特徴とする。誘起された電界の大きさは、電子供給源層と正孔供給源層のドーピングレベルに比例する。電子供給源層と正孔供給源層との間に、高電界領域の厚さ（すなわち、電子供給源領域と正孔供給源領域の間の距離）に比例する拡散電位が生じる。したがって、電子供給源層３４および正孔供給源層３０の厚さ、ドーピングレベルおよび間隔に適切な値を選ぶことによって、最大でバンドギャップまでの（ドナーおよびアクセプタのイオン化エネルギー未満の）電位障壁を形成することができる。しかし、理論的な最大値よりもいくらか小さな電位障壁、例えばＧａＮ（約３．５ｅＶの名目上のバンドギャップを有する）の場合には約３ｅＶより小さな電位障壁を設けることが好ましいだろう。

さらに、非特許文献３に開示されているように、バッファ１３に深いアクセプタをドープすることができる。コドープ層の特定の例が開示されている（特許文献１４参照）。特許文献１４の開示を、参照により本明細書に組み込む。Ｆｅまたは他の深いアクセプタをバッファにドープすることができる。

この効果が図２に示されている。図２は、高いドーパント濃度を有する一対の薄い反対にドープされた層の近くの電荷（図２（ａ））、電界（図２（ｂ））および電圧（図２（ｃ））の例示のグラフを示している。図２のグラフのようなバンドエネルギー、電圧、電界および電荷のグラフは、正確な縮尺であることは意図されておらず、また実際の測定値のグラフでもない。むしろ、それらのグラフは、問題の構造の様々な特性を例示するためだけに含まれている例示的グラフである。

電子供給源層は、完全に空乏化されるように設計されているので、この層は、イオン化ドナー原子による固定正電荷で特徴付けられる。図２では、電子供給源層および正孔供給源層は、距離「ｄ」だけ離れて配置された薄い高濃度ドープ層としてモデル化されている。この構造内の電界は、関心のある方向に沿って電荷密度を積分することによって得られる。数学的に、電界Ｅは、次の式によって与えられる。

ここで、Ｋｓは半導体材料の比誘電率であり、ε０は自由空間の誘電率である。この構造は平衡状態にあるので、正味の電荷密度は、電子供給源層と正孔供給源層の直ぐ近傍の範囲内でゼロであるが、それらの層の中ではゼロでないと仮定される。結果として生じる電界を図２（ｂ）に示す。すなわち、電界は電子供給源層と正孔供給源層の間でほぼ一定であり、その他ではゼロである。構造内の電位Ｖは次式で与えられる。

構造内の電位を図２（ｃ）に示す。この図に示されるように、正孔供給源層３０の縁で、拡散電圧と呼ばれＶｂｉで表される電位の最大値に達する。したがって、電子供給源層と正孔供給源層との間の距離「ｄ」および電界Ｅの大きさが、一緒になって、高電界領域３２で提供される電位障壁の大きさを決定する。

設計方法の例として、間隔に比べて非常に薄い一対の２つの反対にドープされた層を考える。両層は、空乏化された同一シート状電荷を有すると仮定する。したがって、各層の面積電荷密度は、Ｎ_{ｓｈｅｅｔ}＝Ｐ_{ｓｈｅｅｔ}として与えられる（両方ともｃｍ^−２の単位で与えられる）。

そのとき、２つの電荷のシートの間の電界は、（ｑ×Ｐ_{ｓｈｅｅｔ}）／εである。ここで、ｑは素電荷（１．６０２×１０^−１９Ｃ）であり、εは材料の誘電率（ＧａＮの場合、約９×８．８５×１０^−１４Ｆ／ｃｍ）である。ＧａＮの場合、電界は約Ｐ_{ｓｈｅｅｔ}×（２×１０^−７Ｖ・ｃｍ）であろう。したがって、１０^１２ｃｍ^−２のシート電荷密度の場合、電界は約２×１０^５Ｖ／ｃｍだろう。

拡散電圧は、電界と間隔の距離ｄとの積である。

Ｖ_ｂｉ＝ｄ×（ｑ×Ｐ_{ｓｈｅｅｔ}）／ε （３）
この電圧は、Ｅ_ｇ−Ｅ_ａ−Ｅ_ｄよりも必ず小さい。ここで、Ｅ_ｇはエネルギーギャップであり、Ｅ_ａは価電子帯に対するアクセプタイオン化エネルギーであり、Ｅ_ｄは伝導帯に対するドナーイオン化エネルギーである。完全な空乏化を保証するために、障壁の電圧は、Ｅ_ｇ−Ｅ_ａ−Ｅ_ｄより間違いなく小さいように選ぶべきである。

したがって、Ｖ_ｂｉ＜（Ｅ_ｇ−Ｅ_ａ−Ｅ_ｄ）／ｑであれば、そのとき、

ｄ×（ｑ×Ｐ_{ｓｈｅｅｔ}）／ε＜（Ｅ_ｇ−Ｅ_ａ−Ｅ_ｄ）／ｑ
ｄ×Ｐ_{ｓｈｅｅｔ}×（２×１０^−７Ｖ・ｃｍ）＜（Ｅ_ｇ−Ｅ_ａ−Ｅ_ｄ）／ｑ （４）
ｄ×Ｐ_{ｓｈｅｅｔ}＜５×１０^６×（Ｅ_ｇ−Ｅ_ａ−Ｅ_ｄ）／ｑ（Ｖ^−１ｃｍ^−１）
比較的浅いアクセプタおよびドナーを想定すると、２Ｖの障壁が適切な目標であろう。

ｄ×Ｐ_{ｓｈｅｅｔ}＜２×５×１０^６／ｃｍ＝１０^７／ｃｍ
ｄ×Ｐ_{ｓｈｅｅｔ}＜１０^７／ｃｍ×１０^４μｍ／ｃｍ （５）
ｄ×Ｐ_{ｓｈｅｅｔ}＜１０^１１μｍ／ｃｍ^２
チャネル電荷に比べては小さいが、閉じ込めを改善することができる電界のためには十分に大きなシート電荷密度、例えば１０_１２ｃｍ^−２を選ぶと、そのとき、

ｄ＜１０^１１μｍ／ｃｍ^２／Ｐ_{ｓｈｅｅｔ}、または （６）
ｄ＜０．１μｍ

電子供給源層３４および正孔供給源層３０に１０^１２ｃｍ^−２のシート密度を得るために、半導体結晶をデルタドープすることができる。当技術分野で知られているように、デルタドーピングは、半導体層の非常に薄い領域に非常に高い密度のドーパントをドープすることを意味する。例えば、正孔供給源層３０を形成するために、ＡｌｘＧａ_１−ｘＮの半導体結晶に、約１０ｎｍの深さにわたり約１０^１８ｃｍ^−３の活性濃度（ａｃｔｉｖａｔｅｄ ｃｏｎｃｅｎｔｒａｔｉｏｎ）のＭｇまたはＺｎのようなアクセプタをドープすることができる。正孔供給源層３０に、ＦｅまたはＶのような深い準位のアクセプタ元素をドープすることができる。あるいは、正孔供給源層３０に、Ｚｎおよび／またはＭｇのような浅いアクセプタドーパントと共に、ＦｅまたはＶのような深い準位の遷移元素をコドープすることができる。より小さな活性化エネルギーＥ_ａを有する浅いアクセプタを使用すると、より大きな最大拡散電圧Ｖｂｉを生じることができる。しかし、材料が過剰ドープされると、デバイス性能に悪影響を及ぼすかもしれない自由アクセプタが生じる可能性がある。また、電子をトラップするかもしれない「ラクダのこぶ（ｃａｍｅｌ ｈｕｍｐ）」を伝導帯Ｅ_ｃに形成することは望ましくない。したがって、Ｖｂｉを十分に低くし、かつ成長システムで記憶効果（ｍｅｍｏｒｙ ｅｆｆｅｃｔ）の少ないドーパントを選ぶことが好ましいだろう。

同様に、電子供給源層に、Ｓｉ、ＧｅまたはＯ原子をドープすることができる。しかし、より厚い層に関して他の形のドーピングを使用することができる。例えば、層内のドーピングは、漸進的に傾斜していたり、または急峻であることができる。さらに、電子供給源層および正孔供給源層は、１０ｎｍよりも厚くてもよく、または薄くてもよい。一般に、電子供給源層および正孔供給源層は、各々、厚さが約０．２ｎｍから約１００ｎｍの範囲にあってもよい。電子供給源層および正孔供給源層は、同じ厚さまたはドーピング密度である必要はない。

したがって、２Ｖの障壁の場合、「ｄ」は０．１μｍ未満とすることができる。一般に、使用される所望の障壁高さおよびドーピングレベルに応じて、高電界領域３２の厚さ「ｄ」は約１０ｎｍから約２００ｎｍの範囲とすることができる。

所望の障壁に依存して、異なるドーピングレベルおよび間隔を選ぶことができる。いくつかの実施形態では、障壁は約０．５Ｖ未満の電位高さを有することができる。他の実施形態では、障壁高さは約１Ｖ以下であってもよい。さらに他の実施形態では、障壁高さは約２Ｖ以下であってもよい。上で述べたように、障壁高さに対する制限は、（Ｅ_ｇ−Ｅ_ａ−Ｅ_ｄ）未満であることである。

いくつかの実施形態では、電子供給源層は、障壁層とチャネル層との界面に誘起された２ＤＥＧ領域を備えることができる。そのような実施形態では、２ＤＥＧ領域は、正孔供給源領域によって完全に空乏化されるべきでない。そのような実施形態の例を図１Ａに示し、図１Ａでは、正孔供給源領域３０はチャネル層１４の下に形成されている。チャネル層１４と障壁層１６の間との界面の２ＤＥＧ領域１５は、電子供給源層３４として作用する。したがって、チャネル層１４全体が、２ＤＥＧ領域１５から離れるキャリアの動きに逆らう高電界領域３２として機能することができる。

図３は、トランジスタ１０の一部のエネルギーレベル対位置（ｘ）のグラフである。結晶格子にアルミニウムが存在するために、ＡｌＧａＮはＧａＮよりも広いバンドギャップを有する。したがって、チャネル層１４と障壁層１６の間の界面は、伝導帯Ｅ_ｃおよび価電子帯Ｅ_ｖが食い違っているへテロ構造を形成する。圧電効果および自然ドーピングのために電荷が誘起される。障壁層１６に直ぐ隣接したチャネル層１４の部分で、伝導帯Ｅ_ｃは、フェルミレベルＥ_ｆの下に沈んでいる。その結果、２次元電子ガス（２ＤＥＧ）のシート状電荷領域が、チャネル層１４と障壁層１６との間のヘテロ接合に誘起され、一方で、層１６は、伝導帯の形のために可動キャリアが空乏化している。

この領域の導電率は、ゲート電極２２に電圧を加えることによって調整される。逆電圧が加えられたとき、伝導層１５の近くの伝導帯はフェルミレベルより上に持ち上げられ、伝導層１５の一部はキャリアが空乏になり、それによって、ソース１８からドレイン２０への電流の流れが妨げられる。

チャネル層から離れる電子の動きに逆らうために、チャネル層１４とバッファ層１３との間に電子供給源層３４および正孔供給源層３０を挿入することにより、エネルギー障壁が形成される。電子供給源層３４と正孔供給源層３０は、高電界を有する領域３２を画定する距離「ｄ」だけ離れて配置されている。領域３２内のエネルギーバンドの傾きは、この領域の電界の強さに直接関係している。図３に示すように、高電界領域３２内での伝導帯Ｅ_ｃの大きな傾きは、チャネル層１４からバッファ層１３の方への電子の動きに逆らう大きな電位障壁を与える。より詳細には、高電界領域３２で生成された電位障壁は、２ＤＥＧ領域内の電子がバッファ領域の中に移動しないようにする傾向があり、このバッファ領域では、電子はトラップされるかまたはゲート電圧の影響を受け難くなる可能性がある。

本発明の他の実施形態を図４に示す。図１の構造１０に関連して説明したように、図４の構造１０Ａは、基板１２、バッファ層１３、チャネル層１４および障壁層１６を備え、これらは、図１に関連して上で説明したように形成される。構造１０Ａは、さらに、電子供給源領域３４と高電界領域３２を含む。図１に示す実施形態の場合のように、電子供給源領域３４は、薄い高濃度ドープ半導体層を備えることができる。しかし、構造１０Ａでは、正孔供給源層３０は、高電界領域３２を提供する第１の層３８と第２の層３６の間とのヘテロ界面で実現されている。理解されることであろうが、第１の層３８と第２の層３６との間のヘテロ界面は、急峻な接合または傾斜接合を備えることができる。ＡｌｘＧａ_１−ｘＮ（０≦ｘ≦１）を含むことができる第２の層３６は、第１の層３８よりも大きなバンドギャップを有する。第２の層３６は、アンドープであってもよく、または、浅いｐ型ドーパントを低濃度にドープし、かつ／または深いレベルのｐ型ドーパントをドープしてもよい。したがって、第１および第２の層３８および３６が形成されたとき、第１の層３８と第２の層３６との間のヘテロ界面に近い領域は、圧電バンドベンディングのために高濃度にｐ型になる。したがって、たとえ構造が高濃度ｐ型ドープ層を備えていなくても、第１の層３８と第２の層３６との間の界面に、正孔供給源領域として機能する擬似ｐ型領域が誘起される。

上で説明した実施形態の場合のように、第１の層３８と第２の層３６との間の界面に生成された擬似ｐ型領域と電子供給源層３４との間のキャリアの移動により、２ＤＥＧ領域１５から離れるように動く電子に対する障壁として機能する高電界領域３２が生成される。

いくつかの実施形態では、第２の層３６は、ＩｎＡｌＧａＮを含む。特定の実施形態では、第２の層３６は、０．０２≦ｘ≦０．２であるＡｌｘＧａ_１−ｘＮを含むことができる。第２の層３６は、また、格子整合または歪み緩和のために傾斜組成を有することができる。第２の層３６は、１０ｎｍから１０μｍの厚さとすることができる。さらに、バッファ層１３が、バッファ層１３と第１の層３８との間の界面が正孔供給源層として作用することのできるヘテロ接合を形成するような適切なアルミニウム組成を有する場合、第２の層３６を完全に省略することができる。

図４の構造の例示のバンド図を図５に示す。図５に示すように、伝導帯の正の急傾斜を特徴とする高電界領域３２が、電子供給源層３４と、高電界領域３２と第２の層３６との間の界面に形成された正孔供給源層３０Ａとの間に形成されている。高電界領域３２中の電界は、チャネル層１４から離れるキャリアの動きに逆らう。

上で述べたように、できるだけ多くのチャネル層１４からのキャリアがトランジスタデバイスの表面に達するのを防止することが望ましいこともある。トランジスタデバイスの露出表面は通常不動態化されているが、パッシベーション層の界面状態でのキャリアトラッピングは、マイクロ波トランジスタの性能および／または寿命にマイナスの影響を及ぼすことがある。

したがって、本発明のいくつかの実施形態では、チャネル層１４からデバイスの表面の方に離れるキャリアの動きに抵抗し、または逆らうように電位障壁が構造中に形成されている。図６は、その間に高電界領域４２を形成するのに互いに十分に近接して位置付けされた正孔供給源層４０と電子供給源層４４とによって、障壁層１６とデバイス１０Ｂの上面５０との間に電子障壁が形成されている本発明の実施形態を示している。図１および図４に示すデバイスに関連して上で説明したように、デバイス１０Ｂは、基板１２、バッファ層１３、チャネル層１４および障壁層１６を備える。電子供給源層４４は、障壁層１６の上に形成することができる。電子供給源層４４の厚さおよびドーピングは、図１の電子供給源層３４への参照と関連して説明したのと同じであってもよい。正孔供給源層４０は、電子供給源層４４の直ぐ近くに形成されるが、高電界層４２を画定する距離「ｄ」だけ間隔をあけて配置されている。随意のキャップ層４６を正孔供給源層４０の上に形成することができる。パッシベーション層５２が、デバイス１０Ｂの露出した上面を覆っている。パッシベーション層５２は、ＳｉＮおよび／またはＳｉＯ_２を含むことができる。ＧａＮベースの層の上にパッシベーション層を形成することは、当技術分野でよく知られている。

有効なソースおよびドレインオーミックコンタクト１８、２０を形成するために、例えば、図６示すような金属化（ｍｅｔａｌｌｉｚａｔｉｏｎ）の前に、正孔供給源層４０、高電界層４２および電子供給源層４４を貫通してエッチングし、障壁層１６の表面を露出させることにより、コンタクトをリセス化することが望ましいことがある。あるいは、本発明の特定の実施形態では、図１０および８にそれぞれ示すように、金属化前に、エッチングは、高電界層４２または電子供給源層４４内までのみ延びている。また、露出された表面にイオンを打ち込み、オーミックコンタクトを形成するためのより適切な表面を設けることもできる。

図６の構造の例示のバンド図が図７に示されている。図７に示すように、伝導帯の負の急傾斜を特徴とする高電界領域４２は、デバイス１０Ｂの電子供給源層４４と正孔供給源層４０との間に形成されている。高電界領域内の電界は、チャネル層１４からデバイス１０Ｂの表面５０の方に離れるキャリアの動きに逆らう。

図４に示した実施形態の場合のように、正孔供給源層４０は、高電界層とより大きなバンドギャップの層との間のヘテロ接合界面によって設けることができる。そのような実施形態を図８に示し、図８では、電子供給源層４４が障壁層１６の上に形成されている。高電界層４２は、電子供給源層４４の上に形成され、そして高電界層４２よりも狭いバンドギャップを有する層４８が、高電界層４２と急峻なヘテロ接合または傾斜へテロ接合を形成している。ＡｌｘＧａ_１−ｘＮ（０≦ｘ≦１）を含むことができるより小さなバンドギャップの層４８は、アンドープであってもよく、またはｐ型ドーパントを低濃度にドープされていてもよい。したがって、これらの層が形成されたとき、層４８と４２との間のヘテロ界面に近い領域は、自発および圧電分極電荷に起因して正孔供給源として作用するようになる。したがって、たとえ構造が高濃度ｐ型ドープ層を備えていなくても、層４２と４８との間の界面に、正孔供給源領域として機能する擬似ｐ型領域４０が誘起される。

デバイス１０Ｃの例示のバンド図を図９に示す。図９に示すように、高電界領域４２は、電子供給源層４４と、層４２と４８との間の界面に誘起された正孔供給源領域４０との間の電荷移動によって形成される。

上で図１から９を参照して説明されたキャリア閉じ込め電位障壁は、デバイスのチャネル領域の上と下の両方にキャリアの閉じ込めを提供するように、同じデバイスに設けることもできる。例示の構造を図１０に示す。デバイス構造１０Ｄは、電子供給源層４４および正孔供給源層４０によって形成されたチャネル層１４の上（すなわち、障壁層１６とデバイス１０Ｄの上面５０との間）の電位障壁だけでなく、電子供給源層３４および正孔供給源層３０によって形成されたチャネル層１４の下（すなわち、チャネル層１４とバッファ層１３との間）の電位障壁も備える。デバイス１０Ｄの構造の例示のバンド図を図１１に示す。図１１から明らかなように、チャネル領域からどちらの方向に離れるキャリアの動きにも逆らうように、チャネル層の両側に大きな電位障壁が形成されている。上で説明した実施形態の場合のように、正孔供給源層３０、４０は、高濃度のアクセプタをドープされた薄い層として形成されるかもしれないし、または、図８および４の実施形態と関連して説明したようなヘテロ接合界面に誘起されるかもしれない。

本発明の他の実施形態を図１２に示す。図１の構造１０に関連して説明したように、図１２の構造１０Ｅは、基板１２、バッファ層１３、チャネル層１４および障壁層１６を備え、これらは、図１に関連して上で説明したように形成されている。構造１０Ｅは、さらに、界面領域３０Ａおよび３４Ａを備え、これらの界面の間に量子井戸が形成されている。構造１０Ｅでは、第１の層３８は、障壁を実現する量子井戸を設けるために、チャネル層１４および第２の層３６よりも狭いバンドギャップおよび大きな格子定数を有する。本発明の特定の実施形態では、第１の層３８はＩｎＮであり、チャネル層１４および第２の層３６はＧａＮである。ＩｎＮの第１の層３８の場合、この層は厚さがほぼ１単分子層（約３Å）であってもよい。ＩｎＮ／ＧａＮ界面に関して予想される電荷は、非常に高い（＞２Ｅ１４ｃｍ^−２）と思われるので、せいぜい約２単分子層が大きな障壁のために望ましいだろう。界面３０Ａおよび３４Ａは、それぞれ正孔および電子供給源領域であり、各々がこの非常に大きな電荷密度を有している。したがって、非常に薄い層３８は、前に説明したような大きな障壁を生成することができる。また、ＩｎＮ層は、量子井戸の中に形成された、電子または正孔トラップとして作用することができる許容エネルギーレベルがないように十分に薄くすべきである。したがって、ＧａＮ／ＩｎＮ／ＧａＮ構造の場合、ＩｎＮは、この理由により約２単分子層より薄くされるべきである。所与の障壁のためのＧａＮ／ＩｎＧａＮ／ＧａＮ（または、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮまたは他のＩｎＡｌＧａＮ／ＩｎＡｌＧａＮ／ＩｎＡｌＧａＮ）構造では、バンドオフセットが減少するにつれて厚さをほぼ線形的に増大させる必要があるだろうが、井戸の中に量子準位を許さないための最大許容厚さは、ほぼ平方根に比例変化するだけである。したがって、バンドギャップの大きな不連続が望ましい可能性がある。界面領域３０Ａおよび３４Ａは、各々、急峻であってもよく、または傾斜的であってもよい。

図１２に示した特定の実施形態では、チャネル層１４は薄い層（約３０〜３００Å）とすることができ、この層は、ちょうど２ＤＥＧを含むことができるだけの厚さであり、また成長中に高品質ＧａＮに変わるために十分な厚さを与える。層３８がＩｎＮである実施形態では、その後のＧａＮ成長温度まで加熱している間にＩｎＮが分解しないようにするために、従来の減圧ＭＯＣＶＤではなく、ＭＢＥまたは高圧ＭＯＣＶＤを利用することができる。

図１２の構造の例示のバンド図を図１３に示す。図１３に示すように、伝導帯の正の急傾斜を特長とする高電界領域３２は、チャネル層１４、第１の層３８および第２の層３６で実現された量子井戸によって形成されている。高電界領域３２内の電界は、チャネル層１４から離れるキャリアの動きに逆らう。

図１２に示す本発明の実施形態は、（ＧａＮ／ＩｎＮ／ＧａＮを含む）ＧａＮ／ＩｎＧａＮ／ＧａＮ構造を提供し、それによって、合金散乱低減のために２元であるチャネルを提供することができる。さらに、ＧａＮ層３６は三元または四元材料よりも成長するのが容易であるので、より厚くより低転位密度の層を作ることができ、ＧａＮ基板が使用に供されるようになれば特にそうなるだろう。さらに、界面での電子供給源層密度と正孔供給源層密度はほぼ等しく、かつ打ち消し合うべきであり、したがって、場合によっては、設計が容易になる。

本発明の方法の実施形態を図１６〜１８に示す。図１６に示すように、本発明の実施形態に従った方法は、チャネル領域を形成すること（ブロック２１０）およびチャネル領域から離れるキャリアの動きに逆らうエネルギー障壁を形成すること（ブロック２１５）を含む。本発明のいくつかの実施形態は、チャネル領域を形成すること、および、チャネル領域から離れるキャリアの動きに逆らうエネルギー障壁をチャネル領域の各側に形成することを含む。

図１７に示すいくつかの実施形態では、エネルギー障壁を形成することは、電子供給源層を形成すること（ブロック２２０）、高電界領域を形成すること（ブロック２３０）、および正孔供給源層を形成すること（ブロック２４０）を含む。いくつかの実施形態では、チャネル層は、電子供給源層上に形成することができる。他の実施形態では、電子供給源層は、チャネル層の形成後に形成することができる。

図１８に示す特定の実施形態では、正孔供給源層が形成され（ブロック２２５）、この正孔供給源層の上に高電界領域が形成され（ブロック２３５）、そして、電子供給源層がこの高電界領域の上に形成される（ブロック２４５）。チャネル層が、電子供給源層の上に形成される（ブロック２５５）。ＨＥＭＴ構造については、チャネル層と障壁層との間の２ＤＥＧ領域の生成を容易にするために、障壁層をチャネル層の上に形成することができる。

他の実施形態では、チャネル層が形成され、電子供給源層がチャネル層の上に形成され、高電界領域が電子供給源層の上に形成され、そして正孔供給源層が高電界領域の上に形成される。

チャネル層を形成するステップ、電子供給源層を形成するステップ、高電界領域を形成するステップ、および正孔供給源層を形成するステップは、上で詳細に説明されている。特に、電子供給源層を形成するステップは、窒化物ベースの結晶の薄い層にドナー（ｎ型）不純物をデルタドーピングすることを含むことができる。例えば、上で述べたように、半導体結晶に約１０ｎｍ厚さにわたり約１０^１８ｃｍ^−３の濃度のドーパント原子をドーピングして、電子供給源層を形成することができる。同様に、正孔供給源層を形成するステップは、窒化物ベースの結晶の薄い層にアクセプタ（ｐ型）不純物をデルタドーピングすることを含むことができる。上で述べたように、電子および正孔供給源層は、１０ｎｍよりも厚く、または薄く形成することができる。さらに、電子および正孔供給源層は、同じ厚さおよび／またはドーピングレベルである必要はない。

意図的にドープされた層を形成する代わりに、電子供給源層を形成するステップは、ＧａＮ／ＡｌＧａＮ界面に２ＤＥＧを形成することと同時に達成することができる。すなわち、２ＤＥＧ領域は、ある特定の実施形態の目的のために、電子供給源層として作用することができる。同様に、正孔供給源層を形成するステップは、上で述べたように圧電効果に起因してアクセプタドープ領域として作用するヘテロ界面を形成することで達成することができる。

本発明の追加の実施形態を図１９に示す。図１２の構造１０Ｅに関連して説明したように、図１９の構造１０Ｆは、基板１２、バッファ層１３（核形成層とも呼ばれる）、チャネル層１４、および障壁層１６を備え、これらは図１および／または図１２に関連して上で説明したように形成される。また、構造１０Ｆは、界面領域３０Ａおよび３４Ａを備え、その間に量子井戸を形成することができる。その上、低温保護層５５をチャネル層１４と層３８（エネルギー障壁または後部障壁）の間に設けることができ、かつ／または上部キャップ層１７を障壁層１６の上に設けることができる。構造１０Ｆでは、層３８（エネルギー障壁または後部障壁とも呼ばれる）は、チャネル層１４および層３６よりも狭いバンドギャップおよび大きな格子定数を有しており、障壁を実現する量子井戸を実現する。本発明のいくつかの実施形態では、第１の層３８（エネルギー障壁または後部障壁）はＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）の層であってもよく、またチャネル層１４および第２の層３６は、両方とも、ＧａＮの層であってもよい。ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８（エネルギー障壁または後部障壁）に関して、層３８は、約１０Å（オングストローム）から約５０Å（オングストローム）の範囲の厚さを有することができる。さらに、ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８に関して、この層の特性（インジウムの濃度など）は、横方向および／または垂直方向で傾斜状および／または不均一であってもよく、傾斜および／または不均一性は故意に発生させることができ、かつ／または使用されるプロセスの副産物として結果的に生じることがある。

ＩｎＮ／ＧａＮ界面で誘起される電荷は、非常に高いと予想することができるので（＞２×１０^１４ｃｍ^−２）、大きな障壁ために僅か２単分子層程度が望ましい可能性がある。界面３０Ａおよび３４Ａは、それぞれ正孔および電子の供給源領域であり、各々この非常に大きな電荷密度を有している可能性がある。したがって、非常に薄い層３８（エネルギー障壁または後部障壁）が、前に説明したように大きな障壁を生成することができる。また、ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８は、電子または正孔トラップとして作用することができる許容エネルギーレベルが量子井戸内に形成されないように十分に薄くしておくことができる。したがって、ＧａＮ／ＩｎＮ／ＧａＮ構造では、この理由のために、ＩｎＮは２単分子層程度未満に保たれる可能性がある。所与の障壁層を有するＧａＮ／ＩｎＧａＮ／ＧａＮ（または、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮまたは他のＩｎＡｌＧａＮ／ＩｎＡｌＧａＮ／ＩｎＡｌＧａＮ）構造では、バンドオフセットが減少するにつれて層３８の厚さをほぼ直線的に増加させて、井戸内の電子の蓄積を減少および／または防止することができる。井戸の中に量子レベルを許さないための最大許容厚さは、層３８の厚さの平方根としてほぼ比例変化するだけである可能性がある。したがって、バンドギャップの大きな不連続が望ましい可能性がある。界面領域３０Ａおよび３４Ａは、各々、階段的か傾斜状かのどちらかであってもよい。

図１９に示す実施形態の中のいくつかでは、チャネル層１４は、約３０Å（オングストローム）から約３００Å（オングストローム）の範囲の薄い層であり、この厚さは、２ＤＥＧを備え、かつ成長中に高品質ＧａＮに変わるのに十分な厚さを可能にすることができるだけの厚さである。層３８がＩｎＮおよび／またはＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）である実施形態では、低温保護層５５を、任意選択で、チャネル層１４を形成する前に層３８（エネルギー障壁または後部障壁）の上に形成することができる。より詳細には、低温保護層５５およびチャネル層１４は、両方ともＧａＮの層であってもよく、低温保護層５５は、チャネル層１４が形成される温度よりも少なくとも約１００℃低い温度で形成される。より詳細には、低温ＧａＮ保護層５５は約９００℃よりも低い温度で形成することができ、そしてＧａＮチャネル層１４は約１０００℃よりも高い温度で形成することができる。チャネル層１４をより高い温度で形成する前に低温保護層５５を形成することによって、層３８（インジウムを含む）は、より高い温度でチャネル層１４を形成するとき露出されておらず、層３８への損傷を減らすことができる。さらに、低温保護層５５は、チャネル層１４の一部と考えることができる。

ＩｎｘＧａ_１−ｘＮ（０＜ｘ＜１）の層として層３８（エネルギー障壁または後部障壁）を設けることによって、ＩｎＮの層とは対照的に、デバイスの製造可能性を高めることができる。本発明のいくつかの実施形態に従って、層３８（エネルギー障壁または後部障壁）を構成するＩｎＮ／ＧａＮの合金中のＩｎＮのモル分率は、少なくとも約１％（パーセント）、より詳細には、約２％（パーセント）から約２０％（パーセント）の範囲であってもよい。さらに、層３８のインジウムの濃度は、基板の表面に対して平行および／または垂直方向で変化してもよく、かつ／または層３８はその中にＩｎＮおよび／またはＧａＮのドット（含有物）を備えることができる。

図１９に示す本発明の実施形態は、（層３６／３８／１４で構成された）ＧａＮ／ＩｎＧａＮ／ＧａＮおよび／またはＧａＮ／ＩｎＮ／ＧａＮ構造を実現することができ、したがって、合金散乱の減少をもたらすことができる２元化合物半導体材料で形成されたチャネル層を実現することができる。さらに、ＧａＮ層３６は、３元または４元材料よりも容易に成長することができるので、特にＧａＮ基板が使用される場合に、より厚くより低転位密度の層を作ることができるだろう。さらに、界面３０Ａおよび３４Ａの電子供給源層および正孔供給源層の電荷密度は、ほぼ等しく打ち消し合い、したがって潜在的に設計を容易にする。

本発明のいくつかの実施形態に従って、基板１２は４Ｈポリタイプの半絶縁性炭化珪素（ＳｉＣ）であってもよく、バッファ層１３（核形成層）はＡｌＮの層であってもよく、層３６はＧａＮの層であってもよく、層３８（エネルギー障壁または後部障壁）はＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）の層であってもよく、低温成長保護層５５はＧａＮの層であってもよく、チャネル層１４はＧａＮの層であってもよく、障壁層１６はＡｌＮの層であってもよく、そしてキャップ層１７はＡｌｎＧａ_１−ｎＮ（０≦ｎ≦１）の層であってもよい。さらに、オーミック注入物を設けて、ソースコンタクト１８および／またはドレインコンタクト２０のうちの１つまたは複数との接触を改善することができ、かつ／またはパッシべーション層５２は、高純度窒化物（ＨＰＮ）のような窒化珪素の層とすることができる。

図１９に示すように、ソースコンタクト１８およびドレインコンタクト２０は、キャップ層１７の上に設けることができる。図１９には示さないが、ソースコンタクト１８およびドレインコンタクト２０は、ソースコンタクト１８およびドレインコンタクト２０の形成中および／または形成後の熱処理の結果として、キャップ層１７、障壁層１６、および／またはチャネル層１４と合金になり、かつ／またはこれらの内部に拡散する可能性がある。さらに、ゲートコンタクト２２の部分は、基板１２と対向するパッシべーション層５２の表面部分の上を横方向に延びるフィールドプレートを実現することができる。本発明の特定の実施形態に従って、ゲートコンタクト２２は、パッシべーション層５２の上でドレインコンタクト２０の方に０．１５μｍ、ソースコンタクト１８の方に０．２μｍだけ横方向に延びるフィールドプレートを備えることができる。

本発明の実施形態による特定の構造を図２０の表に示す。図２０で、列のラベル表示、サンプル１〜サンプル１１は、本発明の実施形態による構造を識別し、列のラベル表示、コントロール（Ｃｏｎｔｒｏｌ）１〜コントロール２はＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８のないコントロール構造の例を識別する。層１７（ＡｌＧａＮ）、層１６（ＡｌＮ）、層１４（ＧａＮ）、層５５（ＬＴ ＧａＮ）、層３８（ＩｎＧａＮ）、および層３６（ＧａＮ）とラベル表示された行は、図１９の構造の様々な層を識別する。図２０に示すように、図１９のキャップ層１７は、サンプル１〜８およびコントロール１〜２では約２７ｎｍ（ナノメートル）の厚さを有し、またサンプル９〜１１では約２５ｎｍ（ナノメートル）の厚さを有する。キャップ層１７は、キャップ層のＡｌＮ／ＧａＮ合金中に、サンプル１〜８およびコントロール１〜２では約２６％のＡｌＮのモル分率を有し、サンプル９〜１１では約２８％のＡｌＮのモル分率を有する。障壁層１６は、サンプル１〜８およびコントロール１〜２では約０．７ｎｍ（ナノメートル）の厚さを有し、サンプル９〜１１では約０．８ｎｍ（ナノメートル）の厚さを有する。チャネル層１４は、サンプル１〜２およびコントロール１では約８ｎｍ（ナノメートル）の厚さを有し、サンプル５では約９ｎｍ（ナノメートル）の厚さを有し、サンプル３〜４、サンプル６〜１１おびでコントロール２では約１０ｎｍ（ナノメートル）の厚さを有する。低温（ＬＴ）保護層５５は、サンプル５では約１ｎｍ（ナノメートル）の厚さを有し、サンプル１〜２では約２ｎｍ（ナノメートル）の厚さを有し、そしてコントロール１では約７ｎｍ（ナノメートル）の厚さを有する。低温保護層５５は、サンプル３〜４、サンプル６〜１１、およびコントロール２で省略された（すなわち、厚さ０）。

層３８（エネルギー障壁または後部障壁）は、サンプル１〜１１で約５ｎｍ（ナノメートル）の厚さを有し、層３８はコントロール１〜２で省略されている（すなわち、厚さ０）。層３８は、ＩｎＮ／ＧａＮ合金中に、サンプル１およびサンプル４では約４％、サンプル５では約６％、サンプル２〜３、サンプル６およびサンプル９〜１１では約８％、サンプル７では約１２％、そしてサンプル８では約１６％のＩｎＮのモル分率を有する。層３８は、サンプル８では約６９９℃、サンプル７では約７３９℃、サンプル６およびサンプル９では約７７９℃、サンプル２〜３では約７８４℃、サンプル５では約８０４℃、サンプル１０〜１１では約８１９℃、そしてサンプル１およびサンプル４では約８２４℃の温度で形成された。さらに、サンプル９〜１０の層３８にほぼ５×１０^１７／ｃｍ^３のシリコンをドープし、サンプル１１の層３８にほぼ２×１０^１８／ｃｍ^３のシリコンをドープした。サンプル１〜１１およびコントロール１〜２の各々の層３６は、約２０００ｎｍ（ナノメートル）の厚さを有する。

（サンプル１〜１１の各々のように）チャネル層１４の上に障壁層１６に対向してＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８を設けることによって、結果として得られる分極のために、チャネル層１４と障壁層１６との界面での２ＤＥＧの電荷閉じ込めを改善することができる。より詳細には、ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８は、電荷双極子を形成してＧａＮ層３６の伝導帯電位を高くすることができる。ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８は活性電流輸送層である必要がないので、ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８の品質は比較的低くてもよい。したがって、ＩｎｘＧａ_１−ｘＮ（０＜ｘ＜１）層３８のインジウムの濃度は、基板１２の表面に対して垂直および／または平行な方向で変化してもよく、かつ／または層３８はＩｎＮおよび／またはＧａＮのドット（含有物）をその中に備えてもよい。さらに、サンプル１〜１１の各々のＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８は、約０．２ｅＶから約０．４ｅＶの範囲の障壁を実現することができる。その上、サンプル１〜１１の各々の構造は、０．５μｍ（マイクロメートル）ステッパベース（ｓｔｅｐｐｅｒ ｂａｓｅｄ）ＨＥＭＴとして実現することができる。

本発明のいくつかの実施形態に従って、障壁層１６は、約０．１ｎｍから約１０ｎｍの範囲、より詳細には約０．７ｎｍから約０．８ｎｍの範囲の厚さを有することができ、かつ／または障壁層１６は、約５ｎｍから約３０ｎｍの範囲、より詳細には約５ｎｍから約２０ｎｍの範囲、さらにより詳細には特に約１０ｎｍから約１５ｎｍの範囲の距離だけエネルギー障壁３８から分離することができる。本発明のいくつかの実施形態に従って、チャネル層１４は、約１ｎｍから約２０ｎｍの範囲、より詳細には約８ｎｍから約１０ｎｍの範囲の厚さを有することができ、かつ／またはＧａＮ保護層５５は、約１５ｎｍ以下、より詳細には約７ｎｍ以下の厚さを有することができる。本発明のいくつかの実施形態に従って、エネルギー障壁３８は、約０．１ｎｍ（１オングストローム）から約１０ｎｍ（１００オングストローム）の範囲、より詳細には約１ｎｍ（１０オングストローム）から約５ｎｍ（５０オングストローム）の範囲の厚さを有することができる。本発明のいくつかの実施形態に従って、エネルギー障壁のＩｎＮ／ＧａＮ合金中のＩｎＮ（窒化インジウム）のモル分率は、約１％から約５０％の範囲、より詳細には約４％から約１６％の範囲であってもよい。

図２１Ａ〜Ｂのバンド図は、電荷閉じ込めを行なうことができるＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８を備えることの電位に与える影響を示している。図２１Ａは、（約２５％のＡｌＮ／ＧａＮ合金中のＡｌＮのモル分率を有する）厚さ２４ｎｍ（ナノメートル）のＡｌＧａＮキャップ層、１ｎｍ（ナノメートル）のＡｌＮ障壁層、および（約５％のＡｌＮ／ＧａＮ合金中のＡｌＮのモル分率を有する）ＡｌＧａＮチャネル層を備え、ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８を備えない構造のバンド図である。図２１Ｂは、図１９に示すような、（約２５％のＡｌＮ／ＧａＮ合金中のＡｌＮのモル分率を有する）厚さ２４ｎｍ（ナノメートル）のＡｌＧａＮキャップ層１７、１ｎｍ（ナノメートル）のＡｌＮ障壁層１６、厚さ３ｎｍ（ナノメートル）のＧａＮチャネル層１４、（約５％のＩｎＮ／ＧａＮ合金中のＩｎＮのモル分率を有する）厚さ５ｎｍのＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８、およびＧａＮ層３６を備える構造のバンド図である。

ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８を備えない場合、電子分布（破線）は、図２１Ａに示すようにバッファ領域の中に相当に広がる可能性がある。ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８のある場合、電子分布（破線）を図２１Ｂに示すように半分以上減少することができる。図２１Ａ〜Ｂの実線は、それぞれの構造の伝導帯を示している。図２１Ｂの参照数字は、図１９に示した構造の層に対応する図２１Ｂの伝導帯図の部分を示している。

図２２に、（オームの単位で測定された）ドレイン−ソース出力抵抗Ｒｄｓが、図２０の表のサンプル１〜６およびコントロール１〜２のＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８の推定されたＩｎＧａＮ組成の関数として与えられている。図示のように、層３８を備えないコントロール１〜２の構造は、最小の出力抵抗を与えることができる。ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８を備えているとき（サンプル１〜６のように）、出力抵抗は、ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８のインジウムの濃度の増加と共に増加する可能性がある。高出力抵抗Ｒｄｓは短チャネル効果の低下の表れである可能性があり、特にミリ波用途の０．２μｍ（マイクロメートル）以下のゲート長のＨＥＭＴで実現されたとき、出力抵抗の高いデバイスほど、より高い利得および／または電力付加効率（ＰＡＥ）を実現すると考えることができる。

図２２に示すように、ドレイン−ソース出力抵抗Ｒｄｓは、エネルギー障壁を備えない同様な寸法および材料の構造に比べて、本発明の実施形態によるエネルギー障壁を備える構造で増加させることができる。例えば、ドレイン−ソース出力抵抗Ｒｄｓは、同様な寸法および材料であるがエネルギー障壁を備えない構造に比べて、１０％、５０％、または１００％も高くすることが可能である。

閉じ込めは、ＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８の品質の改善で改善することができ、比較的高いＩｎ（インジウム）モル分率を有する比較的薄いＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８は、比較的高い双極子および改善された閉じ込めを実現することができる。しかし、高インジウム（Ｉｎ）含有率のＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８は、高い結晶品質で成長するのが困難である可能性がある。効果的なＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８（エネルギー障壁または後部障壁）は、（例えば、約５％のＩｎＮ／ＧａＮ合金中のＩｎＮのモル分率を有する）比較的低いＩｎ含有率および約１０Å（オングストローム）から約５０Å（オングストローム）の範囲の厚さで実現することができる。

本発明の実施形態による（ＨＥＭＴのような）ヘテロ接合トランジスタは、（４Ｈ−ＳｉＣのような）単結晶基板の上に（ＡｌＮ核形成層のような）エピタキシャル核形成層１３を形成することによって形成することができる。（ＧａＮの層のような）エピタキシャルＩＩＩ族窒化物層３６を核形成層１３の上に形成することができ、さらに、（ＩｎｘＧａ_１−ｘＮの層（０＜ｘ≦１または０＜ｘ＜１）のような）エピタキシャルＩＩＩ族窒化物エネルギー障壁層３８を層３６の上に形成することができる。

（ＩｎＡｌＧａＮの層のような）エピタキシャルＩＩＩ族窒化物の低温保護層５５をエネルギー障壁層３８の上に形成することができ、そして（ＩｎＡｌＧａＮの層のような）エピタキシャルＩＩＩ族窒化物のチャネル層１４を低温保護層５５の上に形成することができる。より詳細には、低温保護層５５は、チャネル層１４が形成される温度よりも少なくとも１００℃だけ低い温度で形成することができる。例えば、低温保護層５５は、約６００℃から約８００℃の範囲の温度で形成することができ、チャネル層１４は、少なくとも約１０００℃の温度で形成することができる。したがって低温保護層５５は、その後にチャネル層１４を形成するステップ中にエネルギー障壁層３８を保護することができ、また低温保護層５５は、チャネル層１４の一部と考えることができる。チャネル層１４を形成した後で、（ＩｎＡｌＧａＮの層のような）エピタキシャルＩＩＩ族窒化物の障壁層１６をチャネル層１４の上に形成することができ、そして（ＩｎＡｌＧａＮの層のような）エピタキシャルＩＩＩ族窒化物のキャップ層１７を障壁層１６の上に形成することができる。キャップ層１７を形成した後で、ソースコンタクト１８、ゲートコンタクト２２およびドレインコンタクト２０ならびにパッシべーション層５２を形成することができる。

より詳細には、エネルギー障壁層３８、チャネル層１４、障壁層１６およびキャップ層１７のＩＩＩ族窒化物組成は異なる可能性がある。例えば、キャップ層１７のガリウムの濃度は、障壁層１６のガリウムの濃度よりも高い可能性がある。障壁層１６のアルミニウムの濃度は、チャネル層１４および／または低温保護層５５のアルミニウムの濃度を上回る可能性がある。さらに、エネルギー障壁層３８のインジウムの濃度は、チャネル層１４および／または低温保護層５５のインジウムの濃度を上回る可能性がある。例えば、エネルギー障壁層３８はＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）の層を備えることができ、チャネル層１４はＡｌｙＧａ_１−ｙＮ（０≦ｙ＜１）の層を備えることができ、そして障壁層１６はＡｌｚＧａ_１−ｚＮ（０＜ｚ≦１）の層を備えることができ、ｘ、ｙおよび／またはｚは異なっている可能性がある。より詳細には、エネルギー障壁層３８はＩｎｘＧａ_１−ｘＮ（０＜ｘ＜１）の層を備えることができ、チャネル層１４はＧａＮの層を備えることができ、障壁層１６はＡｌＮの層を備えることができ、そしてキャップ層１７はＡｌｎＧａ_１−ｎＮ（０＜ｎ＜１）を備えることができる。

本発明の実施形態によるＨＥＭＴ構造は、例えば衛星通信、ミリ波ＷＬＡＮ（無線ローカルエリアネットワーク）、ディジタル無線用のミリ波増幅器、真空管代替用の固体増幅器、および／または試験および測定用途用の高周波増幅器について電力性能の改善を実現することができる。本発明の実施形態によるＨＥＭＴ構造によって、ガリウム砒素（ＧａＡｓ）および／またはインジウム燐（ＩｎＰ）トランジスタを使用して現在使用可能なレベルの５から１０倍の電力レベルを、比較的高い効率および／または大電力ミリ波増幅器動作で実現することができる。

本発明の実施形態に従ってＩｎｘＧａ_１−ｘＮ（０＜ｘ≦１）層３８をＨＥＭＴ構造に含めることによって、ＨＥＭＴのＧａＮチャネル層１４の後部から閉じ込めを実現して出力特性を改善することができる。無線周波数（ＲＦ）および／またはマイクロ波周波数で動作するＨＥＭＴ構造の性能を改善することができ、さらに、より高い周波数で動作するＨＥＭＴ構造では、さらにいっそう顕著な改善を実現することができる。より高い周波数での動作のためにゲート長が縮小されるにつれて、デバイス出力コンダクタンスは直線的に減少する可能性がある。寸法縮小のためにオン抵抗も減少する可能性があるが、この減少は、電力利得が損なわれる可能性があるほど非常に低い率である可能性があり、ｆｔと比較した外的な（ｅｘｔｒｉｎｓｉｃ）カットオフ周波数ｆｍａｘの改善は、望み通りでない可能性がある。さらに、ゲート長が０．２５μｍ（マイクロメートル）より下であるときサブスレッショルド漏れが増加し、電力付加効率（ＰＡＥ）が減少する可能性がある。

代替的には、ＡｌＧａＮベースバッファ層を使用してエネルギー障壁（または後部障壁）を設けることができる。しかし、ＡｌＧａＮ層は意図せずにドープされる傾向があり、ドーパント補償のために深いトラップが生じる可能性がある。さらに、バルクＡｌＧａＮの結晶品質は、一般に現在使用可能なＧａＮの結晶品質ほどではない可能性がある。その理由は、ＡｌＧａＮの結晶形成プロセスは、より複雑である可能性があり、また合金無秩序（ａｌｌｏｙ ｄｉｓｏｒｄｅｒ）が生じる可能性があるからである。ＡｌＧａＮの層は、２−ＤＥＧと比較的高品質のＧａＮバッファの間に設けることができるが、第１のＡｌＧａＮ／ＧａＮ界面に埋込みサブチャネルが生ずる可能性がある。ＡｌＧａＮをＧａＮバッファから傾斜組成にすると、バルク分極電荷を生成しながらサブチャネルが減少して、ことによると閉じ込めを減少させる可能性がある。

正孔または電子の供給源としてヘテロ構造を有する本明細書で説明した例示の実施形態を、Ｇａ分極エピタキシャル層に関して説明する。ドーピングに依拠して正孔および／または電子供給源層を実現する例示の実施形態では、そのような構造は、非分極または部分Ｇａ分極に関して同じであるかもしれない。しかし、一般に、非分極構造は、へテロ界面分極ドーピングを利用することができないかもしれない。Ｎ分極構造を使用する本発明の実施形態は、ちょうど逆で同じ原理が当てはまるが、へテロ構造の層の点で異なるように思われるかもしれない。

図２３ａの表は、図２０の表のサンプル１〜５およびコントロール１〜２のデバイスに関して、Ωｍｍ単位のドレイン−ソース抵抗Ｒｄｓ、ＧＨｚ単位のユニティ利得周波数Ｆｔ，ｉｎｔｒ（すなわち、電流利得が１である周波数であり、Ｆｔとも呼ばれる。）、Ωｍｍ^２ＧＨｚ単位の後部閉じ込め値Ｖｂｃ、Ωｍｍ単位のデバイス抵抗Ｄｒ、およびＩｎＧａＮ層のインジウムの百分率を与える。図２３ｂのグラフは、図２３ａのデバイスに関して、ＩｎＧａＮ層中のインジウムの百分率の関数として後部閉じ込め値Ｖｂｃを示している。図２３ｃのグラフは、図２３ａのデバイスに関して、ＩｎＧａＮ層中のインジウムの百分率の関数としデバイス抵抗Ｄｒを示している。図２３ｂおよび図２３ｃに示すように、後部閉じ込め値Ｖｂｃとデバイス抵抗Ｄｒの両方が、インジウムの百分率が増加するにつれて改善される。

図２０および２３ａの表に示したデバイスのゲートコンタクト２２は、パッシべーション層５２の上でドレインコンタクト２０の方に向かって０．１５μｍ（マイクロメートル）およびソースコンタクト１８の方に向かって０．２μｍ（マイクロメートル）だけ横方向に延びるフィールドプレートを備える。ＩｎＧａＮ層３８は、本発明の実施形態に従って、厚さが５ｎｍであり、ＩｎＮ／ＧａＮ合金中のＩｎＮのモル分率（示された百分率で定義されている）がサンプル１〜５の各々で変化している。上で述べたように、ＩｎＧａＮ層３８中のインジウムの百分率は、ＩｎＧａＮ層３８のＩｎＮ／ＧａＮ合金中のＩｎＮのモル分率の推定値であり、これらの推定値はフォトルミネセンス（ＰＬ）を使用して決定された。ＩｎＧａＮ層３８は、コントロール構造コントロール１〜コントロール２で省略されている。図２３ａの構造の各々について、ＲｄｓはΩｍｍの単位で測定されたドレイン−ソース出力抵抗であり、Ｆｔ，ｉｎｔｒ（Ｆｔとも呼ばれる）はＧＨｚの単位で測定された電流利得が１の周波数であり、ＶｂｃはΩｍｍ^２ＧＨｚの単位で測定された後部閉じ込め値であり、そしてＤｒはΩｍｍの単位で測定されたデバイス抵抗である。

ゲート長Ｌｇは、図１９に示された、ドレインコンタクト１８に隣接したゲートコンタクト２２の一方の側からソースコンタクト２０に隣接したゲートコンタクト２２の他方の側までの、図１９のページに平行な方向の距離である。ゲート幅Ｗｇ（チャネル幅とも呼ばれる）は、チャネルに沿ったゲートコンタクト２２の一方の端からチャネルに沿ったゲートコンタクト２２の第２の端までの、図１９のページに垂直な方向の距離である。ゲートコンタクト２２と２次元電子ガス（２ＤＥＧ）との間の間隔はｄとして表され、この間隔ｄは、キャップ層１７と障壁層１６を組み合わせた厚さにほぼ等しい。

後部閉じ込め値Ｖｂｃは、特定の周波数Ｆｔでの２次元電子ガスの閉じ込めを画定することができ、そして、本発明の実施形態によるＩｎＧａＮ層５５は、改善された後部閉じ込め値を実現することができる。より詳細には、後部閉じ込め値は、次の式に示すように計算することができる。
Ｖｂｃ＝Ｒｄｓ＊Ｆｔ＊ｄ
上記のように計算される後部閉じ込め値Ｖｂｃはまた、シート電荷密度（Ｖ／Ｎｓ＊ｑ）の単位面積当たりの閉じ込め電位を表すことができる。ここで、Ｖは閉じ込め電位、Ｎｓはシート電荷、そしてｑは単位電子電荷である。

図２３ａの構造において、各デバイスのゲート長Ｌｇは約０．５５μｍ（マイクロメートル）であり、各デバイスのゲート幅Ｗｇは約２４６μｍ（すなわち、０．２４６ｍｍ）であった。本発明の実施形態による厚さ５ｎｍのＩｎＧａＮ層３８を含む図２３ａ〜ｃのデバイスの中で、サンプル３は、下記に計算されるように最も高い後部閉じ込め値Ｖｂｃを実現する可能性がある。
Ｖｂｃ（サンプル３）＝（２８７．８Ωｍｍ）（２７．７＊１０^−６ｍｍ）（４４ＧＨｚ）＝０．３５Ωｍｍ^２ＧＨｚ
本発明の実施形態による厚さ５ｎｍのＩｎＧａＮ層３８を含む図２３ａ〜ｃのデバイスの中で、サンプル４は、下記に計算されるように最も低い後部閉じ込め値Ｖｂｃを実現する可能性がある。
Ｖｂｃ（サンプル４）＝（１９７．８Ωｍｍ）（２７．７＊１０^−６ｍｍ）（３９ＧＨｚ）＝０．２１Ωｍｍ^２ＧＨｚ
後部障壁ＩｎＧａＮ層を備えない図２３ａ〜ｂのデバイス（コントロール１およびコントロール２）について、最も低い後部閉じ込め値Ｖｂｃが、下に示すように計算することができる。
Ｖｂｃ（コントロール１）＝（１６３．３Ωｍｍ）（２７．７＊１０^−６ｍｍ）（４４ＧＨｚ）＝０．２０Ωｍｍ^２ＧＨｚ
Ｖｂｃ（コントロール２）＝（１３７．３Ωｍｍ）（２７．７＊１０^−６ｍｍ）（４１ＧＨｚ）＝０．１６Ωｍｍ^２ＧＨｚ
本発明の実施形態によると、ヘテロ接合トランジスタは、ＩＩＩ族窒化物のチャネル層１４と、チャネル層１４の上のＩＩＩ族窒化物の障壁層１６であってチャネル層１４よりも大きいバンドギャップを有する障壁層１６と、障壁層１６がゲートコンタクト２２とチャネル層１４との間にあるようにした障壁層１６の上のゲートコンタクト２２と、ゲートコンタクト２２の対向する側にあるソースコンタクト１８およびドレインコンタクト２０とを備えることができる。その上、ＩｎＧａＮのエネルギー障壁３８をチャネル層１４の上に設け、チャネル層１４がエネルギー障壁３８と障壁層１６との間にあるようにすることができ、さらに、エネルギー障壁３８は、少なくとも約０．２１Ωｍｍ^２ＧＨｚの後部閉じ込め値Ｖｂｃ、より詳細には少なくとも約０．３Ωｍｍ^２ＧＨｚの後部閉じ込め値Ｖｂｃを実現するように構成することができる。さらに、エネルギー障壁３８は、少なくとも約３５ＧＨｚのユニティ利得周波数の場合に、少なくともほぼ０．２１Ωｍｍ^２ＧＨｚの後部閉じ込め値Ｖｂｃを実現するように構成することができる。

その上、デバイス抵抗Ｄｒは、ドレイン−ソース出力抵抗Ｒｄｓ、ゲート長Ｌｇ、およびゲートコンタクト２２と２次元電子ガス（２ＤＥＧ）との間の間隔ｄの関数として定義することができる。より詳細には、デバイス抵抗Ｄｒは、次式に示すように計算することができる。
Ｄｒ＝Ｒｄｓ＊ｄ／Ｌｇ
図２３ａ〜ｃの構造において、各デバイスのゲート長Ｌｇは約０．５５μｍ（マイクロメートル）であり、各デバイスの間隔ｄは約２７ｎｍであった。本発明の実施形態による厚さ５ｎｍのＩｎＧａＮ層３８を備える図２３ａ〜ｃのデバイスの中で、サンプル３は、下で計算されるように最も高いデバイス抵抗Ｄｒを実現する可能性がある。
Ｄｒ（サンプル３）＝（２８７．８Ωｍｍ）（２７．７ｎｍ）／（５５０ｎｍ）＝１４．５Ωｍｍ
本発明の実施形態による厚さ５ｎｍのＩｎＧａＮ層３８を備える図２３ａ〜ｃのデバイスの中で、サンプル４は、下で計算されるように最も低いデバイス抵抗Ｄｒを実現する可能性がある。
Ｄｒ（サンプル４）＝（１９７．８Ωｍｍ）（２７．７ｎｍ）／（５５０ｎｍ）＝１０Ωｍｍ
後部障壁ＩｎＧａＮ層を備えない図２３ａ〜ｃのデバイス（コントロール１およびコントロール２）について、デバイス抵抗Ｄｒは下に示すように計算することができる。
Ｄｒ（コントロール１）＝（１６３．３Ωｍｍ）（２７．７ｎｍ）／（５５０ｎｍ）＝８．２Ωｍｍ
Ｄｒ（コントロール２）＝（１３７．３Ωｍｍ）（２７．７ｎｍ）／（５５０ｎｍ）＝６．９Ωｍｍ
本発明の実施形態によると、ヘテロ接合トランジスタは、ＩＩＩ族窒化物のチャネル層１４、チャネル層１４の上のＩＩＩ族窒化物の障壁層１６であってチャネル層１４よりも大きいバンドギャップを有する障壁層１６を備えることができる。ゲートコンタクト２２を障壁層１６の上に設け、障壁層１６がゲートコンタクト２２とチャネル層１４との間にあるようにすることができ、ソースコンタクト１８およびドレインコンタクト２０は、ゲートコンタクト２２の対向する側に設けることができる。その上、ＩｎＧａＮのエネルギー障壁３８をチャネル層１４の上に設け、チャネル層１４がエネルギー障壁３８と障壁層１６との間にあるようにすることができ、さらに、エネルギー障壁３８は、少なくとも約９Ωｍｍのデバイス抵抗Ｒｄ、より詳細には少なくとも約１４Ωｍｍのデバイス抵抗Ｒｄを実現するように構成することができる。

図２３ａの表に示したように、本発明の実施形態によるＩｎＧａＮ後部障壁層を備えるデバイスは、後部障壁層を備えないデバイスよりも高いオン・ドレイン−ソース抵抗Ｒｄｓを与える可能性がある。本発明の実施形態によるＩｎＧａＮ後部障壁層を備えるデバイスは、少なくとも約１７０Ωｍｍのドレイン−ソース抵抗Ｒｄｓ、より詳細には、少なくとも約２４０Ωｍｍのドレイン−ソース抵抗Ｒｄｓを与えることができる。

図２４ａのグラフは、０．１８μｍのゲート長Ｌｇおよび１５０μｍのゲート幅Ｗｇを有しＩｎＧａＮ後部障壁層を備えないコントロールデバイスについて、Ｖｄｓ（ドレイン−ソース電圧）２８ＶおよびＶｄｓ４８Ｖにおける利得（Ｇ）、出力電力（Ｐ_ＯＵＴ）、および電力付加効率（ＰＡＥ）を示している。図２４ｂのグラフは、０．１８μｍのゲート長Ｌｇおよび１５０μｍのゲート幅Ｗｇを有し本発明の実施形態によるＩｎＧａＮ後部障壁層を有するデバイスについて、Ｖｄｓ（ドレイン−ソース電圧）２８ＶおよびＶｄｓ４８Ｖにおける利得（Ｇ）、出力電力（Ｐｏｕｔ）、および電力付加効率（ＰＡＥ）を示している。図２４ａおよび２４ｂの各々で、円は電力付加効率（ＰＡＥ）をグラフにするために使用され、菱形は利得（Ｇ）をグラフにするために使用され、正方形は出力電力（Ｐｏｕｔ）をグラフにするために使用されている。さらに、白抜きの円、菱形および正方形は、Ｖｄｓ２８Ｖのグラフに使用され、黒塗りの円、菱形および正方形は、Ｖｄｓ４８Ｖのグラフに使用されている。図２４ａおよび２４ｂのグラフのＸ軸は、入力電力（ＰＩＮ）を表している。

図２５ａのグラフは、図２４ａに関連して上で述べたコントロールデバイスに関して、様々なゲート−ソース電圧（Ｖｇｓ）でのドレイン電流（Ｉ_Ｄ）をドレイン−ソース電圧（Ｖｄｓ）の関数として示している。一番上のグラフで４Ｖのゲート−ソース電圧が与えられ、図２５ａの各連続したグラフで１Ｖ減少したＶｇｓが与えられている。図２５ｂのグラフは、図２４ｂに関連して上で述べたような本発明の実施形態によるＩｎＧａＮ後部障壁を備えるデバイスに関して、様々なゲート−ソース電圧（Ｖｇｓ）でのドレイン電流（Ｉｄ）をドレイン−ソース電圧（Ｖｄｓ）の関数として示している。一番上のグラフで４Ｖのゲート−ソース電圧が与えられ、図２５ｂの各連続したグラフで１Ｖ減少したＶｇｓが与えられている。

図２４ｂおよび２５ｂのグラフに示すように、本発明の実施形態によるＩｎＧａＮ後部障壁を備えるデバイスは、高い電圧での比較的鋭いピンチオフのために、高いＶｄｓ（例えば、Ｖｄｓ＝４８Ｖ）で電力付加効率および／または出力電力の改善を実現することができる。本発明の実施形態によるＩｎＧａＮ後部障壁層を備えるＨＥＭＴデバイスは、Ｖｄｓ４８Ｖで約１４．１Ｗ／ｍｍおよび６５．６％のＰＡＥを実現することができる。

図２６のグラフは、本発明の実施形態による０．１８μｍのゲート長（Ｌｇ）および１５０μｍのゲート幅（Ｗｇ）を有するＨＥＭＴ構造に関して、電力付加効率（ＰＡＥ）、出力電力（Ｐｏｕｔ）および利得（Ｇ）を入力電力（Ｐｉｎ）の関数として示している。図２７のグラフは、本発明の実施形態による０．１８μｍのゲート長（Ｌｇ）および１５０μｍのゲート幅（Ｗｇ）を有するＨＥＭＴ構造に関して、電力付加効率（ＰＡＥ）、出力電力（Ｐｏｕｔ）および利得（Ｇ）をドレイン−ソース電圧（Ｖｄｓ）の関数として示している。図２６および２７に示すように、本発明の実施形態によるＨＥＭＴ構造は、約３８Ｖのドレイン−ソース電圧（Ｖｄｓ）および約１０ＧＨｚの動作周波数で、少なくとも７０％の電力付加効率（ＰＡＥ）および少なくとも１０Ｗ／ｍｍの出力電力（Ｐｏｕｔ）を実現することができる。より詳細には、図２６および２７のＨＥＭＴ構造は、約３８Ｖのドレイン−ソース電圧（Ｖｄｓ）および約１０ＧＨｚの動作周波数で、約１０．９Ｗ／ｍｍ、約７０％の電力付加効率、および約１４ｄＢの利得を実現することができる。本発明の実施形態に従って、電力付加効率および電力スケーリングの改善を実現することができる。

図２８のグラフは、０．１８μｍのゲート長Ｌｇを備える本発明の実施形態によるＨＥＭＴ構造に関して、出力電力（Ｐｏｕｔ）を時間の関数として示している。図示のように、実施形態によるＨＥＭＴ構造は、２８Ｖのドレイン−ソース電圧（Ｖｄｓ）で室温動作寿命（ＲＴＯＬ）安定性の改善を実現することができる。より詳細には、２８Ｖのドレイン−ソース電圧（Ｖｄｓ）、５．５Ｗ／ｍｍの出力電力、および７０％のＰＡＥ動作点における室温動作で、０．１ｄＢ未満の出力電力Ｐｏｕｔの減少が起こる可能性がある。

図２９のグラフは、本発明の実施形態による０．１８μｍのゲート長（Ｌｇ）および１５０μｍのゲート幅（Ｗｇ）を有するＨＥＭＴ構造に関して、電力付加効率（ＰＡＥ）、出力電力（Ｐｏｕｔ）および利得（Ｇ）を入力電力（Ｐｉｎ）の関数として示している。ＩｎＧａＮ後部障壁層を備える図２９のＨＥＭＴ構造は、２８Ｖのドレイン−ソース電圧（Ｖｄｓ）および３５ＧＨｚの動作周波数で少なくとも５０％のＰＡＥおよび７Ｗ／ｍｍを実現することができる。より詳細には、図２９のＨＥＭＴ構造は、２８Ｖのドレイン−ソース電圧（Ｖｄｓ）、３５ＧＨｚの動作周波数および７．５ｄＢの大信号（ＬＳ）利得で、約５２％のＰＡＥおよび約７Ｗ／ｍｍを実現することができる。

図２４ｂ、２５ｂ、２６、２７、２８、および２９の情報を提供するために使用された、本発明の実施形態によるＨＥＭＴ構造は、図１９に示した構造を有している。より詳細には、図２４ｂ、２５ｂ、２６、２７、２８、および２９のＨＥＭＴ構造は、ＳｉＣ基板１２、ＩｎＡｌＧａＮバッファ層１３、ＧａＮ層３６、約５ｎｍの厚さを有するＩｎＧａＮエネルギー／後部障壁層３８（ＩｎＧａＮ層３８を構成するＩｎＮ／ＧａＮ合金中に約８％のモル分率のＩｎＮを有し、２Ｅ１８ｃｍ^−３の濃度のシリコンがドープされている）、約１０ｎｍの厚さを有するＧａＮ層１４、約０．８ｎｍの厚さを有するＡｌＮ層１６、および約２５ｎｍの厚さを有するＡｌＧａＮ層１７（ＡｌＧａＮ層１７を構成するＡｌＮ／ＧａＮ合金中に２８％のモル分率のＡｌＮを有する）を備える。低温ＧａＮ層５５は省略されている。さらにゲート２２は、約０．１８μｍの長さＬｇおよび約１５０μｍの幅Ｗｇを有することができる。その上、ゲートコンタクト２２は、パッシべーション層の上でドレインコンタクト２０の方に向けて０．１５μｍ（マイクロメートル）およびソースコンタクト１８の方に向けて０．２μｍ（マイクロメートル）だけ横方向に延びているフィールドプレートを備えることができる。

Claims (25)

1. ヘテロ接合トランジスタであって、
   ＩＩＩ族窒化物を含むチャネル層と、
   前記チャネル層の上のＩＩＩ族窒化物を含む障壁層であって、前記障壁層は前記チャネル層のバンドギャップよりも大きなバンドギャップを有する前記障壁層と、
   鉄をドープしたＩＩＩ族窒化物を含むバッファ層であって、前記チャネル層は前記障壁層と前記バッファ層との間にあるバッファ層と
   を含むことを特徴とするヘテロ接合トランジスタ。
2. 前記障壁層の上のゲートコンタクトであって、前記障壁層は前記ゲートコンタクトと前記チャネル層との間にあるゲートコンタクトと、
   前記ゲートコンタクトの対向する側にあり、前記ゲートコンタクトから隔離されたソースコンタクトおよびドレインコンタクトと
   をさらに含むことを特徴とする請求項１に記載のヘテロ接合トランジスタ。
3. 前記バッファ層は鉄ドープされた窒化ガリウムを含むことを特徴とする請求項２に記載のヘテロ接合トランジスタ。
4. 請求項３に記載のヘテロ接合トランジスタであって、
   前記障壁層が窒化アルミニウムを含み、
   前記障壁層の上の窒化アルミニウム・ガリウムを含むキャップ層であって、前記障壁層は前記チャネル層と前記キャップ層との間にあり、前記キャップ層は前記障壁層と前記ゲートコンタクトとの間にあり、前記キャップ層は前記障壁層と前記ソースコンタクトとの間にあり、前記キャップ層は前記障壁層と前記ドレインコンタクトとの間にあるキャップ層をさらに含むことを特徴とするヘテロ接合トランジスタ。
5. 請求項４に記載のヘテロ接合トランジスタであって、
   前記ゲートコンタクトと前記ソースコンタクトとの間にあり、かつ前記ゲートコンタクトと前記ドレインコンタクトとの間にある、前記障壁層の上のパッシベーション層をさらに含み、
   前記ゲートコンタクトは、前記基板と反対側の前記パッシベーション層の表面部分上を前記ソースコンタクトと前記ドレインコンタクトへ向かって横方向に延びるフィールドプレート領域を含む
   ことを特徴とするヘテロ接合トランジスタ。
6. 前記チャンネル層と前記バッファ層との間にあるＩＩＩ族窒化物の層を含むエネルギー障壁をさらに含み、前記チャネル層は前記障壁層と前記エネルギー障壁との間にあり、前記エネルギー障壁は前記チャンネル層よりも狭いバンドギャップを有し、前記ＩＩＩ族窒化物の層はＩｎＮ／ＧａＮ合金の層を含み、該ＩｎＮ／ＧａＮ合金層中のＩｎＮ（窒化インジウム）のモル分率は、約１％から約５０％までの範囲にあり、前記ヘテロ接合トランジスタは、前記チャネル層と前記障壁層と前記ゲートコンタクトと前記ソースコンタクトおよび前記ドレインコンタクトとを含み、前記エネルギー障壁は少なくとも約０．２１Ωｍｍ^２ＧＨｚの後部閉じ込め値を実現するように構成されていることを特徴とする請求項５に記載のヘテロ接合トランジスタ。
7. 前記エネルギー障壁のＩｎＮ／ＧａＮ合金層中のＩｎＮ（窒化インジウム）のモル分率は、約４％から約１６％までの範囲にあることを特徴とする請求項６に記載のヘテロ接合トランジスタ
8. 前記エネルギー障壁の厚さは、約０．１ｎｍから約１０nmまでの範囲であることを特徴とする請求項７に記載のヘテロ接合トランジスタ。
9. 前記エネルギー障壁は、シリコンがドープされていることを特徴とする請求項８に記載のヘテロ接合トランジスタ。
10. 前記エネルギー障壁に隣接したＩＩＩ族窒化物を含む正孔供給源層をさらに含み、前記エネルギー障壁が前記チャンネル層と前記正孔供給源層との間にあり、正孔供給源領域が前記正孔供給源層と前記エネルギー障壁との間の界面に生成されることを特徴とする請求項９に記載のヘテロ接合トランジスタ。
11. 前記チャネル層と前記障壁層と前記ゲートコンタクトと前記ソースコンタクトおよびドレインコンタクトとを含む前記ヘテロ接合トランジスタが、少なくとも約０．２１Ωｍｍ^２ＧＨｚの後部閉じ込め値を実現するように構成されていることを特徴とする請求項２に記載のヘテロ接合トランジスタ。
12. 前記チャネル層と前記障壁層と前記ゲートコンタクトと前記ソースコンタクトおよび前記ドレインコンタクトとを含む前記ヘテロ接合トランジスタが、少なくとも約３５ＧＨｚのユニティ利得周波数で少なくとも約０．２１Ωｍｍ^２ＧＨｚの後部閉じ込め値を実現するように構成されていることを特徴とする請求項１１に記載のヘテロ接合トランジスタ。
13. 前記チャネル層と前記障壁層と前記ゲートコンタクトと前記ソースコンタクトおよび前記ドレインコンタクトとを含む前記ヘテロ接合トランジスタが、少なくとも約０．３Ωｍｍ^２ＧＨｚの後部閉じ込め値を実現するように構成されていることを特徴とする請求項１１に記載のヘテロ接合トランジスタ。
14. 前記チャネル層と前記障壁層と前記ゲートコンタクトと前記ソースコンタクトおよび前記ドレインコンタクトとを含む前記ヘテロ接合トランジスタが、少なくとも約９Ωｍｍのデバイス抵抗を実現するように構成されていることを特徴とする請求項２に記載のヘテロ接合トランジスタ。
15. 前記チャネル層と前記障壁層と前記ゲートコンタクトと前記ソースコンタクトおよび前記ドレインコンタクトとを含む前記ヘテロ接合トランジスタが、少なくとも５０％の電力付加効率および少なくとも７Ｗ／ｍｍの出力電力を実現するように構成されていることを特徴とする請求項２に記載のヘテロ接合トランジスタ。
16. 前記チャネル層と前記障壁層と前記ゲートコンタクトと前記ソースコンタクトおよび前記ドレインコンタクトとを含む前記ヘテロ接合トランジスタが、少なくとも１０ＧＨｚの周波数で、少なくとも６５％の電力付加効率および少なくとも８Ｗ／ｍｍの出力電力を実現するように構成されていることを特徴とする請求項２に記載のヘテロ接合トランジスタ。
17. ヘテロ接合トランジスタであって、
    ＩＩＩ族窒化物を含むチャネル層と、
    前記チャネル層の上のＩＩＩ族窒化物を含む障壁層であって、前記障壁層は前記チャネル層のバンドギャップよりも大きなバンドギャップを有する障壁層と、
    前記障壁層の上のゲートコンタクトであって、前記障壁層は前記ゲートコンタクトと前記チャネル層との間にあるゲートコンタクトと、
    前記ゲートコンタクトの対向する側にあり、前記ゲートコンタクトから隔離されたソースコンタクトおよびドレインコンタクトと、
    前記ゲートコンタクトと前記ソースコンタクトとの間にあり、前記ゲートコンタクトと前記ドレインコンタクトとの間にある、前記障壁層の上のパッシベーション層と、
    前記基板と反対側の前記パッシベーション層の表面部分上を横方向に延びるフィールドプレート領域と
    を含むことを特徴とするヘテロ接合トランジスタ。
18. 前記パッシベーション層は窒化シリコンを含む請求項１７に記載のヘテロ接合トランジスタ。
19. 前記チャンネル層に隣接するＩＩＩ族窒化物の層を含むエネルギー障壁をさらに含み、前記チャネル層は前記障壁層と前記エネルギー障壁との間にあり、前記エネルギー障壁は前記チャンネル層よりも狭いバンドギャップを有し、前記エネルギー障壁の前記ＩＩＩ族窒化物の層はＩｎＮ／ＧａＮ合金の層を含み、該ＩｎＮ／ＧａＮ合金層中のＩｎＮ（窒化インジウム）のモル分率は約１％から約５０％までの範囲にあり、前記ヘテロ接合トランジスタは、前記チャネル層と前記障壁層と前記ゲートコンタクトと前記ソースコンタクトおよび前記ドレインコンタクトとを含み、前記エネルギー障壁は少なくとも約９Ωｍｍのデバイス抵抗を実現するように構成されていることを特徴とする請求項１８に記載のヘテロ接合トランジスタ。
20. 前記エネルギー障壁のＩｎＮ／ＧａＮ合金層中のＩｎＮ（窒化インジウム）のモル分率は、約４％から約１６％までの範囲にあることを特徴とする請求項１９に記載のヘテロ接合トランジスタ
21. 前記エネルギー障壁の厚さは、約０．１ｎｍから約１０nmまでの範囲であることを特徴とする請求項２０に記載のヘテロ接合トランジスタ。
22. 前記エネルギー障壁はシリコンがドープされていることを特徴とする請求項２１に記載のヘテロ接合トランジスタ。
23. 前記エネルギー障壁に隣接したＩＩＩ族窒化物を含む正孔供給源層をさらに含み、前記エネルギー障壁が前記チャンネル層と前記正孔供給源層との間にあり、正孔供給源領域が前記正孔供給源層と前記エネルギー障壁との間の界面に生成されることを特徴とする請求項２２に記載のヘテロ接合トランジスタ。
24. 前記チャネル層と前記障壁層と前記ゲートコンタクトと前記ソースコンタクトおよび前記ドレインコンタクトとを含む前記ヘテロ接合トランジスタは、少なくとも約９Ωｍｍのデバイス抵抗を実現するように構成されていることを特徴とする請求項１７に記載のヘテロ接合トランジスタ。
25. 前記チャネル層と前記障壁層と前記ゲートコンタクトと前記ソースコンタクトおよび前記ドレインコンタクトとを含む前記ヘテロ接合トランジスタは、少なくとも約１４Ωｍｍのデバイス抵抗を実現するように構成されていることを特徴とする請求項２４に記載のヘテロ接合トランジスタ。