CN1663049A - 横向半导体器件 - Google Patents

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Abstract

一种横向半导体器件(10)，其具有在绝缘衬底(16)上的半导体层(15)。半导体层(15)具有第一导电类型的第一区(12)和第二导电类型的第二区(13)，两区之间是漂移区(14)。漂移区(14)由第一导电类型的第三区 (14″)和第二导电类型的第四区(14′)提供。第三和第四(漂移)区(14″，14′)被如此排列，使得当反向电压偏置施加在半导体层(15)的第一和第二区(12，13)之间时，第三区(14″)在第一区(12)附近相对于第四区(14′)局部具有过量的杂质电荷，第四区(14′)在第二区(13)附近相对于第三区(14″)局部具有过量的杂质电荷，并且在第三区(14″)中电荷总量基本上等于第四区(14′)中电荷总量。

Description

横向半导体器件
技术领域
本发明涉及一种特别用于集成电路中的横向半导体器件。
背景技术
本发明通常涉及使用绝缘衬底制造的高压横向半导体器件，并且通常关注在这样的器件中电场的分布。绝缘衬底由具有给定的介电常数εin的介质材料构成，并且可由蓝宝石、钻石或其它介质材料制成。或者衬底可通过不同材料(具有不同的介电常数)的组合而形成，例如由二氧化硅、氮化物、氮化铝等组合而成。介质材料也可以是空气，如同在先前公开的WO-A-02/25700和US-A-2002-0041003的薄膜技术中所用的，其所公开的内容以引用的方式并入本文。设置在电介质衬底上的且其内形成横向器件的半导体材料通常由硅构成。以下将这种类型的结构称作SOD(电介质上半导体)。
如图1示意性地所示，使用SOD技术制造的典型的横向高压二极管1(形成部分的半导体器件，例如横向MOSFET)具有p+区2以及位于由低电导率的中间n漂移区4隔开的相对端的n+区3的基本构造，所有这些区都形成在半导体层5中，半导体层5形成在电介质层6上。P+区2和n+区3具有比n漂移区4更高浓度的掺杂。在二极管截止/断开状态模式下，相对于设置在p+区2上的接线端(未显示)，高的反向偏压施加在连接到n+区3的接线端(未显示)上。随着反向偏压的增加，耗尽层扩展到横跨p+/n结的2/4。在n区4内形成大块的耗尽层，以使施加的反向偏压的绝大部分维持在n区4内。
在截止模式的操作期间，电压也扩展到绝缘衬底6中。图2中给出了电势线(potential line)的示意图。
当半导体内的电场达到硅内的临界电场时，二极管1被击穿，移动载流子的雪崩开始。能够大致地计算器件表面处线AB上所施加电场下的区域的击穿电压。击穿通常发生在器件表面。图3给出了器件发生击穿时器件表面的典型的电场分布。绝缘衬底在器件的击穿性能上起着重要的作用。特别地，我们发现绝缘衬底的介电常数影响半导体层表面处的电场分布。
理想情况下，当在二极管的接线端之间施加高的反向偏压时，n漂移区4的载流子完全耗尽，电场在器件表面均匀分布。实际中，由于电势线分布的二维效应，所以SOD结构存在两个在器件表面发展的电场峰值，分别在p+/n结和n+/n结处。我们发现绝缘衬底的电介质介电常数越低，则半导体中电场峰值就越低，因此具有较高的击穿电压。我们还发现电场峰值实际上取决于半导体层的介电常数与衬底介电常数之间的比率。此比率越高，p+/n结和n+/p结处的电场峰值的值就越低，导致较高的击穿电压。尽管是针对所述比n+和p+区具有更低浓度掺杂的n漂移区给出的结论，但是同样适用于p型低掺杂的漂移区。
图4给出了当跨过设置在n+区和p+区2、3上的两个接线端施加相同的反向偏置电压时，两种不同电介质介电常数的衬底的表面处的电场分布。设置在电介质层上的半导体层的介电常数在每种情况是相同的。由此能够看出衬底的电介质介电常数明显影响半导体表面处的电场分布，并且衬底的介电常数相对于半导体的介电常数越低，则在SOD结构击穿方面对器件中的横向电场分布越有利。
为了证明这种效应完全是二维的，并且取决于介电常数之间的比率，而不取决于两层的介电常数的绝对值，可以考虑以下简单的情况，即上下设置两层电介质层，并且在第一电介质上面的器件表面处设置两个电极，如图5所示。如果两层具有不同的介电常数但是比率相同，则在两个电极之间施加相同的电压时，表面处的电场分布仍保持不变。图6(a)给出了此情况下的电场分布。如果顶层和底层之间的介电常数的比率较高，则表面处电场的峰值就较低，如图6(b)所示。如果假设相反(即，顶层和底层之间的介电常数的比率较低)，则靠近电极附近的电场峰值就较高。
由于SOD分析涉及了半导体结以及从p+/n结延伸进入漂移层的耗尽区，所以SOD分析比上述的示例更复杂，但是物理概念是类似的。图5给出了半导体二极管的剖面图，该二极管具有电介质层(氧化物)以及设置在电介质层下面的电介质衬底；击穿电压是电介质衬底的介电常数与二极管表面处电场分布的函数。通过使用标准半导体软件的预先数值模拟获得了击穿特性和电场分布。从电场分布能够看出，绝缘衬底的介电常数(例如，空气的εr＝1)相对于上面的半导体层的介电常数(例如，硅的εr＝11.9)越低，则漂移区的中间部分所承担的电压就越高，因此释放了p+/n结和n+/n结附近的漂移区边缘的“压力”。图5所示的二极管击穿的数值模拟还显示出击穿明显受到电介质衬底介电常数与半导体层的介电常数之间关系的影响。
从以上分析可以推断，绝缘(电介质)衬底的电介质介电常数相对于半导体介电常数越低，则SOD结构的击穿性能就越高。在这方面，空气(空气的相对介电常数为1)作为电介质衬底的薄膜技术是最有利的。如果在衬底中使用电介质材料的组合，则这些材料的介电常数较低是有利的。衬底的厚度也影响电场的表面分布，厚度越高击穿电压就越高。但是，超过一定厚度，这种效果就不明显了。如果使用电介质材料的组合，则比高介电常数材料更厚的低介电常数材料更为有利。例如，假设对我们的WO-A-02/25700和US-A-2002-0041003中所述的高压横向器件使用薄膜型结构。当在空气与半导体之间设置二氧化硅层(该层可用作形成薄膜的刻蚀阻挡层)时，该层最好尽可能的薄以降低半导体层的电场峰值。这在击穿性能方面是有利的。这是因为二氧化硅具有比空气更高的相对介电常数。
上面的分析假设了图1中的n漂移区4在关断状态期间载流子是完全耗尽的。这意味着漂移区的掺杂应当是低的。但是，如果二极管结构用于开关器件中，例如用于LDMOSFET中，则n漂移区的低掺杂将导致不期望的高导通电阻。为了打破这种折衷，F.Udrea等人在“3D RESURF Double-Gate MOSFET：A revolutionary power deviceconcept”，Electronic Letters，vol.34，no.8，April 1998，中公开了一种结构，该结构允许漂移区4的掺杂是高掺杂，同时该结构在关闭状态的截止模式期间仍然是耗尽的。图7给出了这篇论文中公开的现有技术结构。3D-RESURF概念是基于交替的n和p条纹，n和p条纹具有比标准二极管中所用掺杂相对更高的掺杂，并且它们的宽度明显小于它们的长度。当反向电压施加在主接线端之间时，在由穿过n+/p结和p+/n结展开的电场导致的n和p漂移区耗尽之前，该结构首先耗尽穿过n/p条纹的阱。这使得漂移区的掺杂可以升高到由沿着p+/n/n+二极管完全耗尽的一维条件所给定的水平之上。
该结构是在SOI衬底上提出的，SOI衬底通常具有设置在埋置氧化物上的硅层，而埋置氧化物设置在半导体衬底上。该结构也可用于SOD，但是在上述引用的论文中没有讨论电介质衬底的影响。
在R.Ng，F.Udrea等人的论文“Lateral Unbalanced SuperJunction for high breakdown voltage on SOI”中，in Proceedings of2001 International Symposium on Power Semiconductor Devices andICs(ISPSD’01)，p.395-398，June 2001，公开了一种在SOI衬底(该SOI衬底由半导体材料形成，该半导体材料通过埋置的绝缘层与有源半导体层分隔)上基于交替的n/p漂移区的3D RESURF结构，与p漂移区离子电荷相比该结构在n漂移区中具有明显过量的离子电荷，以便补偿在半导体衬底的埋置氧化物下形成的反型/累积层中的负电荷。该论文准确提到了设置在埋置绝缘层下的半导体层的情况。相比p漂移区，n漂移区中的过量电荷仅用于补偿在埋置绝缘层下的反型/累积层(该层形成在半导体衬底的表面)中的负移动电荷的目的，因此实现衬底中电荷的全部补偿，这导致较高的击穿电压。当高的反向电压施加到高压接线端时，移动电荷由电子构成，并且是金属-氧化物-半导体效应的结果。由于在用于本发明现有技术的SOD结构中，在高压接线端下没有设置半导体衬底，因此在高压接线端下的半导体层下没有形成移动电荷(移动电子)，因此相比p漂移区电荷，在n漂移区的电荷中不需要的全部增加。
这些引用没有讨论设置在半导体层下的电介质衬底的作用，因此没有提出任何用于降低漂移区两端处的峰值的办法，漂移区两端处的峰值是由衬底的非零电介质介电常数导致的。
发明内容
按照本发明的第一方面，提供一种横向半导体器件，该器件包括在绝缘衬底上的半导体层，半导体层具有第一导电类型的第一区和第二导电类型的第二区，两区之间是漂移区，漂移区由第一导电类型的第三区和第二导电类型的第四区提供，第三和第四(漂移)区被如此排列，使得当反向电压偏置施加在半导体层的第一和第二区上时，第三区在第一区附近相对于第四区局部具有过量的杂质电荷，第四区在第二区附近相对于第三区局部具有过量的杂质电荷，并且在第三区中体电荷总量基本上等于第四区中体电荷总量。
按照本发明第二方面，提供一种横向半导体器件，该器件包括在绝缘衬底上的半导体层，半导体层具有第一导电类型的第一区和第二导电类型的第二区，两区之间是漂移区，漂移区由第一导电类型的第三区和第二导电类型的第四区提供，第三和第四(漂移)区被如此排列，使得当反向电压偏置施加在半导体层的第一和第二区上时，第三区中的杂质电荷沿着器件从第一区到第二区以正斜率变化，第四区中的电荷沿着器件从第一区到第二区以负斜率变化，因此在第三区体积中的电荷总量基本上等于第四区体积中的电荷总量。
本发明提供一种形成在半导体层中的横向器件，半导体层设置在绝缘衬底上，其中横向器件具有相对高的击穿电压。
在第二方面的优选实施例中，第三区中的杂质电荷基本上沿着器件从第一区到第二区线性地以正斜率变化。在第二方面的另一个优选实施例中，第四区中的杂质电荷基本上沿着器件从第一区到第二区线性地以负斜率变化。
在任一方面的实施例中，只有一部分漂移区设置在绝缘衬底上，其余的衬底包括至少一个半导体材料区。
在任一方面的实施例中，漂移区的最大部分设置在绝缘衬底上，使得漂移区的高压端下面没有半导体层，漂移区的低压端定位在含有至少一个半导体材料区的衬底上。当横向半导体器件处于截止模式并且高的反向偏压施加在其主接线端时，漂移区的高压端和低压端参照漂移区的耗尽区内的电势分布。
在任一方面，第三(漂移)区可以是沿着器件从第一区到第二区连续的。
在任一方面，第四(漂移)区可以是沿着器件从第一区到第二区连续的。
在任一方面，第三(漂移)区通过第四(漂移)区中的多个半导体岛来提供，或者第三(漂移)区包括第四(漂移)区中的多个半导体岛，岛可以是电性浮动的。
在任一方面，第四(漂移)区通过第三(漂移)区中的多个半导体岛来提供、或第四(漂移)区包括第三(漂移)区中的多个半导体岛，岛可以是电性浮动的。
在任一方面，第三(漂移)区可以包括公用硅本底层中的多个半导体岛或通过在公用硅本底层中的多个半导体岛来提供，公用硅本底层具有比任何第三(漂移)区更低的掺杂。如果本底层具有与岛相同的导电类型，岛可以通过本底层彼此电性连接。
在任一方面，第四(漂移)区可以包括公用硅本底层中的多个半导体岛或通过在公用硅本底层中的多个半导体岛来提供，公用硅本底层具有比任何第四(漂移)区更低的掺杂。如果本底层具有与岛相同的导电类型，岛可以通过本底层彼此电性连接。
在任一方面，第三和第四区中的电荷变化优选的是绝缘衬底的介电常数的函数，因此绝缘衬底的电介质介电常数越高，第三和第四漂移区中电荷变化的斜率就越高。
在任一方面，在第三和第四区中沿着器件结构从第一区到第二区的电荷变化可以通过改变这些区域的平面内面积来实现。这可以通过改变第三和第四区之间形成的结分别相对于具有第三区的第一区与具有第四区的第二区之间形成的结的角度来实现。在绝缘衬底的电介质介电常数为零的理想情况下该角度优选的是90度，并且优选的随着衬底的实际电介质介电常数的增加而增加。
在任一方面，在第三和第四区中沿着器件结构从第一区到第二区的电荷变化可以通过改变这些区域的杂质掺杂浓度来实现。这可以通过改变第三和第四区中的掺杂分布的斜率来实现，因此第三区中的掺杂浓度从第一区到第二区正斜率地改变，同时第四区中的掺杂浓度从第一区到第二区负斜率的改变，因此第三区中沿着器件结构从第一区到第二区的平均掺杂浓度基本上等于第四区中沿着器件结构从第一区到第二区的平均掺杂浓度。掺杂浓度变化的斜率有利地与衬底的电介质介电常数成比例。
在任一方面，可以在第三维内彼此靠近地设置第三和第四区。
在任一方面，可以在彼此之上设置第三和第四区。可以在彼此的顶部上面设置具有交替掺杂类型的多个这些区域。
在任一方面，半导体层可以包括硅、碳化硅、砷化镓、氮化镓和III-V族半导体材料中的至少一个。
在任一方面，绝缘(电介质)层可以包括空气、蓝宝石、钻石、氮化铝、二氧化硅、氮化硅、用于IC封装的任何模制材料以及微电子学中已知的钝化电介质材料中的任何一个。
按照本发明的另一个方面，提供一种包括上述器件的MOS场效应晶体管。该晶体管可以是例如MOSFET或双栅MOSFET。
按照本发明的另一个方面，提供一种包括上述器件的场效应晶体管。该晶体管可以是例如JFET。
按照本发明的另一个方面，提供一种包括上述器件的双极型晶体管。
按照本发明的另一个方面，提供一种包括上述器件的横向绝缘栅双极型晶体管(LIGBT)。
附图说明
将通过参照附图的示例来说明本发明的实施例，其中：
图1示意性地给出了用在已知的电介质上硅(SOD)结构中的基本二极管结构；
图2给出了在SOD基本二极管中电势线的等高线；
图3示意性地给出了在雪崩击穿之前沿着从图1中器件的p+第一区到n+第二区的线的半导体表面的电场分布；
图4针对在二极管的两端之间施加相同反向电压时的两种不同的电介质介电常数的半导体衬底，示意性地给出了图3中器件的SOD半导体层表面的电场分布；
图5示意性地给出了设置在彼此之上的具有不同介电常数和厚度的两种电介质的示例，上部电介质层具有两个之间被施加电压的表面接线端；
图6给出了在电介质衬底上的高压二极管的示例，作为电介质衬底的介电常数函数的击穿特性，以及沿着不同介电常数的电介质衬底的器件表面的电场分布；
图7示意性地给出了F.Udrea等人在“3D RESURF Double-GateMOSFET：A revolutionary power device concept”，Electronic Letters，vol.34，no.8，April 1998，中公开的现有技术器件；
图8至23示意性地给出了按照本发明优选实施例的二极管结构的示例的透视图；
图24示意性地给出了图23示例的“倾斜”的三个示例的击穿特性；
图25以图23的器件处于击穿电压时的剖面图形式示意性地给出了漂移区中的二维电场分布；
图26至34示意性地给出了按照本发明实施例的器件的另一个示例的透视图。
具体实施方式
现参照附图，图8示意性地给出了按照本发明实施例的二极管结构10的示例的透视图。二极管10能够用作两端器件，也能够用作三端器件的一部分，例如用作MOSFET、IGBT和双极型晶体管的一部分。通常二极管(无论是独立的还是其它功率器件的一部分)的主要作用是在器件处于关闭状态截止模式(即，跨过其接线端施加反向偏压)时承担电压，并且当其接线端施加正向偏压时允许电流传导。P+区12和n+区13形成在器件10的相对端，两者之间是漂移区14。P+区12、n+区13和漂移区14都形成在半导体层15中。半导体层15通常由硅或其它已知的半导体制成，并且其本身形成在绝缘衬底16上。在本发明的实际应用中，漂移区14能够形成漂移区和MOS可控器件的沟道区，如下面进一步所述。
此示例的漂移区14被分成具有相反导电类型的2个子区14′、14″，分别是n和p型。(特别地，可以甚至期望为漂移区14提供另外的子区)。设置漂移子区14′、14″，使得在跨过连接到p+区12和n+区13的接线端施加反向电压偏置时(例如，连接到区13的接线端(未显示)为正电压偏置，连接到区12的接线端(未显示)接地)，相对于p+区12附近的器件平面剖面图中漂移子区14′的施主离子电荷，在漂移子区14″中形成过量的受主离子电荷，相对于n+区13附近的器件平面剖面图中漂移子区14″的受主离子电荷，在漂移子区14′中形成过量的施主离子电荷。子区14′体积中的施主离子电荷总量可以有利地等于子区14″体积中的受主离子电荷总量，或者相差至少在比如大约5％以内。子区14′中的施主离子电荷可以从p+区12到n+区13正斜率的线性变化。对称地，子区14″中的受主离子电荷可以从p+区12到n+区13以下降斜率线性变化。两个子区14′和14″中离子电荷的变化梯度可以有利地与绝缘衬底的电介质介电常数成比例。图8中所示的子区14′和14″中的电荷变化是通过利用子区14′和14″从p+区12到n+区13的距离从而线性地改变子区14′和14″的平面内部分的面积得到的情况。
在漂移子区14′与区12之间形成的结附近的漂移子区14′中的电荷亏空使得在反向偏压期间耗尽区更快地(即，更深地)进入到子区14′，因此推动电势线远离该结(即，p+/n结)，由此降低该结处的电场峰值。对称地，在漂移子区14″与区13形成的结附近的漂移子区14″中的电荷亏空使得在反向偏压期间耗尽区更快地(即，更深地)进入到子区14″，因此推动电势线远离该结(即，n+/p结)，由此降低该结处的电场峰值。这些结处的电场峰值的降低导致较高的击穿性能。由于电介质衬底16的介电常数与半导体层15的介电常数之间的比率越高，p+/n结和n+/p结处的峰值就越突出，因此在靠近p+/n结和n+/p结处的平面内部分中的两个漂移子区14′和14″之间的电荷差值应当更大。这意味着对于给定的半导体层的介电常数，如图9所示的由形成在漂移子区14′和14″之间的横向结与x轴构成的最佳角度α应当随着电介质衬底的介电常数增加。应当理解比其最佳值更高的角度α会导致电场朝向结构中间过度推进，因此器件在漂移区的中间、漂移子区14′和14″形成的结处击穿。如果角度小于其最佳值，则器件将在12/14′(p+/n)或13/14″(n+/p+)结处击穿。
图10给出了图9中示例的变化，其中分离漂移子区14′和14″的横向结具有非线性的几何形状(如图所示的台阶形状)，因此在靠近区13处，与漂移子区14″中的杂质电荷相比，子区14′中存在过量的杂质电荷(即，离子电荷)，对称地，在靠近区12处，与漂移子区14′中的杂质电荷相比，子区14″中存在过量的杂质电荷(即，离子电荷)。
图11给出了本发明的另一个实施例，其中通过这些区中的掺杂分布的变化实现漂移子区中的电荷变化。子区14′中掺杂分布的变化可以是从p+区12到n+区13的线性正梯度变化。对称地，子区14″中掺杂分布的变化可以是从p+区12到n+区13的线性负梯度变化。在子区14′和14″中沿着器件结构的掺杂分布的梯度最好是与绝缘衬底的介电常数成比例。
图12是图11中示例的变化，其中漂移子区14′和14″中的掺杂分布具有非线性的分布(如图所示的台阶状分布)，因此与漂移子区14″中的受主原子数量相比，子区14′中靠近区13处存在过量的施主原子，靠近区12处则相反，与漂移子区14′中的施主原子数量相比，子区14′中存在过量的受主原子。
可以组合形状和掺杂分布中的变化，以便通过子区的平面内截面积变化以及掺杂分布的变化共同引起至少一个子区14′和14″中的电荷。
子区14′和14″中的电荷变化可以采用非线性的形式。这可以通过改变这些区中的掺杂分布和/或利用子区14′和14″从p+区12到n+区13的距离而改变子区14′和14″的平面内部分中的面积来实现。但是期望漂移子区14′中的全部施主电荷基本上等于漂移子区14″中的全部受主电荷。
图13给出了图12所示结构的变化。在图13(a)中，电介质衬底16仅是部分设置在半导体层下面，优选的是在连接到高压接线端的区(即，区13)以及部分漂移区14′和14″的下面。连接到低压接线端的区(即，区12)以及漂移区14′和14″的其余部分可以设置在半导体衬底17上，该衬底17可以是n型掺杂或p型掺杂的。在图13(b)中，半导体衬底17和电介质衬底16通过额外的埋置绝缘层18与有源半导体层15分开。能够使用标准的SOI(绝缘体上硅)衬底制造图13(b)的结构，随后在工艺中的一点将原始半导体衬底17的部分深刻蚀至埋置绝缘层18并随后形成电介质衬底16。以此方式，在漂移子区14′和14″的高压端下面不存在半导体层。在图13(c)中，空气替代了固体电介质衬底16，并且结构10采用由半导体衬底17支撑的薄膜形状(只显示了一半单元)。
图14给出了图8中示例的变化，其中漂移子区14″由漂移子区14′内的几个岛组成。当沿着器件从区13到区12移动时，岛14″中的离子电荷增加。这可以通过改变岛的平面内面积(如图14所示)、改变岛的掺杂(未显示)或者改变两者来实现。
图15给出了图14中示例的变化，其中岛14″通过本底层19连接，本底层19优选的具有与岛相同的导电类型和比岛的掺杂浓度低的掺杂浓度。
图16给出了图14中示例的变化，其中可通过改变岛14″之间的间隔来实现子区14″中电荷相对子区14′中电荷的电荷变化。靠近区13的间隔较大，并且接近区12的间隔变得越来越小。
图17给出了图16中示例的变化，其中岛14″通过本底层19连接，本底层19优选的具有与岛相同的导电类型和比岛的掺杂浓度低的掺杂浓度。
图18给出了本发明的另一个实施例，其中漂移子区14′和14″在y轴方向上彼此垂直的上下设置。这不同于图8所示的器件，图8中的漂移子区14′和14″沿着z轴方向以第三维设置。类似于图8所示的器件，漂移子区14′和14″被如此排列，以便当跨过连接到p+区12和n+区13的接线端施加反向电压偏置(例如，在连接到区13的接线端(未显示)上施加正电压，连接到区12的接线端(未显示)接地)时，在p+区12附近的器件平面内剖面中，相比漂移子区14′的施主离子电荷，在漂移子区14″中形成过量的受主离子电荷；在n+区13附近的器件平面内剖面中，相比漂移子区14″的受主离子电荷，在漂移子区14′中形成过量的施主离子电荷。子区14′的体积中施主离子电荷总量可以有利地等于子区14″的体积中受主离子电荷总量。
图19至22分别给出了与图10至13中所示器件类似的器件。在图19至22所示的示例中，漂移子区14′和14″在y轴方向上彼此垂直的设置，而在图10至13中，漂移子区14′和14″沿着z轴方向在第三维方向内设置。
图23给出了图18中所示器件的示例，其用于获得600V的击穿电压。半导体层由硅(εr＝11.9)制成，电介质衬底被认为具有1(εr＝1)的相对介电常数。n和p漂移子区14′和14″的掺杂浓度位于1016cm- 3范围内，漂移子区的长度L是40微米。半导体层15的厚度是2微米。p+区12和n+区13掺杂浓度明显高于漂移子区的掺杂浓度，在此示例中大约是1020cm-3。当沿着x轴从区13到区12移动时，漂移子区14′和14″中的电荷变化能够由横向结与水平轴x的角α表示，或由横向结在y方向中在漂移区的一端(p+/n结和n+/p结)处相对水平轴x的偏移来表示。此偏移被称作“倾斜”，如图23所示。已经使用预先数值模拟器模拟了模拟图23的结构。图24中显示了对于没有倾斜、0.1微米的最佳倾斜和0.4微米的过倾斜的三种情况的击穿特性。存在用于获得最大击穿电压的倾斜(或角度α)的最佳值。如果两个漂移子区之间的横向结倾斜则可明显提高击穿性能，但是过倾斜可以导致更低的击穿电压，如图24所示。这可通过观察图25来解释，图25以器件的剖面形式给出了在击穿电压下漂移区中的二维电场分布。如果不存在倾斜，则器件在p+/n结和n+/p结处表现出两个电场峰值。如果存在最佳倾斜(此情况下为0.1微米)，则器件在n+/p结、p+/n结以及n/p横向结的中间同时理想地击穿。如果存在过倾斜，则器件在n/p横向结的中间击穿。
已经考虑等于1(对应空气)的相对介电常数执行了上述的数值模拟。对于图23所示的示例的结构，在此情况下最佳倾斜是0.1微米。但是，如果电介质衬底具有较高的介电常数(例如，蓝宝石的εr＝9.5)，用于获得最大击穿电压的最佳倾斜在超过0.1微米时预计会更好。电介质衬底的介电常数与半导体层的介电常数之间的比率越高，则为获得最大击穿电压所需的最佳倾斜(或横向结关于水平轴的角度)就越大。
图26(a)和(b)给出了图8和18所示器件的组合的示例。漂移子区14′和14″同时具有水平和垂直的布置。通过倾斜漂移子区14′和14″之间的侧向的横向结可获得图26(a)中的电荷变化。图26(b)给出了横向结的水平和垂直的倾斜。其也可能只有横向结(未显示)的垂直倾斜。
图27至30示意性地给出了按照本发明实施例的n沟道单栅极MOSFET 30的示例，其具有梯形的p和n漂移子区14′和14″。通过交换所有n型区和p型区的位置可以构建P沟道器件，应当很好理解。
为了形成MOSFET，必须在器件表面形成MOSFET沟道。这可通过在使用恰好位于n漂移子区14′前面的p层34替换如图8所示的器件10的部分p+区12来实现，如图27至30示意性所示。P层34也作为p阱，在该处形成常规的MOSFET沟道。也提供常规的n+源极区35和源极端部的p+短路(short)36以及n阱37和漏极端部的n+漏极区38。在正向阻断状态下，p/n结与电介质衬底之间的相互作用类似于图8和18所示的SOD二极管中所述的作用。在导通状态下，通过在MOSFET栅极(G1)33上施加高于阈值电压的电势能够使p层34反型。然后电子将从源极接线端32、n+源极区35，通过形成在p层34中的沟道、n漂移子区14′流到漏极区37(n阱)、38(n+阱)和漏极接线端31。
与标准MOSFET相比，此结构具有以下优点，对于断开状态的截止模式中承担的相同电压，其子区14′和14″的掺杂浓度能够比标准MOSFET中漂移层的掺杂浓度高例如一个或两个数量级。因此相比于标准器件中1015cm-3的掺杂，子区14′和14″的平均掺杂可以是1016cm-3数量级。通过倾斜形成在子区14′和14″之间的横向结，能够进一步降低p+/n和n+/p结处的电场峰值，因此增加了击穿电压。横向结的最佳角度(或结的倾斜)取决于电介质衬底的介电常数与其上半导体层的介电常数之间的比率。
图27具体给出了对应于图8所示的二极管示例的MOSFET，其中漂移子区14′和14″横向的设置在平面内的方向。图28给出了对应于图13(c)所示的二极管示例的MOSFET。图29给出了对应于图18所示的二极管示例的MOSFET，其中漂移子区14′和14″彼此垂直的设置。图30给出了对应于图22(c)所示的二极管示例的MOSFET。
图31至34给出了按照本发明主要实施例的横向绝缘栅双极型晶体管(LIGBT)。图31至34分别给出了对应于图27至30中横向MOSFET的LIGBT。在图31至34中，与图27至30相比，n+漏极区38由空穴注入器(hole injector)的p+阳极层39替换。LIGBT是在高注入模式下工作的双极型器件。在导通工作期间P+层39用于注入空穴。在导通状态期间，漂移子区14′和14″中建立了高浓度的移动载流子、平衡的空穴和电子，这层具有较低的电阻率。断开状态类似于具有SOD二极管的MOSFET的断开状态，当栅极G1断开时，SOD二极管用于阻断主接线端之间的电压。LIGBT主接线端通常被分别称为发射极和集电极或阴极和阳极。图27至30中的源极和漏极分别对应于图31至34中的阴极和阳极。
因此已经公开了一种用于在SOD晶片上获得高击穿电压的技术，SOD晶片具有电介质材料的衬底，例如蓝宝石、钻石、空气、氮化铝或上述材料的组合。在优选实施例中，这由具有三个主横向结的结构来提供，每个结都形成在半导体层15中，三个主横向结的两个是彼此平行的并且横对着连接p+和n+区12和13的线，三个主横向结的第三个结连接另两个结并且与它们成锐角。横向结的角度取决于电介质衬底的介电常数。衬底的介电常数相对于硅的介电常数越大，角度就越大。
已经具体参照示意性的例子说明了本发明实施例。但是，应当意识到，可以对本发明范围内说明的示例进行改变和修改。例如，尽管在上述的示例中p和n漂移子区14′和14″之间的横向结是线性的或阶梯状的，但是结可以具有其它构造，例如包括曲线的或扩口形的或蜿蜒的或者可以具有不规则形状。
已经具体参照示意性的例子说明了本发明实施例。但是，应当意识到，可以对本发明范围内说明的示例进行改变和修改。

Claims (24)

1.一种横向半导体器件，该器件包括在绝缘衬底上的半导体层，半导体层具有第一导电类型的第一区和第二导电类型的第二区，两区之间是漂移区，漂移区由第一导电类型的第三区和第二导电类型的第四区提供，第三和第四(漂移)区被如此排列，使得当反向电压偏置施加在半导体层的第一和第二区上时，第三区在第一区附近相对于第四区局部具有过量的杂质电荷，第四区在第二区附近相对于第三区局部具有过量的杂质电荷，并且在第三区中体电荷总量基本上等于第四区中体电荷总量。
2.一种横向半导体器件，该器件包括在绝缘衬底上的半导体层，半导体层具有第一导电类型的第一区和第二导电类型的第二区，两区之间是漂移区，漂移区由第一导电类型的第三区和第二导电类型的第四区提供，第三和第四(漂移)区被如此排列，使得当反向电压偏置施加在半导体层的第一和第二区上时，第三区中的杂质电荷沿着器件从第一区到第二区以正斜率变化，第四区中的电荷沿着器件从第一区到第二区以负斜率变化，因此在第三区体积中的电荷总量基本上等于第四区体积中的电荷总量。
3.如权利要求2所述的器件，其中第三区中的杂质电荷沿着器件从第一区到第二区基本上线性地以正斜率变化。
4.如权利要求2或3所述的器件，其中第四区中的杂质电荷沿着器件从第一区到第二区基本上线性地以负斜率变化。
5.如权利要求1至4中任一权利要求所述的器件，其中只有部分漂移区设置在绝缘衬底上，其余的衬底包括至少一个半导体材料区。
6.如权利要求1至5中任一权利要求所述的器件，其中漂移区的最大部分设置在绝缘衬底上，使得漂移区的高压端下面没有半导体层，漂移区的低压端定位在含有至少一个半导体材料区的衬底上。
7.如权利要求1至6中任一权利要求所述的器件，其中第三(漂移)区沿着器件从第一区到第二区是连续的。
8.如权利要求1至7中任一权利要求所述的器件，其中第四(漂移)区沿着器件从第一区到第二区是连续的。
9.如权利要求1至8中任一权利要求所述的器件，其中第三(漂移)区通过第四(漂移)区中的多个半导体岛来提供，或者第三(漂移)区包括第四(漂移)区中的多个半导体岛。
10.如权利要求9所述的器件，其中岛是电性浮动的。
11.如权利要求1至10中任一权利要求所述的器件，其中第四(漂移)区通过第三(漂移)区中的多个半导体岛来提供、或第四(漂移)区包括第三(漂移)区中的多个半导体岛。
12.如权利要求11所述的器件，其中岛是电性浮动的。
13.如权利要求1至12中任一权利要求所述的器件，其中第三(漂移)区包括公用硅本底层中的多个半导体岛或通过在公用硅本底层中的多个半导体岛来提供，公用硅本底层具有比任何第三(漂移)区更低的掺杂。
14.如权利要求1至13中任一权利要求所述的器件，其中第四(漂移)区包括在公用硅本底层中的多个半导体岛、或通过在公用硅本底层中的多个半导体岛来提供，公用硅本底层具有比任何第四(漂移)区更低的掺杂。
15.如权利要求13或14所述的器件，其中本底层具有与岛相同的导电类型，以使岛通过本底层彼此电性连接。
16.如权利要求1至15中任一权利要求所述的器件，其中第三和第四区中的电荷变化是绝缘衬底的介电常数的函数，因此绝缘衬底的电介质介电常数越高，第三和第四漂移区中电荷变化的斜率就越高。
17.如权利要求1至16中任一权利要求所述的器件，其中通过改变这些区域的平面内面积来实现第三和第四区中沿着器件结构从第一区到第二区的电荷变化。
18.如权利要求1至17中任一权利要求所述的器件，其中通过改变这些区域的杂质掺杂浓度来实现第三和第四区中沿着器件结构从第一区到第二区的电荷变化。
19.如权利要求18所述的器件，其中第三区中的掺杂浓度从第一区到第二区正斜率地改变，同时第四区中的掺杂浓度从第一区到第二区负斜率的改变，使得第三区中沿着器件结构从第一区到第二区的平均掺杂浓度基本上等于第四区中沿着器件结构从第一区到第二区的平均掺杂浓度。
20.如权利要求19所述的器件，其中掺杂浓度变化的斜率与衬底的电介质介电常数成比例。
21.如权利要求1至20中任一权利要求所述的器件，其中第三和第四区在第三维内彼此靠近地放置。
22.如权利要求1至21中任一权利要求所述的器件，其中第三和第四区彼此上下放置。
23.如权利要求1至22中任一权利要求所述的器件，其中半导体层包括硅、碳化硅、砷化镓、氮化镓和III-V族半导体材料中的至少一个。
24.如权利要求1至23中任一权利要求所述的器件，其中绝缘(电介质)层包括空气、蓝宝石、钻石、氮化铝、二氧化硅、氮化硅、用于IC封装的任何模制材料以及微电子学中已知的钝化电介质材料中的任何一个。
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