WO2009119357A1 - 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法 - Google Patents

半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法 Download PDF

Info

Publication number
WO2009119357A1
WO2009119357A1 PCT/JP2009/054952 JP2009054952W WO2009119357A1 WO 2009119357 A1 WO2009119357 A1 WO 2009119357A1 JP 2009054952 W JP2009054952 W JP 2009054952W WO 2009119357 A1 WO2009119357 A1 WO 2009119357A1
Authority
WO
WIPO (PCT)
Prior art keywords
epitaxial substrate
semiconductor device
barrier layer
composition
layer
Prior art date
Application number
PCT/JP2009/054952
Other languages
English (en)
French (fr)
Inventor
実人 三好
倉岡 義孝
角谷 茂明
田中 光浩
Original Assignee
日本碍子株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本碍子株式会社 filed Critical 日本碍子株式会社
Priority to EP09723780A priority Critical patent/EP2259287A4/en
Priority to CN200980110484.2A priority patent/CN101981658B/zh
Priority to JP2010505541A priority patent/JPWO2009119357A1/ja
Publication of WO2009119357A1 publication Critical patent/WO2009119357A1/ja
Priority to US12/884,560 priority patent/US8890208B2/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C23C16/303Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02378Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02433Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Definitions

  • the present invention relates to a multilayer structure epitaxial substrate composed of a group III nitride semiconductor, in particular, a multilayer structure epitaxial substrate for electronic devices, and a method for manufacturing the same.
  • Nitride semiconductors are attracting attention as semiconductor materials for next-generation high-frequency / high-power devices because they have a high breakdown electric field and a high saturation electron velocity.
  • a multilayer structure formed by stacking layers made of AlGaN and GaN has a high concentration of two at the stack interface (heterointerface) due to the large polarization effect (spontaneous polarization effect and piezoelectric polarization effect) unique to nitride materials. Due to the fact that two-dimensional electron gas (2DEG) is generated, high electron mobility transistors (HEMT) using such a multilayer structure as a substrate are being actively developed (for example, “Highly Reliable 250 W High”). Electron Mobility Transistor Power Amplifier ", TOSHIHIDE KIKKAWA, Jpn. J. Appl. Phys. 44, (2005), 4896 (see Non-Patent Document 1)).
  • the threshold voltage is reduced by a method such as reducing the thickness of the AlGaN barrier layer.
  • a method such as reducing the thickness of the AlGaN barrier layer.
  • the strain is less dependent on the piezoelectric polarization effect and can generate a two-dimensional electron gas at a high concentration only by spontaneous polarization.
  • HEMT devices having few structures are also attracting attention (for example, “Can InAlN / GaN be an alternative to high power / high temperature AlGaN / GaN devices?”, F. Medjdoub, J.-F. Carlin, M. Gonschorek, E. Feltin, MA Py, D. Ducatteau, C. Gaquiere, N. Grandjean, and E. Kohn, IEEE IEDM Tech. Digest in IEEE IEDM 2006, 673 (see Non-Patent Document 4)).
  • a stacked structure that can obtain a high two-dimensional electron gas concentration only by spontaneous polarization has attracted attention.
  • a stacked structure forming a channel layer with GaN, forming a barrier layer with In x Al 1-x N (x ⁇ 0.18) having a lattice-matched composition to the a-axis of GaN, Furthermore, it has been proposed to form a thin spacer layer made of AlN between the channel layer and the barrier layer.
  • the present invention has been made in view of the above problems, and provides an epitaxial substrate capable of realizing an electronic device having good two-dimensional electron gas characteristics, good surface morphology, and operating normally off.
  • the purpose is to do.
  • a base substrate and a first group III nitride having a composition of In x1 Al y1 Ga z1 N (x1 + y1 + z1 1) containing at least Al and Ga.
  • the thickness of the barrier layer is set to 5 nm or less within the range surrounded by straight lines represented by the following formulas determined according to the composition of the first group III nitride.
  • the epitaxial substrate for a semiconductor element in the epitaxial substrate for a semiconductor element according to the first aspect, at least Al is included between the channel layer and the barrier layer, and the band gap energy is larger than that of the barrier layer.
  • a spacer layer made of a third group III nitride having a composition of In x3 Al y3 Ga z3 N (x3 + y3 + z3 1) so that the total thickness of the spacer layer and the barrier layer is 5 nm or less. did.
  • a range in which the composition of the first group III nitride is determined by x1 0 and 0 ⁇ y1 ⁇ 0.1. I tried to be inside.
  • the third group III nitride is AlN.
  • a source electrode, a drain electrode, and a gate electrode are provided on the barrier layer of the epitaxial substrate for a semiconductor element according to any one of the first to sixth aspects. It was made to become.
  • a channel layer step of epitaxially forming a channel layer made of a group III nitride, and a second III having a composition of In x2 Al y2 Ga z2 N (x2 + y2 + z2 1) containing at least In and Al on the channel layer
  • a barrier layer forming step of epitaxially forming a barrier layer made of a group nitride, wherein the composition of the first group III nitride is selected from a range determined by x1 0 and 0 ⁇ y1 ⁇ 0.3.
  • composition of the second group III nitride is represented by the following equations that are determined according to the composition of the first group III nitride on a ternary phase diagram with InN, AlN, and GaN as vertices. Ru And to select from a range surrounded by a line.
  • a temperature T1 (° C.) for forming the channel layer is determined within a range of 950 ° C. ⁇ T1 ⁇ 1250 ° C.
  • the temperature T2 (° C.) for forming the barrier layer is determined according to the molar fraction x2 of InN in the second group III nitride, 800 ⁇ 667 ⁇ x2 (° C.) ⁇ T2 ⁇ 860 ⁇ 667 ⁇ x2 ( And within a range of 600 ° C. ⁇ T2 ⁇ 850 ° C.
  • the atmospheric gas other than the source gas in the barrier layer forming step is nitrogen gas.
  • the channel layer includes at least Al
  • a spacer layer forming step of forming a spacer layer made of a third group III nitride having a composition of In x3 Al y3 Ga z3 N (x3 + y3 + z3 1) having a larger band gap energy than the barrier layer,
  • the barrier layer is formed on the spacer layer.
  • the spacer layer formation temperature T3 (° C.) in the spacer layer formation step is changed to the channel layer formation temperature T1 ( C)).
  • the pressure in the reactor in the barrier layer forming step is set to 1 kPa or more and 30 kPa or less. did.
  • the pressure in the reactor in the barrier layer forming step is set to 1 kPa or more and 20 kPa or less.
  • a V / III ratio in the barrier layer forming step is set to be 5000 or more and 20000 or less. did.
  • the present invention it is possible to produce a semiconductor element capable of generating a two-dimensional electron gas at a concentration higher than the conventional level of 2 ⁇ 10 13 / cm 2 or more and capable of normally-off operation.
  • An epitaxial substrate and the semiconductor element can be realized.
  • a normally-off operable semiconductor that generates a two-dimensional electron gas at a high concentration and has a high mobility.
  • An epitaxial substrate capable of manufacturing an element and the semiconductor element are realized.
  • the temperature is lowered to the barrier layer formation temperature after the formation of the spacer layer. Therefore, the temperature is lowered with the channel layer exposed, which occurs when the spacer layer is not provided. Deterioration of the channel layer surface due to can be prevented.
  • an epitaxial substrate capable of producing a semiconductor element having high mobility and low drain leakage current at the time of off, and the semiconductor element are realized.
  • an epitaxial substrate capable of producing a semiconductor device having a small drain leakage current at the time of off and a high breakdown voltage, and the semiconductor device are realized.
  • the barrier layer having the target composition can be reliably formed.
  • FIG. 3 is a diagram in which the relationship between device characteristics and the composition of the barrier layer 5 when the channel layer 3 is GaN is mapped onto a ternary phase diagram having three components of InN, AlN, and GaN as vertices.
  • FIG. 3 is a diagram in which the relationship between the device characteristics and the composition of the barrier layer 5 when the channel layer 3 is Al 0.1 Ga 0.9 N is mapped onto a ternary phase diagram having three components of InN, AlN, and GaN as vertices.
  • FIG. 3 is a diagram in which the relationship between the device characteristics and the composition of the barrier layer 5 when the channel layer 3 is Al 0.1 Ga 0.9 N is mapped onto a ternary phase diagram having three components of InN, AlN, and GaN as vertices.
  • FIG. 3 is a diagram in which the relationship between the device characteristics and the composition of the barrier layer 5 when the channel layer 3 is Al 0.2 Ga 0.8 N is mapped onto a ternary phase diagram having three components of InN, AlN, and GaN as vertices.
  • FIG. 4 is a diagram in which the relationship between the device characteristics and the composition of the barrier layer 5 when the channel layer 3 is Al 0.3 Ga 0.7 N is mapped on a ternary phase diagram having three components of InN, AlN, and GaN as vertices. It is a figure for demonstrating how to determine the temperature range of barrier layer formation temperature T2. It is a cross-sectional schematic diagram which shows schematically the structure of the HEMT element 20 which concerns on 2nd Embodiment.
  • FIG. 6 is a diagram illustrating the relationship between the thickness of the spacer layer 4 and the mobility of the HEMT element 20. It is a figure which lists and shows the measurement result of the various characteristics of the HEMT element 20 from which the composition of the channel layer 3 and the barrier layer 5 differs. It is a figure which lists and shows the two-dimensional electron gas density
  • FIG. 1 is a schematic cross-sectional view schematically showing the configuration of the HEMT device 10 according to the first embodiment of the present invention.
  • the HEMT element 10 has a configuration in which a substrate 1, a buffer layer 2, a channel layer 3, and a barrier layer 5 are stacked.
  • the buffer layer 2, the channel layer 3, and the barrier layer 5 are all preferably formed epitaxially by MOCVD (metal organic chemical vapor deposition) (details will be described later).
  • MOCVD metal organic chemical vapor deposition
  • the laminated structure in which the substrate 1, the buffer layer 2, the channel layer 3, and the barrier layer 5 are laminated is also referred to as an epitaxial substrate 10A.
  • the ratio of the thickness of each layer in FIG. 1 does not reflect the actual one.
  • each layer will be described.
  • other epitaxial growth methods such as MBE, HVPE, and LPE can be used as long as each layer can be formed so as to have good crystallinity.
  • a method appropriately selected from various vapor phase growth methods and liquid phase growth methods may be used, or a mode in which different growth methods are used in combination may be used.
  • the substrate 1 can be used without any particular limitation as long as a nitride semiconductor layer with good crystallinity can be formed thereon.
  • a single crystal 6H—SiC substrate is preferably used, but an embodiment using a substrate made of sapphire, Si, GaAs, spinel, MgO, ZnO, ferrite, or the like may be used.
  • the buffer layer 2 is a layer formed of AlN with a thickness of about several hundreds of nanometers in order to improve the crystal quality of the channel layer 3 and the barrier layer 5 formed thereon.
  • the thickness is 200 nm.
  • 0.3 ⁇ y1 ⁇ 1 the crystallinity of the channel layer 3 itself is remarkably deteriorated, and it becomes difficult to obtain the epitaxial substrate 10A and further the HEMT element 10 with good electrical characteristics.
  • x2 + y2 + z2 1
  • a source electrode 6, a drain electrode 7, and a gate electrode 8 are further provided on the barrier layer 5.
  • Each of the source electrode 6 and the drain electrode 7 is a multilayer metal electrode made of Ti / Al / Ni / Au having a thickness of about 10 to 100 nm.
  • the source electrode 6 and the drain electrode 7 are in ohmic contact with the barrier layer 5.
  • the gate electrode 8 is a multi-layer metal electrode made of Pd / Au having a thickness of about 10 to 100 nm.
  • the gate electrode 8 has a Schottky contact with the barrier layer 5.
  • the metal used for the source electrode 6 and the drain electrode 7 is not limited to a multilayer metal made of Ti / Al / Ni / Au as long as good ohmic contact can be obtained with the semiconductor epitaxial substrate in the present invention.
  • Ti / Al / Pt / Au or Ti / Al can be used.
  • the metal used for the gate electrode 8 is not limited to Pd / Au as long as good Schottky contact with the semiconductor epitaxial substrate in the present invention can be obtained.
  • Pd / Ti / Au or Ni / Au can also be used.
  • the interface between the channel layer 3 and the barrier layer 5 becomes a heterojunction interface. Therefore, due to the spontaneous polarization effect and the piezoelectric polarization effect, More specifically, a two-dimensional electron gas region 3e in which a two-dimensional electron gas is present at a high concentration is formed near the interface of the channel layer 3.
  • the interface has an average roughness in the range of 0.1 nm to 3 nm, and the mean square roughness of the surface of the barrier layer 5 for forming the interface is 0.00. It is formed to be in the range of 1 nm to 3 nm.
  • the average roughness is in the range of 0.1 nm to 1 nm and the root mean square roughness is in the range of 0.1 nm to 1 nm.
  • better ohmic characteristics can be obtained between the source electrode 6 and drain electrode 7 and the barrier layer 5, and better Schottky characteristics can be obtained between the gate electrode 8 and the barrier layer 5.
  • the confinement effect of the two-dimensional electron gas is further enhanced, and a two-dimensional electron gas with a higher concentration is generated.
  • the composition of the group III nitride constituting the channel layer 3 and the barrier layer 5 satisfies a predetermined requirement, so that a two-dimensional electron gas exists at a higher concentration than the conventional one.
  • a HEMT device 10 including the electron gas region 3e and capable of normally-off operation is realized. Specifically, a two-dimensional electron gas concentration of 2 ⁇ 10 13 / cm 2 or more and a threshold voltage of 0 V or more are realized. Details of this will be described below. Note that the mobility of the two-dimensional electron gas in the HEMT device 10 is about 300 to 400 cm 2 / Vs.
  • FIG. 6 is a diagram in which the relationship between the two-dimensional electron gas concentration and threshold voltage and the composition of the barrier layer 5 is mapped on the ternary phase diagram having the vertex at.
  • the composition of the channel layer 3 corresponding to each figure is as follows.
  • the barrier layer 5 selects a composition within a range surrounded by four straight lines represented by the following equations in the ternary phase diagram, two-dimensional It is derived that the two-dimensional electron gas concentration in the electron gas region 3e is 2 ⁇ 10 13 / cm 2 or more and the threshold voltage is 0 V or more.
  • the interface between both layers is 2 ⁇ 10 13 / cm 2 or more than the conventional case. This indicates that a two-dimensional electron gas region 3e having a high concentration is formed and a normally-off operation is realized.
  • the channel layer 3 and the barrier layer 5 may contain impurities.
  • the channel layer 3 and the barrier layer 5 may contain oxygen atoms in a concentration range of 0.0005 at% (1 ⁇ 10 17 / cm 3 ) or more and 0.05 at% (1 ⁇ 10 19 / cm 3 ) or less.
  • carbon atoms may be contained in a concentration range of 0.0010 at% (2 ⁇ 10 17 / cm 3 ) or more and 0.05 at% (1 ⁇ 10 19 / cm 3 ) or less.
  • the concentration of oxygen atoms and carbon atoms may be smaller than the respective lower limit values in the above-described range, but it is not realistic in view of cost and manufacturing yield.
  • the concentration of oxygen atoms and carbon atoms be larger than the respective upper limit values in the above-described range because the crystallinity of each layer is deteriorated to such an extent that the device characteristics are deteriorated.
  • a HEMT device having a high mobility of the two-dimensional electron gas and a small drain leakage current at the time of OFF is realized.
  • the epitaxial substrate 10A can be manufactured using a known MOCVD furnace. Specifically, organic metal (MO) source gases (TMI, TMA, TMG) for In, Al, and Ga, ammonia gas, hydrogen gas, and nitrogen gas can be supplied into the reactor. Use MOCVD furnace.
  • MO organic metal
  • a 6-H—SiC substrate having a (0001) plane orientation and a 2-inch diameter is prepared as the substrate 1, and the substrate 1 is placed on a susceptor provided in a reactor of an MOCVD furnace. After replacing the inside of the reactor with vacuum gas, the atmosphere in the hydrogen / nitrogen mixed flow state is formed while maintaining the reactor pressure at a predetermined value between 5 kPa and 50 kPa (for example, 30 kPa), and then the substrate is raised by susceptor heating. Warm up.
  • a buffer layer formation temperature (a predetermined temperature between 950 ° C. and 1250 ° C. (for example, 1050 ° C.)
  • an Al source gas and NH 3 gas are introduced into the reactor, and an AlN layer as the buffer layer 2 is introduced.
  • the susceptor temperature is maintained at a predetermined channel layer formation temperature T1 (° C.), and an organic metal source gas and ammonia gas corresponding to the composition of the channel layer 3 are introduced into the reactor.
  • T1 a predetermined channel layer formation temperature
  • the channel layer formation temperature T1 is a value determined according to the value of the AlN molar fraction y1 of the channel layer 3 from a temperature range of 950 ° C. ⁇ T1 ⁇ 1250 ° C.
  • the reactor pressure at the time of forming the channel layer 3 is not particularly limited, and can be appropriately selected from the range of 10 kPa to atmospheric pressure (100 kPa).
  • the susceptor temperature is then maintained at a predetermined barrier layer formation temperature T2 (° C.), and a nitrogen gas atmosphere is formed in the reactor.
  • T2 barrier layer formation temperature
  • the pressure in the reactor is maintained at a predetermined value between 1 kPa and 30 kPa (for example, 10 kPa).
  • the reactor internal pressure is set to a predetermined value between 1 kPa and 20 kPa, the HMET element 10 with low ohmic contact resistance and low gate leakage current (good Schottky contact characteristics) is realized. This is an effect derived from increasing the surface flatness of the barrier layer 5 by reducing the reactor pressure.
  • ammonia gas and an organic metal source gas having a flow rate ratio corresponding to the composition of the barrier layer 5 are introduced into the reactor so that the so-called V / III ratio is a predetermined value between 3000 and 20000.
  • an In x2 Al y2 Ga z2 N layer as the barrier layer 5 is formed to a predetermined thickness.
  • the In x2 Al y2 Ga z2 N layer is formed to have a composition satisfying the expressions (1) to (4).
  • the preferable growth rate range of the barrier layer 5 is 0.01 to 0.1 ⁇ m / h.
  • the interface between the channel layer 3 and the barrier layer 5 has an average roughness in the range of 0.1 nm to 1 nm, and the barrier layer 5
  • the surface has a root mean square roughness in the 5 ⁇ m ⁇ 5 ⁇ m field of view and is in the range of 0.1 nm to 1 nm.
  • the barrier layer formation temperature T2 is in the range of 650 ° C. or higher and 800 ° C. or lower, and is determined according to the InN molar fraction x2 of the barrier layer 5, 800 ⁇ 667 ⁇ x2 (° C.) ⁇ T2 ⁇ 860 ⁇ 667. -It is determined from the temperature range of x2 (° C).
  • FIG. 6 is a diagram for explaining that the barrier layer formation temperature T2 is determined from the temperature range as described above. That is, FIG. 6 shows that the ratio of the flow rate of In source gas to the flow rate of all organometallic source gases (hereinafter referred to as In flow rate ratio) is variously varied in the range of 0.5 to 0.8 and a barrier layer is formed. It is the figure which plotted the InN molar fraction x2 in the barrier layer 5 when the susceptor temperature (equivalent to barrier layer formation temperature T2) at the time of carrying out was variously varied with respect to susceptor temperature.
  • the V / III ratio is set to 5000.
  • FIG. 6 shows that the data points are generally located on the same straight line regardless of the In flow rate ratio. This means that a linear function relationship is substantially established between the barrier layer formation temperature T2 and the InN molar fraction x2. Since there is no dependence on the In flow rate ratio, it can be concluded that the InN molar fraction of the barrier layer can be controlled by the barrier layer formation temperature T2 (susceptor temperature) according to such a functional relationship. That is, the barrier layer 5 having a composition as intended can be formed.
  • the barrier layer formation temperature T2 can be determined from the same equation. Even if the variation caused by the disparity between solids of the MOCVD furnace and the heater member used for heating is taken into consideration, by selecting a suitable temperature within a range of ⁇ 30 ° C. with respect to the same formula, The barrier layer 5 having the rate x2 can be reliably formed.
  • the barrier layer 5 can be formed in a wide composition range, for example, the above formula (1) to ( 5) It can be formed with good controllability within the composition range determined by the formula.
  • the barrier layer 5 when the barrier layer 5 is manufactured, nitrogen gas is used as the bubbling gas and carrier gas for the organometallic raw material. That is, the atmosphere gas other than the source gas is made only of nitrogen gas. As a result, the hydrogen-terminated dangling bonds can be made nitrogen-terminated, and the electronic structure of the barrier layer 5 can be maintained in an ideal state. Therefore, the two-dimensional electron gas region 3e is two-dimensional at a high concentration. Generation of electron gas is realized. In addition, it is not preferable to intentionally mix hydrogen gas into the atmosphere when the barrier layer 5 is produced because it causes a decrease in the two-dimensional electron gas concentration.
  • the epitaxial substrate 10A is manufactured.
  • the HEMT element 10 is manufactured using this.
  • each subsequent process is implement
  • an element isolation process is performed in which a portion serving as a boundary between individual elements is removed by etching to a depth of about 400 nm using a photolithography process and an RIE method.
  • Such an element separation process is a process necessary for obtaining a large number of HEMT elements 10 from one epitaxial substrate 10A, and is not an essential process for the present invention.
  • a SiO 2 film is formed on the epitaxial substrate 10A to a predetermined thickness (for example, 10 nm, and then only the SiO 2 film at the locations where the source electrode 6 and the drain electrode 7 are to be formed by a photolithography process. Is removed by etching to form a SiO 2 pattern layer.
  • the source electrode 6 and the drain electrode 7 made of Ti / Al / Ni / Au are formed at respective formation scheduled positions by a vacuum deposition method and a photolithography process.
  • a vacuum deposition method and a photolithography process is performed for several tens of seconds (for example, 30 seconds) in a nitrogen gas atmosphere at a predetermined temperature (for example, 850 ° C.) between 650 ° C. and 1000 ° C. Apply heat treatment.
  • the Pd is deposited at the site where the gate electrode 8 is to be formed by a vacuum deposition method and a photolithography process.
  • a gate electrode 8 made of / Au is formed.
  • the gate electrode 8 is formed as a Schottky metal pattern.
  • the HEMT element 10 is obtained by removing the remaining SiO 2 pattern layer by a photolithography process.
  • the formation of the barrier layer satisfying such a composition range is such that the pressure and V / III ratio are suitably determined in a nitrogen gas atmosphere, and the formation temperature is set to a value within a predetermined range corresponding to the mole fraction of InN. This is preferably realized.
  • FIG. 7 is a schematic cross-sectional view schematically showing the configuration of the HEMT device 20 according to the second embodiment of the present invention.
  • the HEMT element 20 has a configuration in which a spacer layer 4 is interposed between the channel layer 3 and the barrier layer 5 of the HEMT element 10 according to the first embodiment. Since the components other than the spacer layer 4 are the same as those of the HEMT device 10 according to the first embodiment, detailed description thereof is omitted.
  • a stacked structure in which the substrate 1, the buffer layer 2, the channel layer 3, the spacer layer 4, and the barrier layer 5 are stacked is also referred to as an epitaxial substrate 20A.
  • the discussion about the composition range does not exclude that the spacer layer 4 contains impurities.
  • the spacer layer 4 can also contain these in the same concentration range.
  • two-dimensional electron gas is present at a high concentration at the interface between the channel layer 3 and the spacer layer 4 (more specifically, in the vicinity of the interface of the channel layer 3).
  • a three-dimensional electron gas region 3e is formed. If the composition ranges of the channel layer 3 and the barrier layer 5 of the HEMT element 20 are determined in the same manner as the HEMT element 10 according to the first embodiment, the corresponding composition is also obtained in the two-dimensional electron gas region 3e of the HEMT element 20. The same two-dimensional electron gas as the HEMT device 10 is generated.
  • FIG. 8 is a diagram illustrating the mobility of the HEMT device 20 in which the compositions of the channel layer 3, the spacer layer 4, and the barrier layer 5 are variously different. Note that the thickness of each spacer layer 4 is 1 nm. In the HEMT element 20, including the case shown in FIG. 8, a mobility of about 1000 to 1400 cm 2 / Vs, which is approximately three times as high as that of the HEMT element 10, is realized.
  • FIG. 9 is a diagram illustrating the relationship between the thickness of the spacer layer 4 and the mobility of the HEMT element 20.
  • the case where the thickness of the spacer layer 4 is 0 corresponds to the case where the spacer layer is not provided, that is, the first embodiment.
  • FIG. 9 shows that high mobility can be obtained when the spacer layer 4 is formed to a thickness of 0.5 nm to 1.5 nm as described above.
  • the spacer layer 4 is to be formed with a thickness smaller than 0.5 nm, the formation of the layer is insufficient and the effect of confining the two-dimensional electron gas cannot be obtained sufficiently, and the spacer with a thickness larger than 1.5 nm is obtained.
  • the layer 4 it is considered that the film quality of the spacer layer 4 itself deteriorates due to internal stress.
  • FIG. 10 shows two-dimensional electron gas mobility and X-ray diffraction for the HEMT device 20 in which the composition of the channel layer 3 and the barrier layer 5 is variously different and the spacer layer 4 is formed of AlN to a thickness of 1 nm.
  • FIG. 6 is a table showing a list of results of measuring peak half-widths of (0002) and (10-12) planes, specific resistance of channel layer 3, drain leakage current, and off breakdown voltage in a profile.
  • the specific resistance rapidly increases and the drain leakage current at the time of OFF rapidly decreases.
  • y1 0.01
  • channel layer 3 is Al 0.01 Ga 0.99 N
  • y1 0
  • channel layer 3 is GaN
  • the specific resistance is increased by about two orders
  • the drain leakage current is It is about 2 orders of magnitude smaller.
  • y1 0.1
  • the mobility of the two-dimensional electron gas hardly changes in the range of 0 ⁇ y1 ⁇ 0.1. This is due to the fact that the crystallinity deterioration of the channel layer accompanying the increase in the AlN mole fraction is not significant, and the mobility deterioration due to alloy scattering (which occurs in the case of mixed crystal materials) due to the relatively low AlN mole fraction. This is thought to be due to the fact that this has not occurred remarkably.
  • the mobility of the two-dimensional electron gas starts to decrease in the range of y1> 0.1, but the change is slow compared with the specific resistance and drain leakage current.
  • maintain similarly in the HEMT element 10 which is not provided with the spacer layer 4.
  • the HEMT device 20 having the above-described structure is manufactured by the same method as the HEMT device 10 according to the first embodiment except for the process related to the formation of the spacer layer 4.
  • the susceptor temperature is set to the spacer layer forming temperature T3 (where T3 is substantially the same as T1), and the reactor is filled with a nitrogen gas atmosphere. Then, the reactor pressure is set to 10 kPa, and then an organometallic source gas and ammonia gas are introduced into the reactor to form an In x3 Al y3 Ga z3 N layer as the spacer layer 4 with a predetermined thickness.
  • the barrier layer 5 is manufactured in the same manner as in the case of manufacturing the epitaxial substrate 10A described above.
  • the channel layer formation temperature T1 is set in the range of 950 ° C. ⁇ T1 ⁇ 1250 ° C.
  • the barrier layer formation temperature T2 is in the range of 650 ° C. ⁇ T2 ⁇ 800 ° C. It is set according to the mole fraction.
  • the spacer layer formation temperature T3 (° C.) is also set to be substantially the same as the channel layer formation temperature T1 (° C.). Therefore, in order to form the barrier layer 5, it is necessary to lower the susceptor temperature after the channel layer 3 or the spacer layer 4 is formed.
  • the surface of the channel layer 3 remains exposed when the temperature is lowered, so that the surface can be etched by the atmospheric gas.
  • the spacer layer 4 is provided at the spacer layer formation temperature T3 substantially the same as the channel layer formation temperature T1 as in the present embodiment, the susceptor temperature is lowered after the formation of the spacer layer 4. Therefore, the spacer layer 4 acts as a protective layer on the surface of the channel layer 3. This is also considered to contribute to the improvement of the mobility of the two-dimensional electron gas.
  • the composition of the channel layer and the barrier layer is determined as in the HEMT device according to the first embodiment, between the channel layer and the barrier layer.
  • the two-dimensional electron gas mobility is improved while having the same high two-dimensional electron gas concentration as the HEMT device according to the first embodiment.
  • a HEMT element that can be turned off is realized.
  • Example 1 the HEMT device 10 according to the first embodiment was produced. Specifically, a plurality of epitaxial substrates 10A having different composition combinations of the channel layer 3 and the barrier layer 5 were produced, and the HEMT device 10 was produced using each of them.
  • the epitaxial substrate 10A In producing the epitaxial substrate 10A, first, a plurality of (0001) plane orientation 2 inch diameter 6H-SiC substrates were prepared as the substrate 1. About each board
  • the susceptor temperature is maintained at a predetermined channel layer forming temperature T1 (° C.) determined in the range of 950 ° C. ⁇ T1 ⁇ 1250 ° C. according to the target composition of the channel layer 3, and the organic metal source gas, ammonia gas, was introduced into the reactor at a flow ratio according to the target composition, and an In x1 Al y1 Ga z1 N layer as the channel layer 3 was formed to a thickness of 2 ⁇ m.
  • the channel layer formation temperatures T1 were 1080 ° C., 1100 ° C., 1130 ° C., and 1180 ° C.
  • the reactor pressure was 10 kPa.
  • an organic metal source gas and ammonia gas were introduced into the reactor at a flow rate ratio corresponding to the target composition, and an In x2 Al y2 Ga z2 N layer as the barrier layer 5 was formed to have a thickness of 5 nm.
  • nitrogen gas was used as the bubbling gas and carrier gas for the organometallic raw material.
  • the V / III ratio was 5000.
  • the susceptor temperature was lowered to near room temperature, the inside of the reactor was returned to atmospheric pressure, the reactor was opened to the atmosphere, and the fabricated epitaxial substrate 10A was taken out.
  • the HEMT device 10 was fabricated using this epitaxial substrate 10A.
  • the HEMT device was designed to have a gate width of 1 mm, a source-gate interval of 0.5 ⁇ m, a gate-drain interval of 7.5 ⁇ m, and a gate length of 1.5 ⁇ m.
  • the part which becomes the boundary of each element was removed by etching to a depth of about 400 nm using a photolithography process and the RIE method.
  • a metal pattern made of Ti / Al / Ni / Au (each of which has a thickness of 25/75/15/100 nm) is formed at a location where the source electrode 6 and the drain electrode 7 are to be formed using a vacuum deposition method and a photolithography process. Thus, the source electrode 6 and the drain electrode 7 were formed.
  • a heat treatment was performed for 30 seconds in a nitrogen gas atmosphere at 850 ° C.
  • the gate electrode 8 was formed as a Schottky metal pattern made of Au (each film thickness was 30/100 nm).
  • the HEMT device 10 was obtained.
  • a passivation film of silicon nitride is formed on the HEMT element 10 using a CVD method and a photolithography process, and then the source electrode 6 of the passivation film, Contact holes were opened at positions corresponding to the drain electrode 7 and the gate electrode 8, and wire bonding was performed.
  • the two-dimensional electron gas concentration and mobility of the plurality of HEMT elements 10 thus obtained were measured by the Hall effect method.
  • the threshold voltage was also measured.
  • the composition of the barrier layer 5 and the two-dimensional 2 to 5 are plots of the relationship between the measurement results of the electron gas concentration and the threshold voltage.
  • the mobility of the two-dimensional electron gas was in the range of 300 to 400 cm 2 / Vs.
  • the barrier layer 5 is formed so as to satisfy the composition range surrounded by the straight line specified by the above-described formulas (1) to (3) in the ternary phase diagram, and 2 ⁇ 10 13 / cm 2. It was confirmed that a two-dimensional electron gas concentration is generated at a high concentration of 2 or more, and a HEMT device capable of normally-off operation with a threshold voltage of 0 V or more can be realized.
  • FIG. 11 is a diagram showing a list of the two-dimensional electron gas concentrations of the HEMT device obtained in Example 1 and the HEMT device according to this comparative example obtained in an atmosphere in which hydrogen is mixed. is there.
  • the result about the two types of HEMT element from which the combination of the composition of the channel layer 3 and the composition of the barrier layer 5 differs is shown as a typical example.
  • FIG. 11 also shows the method of mixing hydrogen in this comparative example.
  • Example 2 the HEMT device 20 according to the second embodiment was produced.
  • the same procedure and the same production conditions as in Example 1 were used except that the spacer layer 4 forming step was provided between the forming step and the barrier layer 5 forming step.
  • the susceptor temperature is maintained at a predetermined spacer layer forming temperature T3, the reactor pressure is set to 10 kPa, and then an organometallic source gas and ammonia gas are introduced into the reactor, thereby An In x3 Al y3 Ga z3 N layer as the layer 4 was formed, and then the channel layer 5 was formed.
  • Each spacer layer formation temperature T3 was set to the same temperature as the channel layer formation temperature T1.
  • the spacer layer 4 has five levels of 0.3 nm, 0.5 nm, 1 nm, 1.5 nm, and 2 nm. In each case, the total thickness with the barrier layer 5 is 5 nm.
  • the obtained HEMT device 20 was measured for the concentration and mobility of the two-dimensional electron gas in the same manner as in Example 1, and the X-ray diffraction measurement, the channel layer specific resistance measurement, the drain leakage current measurement, and the off breakdown voltage measurement were performed. .
  • the OFF state was measured with -10 V applied as the gate bias voltage.
  • As the drain leakage current the current value when the source-drain voltage was 100 V was measured.
  • FIG. 8 shows the composition and mobility of the spacer layer 4 for several HEMT elements 20 having different compositions of the channel layer 3 and the barrier layer 5.
  • FIG. 8 shows the result when the thickness of the spacer layer 4 is 1 nm.
  • FIG. 9 shows the relationship between the thickness of the spacer layer 4 and the mobility of the two-dimensional electron gas.
  • FIG. 9 shows the result when an AlN layer is formed as the spacer layer 4. From these results, the HEMT having a spacer layer 4 having a thickness in the range of 0.5 nm to 1.5 nm and having a mobility about 3 to 4 times higher than that of a HEMT element not provided with the spacer layer 4 is provided. It turns out that an element is obtained. In addition, about the two-dimensional electron gas density
  • FIG. 10 shows the drain leakage current and the off breakdown voltage.
  • Example 3 a HEMT device was manufactured in the same procedure as in Example 2 except that the pressure in the reactor when the barrier layer 5 was formed was different.
  • the obtained HEMT device was subjected to surface mean square roughness measurement, contact resistance measurement, and gate leakage current measurement by AFM.
  • FIG. 12 is a diagram showing a list of the pressure in the reactor and the measurement results of the above measurements for the HEMT device obtained in this example.
  • the result about the two types of HEMT element from which the combination of the composition of the channel layer 3 and the composition of the barrier layer 5 differs is shown as a typical example.
  • Example 4 In this example, a HEMT device was manufactured in the same procedure as in Example 2 except that the V / III ratio when forming the barrier layer 5 was different. In addition to measuring the two-dimensional electron gas concentration and mobility, the obtained HEMT device was subjected to surface mean square roughness measurement, contact resistance measurement, and gate leakage current measurement using AFM.
  • FIG. 13 is a diagram showing a list of reactor internal pressures and measurement results of the above measurements for the HEMT device obtained in this example.
  • FIG. 13 shows the results of two types of HEMT elements having different combinations of the composition of the channel layer 3 and the composition of the barrier layer 5 as representative examples.

Abstract

 良好な二次元電子ガス特性を有しかつノーマリーオフ動作可能なHEMT素子を作製できるエピタキシャル基板を提供する。チャネル層を、Inx1Aly1Gaz1N(x1+y1+z1=1)で表される第1のIII族窒化物であって、x1=0、0≦y1≦0.3で定まる範囲内の組成を有するように形成し、障壁層を、Inx2Aly2Gaz2N(x2+y2+z2=1)で表される第2のIII族窒化物であって、InN、AlN、GaNを頂点とする三元状態図上において、第1のIII族窒化物の組成(AlNモル分率)に応じて定まる4つの直線にて囲まれる範囲内にその組成があるように、かつ、厚みが5nm以下であるあるように形成する。

Description

半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
 本発明は、III族窒化物半導体により構成される多層構造エピタキシャル基板、特に、電子デバイス用の多層構造エピタキシャル基板、およびその製造方法に関する。
 窒化物半導体は、高い絶縁破壊電界、高い飽和電子速度を有することから次世代の高周波/ハイパワーデバイス用半導体材料として注目されている。特に、AlGaNとGaNからなる層を積層することにより形成した多層構造体には、窒化物材料特有の大きな分極効果(自発分極効果とピエゾ分極効果)により積層界面(ヘテロ界面)に高濃度の二次元電子ガス(2DEG)が生成するという特徴があることから、係る多層構造体を基板として利用した高電子移動度トランジスタ(HEMT)の開発が活発に行われている(例えば、"Highly Reliable 250W High Electron Mobility Transistor Power Amplifier", TOSHIHIDE KIKKAWA, Jpn. J. Appl. Phys. 44,(2005),4896 (非特許文献1)参照)。
 このようなHEMT素子あるいはその作製に用いる多層構造体であるHEMT素子用基板を実用化するには、電力密度の増大、高効率化などといった性能向上に関連する課題、ノーマリオフ動作化など機能性向上に関連する課題、高信頼性や低価格化といった基本的な課題、など様々な課題を解決する必要がある。各々の課題につき、活発な取組みがなされている。
 例えば、チャネル層をGaNにて形成し、障壁層をAlGaNにて形成するという、最も一般的な構成の窒化物HEMT素子の場合、AlGaN障壁層の厚さを薄くする、などの方法により閾値電圧を正方向の値へシフトさせ、ひいてはノーマリオフ化を達成するなどの方法が提案されている(例えば、"Non-Recessed-Gate Enhancement-Mode AlGaN/GaN High Electron Mobility Transistors with High RF Performance", Akira ENDOH, Yoshimi YAMASHITA, Keiji IKEDA, Masataka HIGASHIWAKI, Kohki HIKOSAKA, Toshiaki MATSUI, Satoshi HIYAMIZU and Takachi MIMURA, Japanese Journal of Applied Physics Vol. 43, No. 4B, 2004, pp. 2255-2258 (非特許文献2)または"Enhancement-Mode AlGaN/AlN/GaN High Electron Mobility Transistor with Low On-state Resistance and High Breakdown Voltage", Yuji OHMAKI, Masashi YAMAMOTO, Shiro AKAMATSU and Takashi MUKAI, Japanese Journal of Applied Physics Vol. 45, No. 44, 2006, pp. L1168-L1170 (非特許文献3)参照)。
 また、チャネル層をGaNにて形成し、障壁層をInAlNにて形成したHEMT素子のように、ピエゾ分極効果への依存が小さくほぼ自発分極のみにより高い濃度で二次元電子ガスを生成できる歪の少ない構造を有するHEMT素子も注目されている(例えば、"Can InAlN/GaN be an alternative to high power/high temperature AlGaN/GaN devices?", F. Medjdoub, J.-F. Carlin, M. Gonschorek, E. Feltin, M.A. Py, D. Ducatteau, C. Gaquiere, N. Grandjean, and E. Kohn, IEEE IEDM Tech. Digest in IEEE IEDM 2006, 673 (非特許文献4)参照)。
 上記ENDOH et al.またはOHMAKI et al.に開示されているような、AlGaNからなる障壁層を薄層化し閾値電圧を正側にシフトする方法では、薄層化によりピエゾ効果が抑制されるため、高々5×1012/cm2以下程度と十分に高い二次元電子ガス濃度が確保できずオン抵抗の低いデバイスにならない、という問題がある。
 また、上記Medjdoub et al.に開示されているInAlN/GaNヘテロ構造のように、ほぼ自発分極のみにより高い二次元電子ガス濃度が得られる積層構造が注目されている。例えば、係る積層構造に関して、チャネル層をGaNにて形成すること、GaNのa軸に格子整合する組成のInxAl1-xN(x~0.18)にて障壁層を形成すること、さらにはチャネル層と障壁層の層間に、AlNからなる薄いスペーサ層を形成することなどが提案されている。しかしながら、InNとAlNの成長温度に違いが大きく両者を含む混晶組成でのエピタキシャル成長の制御が難しいことから、それらを具体的に実現する手段や、その他の効果的な構成例が存在することなどについては明示されていない。加えて、GaNのa軸に格子整合する組成のInxAl1-xN(x~0.18)、あるいはその周辺組成を有するInxAl1-xNにて障壁層を形成したノーマリオフデバイスについて、これまでに言及された例はない。
 本発明は上記課題に鑑みてなされたものであり、良好な二次元電子ガス特性を有し、表面形態が良好であり、かつ、ノーマリーオフで動作する電子デバイスを実現可能なエピタキシャル基板を提供することを目的とする。
 上記課題を解決するため、本発明の第1の態様では、下地基板と、少なくともAlとGaを含む、Inx1Aly1Gaz1N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層と、少なくともInとAlを含む、Inx2Aly2Gaz2N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層と、を備えるエピタキシャル基板において、前記第1のIII族窒化物の組成がx1=0、0≦y1≦0.3で定まる範囲内にあるとともに、前記第2のIII族窒化物の組成が、InN、AlN、GaNを頂点とする三元状態図上において、前記第1のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内にあり、前記障壁層の厚みが5nm以下であるようにした。
Figure JPOXMLDOC01-appb-M000009
Figure JPOXMLDOC01-appb-M000010
Figure JPOXMLDOC01-appb-M000011
Figure JPOXMLDOC01-appb-M000012
 本発明の第2の態様では、第1の態様に係る半導体素子用エピタキシャル基板において、前記チャネル層と前記障壁層との間に、少なくともAlを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Inx3Aly3Gaz3N(x3+y3+z3=1)なる組成の第3のIII族窒化物からなるスペーサ層をさらに備え、前記スペーサ層と前記障壁層との厚みの総和が5nm以下であるようにした。
 本発明の第3の態様では、第1または第2の態様に係る半導体素子用エピタキシャル基板において、前記第1のIII族窒化物の組成がx1=0、0<y1≦0.1で定まる範囲内にあるようにした。
 本発明の第4の態様では、第1または第2の態様に係る半導体素子用エピタキシャル基板において、前記第1のIII族窒化物の組成がx1=0、0.1<y1≦0.3で定まる範囲内にあるようにした。
 本発明の第5の態様では、第2の態様に係る半導体素子用エピタキシャル基板において、前記第3のIII族窒化物の組成がx3=0、0≦z3≦0.05で定まる範囲内にあるようにした。
 本発明の第6の態様では、第5の態様係る半導体素子用エピタキシャル基板において、前記第3のIII族窒化物がAlNであるようにした。
 本発明の第7の態様では、半導体素子において、第1ないし第6のいずれかの態様に係る半導体素子用エピタキシャル基板の前記障壁層の上に、ソース電極、ドレイン電極、およびゲート電極が設けられてなるようにした。
 本発明の第8の態様では、半導体素子用エピタキシャル基板の作製方法が、下地基板の上に、少なくともAlとGaを含む、Inx1Aly1Gaz1N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層工程と、前記チャネル層の上に、少なくともInとAlを含む、Inx2Aly2Gaz2N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、を備え、前記第1のIII族窒化物の組成をx1=0、0≦y1≦0.3で定まる範囲内から選択するとともに、前記第2のIII族窒化物の組成を、InN、AlN、GaNを頂点とする三元状態図上において、前記第1のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内から選択するようにした。
Figure JPOXMLDOC01-appb-M000013
Figure JPOXMLDOC01-appb-M000014
Figure JPOXMLDOC01-appb-M000015
Figure JPOXMLDOC01-appb-M000016
 本発明の第9の態様では、第8の態様に係る半導体素子用エピタキシャル基板の作製方法において、前記チャネル層を形成する温度T1(℃)を950℃≦T1≦1250℃なる範囲内で定め、前記障壁層を形成する温度T2(℃)を、前記第2のIII族窒化物におけるInNのモル分率x2に応じて定まる、800-667・x2(℃)≦T2≦860-667・x2(℃)かつ、600℃≦T2≦850℃なる範囲内で定めるようにした。
 本発明の第10の態様では、第8または第9の態様に係る半導体素子用エピタキシャル基板の作製方法において、前記障壁層形成工程における原料ガス以外の雰囲気ガスを窒素ガスとするようにした。
 本発明の第11の態様では、第8ないし第10のいずれかの態様に係る半導体素子用エピタキシャル基板の作製方法において、前記チャネル層形成後、前記チャネル層の上に、少なくともAlを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Inx3Aly3Gaz3N(x3+y3+z3=1)なる組成の第3のIII族窒化物からなるスペーサ層を形成するスペーサ層形成工程、をさらに備え、前記スペーサ層の上に前記障壁層を形成するようにした。
 本発明の第12の態様では、第11の態様に係る半導体素子用エピタキシャル基板の作製方法において、前記スペーサ層形成工程における前記スペーサ層の形成温度T3(℃)を前記チャネル層の形成温度T1(℃)と略同一にするようにしたs。
 本発明の第13の態様では、第8ないし第12のいずれかの態様に係る半導体素子用エピタキシャル基板の作製方法において、前記障壁層形成工程におけるリアクタ内の圧力を1kPa以上30kPa以下とするようにした。
 本発明の第14の態様では、第13の態様に係る半導体素子用エピタキシャル基板の作製方法において、前記障壁層形成工程におけるリアクタ内の圧力を1kPa以上20kPa以下とするようにした。
 本発明の第15の態様では、第8ないし第14のいずれかの態様に係る半導体素子用エピタキシャル基板の作製方法において、前記障壁層形成工程におけるV/III比を5000以上20000以下とするようにした。
 本発明の第1ないし第15の態様によれば、2×1013/cm2以上という従来に比して高い濃度で二次元電子ガスが生成するとともにノーマリーオフ動作可能な半導体素子を作製可能なエピタキシャル基板、および当該半導体素子が実現される。
 また、本発明の第2、第5、第6、第11、および第12の態様によれば、高い濃度で二次元電子ガスが生成し、かつ高い移動度を有するノーマリーオフ動作可能な半導体素子を作製可能なエピタキシャル基板、および当該半導体素子が実現される。
 特に、本発明の第12の態様によれば、スペーサ層の形成後に障壁層形成温度にまで降温することになるので、スペーサ層を設けない場合に起こる、チャネル層が露出したまま降温を行うことによるチャネル層表面の劣化が、防止できる。
 また、本発明の第3の態様によれば、高移動度を有し、かつ、オフ時のドレインリーク電流が小さい半導体素子を作製可能なエピタキシャル基板、および当該半導体素子が実現される。
 また、本発明の第4の態様によれば、オフ時のドレインリーク電流が小さく、かつ高耐圧の半導体素子を作製可能なエピタキシャル基板、および当該半導体素子が実現される。
 また、本発明の第9の態様によれば、障壁層形成温度を障壁層の目標組成に応じて定めることで、係る目標組成の障壁層を確実に形成することができる。
第1の実施の形態に係るHEMT素子10の構成を概略的に示す断面模式図である。 InN、AlN、GaNの3成分を頂点とする三元状態図上に、チャネル層3がGaNのときのデバイス特性と障壁層5の組成との関係をマッピングした図である。 InN、AlN、GaNの3成分を頂点とする三元状態図上に、チャネル層3がAl0.1Ga0.9Nのときのデバイス特性と障壁層5の組成との関係をマッピングした図である。 InN、AlN、GaNの3成分を頂点とする三元状態図上に、チャネル層3がAl0.2Ga0.8Nのときのデバイス特性と障壁層5の組成との関係をマッピングした図である。 InN、AlN、GaNの3成分を頂点とする三元状態図上に、チャネル層3がAl0.3Ga0.7Nのときのデバイス特性と障壁層5の組成との関係をマッピングした図である。 障壁層形成温度T2の温度範囲の定め方について説明するための図である。 第2の実施の形態に係るHEMT素子20の構成を概略的に示す断面模式図である。 チャネル層3、スペーサ層4、障壁層5の組成を種々に違えたHEMT素子20の移動度を例示する図である。 スペーサ層4の膜厚とHEMT素子20の移動度との関係について例示する図である。 チャネル層3および障壁層5の組成の異なるHEMT素子20の種々の特性の測定結果を一覧にして示す図である。 障壁層の形成雰囲気の異なるHEMT素子についての二次元電子ガス濃度を一覧にして示す図である。 障壁層を形成する際のリアクタ内圧力と、作製されたHEMT素子の種々の特性とを一覧にして示す図である。 障壁層を形成する際のV/III比と、作製されたHEMT素子の種々の特性とを一覧にして示す図である。
  <第1の実施の形態>
  <HEMT素子の構成>
 図1は、本発明の第1の実施の形態に係るHEMT素子10の構成を概略的に示す断面模式図である。HEMT素子10は、基板1と、バッファ層2と、チャネル層3と、障壁層5とが積層形成された構成を有する。バッファ層2と、チャネル層3と、障壁層5とはいずれも、MOCVD法(有機金属化学的気相成長法)を用いてエピタキシャル形成される(詳細は後述)のが好適な一例である。以降においては、基板1と、バッファ層2と、チャネル層3と、障壁層5とが積層形成された積層構造体を、エピタキシャル基板10Aとも称することとする。なお、図1における各層の厚みの比率は、実際のものを反映したものではない。
 以降においては、各層の形成にMOCVD法を用いる場合を対象に説明を行うが、良好な結晶性を有するように各層を形成できる手法であれば、他のエピタキシャル成長手法、例えば、MBE、HVPE、LPEなど、種々の気相成長法や液相成長法の中から適宜選択した手法を用いてもよいし、異なる成長法を組み合わせて用いる態様であってもよい。
 基板1は、その上に結晶性の良好な窒化物半導体層を形成できるものであれば、特段の制限なく用いることができる。単結晶6H-SiC基板を用いるのが好適な一例であるが、サファイア、Si、GaAs、スピネル、MgO、ZnO、フェライトなどからなる基板を用いる態様であってもよい。
 また、バッファ層2は、その上に形成されるチャネル層3と障壁層5との結晶品質を良好なものとするべく、AlNにて数百nm程度の厚みに形成される層である。例えば、200nmの厚みに形成するのが好適な一例である。
 チャネル層3は、Inx1Aly1Gaz1N(x1+y1+z1=1)なる組成のIII族窒化物にて、数μm程度の厚みに形成される層である。本実施の形態においては、チャネル層3は、x1=0、0≦y1≦0.3なる組成範囲をみたすように形成される。0.3<y1≦1とした場合には、チャネル層3自身の結晶性の劣化が顕著となり、電気特性が良好なエピタキシャル基板10AさらにはHEMT素子10を得ることが困難となる。
 一方、障壁層5は、Inx2Aly2Gaz2N(ただし、x2+y2+z2=1)なる組成のIII族窒化物にて、5nm以下の厚みに形成される層である。障壁層をこのような厚みの範囲とすることで、高い2次元電子ガス濃度とノーマリオフ動作を両立することができる。
 また、HEMT素子10においては、障壁層5の上にさらに、ソース電極6と、ドレイン電極7と、ゲート電極8とが設けられてなる。ソース電極6とドレイン電極7とは、それぞれに十数nm~百数十nm程度の厚みを有するTi/Al/Ni/Auからなる多層金属電極である。ソース電極6およびドレイン電極7は、障壁層5との間にオーミック性接触を有してなる。一方、ゲート電極8は、それぞれに十数nm~百数十nm程度の厚みを有するPd/Auからなる多層金属電極である。ゲート電極8は、障壁層5との間にショットキー性接触を有してなる。なお、ソース電極6およびドレイン電極7に用いる金属は、本発明における半導体エピタキシャル基板に対し良好なオーミック性接触が得られる限り、Ti/Al/Ni/Auからなる多層金属に限定されるものでなく、例えばTi/Al/Pt/Auあるいは、Ti/Alなどを用いることができる。また、ゲート電極8に用いられる金属についても、本発明における半導体エピタキシャル基板に対し良好なショットキー性接触が得られる限り、Pd/Auに限定されるものでなく、例えばPd/Ti/AuやNi/Auなども用いることができる。
 このような層構成を有するHEMT素子10においては(エピタキシャル基板10Aにおいては)、チャネル層3と障壁層5の界面がヘテロ接合界面となるので、自発分極効果とピエゾ分極効果により、当該界面に(より詳細には、チャネル層3の当該界面近傍に)二次元電子ガスが高濃度に存在する二次元電子ガス領域3eが形成される。なお、係る二次元電子ガスを生成させるために、当該界面は、平均粗さが0.1nm~3nmの範囲にあり、これを形成するための障壁層5の表面の二乗平均粗さが0.1nm~3nmの範囲にあるように形成される。なお、係る範囲を超えて平坦な界面が形成される態様であってもよいが、コスト面や製造歩留まりなどを考えると現実的ではない。また、好ましくは、平均粗さが0.1nm~1nmの範囲にあり、二乗平均粗さが0.1nm~1nmの範囲にあるように形成される。係る場合、ソース電極6およびドレイン電極7と障壁層5との間において、より良好なオーミック特性が得られるとともに、ゲート電極8と障壁層5との間において、より良好なショットキー特性が得られる。加えて、二次元電子ガスの閉じこめ効果がさらに高められ、より高濃度の二次元電子ガスが生成する。
 本実施の形態においては、チャネル層3と障壁層5を構成するIII族窒化物の組成が所定の要件を満たすようにすることで、従来よりも高い濃度で二次元電子ガスが存在する二次元電子ガス領域3eを備えるとともに、ノーマリーオフ動作が可能なHEMT素子10が実現される。具体的には、2×1013/cm2以上という二次元電子ガス濃度および0V以上の閾値電圧が実現される。これについての詳細は次述する。なお、HEMT素子10における二次元電子ガスの移動度は、概ね300~400cm2/Vs程度である。
  <チャネル層と障壁層の組成とデバイス特性との関係>
 図2、図3、図4、および図5は、チャネル層3の組成を固定し、障壁層5の組成を種々に違えて作製した複数のHEMT素子10について、InN、AlN、GaNの3成分を頂点とする三元状態図上に、二次元電子ガス濃度および閾値電圧と障壁層5の組成との関係をマッピングした図である。各図に対応するチャネル層3の組成は以下の通りである。
  図2:GaN(x1=y1=0、z=1);
  図3:Al0.1Ga0.9N(x1=0、y1=0.1、z1=0.9);
  図4:Al0.2Ga0.8N(x1=0、y1=0.2、z1=0.8);
  図5:Al0.3Ga0.7N(x1=0、y1=0.3、z1=0.7)。
 図2~図5に示したマッピング結果からは、障壁層5が、三元状態図において次に示す各式で表される4つの直線にて囲まれる範囲内の組成を選択すれば、二次元電子ガス領域3eにおける二次元電子ガス濃度が2×1013/cm2以上となるとともに、閾値電圧が0V以上となることが導かれる。
Figure JPOXMLDOC01-appb-M000017
Figure JPOXMLDOC01-appb-M000018
Figure JPOXMLDOC01-appb-M000019
Figure JPOXMLDOC01-appb-M000020
 式(1)、(2)は、チャネル層3の組成(具体的にはx1=0としたときのy1の値)を変数として含んでいるが、これは、2×1013/cm2以上という高い二次元電子ガス濃度と0V以上という閾値電圧とが両立する障壁層5の組成が、チャネル層3の組成に応じて定まることを意味している。
 以上のことは、上述の組成範囲をみたす組成にてチャネル層3と障壁層5とが形成されたHEMT素子10においては、両層の界面に、2×1013/cm2以上という従来よりも高い濃度の二次元電子ガス領域3eが形成されるとともに、ノーマリーオフ動作が実現されることを指し示している。
 なお、上述の組成範囲についての議論は、チャネル層3および障壁層5が不純物を含有することを除外するものではない。例えば、チャネル層3と障壁層5は、0.0005at%(1×1017/cm3)以上0.05at%(1×1019/cm3)以下という濃度範囲で酸素原子を含んでいてもよいし、0.0010at%(2×1017/cm3)以上0.05at%(1×1019/cm3)以下という濃度範囲で炭素原子を含んでいてもよい。なお、酸素原子および炭素原子の濃度は、上述した範囲におけるそれぞれの下限値よりも小さてくもよいが、コスト面や製造歩留まりなどを考えると現実的ではない。一方、酸素原子および炭素原子の濃度が、上述した範囲におけるそれぞれの上限値よりも大きくなることは、デバイス特性の劣化を招く程度にまでそれぞれの層の結晶性が劣化することになり好ましくない。
  <チャネル層組成とデバイス特性との関係>
 上述のように、チャネル層3は、x1=0、0≦y1≦0.3なる組成範囲をみたすように形成されるが、チャネル層3を、x1=0、0.01≦y1≦0.1なる組成範囲をみたすように形成した場合、二次元電子ガスの移動度が高く、かつ、オフ時のドレインリーク電流が小さいHEMT素子が実現される。一方、チャネル層3を、x1=0、0.1≦y1≦0.3なる組成範囲をみたすように形成した場合には、オフ時のドレインリーク電流が小さく、かつ高耐圧のHEMT素子が実現される。この点については、より高い移動度が実現される第二の実施の形態においてより詳細に説明する。
  <エピタキシャル基板およびHEMT素子の作製方法>
 次に、上述のようなチャネル層3および障壁層5が上述のような組成範囲を有するエピタキシャル基板10Aを作製し、さらに係るエピタキシャル基板10Aを用いてHEMT素子10を作製する方法を説明する。
 なお、以下においては、1つの基板1から、多数個のHEMT素子10を同時に作製する場合(多数個取りする場合)を対象に説明する。
 エピタキシャル基板10Aの作製は、公知のMOCVD炉を用いて行うことができる。具体的には、In、Al、Gaについての有機金属(MO)原料ガス(TMI、TMA、TMG)と、アンモニアガスと、水素ガスと、窒素ガスとをリアクタ内に供給可能に構成されてなるMOCVD炉を用いる。
 まず、例えば(0001)面方位の2インチ径の6H-SiC基板などを基板1として用意し、該基板1を、MOCVD炉のリアクタ内に設けられたサセプタの上に設置する。リアクタ内を真空ガス置換した後、リアクタ内圧力を5kPa~50kPaの間の所定の値(例えば30kPa)に保ちつつ、水素/窒素混合フロー状態の雰囲気を形成した上で、サセプタ加熱によって基板を昇温する。
 サセプタ温度がバッファ層形成温度である(950℃~1250℃の間の所定温度(例えば1050℃)に達すると、Al原料ガスとNH3ガスをリアクタ内に導入し、バッファ層2としてのAlN層を形成する。
 AlN層が形成されると、サセプタ温度を所定のチャネル層形成温度T1(℃)に保ち、チャネル層3の組成に応じた有機金属原料ガスとアンモニアガスをリアクタ内に導入し、チャネル層3としてのInx1Aly1Gaz1N層(ただし、x1=0、0≦y1≦0.3)を形成する。ここで、チャネル層形成温度T1は、950℃≦T1≦1250℃なる温度範囲から、チャネル層3のAlNモル分率y1の値に応じて定められる値である。なお、チャネル層3形成時のリアクタ圧力には特に限定はなく、10kPaから大気圧(100kPa)の範囲から適宜選ぶことができる。
 Inx1Aly1Gaz1N層が形成されると、次いで、サセプタ温度を所定の障壁層形成温度T2(℃)に保ち、リアクタ内に窒素ガス雰囲気を形成する。その際、リアクタ内圧力は1kPa~30kPaの間の所定の値(例えば10kPa)に保たれるようにする。なお、リアクタ内圧力は1kPa~20kPaの間の所定の値とした場合には、オーミックコンタクト抵抗が低く、ゲートリーク電流の少ない(ショットキーコンタクト特性が良好な)HMET素子10が実現される。これは、リアクタ圧力を低くすることにより、障壁層5の表面平坦性が高まることに由来する効果である。
 続いて、アンモニアガスと、障壁層5の組成に応じた流量比の有機金属原料ガスとを、いわゆるV/III比が3000以上20000以下の間の所定の値となるようにリアクタ内に導入し、障壁層5としてのInx2Aly2Gaz2N層を所定の厚みに形成する。Inx2Aly2Gaz2N層は、(1)式~(4)式を満たす組成を有するように形成される。なお、障壁層5の好ましい成長レートの範囲は0.01~0.1μm/hである。
 なお、V/III比を3000以上7500以下の範囲の所定の値とした場合、チャネル層3と障壁層5との界面が、平均粗さが0.1nm~1nmの範囲にあり、障壁層5の表面の5μm×5μm視野における二乗平均粗さが0.1nm~1nmの範囲にあるように形成される。
 ここで、障壁層形成温度T2は、650℃以上800℃以下の範囲であって、障壁層5のInNモル分率x2に応じて定まる、800-667・x2(℃)≦T2≦860-667・x2(℃)なる温度範囲の中から定められる。
 図6は、障壁層形成温度T2が上述のような温度範囲から定められることを説明するための図である。すなわち、図6は、全ての有機金属原料ガスの流量に対するIn原料ガスの流量の比(以下、In流量比)を0.5以上0.8以下の範囲で種々に違えるとともに、障壁層を形成する際のサセプタ温度(障壁層形成温度T2に相当)を種々に違えた場合の、障壁層5中のInNモル分率x2を、サセプタ温度に対してプロットした図である。なお、V/III比は5000としている。
 図6からは、In流量比によらず、データ点が、概ね同一直線上に位置していることがわかる。これは障壁層形成温度T2とInNモル分率x2との間に一次関数の関係が実質的に成り立つことを意味している。In流量比に対する依存性がないということから、係る関数関係に従えば、障壁層のInNモル分率を障壁層形成温度T2(サセプタ温度)で制御可能であると結論づけられる。すなわち、ねらいの組成通りの組成を有する障壁層5を形成することができる。
 具体的には、図6におけるデータ点の配置状態から、
  T2=830-667・x2
という式で表される回帰直線が導き出される。従って、原理的には、所望するInNモル分率x2を定めれば、同式から障壁層形成温度T2を定めることができる。MOCVD炉や加熱に用いるヒーター部材の固体間格差によって生じるばらつきを考慮したとしても、同式に対して±30℃の範囲内で好適な温度を選択するようにすることで、所望するInNモル分率x2を有する障壁層5を確実に形成することができる。すなわち、800-667・x2(℃)≦T2≦860-667・x2(℃)なる関係を満たすようにすることにより、障壁層5を、広い組成範囲で、例えば上述の(1)式~(5)式で定まる組成範囲で、制御性良く形成することができる。
 また、本実施の形態においては、障壁層5の作製に際して、有機金属原料のバブリング用ガス、キャリアガスに、全て窒素ガスを用いるものとする。すなわち、原料ガス以外の雰囲気ガスが窒素ガスのみであるようにする。これにより、水素終端ダングリングボンドを窒素終端とすることができ、障壁層5の電子構造を理想的な状態で維持することができるので、二次元電子ガス領域3eにおける、高濃度での二次元電子ガスの生成が実現される。なお、障壁層5の作製に際し、雰囲気に水素ガスを意図的に混入させることは、二次元電子ガス濃度の低下を生じさせるために好ましくない。
 障壁層5が形成されれば、エピタキシャル基板10Aが作製されたことになる。
 エピタキシャル基板10Aが得られると、これを用いてHEMT素子10を作製する。なお、以降の各工程は、公知の手法で実現されるものである。
 まず、フォトリソグラフィプロセスとRIE法を用いて個々の素子の境界となる部位を深さ400nm程度までエッチング除去する素子分離工程を行う。係る素子分離工程は、1つのエピタキシャル基板10Aから多数個のHEMT素子10を得るために必要な工程であって、本発明にとって本質的に必要な工程ではない。
 素子分離工程を行った後、エピタキシャル基板10Aの上にSiO2膜を所定の厚み(例えば10nmに形成し、続いてフォトリソグラフィプロセスによりソース電極6およびドレイン電極7の形成予定箇所のSiO2膜のみをエッチング除去してSiO2パターン層を形成する。
 SiO2パターン層を形成した後、真空蒸着法とフォトリソグラフィプロセスとにより、Ti/Al/Ni/Auからなるソース電極6とドレイン電極7とをそれぞれの形成予定箇所に形成する。次いで、ソース電極6およびドレイン電極7のオーミック性を良好なものにするため、650℃~1000℃の間の所定温度(例えば850℃)の窒素ガス雰囲気中において数十秒間(例えば30秒間)の熱処理を施す。
 係る熱処理の後、フォトリソグラフィプロセスにより、SiO2パターン層から、ゲート電極8の形成予定箇所のSiO2膜を除去したうえで、真空蒸着法とフォトリソグラフィプロセスとにより、該形成予定箇所に、Pd/Auからなるゲート電極8を形成する。ゲート電極8は、ショットキー性金属パターンとして形成される。
 フォトリソグラフィプロセスにより、残ったSiO2パターン層を除去することにより、HEMT素子10が得られる。
 以上、説明したように、本実施の形態によれば、チャネル層を、Inx1Aly1Gaz1N(ただしx1+y1+z1=1、x1=0、0≦y1≦0.3)なる組成範囲をみたすように形成するとともに、(1)式~(4)式で定まる組成範囲をみたすように障壁層の組成を定めてエピタキシャル基板を作製すれば、これを用いることで、2×1013/cm2以上という、従来よりも高い濃度の二次元電子ガス領域が形成されるとともに、ノーマリーオフ動作が可能なHEMT素子が実現される。また、係る組成範囲をみたす障壁層の形成は、窒素ガス雰囲気下において、圧力およびV/III比を好適に定めるとともに、形成温度をInNのモル分率に対応した所定の範囲内の値とすることで、好適に実現される。
  <第2の実施の形態>
  <スペーサ層を備えるHEMT素子>
 図7は、本発明の第2の実施の形態に係るHEMT素子20の構成を概略的に示す断面模式図である。HEMT素子20は、第1の実施の形態に係るHEMT素子10のチャネル層3と障壁層5の間に、スペーサ層4が介挿された構成を有する。スペーサ層4以外の構成要素については、第1の実施の形態に係るHEMT素子10と同じであるので、その詳細な説明は省略する。なお、以降においては、基板1と、バッファ層2と、チャネル層3と、スペーサ層4と、障壁層5とが積層形成された積層構造体を、エピタキシャル基板20Aとも称することとする。
 スペーサ層4は、Inx3Aly3Gaz3N(x3+y3+z3=1)なる組成を有し、少なくともAlを含み、かつ、障壁層5のバンドギャップ以上のバンドギャップを有するIII族窒化物にて、0.5nm~1.5nmの範囲の厚みで形成され、且つスペーサ層4と障壁層5との厚みの総和が5nm以下となるように形成される。例えば、x3=0かつ0≦z3≦0.2であるようにスペーサ層4を形成する場合、(1)~(5)式で定まるどのような障壁層5よりもバンドギャップが大きなスペーサ層4が形成される。好ましくは、スペーサ層4はx3=0かつ0≦z3≦0.05であるように形成される。係る場合、合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上する。より好ましくは、スペーサ層4はAlN(x3=0、y3=1、z3=0)にて形成される。係る場合、スペーサ層4がAlとNの二元系化合物となるので、Gaを含む3元系化合物の場合よりもさらに合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上することとなる。
 なお、係る組成範囲についての議論は、スペーサ層4が不純物を含有することを除外するものではない。例えば、チャネル層3が上述したような濃度範囲で酸素原子あるいは窒素原子を含む場合には、スペーサ層4も同様の濃度範囲でこれらを含み得る。
 このようにスペーサ層4を備えるHEMT素子20においては、チャネル層3とスペーサ層4の界面に(より詳細には、チャネル層3の当該界面近傍に)二次元電子ガスが高濃度に存在する二次元電子ガス領域3eが形成される。HEMT素子20のチャネル層3および障壁層5の組成範囲を第1の実施の形態に係るHEMT素子10と同じように定めれば、HEMT素子20の二次元電子ガス領域3eにおいても、対応する組成のHEMT素子10と同程度の2次元電子ガスが生成する。
 さらに、係るスペーサ層4を備えるHEMT素子20においては、第1の実施の形態に係るHEMT素子10よりも高い移動度が実現される。図8は、チャネル層3、スペーサ層4、障壁層5の組成を種々に違えたHEMT素子20の移動度を例示する図である。なお、スペーサ層4の厚みはいずれも1nmとしている。HEMT素子20においては、図8に示す場合も含め、おおよそ1000~1400cm2/Vs程度という、HEMT素子10の3倍以上の高い移動度が実現される。
 また、図9は、スペーサ層4の膜厚とHEMT素子20の移動度との関係について例示する図である。なお、スペーサ層4の膜厚が0の場合とは、スペーサ層を設けていない場合、つまりは第1の実施の形態に相当する。図9からは、上述したように0.5nm~1.5nmの厚みにスペーサ層4を形成した場合に高い移動度が得られることがわかる。0.5nmよりも小さい厚みでスペーサ層4を形成しようとする場合、層の形成が不十分となって2次元電子ガスの閉じ込め効果が十分に得られず、1.5nmよりも大きい厚みでスペーサ層4を形成する場合には、内部応力に伴いスペーサ層4自体の膜質が劣化することによると考えられる。
 さらに、図10は、チャネル層3および障壁層5の組成を種々に違えるとともに、スペーサ層4をAlNにて1nmの厚みに形成したHEMT素子20について、二次元電子ガスの移動度、X線回折プロファイルにおける(0002)面および(10-12)面のピーク半値幅、チャネル層3の比抵抗、ドレインリーク電流、およびオフ耐圧を測定した結果を一覧にして示す図である。
 図10からわかるように、チャネル層3がAlをわずかでも含むようにした場合(y1>0の場合)、その比抵抗は急激に増大するとともに、オフ時のドレインリーク電流は急激に減少する。例えば、y1=0の場合(チャネル層3がGaN)に比べて、y1=0.01の場合(チャネル層3がAl0.01Ga0.99N)は比抵抗が2オーダー程度大きくなり、ドレインリーク電流は2オーダー程度小さくなる。さらに、y1=0.1の場合(チャネル層3がAl0.1Ga0.9N)にはy1=0のときに比べて比抵抗は4オーダー程度大きくなり、ドレインリーク電流は3オーダー程度小さくなる。
 その一方で、二次元電子ガスの移動度は、0≦y1≦0.1の範囲ではほとんど変化しない。これは、AlNモル分率の増加に伴うチャネル層の結晶性劣化が顕著でないこと、および、AlNモル分率が比較的少ないことにより(混晶材料の場合に生じる)合金散乱に伴う移動度劣化が顕著に起こっていないためであると考えられる。
 また、二次元電子ガスの移動度は、y1>0.1の範囲で減少し始めるが、比抵抗やドレインリーク電流に比して、その変化は緩やかである。一方、y1の値が大きいほど、オフ耐圧は大きくなり、y1>0.1の範囲ではy1=0のときの2倍以上のオフ耐圧が得られる。これは、チャネル層3のバンドギャップの増大に伴い、絶縁破壊電界が増大したことによるものである。
 以上のことから、チャネル層3を、x1=0、0.01≦y1≦0.1なる組成範囲をみたすように形成することで、二次元電子ガスの移動度が高く、かつ、オフ時のドレインリーク電流が小さいHEMT素子20が実現される。一方、チャネル層3を、x1=0、0.1<y1≦0.3なる組成範囲をみたすように形成することで、オフ時のドレインリーク電流が小さく、かつ高耐圧のHEMT素子20が実現される。なお、これらのことは、上述したように、スペーサ層4を備えないHEMT素子10においても同様に成り立つ。これは、図10に示した各特性が、移動度を除いてはスペーサ層4の有無に依存しないことによるものである。
  <スペーサ層を備えるHEMT素子の作製>
 上述のような構造を有するHEMT素子20は、スペーサ層4の形成に係るプロセスを除き、第1の実施の形態に係るHEMT素子10と同様の方法で作製される。
 具体的には、エピタキシャル基板20Aを作製するにあたって、チャネル層3までの形成を行った後、サセプタ温度をスペーサ層形成温度T3とし(ただし、T3はT1と略同一)、リアクタ内を窒素ガス雰囲気に保ち、リアクタ圧力を10kPaとした後、有機金属原料ガスとアンモニアガスとをリアクタ内に導入して、スペーサ層4としてのInx3Aly3Gaz3N層を所定の厚みに形成する。
 そして、このようにしてスペーサ層4が形成された後、上述のエピタキシャル基板10Aを作製する場合の手順と同様に、障壁層5を作製する。
 なお、上述したように、チャネル層形成温度T1は950℃≦T1≦1250℃の範囲で設定される一方、障壁層形成温度T2は650℃≦T2≦800℃の範囲内で障壁層5のInNモル分率に応じて設定される。また、スペーサ層形成温度T3(℃)もチャネル層形成温度T1(℃)と略同一に設定される。従って、障壁層5を形成するにはチャネル層3またはスペーサ層4の形成後、サセプタ温度を下げる必要が生じる。スペーサ層4を設けない第1の実施の形態に係るHEMT素子10の作製過程においては、係る降温時にチャネル層3の表面が露出したままとなるため、雰囲気ガスにより該表面がエッチングされ得る。これに対して、本実施の形態のように、スペーサ層4をチャネル層形成温度T1と略同一のスペーサ層形成温度T3にて設ける場合には、スペーサ層4の形成後にサセプタ温度を下げることになるので、スペーサ層4がチャネル層3表面の保護層として作用することになる。このことも、二次元電子ガスの移動度の向上に資するものと考えられる。
 以上、説明したように、本実施の形態によれば、第1の実施の形態に係るHEMT素子のようにチャネル層と障壁層の組成を定めたHEMT素子において、チャネル層と障壁層の間にスペーサ層を設けるようにすることで、第1の実施の形態に係るHEMT素子と同様の高い二次元電子ガス濃度を有しつつ、かつ二次元電子ガスの移動度が向上してなる、ノーマリーオフ動作可能なHEMT素子が実現される。
 (実施例1)
 本実施例では、第1の実施の形態に係るHEMT素子10を作製した。具体的には、チャネル層3および障壁層5の組成の組み合わせが異なる複数のエピタキシャル基板10Aを作製し、それぞれを用いてHEMT素子10を作製した。
 エピタキシャル基板10Aの作製にあたっては、まず、基板1として(0001)面方位の2インチ径6H-SiC基板を複数枚用意した。それぞれの基板1について、MOCVD炉リアクタ内に設置し、真空ガス置換した後、リアクタ内圧力を30kPaとし、水素/窒素混合フロー状態の雰囲気を形成した。次いで、サセプタ加熱によって基板を昇温した。
 サセプタ温度が1050℃に達すると、Al原料ガスとアンモニアガスをリアクタ内に導入し、バッファ層2として厚さ200nmのAlN層を形成した。
 続いて、サセプタ温度を、チャネル層3の目標組成に応じて950℃≦T1≦1250℃の範囲内で定められる所定のチャネル層形成温度T1(℃)に保ち、有機金属原料ガスとアンモニアガスとを該目標組成に応じた流量比でリアクタ内に導入し、チャネル層3としてのInx1Aly1Gaz1N層を2μmの厚みに形成した。なお、チャネル層3の目標組成は、(x1,y1,z1)=(0,0,1)、(0,0.1、0.9)、(0,0.2,0.8)、(0,0.3,0.7)の4通りとした。それぞれのチャネル層形成温度T1は、1080℃、1100℃、1130℃、1180℃とした。
 チャネル層3が得られると、サセプタ温度を、障壁層5の目標組成に応じてT2=830-667・x2なる式で定められる障壁層形成温度T2(℃)に保ち、リアクタ内に窒素雰囲気を形成した後、リアクタ圧力を10kPaとした。次いで有機金属原料ガスとアンモニアガスとを該目標組成に応じた流量比でリアクタ内に導入し、障壁層5としてのInx2Aly2Gaz2N層を5nmの厚みを有するように形成した。なお、有機金属原料のバブリング用ガスおよびキャリアガスには、全て窒素ガスを用いた。また、V/III比は5000とした。
 障壁層5が形成された後、サセプタ温度を室温付近まで降温し、リアクタ内を大気圧に復帰させた後、リアクタを大気開放して、作製されたエピタキシャル基板10Aを取り出した。
 次に、このエピタキシャル基板10Aを用いてHEMT素子10を作製した。なお、HEMT素子は、ゲート幅が1mm、ソース-ゲート間隔が0.5μm、ゲート-ドレイン間隔が7.5μm、ゲート長が1.5μmとなるように設計した。
 まず、フォトリソグラフィプロセスとRIE法を用いて各素子の境界となる部位を深さ400nm程度までエッチング除去した。
 次に、エピタキシャル基板10A上に厚さ10nmのSiO2膜を形成し、続いてフォトリソグラフィを用いてソース電極6、ドレイン電極7の形成予定箇所のSiO2膜をエッチング除去することで、SiO2パターン層を得た。
 次いで、真空蒸着法とフォトリソグラフィプロセスとを用い、ソース電極6、ドレイン電極7の形成予定箇所にTi/Al/Ni/Au(それぞれの膜厚は25/75/15/100nm)からなる金属パターンを形成することで、ソース電極6およびドレイン電極7を形成した。次いで、ソース電極6およびドレイン電極7のオーミック性を良好なものにするために、850℃の窒素ガス雰囲気中にて30秒間の熱処理を施した。
 その後、フォトリソグラフィプロセスを用いて、SiO2パターン層から、ゲート電極8の形成予定箇所のSiO2膜を除去し、さらに真空蒸着法とフォトリソグラフィとを用いて、該形成予定箇所に、Pd/Au(それぞれの膜厚は30/100nm)からなるショットキー性金属パターンとしてゲート電極8を形成した。
 以上のプロセスにより、HEMT素子10が得られた。
 なお、デバイス特性の測定を可能とするため、係るHEMT素子10に対して、CVD法とフォトリソグラフィプロセスとを用いて、窒化シリコンのパッシベーション膜を形成したうえで、該パッシベーション膜のソース電極6、ドレイン電極7、およびゲート電極8に対応する位置にコンタクトホールを開け、ワイアボンディングを行った。
 このようにして得られた複数のHEMT素子10について、ホール効果法により、二次元電子ガス濃度と移動度とを測定した。また、閾値電圧についても測定した。
 チャネル層3の組成を固定し、測定によって得られた二次元電子ガス濃度と閾値電圧の値に基づき、InN、AlN、GaNを頂点とした三元状態図に、障壁層5の組成と二次元電子ガス濃度および閾値電圧の測定結果との関係をプロットしたものが図2~図5である。なお、二次元電子ガスの移動度は300~400cm2/Vsの範囲の値となった。
 以上の結果から、チャネル層3をInx1Aly1Gaz1N(ただしx1+y1+z1=1、x1=0、0≦y1≦0.3)なる組成範囲をみたすように形成し、図2~図5に示すように、障壁層5を、三元状態図において上述の(1)式~(3)式で特定される直線で囲まれる組成範囲をみたすように形成することで、2×1013/cm2以上という高い濃度で二次元電子ガス濃度が生成するとともに、閾値電圧が0V以上でありノーマリーオフ動作可能なHEMT素子が実現できることが確認された。
 (比較例1)
 本比較例においては、障壁層5を形成する際の雰囲気ガスに意図的に水素を混入させること以外は、実施例1と同様の手順でHEMT素子を作製した。図11は、実施例1にて得られたHEMT素子と、水素を混入させた雰囲気で得られた本比較例に係るHEMT素子とについて、それぞれの二次元電子ガス濃度を一覧にして示す図である。なお、図11には、代表例として、チャネル層3の組成と障壁層5の組成の組み合わせが異なる2通りのHEMT素子についての結果を示している。また、図11には、本比較例における水素の混入の手法についても併せて示している。
 図11に示すように、障壁層形成時の雰囲気ガスに水素を混入させたHEMT素子については、二次元電子ガス濃度が著しく低下することが確認された。すなわち、障壁層の形成は、水素が存在しない雰囲気、例えば実施例1のように窒素ガス雰囲気にて行うことが有効であることが確認された。
 (実施例2)
 本実施例では、第二の実施の形態に係るHEMT素子20を作製した。なお、チャネル層3の組成を、実施例1に示した4通りに(x1,y1,z1)=(0,0.01,0.99)なる組み合わせを加えた5通りとし、チャネル層3の形成工程と障壁層5の形成工程の間にスペーサ層4の形成工程を設けた他は、実施例1と同様の手順、同様の作製条件を用いた。
 具体的には、チャネル層3の形成後、サセプタ温度を所定のスペーサ層形成温度T3に保ち、リアクタ圧力を10kPaとした後、有機金属原料ガスとアンモニアガスをリアクタ内に導入することにより、スペーサ層4としてのInx3Aly3Gaz3N層を形成し、その後、チャネル層5を形成するようにした。なお、スペーサ層4の目標組成は、(x3,y3,z3)=(0,1,0)、(0,0.9、0.1)の2通りとした。それぞれのスペーサ層形成温度T3は、チャネル層形成温度T1と同一の温度とした。なお、スペーサ層4の厚みは、0.3nm、0.5nm、1nm、1.5nm、2nmの5水準とし、それぞれの場合について、障壁層5との厚みの総和が5nmになるようにした。
 得られたHEMT素子20について、実施例1と同様に二次元電子ガスの濃度および移動度を測定するとともに、X線回折測定、チャネル層比抵抗測定、ドレインリーク電流測定、オフ耐圧測定を行った。オフ状態の測定は、ゲートバイアス電圧として-10Vを印加した状態で行った。また、ドレインリーク電流としては、ソース-ドレイン間電圧が100Vの時の電流値を測定した。
 チャネル層3と障壁層5の組成が異なるいくつかのHEMT素子20について、スペーサ層4の組成と移動度とを示したものが図8である。図8においては、スペーサ層4の膜厚はいずれも1nmとした場合の結果を示している。また、スペーサ層4の膜厚と二次元電子ガスの移動度との関係を示したものが、図9である。図9においては、スペーサ層4としてAlN層を形成した場合の結果を示している。これらの結果からは、スペーサ層4を0.5nm~1.5nmの範囲の厚みのスペーサ層4を設けることで、これを設けないHEMT素子に比して移動度が3~4倍程度高いHEMT素子が得られることがわかる。なお、二次元電子ガス濃度については、スペーサ層4設けていない実施例1のHEMT素子との間に顕著な差異は認められなかった。
 さらに、チャネル層3と障壁層5の組成が異なるいくつかのHEMT素子20について、移動度、X線回折プロファイルにおける(0002)面と(10-12)面のピーク半値幅、チャネル層比抵抗、ドレインリーク電流、オフ耐圧を示したものが図10である。図10の結果からは、チャネル層3を、x1=0、0.01≦y1≦0.1なる組成範囲をみたすように形成することで、二次元電子ガスの移動度が高く、かつ、オフ時のドレインリーク電流が小さいHEMT素子が実現されること、および、チャネル層3を、x1=0、0.1≦y1≦0.3なる組成範囲をみたすように形成することで、オフ時のドレインリーク電流が小さく、かつ高耐圧のHEMT素子が実現されることが確認された。
 (実施例3)
 本実施例では、障壁層5を形成する際のリアクタ内圧力を違える他は、実施例2と同様の手順でHEMT素子を作製した。得られたHEMT素子について、二次元電子ガス濃度、移動度を測定したほか、AFMによる表面二乗平均粗さ測定、コンタクト抵抗測定、ゲートリーク電流測定を行った。図12は、本実施例にて得られたHEMT素子について、リアクタ内圧力と上記各測定の測定結果とを一覧にして示す図である。なお、図12には、代表例として、チャネル層3の組成と障壁層5の組成の組み合わせが異なる2通りのHEMT素子についての結果を示している。
 図12に示す結果から、障壁層5を形成する際のリアクタ内圧力を1kPa以上30kPa以下とすることで、高い濃度および移動度の二次元電子ガスが生成することが確認された。さらに、リアクタ内圧力を1kPa以上20kPa以下とすることで、オーミックコンタクト抵抗が低く、ゲートリーク電流の少ない(ショットキーコンタクト特性が良好な)HEMT素子が得られることが確認された。これは、リアクタ圧力を低くすることにより、表面平坦性が向上する(表面二乗平均粗さの値が小さくなる)ことによるものと考えられる。
 (実施例4)
 本実施例では、障壁層5を形成する際のV/III比を違える他は、実施例2と同様の手順でHEMT素子を作製した。得られたHEMT素子について、二次元電子ガス濃度、移動度を測定したほか、AFMによる表面二乗平均粗さ測定、コンタクト抵抗測定、ゲートリーク電流測定を行った。図13は、本実施例にて得られたHEMT素子について、リアクタ内圧力と上記各測定の測定結果とを一覧にして示す図である。なお、図13には、代表例として、チャネル層3の組成と障壁層5の組成の組み合わせが異なる2通りのHEMT素子についての結果を示している。
 図13に示す結果から、障壁層5を形成する際のV/III比を3000以上20000以下とすれば、高い濃度および移動度の二次元電子ガスが生成するとともに、デバイス特性も良好なHEMT素子が得られることが確認された。

Claims (15)

  1.  下地基板と、
     少なくともAlとGaを含む、Inx1Aly1Gaz1N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層と、
     少なくともInとAlを含む、Inx2Aly2Gaz2N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層と、
    を備えるエピタキシャル基板であって、
     前記第1のIII族窒化物の組成がx1=0、0≦y1≦0.3で定まる範囲内にあるとともに、
     前記第2のIII族窒化物の組成が、InN、AlN、GaNを頂点とする三元状態図上において、前記第1のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内にあり、
     前記障壁層の厚みが5nm以下である、
    ことを特徴とする半導体素子用エピタキシャル基板。
    Figure JPOXMLDOC01-appb-M000002
    Figure JPOXMLDOC01-appb-M000003
    Figure JPOXMLDOC01-appb-M000004
  2.  請求項1に記載の半導体素子用エピタキシャル基板であって、
     前記チャネル層と前記障壁層との間に、少なくともAlを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Inx3Aly3Gaz3N(x3+y3+z3=1)なる組成の第3のIII族窒化物からなるスペーサ層さらに備え、
     前記スペーサ層と前記障壁層との厚みの総和が5nm以下である、
    ことを特徴とする半導体素子用エピタキシャル基板。
  3.  請求項1または請求項2に記載の半導体素子用エピタキシャル基板であって、
     前記第1のIII族窒化物の組成がx1=0、0<y1≦0.1で定まる範囲内にあることを特徴とする半導体素子用エピタキシャル基板。
  4.  請求項1または請求項2に記載の半導体素子用エピタキシャル基板であって、
     前記第1のIII族窒化物の組成がx1=0、0.1<y1≦0.3で定まる範囲内にあることを特徴とする半導体素子用エピタキシャル基板。
  5.  請求項2に記載の半導体素子用エピタキシャル基板であって、
     前記第3のIII族窒化物の組成がx3=0、0≦z3≦0.05で定まる範囲内にあることを特徴とする半導体素子用エピタキシャル基板。
  6.  請求項5に記載の半導体素子用エピタキシャル基板であって、
     前記第3のIII族窒化物がAlNであることを特徴とする半導体素子用エピタキシャル基板。
  7.  請求項1ないし請求項6のいずれかに記載の半導体素子用エピタキシャル基板の前記障壁層の上に、ソース電極、ドレイン電極、およびゲート電極が設けられてなる半導体素子。
  8.  下地基板の上に、少なくともAlとGaを含む、Inx1Aly1Gaz1N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層工程と、
     前記チャネル層の上に、少なくともInとAlを含む、Inx2Aly2Gaz2N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、
    を備え、
     前記第1のIII族窒化物の組成をx1=0、0≦y1≦0.3で定まる範囲内から選択するとともに、
     前記第2のIII族窒化物の組成を、InN、AlN、GaNを頂点とする三元状態図上において、前記第1のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内から選択する、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
    Figure JPOXMLDOC01-appb-M000005
    Figure JPOXMLDOC01-appb-M000006
    Figure JPOXMLDOC01-appb-M000007
    Figure JPOXMLDOC01-appb-M000008
  9.  請求項8に記載の半導体素子用エピタキシャル基板の作製方法であって、
     前記チャネル層を形成する温度T1(℃)を950℃≦T1≦1250℃なる範囲内で定め、
     前記障壁層を形成する温度T2(℃)を、前記第2のIII族窒化物におけるInNのモル分率x2に応じて定まる、
      800-667・x2(℃)≦T2≦860-667・x2(℃)
    かつ、600℃≦T2≦850℃
    なる範囲内で定める、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  10.  請求項8または請求項9に記載の半導体素子用エピタキシャル基板の作製方法であって、
     前記障壁層形成工程における原料ガス以外の雰囲気ガスを窒素ガスとする、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  11.  請求項8ないし請求項10のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、
     前記チャネル層形成後、前記チャネル層の上に、少なくともAlを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Inx3Aly3Gaz3N(x3+y3+z3=1)なる組成の第3のIII族窒化物からなるスペーサ層を形成するスペーサ層形成工程、
    をさらに備え、
     前記スペーサ層の上に前記障壁層を形成する、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  12.  請求項11に記載の半導体素子用エピタキシャル基板の作製方法であって、
     前記スペーサ層形成工程における前記スペーサ層の形成温度T3(℃)を前記チャネル層の形成温度T1(℃)と略同一にする、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  13.  請求項8ないし請求項12のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、
     前記障壁層形成工程におけるリアクタ内の圧力を1kPa以上30kPa以下とする、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  14.  請求項13に記載の半導体素子用エピタキシャル基板の作製方法であって、
     前記障壁層形成工程におけるリアクタ内の圧力を1kPa以上20kPa以下とする、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  15.  請求項8ないし請求項14のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、
     前記障壁層形成工程におけるV/III比を5000以上20000以下とする、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
PCT/JP2009/054952 2008-03-24 2009-03-13 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法 WO2009119357A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
EP09723780A EP2259287A4 (en) 2008-03-24 2009-03-13 EPITACTICAL SUBSTRATE FOR A SEMICONDUCTOR COMPONENT, SEMICONDUCTOR COMPONENT AND METHOD FOR PRODUCING AN EPITACTICAL SUBSTRATE FOR A SEMICONDUCTOR COMPONENT
CN200980110484.2A CN101981658B (zh) 2008-03-24 2009-03-13 半导体元件、半导体元件用外延基板及其制作方法
JP2010505541A JPWO2009119357A1 (ja) 2008-03-24 2009-03-13 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
US12/884,560 US8890208B2 (en) 2008-03-24 2010-09-17 Group III nitride epitaxial substrate for semiconductor device, semiconductor device, and process for producing group III nitride epitaxial substrate for semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-075581 2008-03-24
JP2008075581 2008-03-24

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/884,560 Continuation US8890208B2 (en) 2008-03-24 2010-09-17 Group III nitride epitaxial substrate for semiconductor device, semiconductor device, and process for producing group III nitride epitaxial substrate for semiconductor device

Publications (1)

Publication Number Publication Date
WO2009119357A1 true WO2009119357A1 (ja) 2009-10-01

Family

ID=41113555

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/054952 WO2009119357A1 (ja) 2008-03-24 2009-03-13 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法

Country Status (5)

Country Link
US (1) US8890208B2 (ja)
EP (1) EP2259287A4 (ja)
JP (2) JPWO2009119357A1 (ja)
CN (1) CN101981658B (ja)
WO (1) WO2009119357A1 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011118433A1 (ja) * 2010-03-24 2011-09-29 日本碍子株式会社 半導体素子用エピタキシャル基板および半導体素子
JP2011222969A (ja) * 2010-03-26 2011-11-04 Ngk Insulators Ltd 半導体素子用エピタキシャル基板の製造方法、半導体素子用エピタキシャル基板、および半導体素子
JP2011222964A (ja) * 2010-03-24 2011-11-04 Ngk Insulators Ltd 半導体素子用エピタキシャル基板および半導体素子
WO2011138732A1 (en) * 2010-05-02 2011-11-10 Visic Technologies Ltd. Field effect power transistors
JP2011243644A (ja) * 2010-05-14 2011-12-01 Sumitomo Electric Ind Ltd Iii族窒化物半導体電子デバイス、iii族窒化物半導体電子デバイスを作製する方法
WO2012026396A1 (ja) 2010-08-25 2012-03-01 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、半導体素子用エピタキシャル基板の作製方法、および半導体素子の作製方法
CN103003931A (zh) * 2010-07-29 2013-03-27 日本碍子株式会社 半导体元件用外延基板、半导体元件、pn接合二极管元件以及半导体元件用外延基板的制造方法
US8816395B2 (en) 2010-05-02 2014-08-26 Visic Technologies Ltd. Field effect power transistors
JP2016143824A (ja) * 2015-02-04 2016-08-08 富士通株式会社 化合物半導体エピタキシャル基板及び化合物半導体装置
JP2016225578A (ja) * 2015-06-03 2016-12-28 富士通株式会社 化合物半導体装置及びその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5776344B2 (ja) * 2011-06-08 2015-09-09 住友電気工業株式会社 半導体装置
KR101933230B1 (ko) * 2012-08-10 2018-12-27 엔지케이 인슐레이터 엘티디 반도체 소자, hemt 소자, 및 반도체 소자의 제조 방법
JP6268229B2 (ja) * 2016-06-27 2018-01-24 株式会社サイオクス 窒化物半導体積層物、窒化物半導体積層物の製造方法、半導体積層物の製造方法、および半導体積層物の検査方法
JP7180984B2 (ja) * 2018-03-01 2022-11-30 株式会社ニューフレアテクノロジー 気相成長方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297713A (ja) * 1998-04-14 1999-10-29 Furukawa Electric Co Ltd:The 電界効果トランジスタ
JP2000223697A (ja) * 1999-01-29 2000-08-11 Nec Corp ヘテロ接合電界効果トランジスタ
JP2001326232A (ja) * 2000-05-12 2001-11-22 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2006222191A (ja) * 2005-02-09 2006-08-24 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2007535138A (ja) * 2004-02-05 2007-11-29 クリー インコーポレイテッド 電荷移動誘起エネルギー障壁を有する窒化物へテロ接合トランジスタおよびその製造方法
JP2008258299A (ja) * 2007-04-03 2008-10-23 Sumitomo Chemical Co Ltd 電界効果トランジスタ

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3708810B2 (ja) * 2000-09-01 2005-10-19 シャープ株式会社 窒化物系iii−v族化合物半導体装置
US6849882B2 (en) 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
WO2003015174A2 (en) 2001-08-07 2003-02-20 Jan Kuzmik High electron mobility devices
TW200305283A (en) * 2001-12-06 2003-10-16 Hrl Lab Llc High power-low noise microwave GaN heterojunction field effet transistor
JP2003178976A (ja) 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3977659B2 (ja) 2002-02-21 2007-09-19 沖電気工業株式会社 ヘテロ接合電界効果トランジスタ
US7612390B2 (en) 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
JP2005268493A (ja) * 2004-03-18 2005-09-29 National Institute Of Information & Communication Technology ヘテロ接合電界効果トランジスタ
JP4748945B2 (ja) 2004-03-26 2011-08-17 日本碍子株式会社 トランジスタ素子の作製方法
WO2006022453A1 (ja) * 2004-08-27 2006-03-02 National Institute Of Information And Communications Technology, Incorporated Administrative Agency GaN系電界効果トランジスタおよびその製造方法
JP2006196557A (ja) 2005-01-12 2006-07-27 Hitachi Cable Ltd 半導体エピタキシャルウェハ及び電界効果トランジスタ
JP2006286698A (ja) * 2005-03-31 2006-10-19 Furukawa Electric Co Ltd:The 電子デバイス及び電力変換装置
JP2006303259A (ja) 2005-04-22 2006-11-02 Ishikawajima Harima Heavy Ind Co Ltd 窒化物半導体発光素子と窒化物半導体の成長方法
JP2007142003A (ja) 2005-11-16 2007-06-07 Ngk Insulators Ltd Iii族窒化物結晶の作製方法、エピタキシャル基板における反り低減方法、エピタキシャル基板、および半導体素子
JP5041701B2 (ja) 2005-12-07 2012-10-03 日本電信電話株式会社 ヘテロ接合型電界効果トランジスタ
JP2007165431A (ja) 2005-12-12 2007-06-28 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタおよびその製造方法
US8853666B2 (en) * 2005-12-28 2014-10-07 Renesas Electronics Corporation Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor
US20080067549A1 (en) * 2006-06-26 2008-03-20 Armin Dadgar Semiconductor component
JP2008034658A (ja) 2006-07-28 2008-02-14 Rohm Co Ltd 窒化物半導体素子
JP5580009B2 (ja) * 2009-08-28 2014-08-27 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
JP5702058B2 (ja) * 2009-08-28 2015-04-15 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297713A (ja) * 1998-04-14 1999-10-29 Furukawa Electric Co Ltd:The 電界効果トランジスタ
JP2000223697A (ja) * 1999-01-29 2000-08-11 Nec Corp ヘテロ接合電界効果トランジスタ
JP2001326232A (ja) * 2000-05-12 2001-11-22 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2007535138A (ja) * 2004-02-05 2007-11-29 クリー インコーポレイテッド 電荷移動誘起エネルギー障壁を有する窒化物へテロ接合トランジスタおよびその製造方法
JP2006222191A (ja) * 2005-02-09 2006-08-24 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2008258299A (ja) * 2007-04-03 2008-10-23 Sumitomo Chemical Co Ltd 電界効果トランジスタ

Non-Patent Citations (9)

* Cited by examiner, † Cited by third party
Title
"Device Research Conference, 2007 65th Annual, 2007.06", article MEDJDOUB F. ET AL.: "Barrier layer downscaling of InAlN/GaN HEMTs", pages: 109 - 110, XP031155427 *
"International Electron Devices Meeting, 2007, 2007.12", article NANJO T. ET AL.: "Remarkable Breakdown Voltage Enhancement in AlGaN Channel HEMTs", pages: 397 - 400, XP031389703 *
"International Semiconductor Device Research Symposium, 2007, 2007.12", article MEDJDOUB F. ET AL.: "Thermal stability of 5 nm barrier InAlN/GaN HEMTs", pages: 1 - 2, XP031225731 *
AKIRA ENDOH; YOSHIMI YAMASHITA; KEIJI IKEDA; MASATAKA HIGASHIWAKI; KOHKI HIKOSAKA; TOSHIAKI MATSUI; SATOSHI HIYAMIZU; TAKACHI MIMU: "Non-Recessed-Gate Enhancement-Mode AlGaN/GaN High Electron Mobility Transistors with High RF Performance", JAPANESE JOURNAL OF APPLIED PHYSICS, vol. 43, no. 4B, 2004, pages 2255 - 2258
F. MEDJDOUB; J. -F. CARLIN; M. GONSCHOREK; E. FELTIN; M. A. PY; D. DUCATTEAU; C. GAQUIERE; N. GRANDJE; E. KOHN: "Can InAN/GaN be an alternative to high power/high temperature AlGaN/GaN devices?", IEEE IEDM TECH. DIGEST IN IEEE IEDM, 2006, pages 673
KUZMIK J. ET AL.: "InAlN/GaN HEMTs: a first insight into technological optimization", IEEE TRANS. ELECT. DEV., vol. 53, no. 3, March 2006 (2006-03-01), pages 422 - 426, XP002644457 *
See also references of EP2259287A4 *
TOSHIHIDE KIKKAWA: "Highly Reliable 250 W High Electron Mobility Transistor Power Amplifier", JPN. J. APPL. PHYS., vol. 44, 2005, pages 4896
YUJI OHMAKI; MASASHI YAMAMOTO; SHIRO AKAMATSU; TAKASHI MUKAI: "Enhancement-Mode AlGaN/AlN/GaN High Electron Mobility Transistor with Low On-state Resistance and High Breakdown Voltage", JAPANESE JOURNAL OF APPLIED PHYSICS, vol. 45, no. 44, 2006, pages L1168 - L1170

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011222964A (ja) * 2010-03-24 2011-11-04 Ngk Insulators Ltd 半導体素子用エピタキシャル基板および半導体素子
WO2011118433A1 (ja) * 2010-03-24 2011-09-29 日本碍子株式会社 半導体素子用エピタキシャル基板および半導体素子
US8853735B2 (en) 2010-03-24 2014-10-07 Ngk Insulators, Ltd. Epitaxial substrate for semiconductor device and semiconductor device
JP2011222969A (ja) * 2010-03-26 2011-11-04 Ngk Insulators Ltd 半導体素子用エピタキシャル基板の製造方法、半導体素子用エピタキシャル基板、および半導体素子
US8816395B2 (en) 2010-05-02 2014-08-26 Visic Technologies Ltd. Field effect power transistors
WO2011138732A1 (en) * 2010-05-02 2011-11-10 Visic Technologies Ltd. Field effect power transistors
JP2011243644A (ja) * 2010-05-14 2011-12-01 Sumitomo Electric Ind Ltd Iii族窒化物半導体電子デバイス、iii族窒化物半導体電子デバイスを作製する方法
CN103003931A (zh) * 2010-07-29 2013-03-27 日本碍子株式会社 半导体元件用外延基板、半导体元件、pn接合二极管元件以及半导体元件用外延基板的制造方法
CN103081080A (zh) * 2010-08-25 2013-05-01 日本碍子株式会社 半导体元件用外延基板、半导体元件、半导体元件用外延基板的制作方法、以及半导体元件的制作方法
EP2610898A1 (en) * 2010-08-25 2013-07-03 NGK Insulators, Ltd. Epitaxial substrate for semiconductor element, semiconductor element, method for fabricating epitaxial substrate for semiconductor element, and method for fabricating semiconductor element
JPWO2012026396A1 (ja) * 2010-08-25 2013-10-28 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、半導体素子用エピタキシャル基板の作製方法、および半導体素子の作製方法
EP2610898A4 (en) * 2010-08-25 2014-08-20 Ngk Insulators Ltd EPITACTICAL SUBSTRATE FOR A SEMICONDUCTOR ELEMENT, SEMICONDUCTOR ELEMENT, METHOD FOR PRODUCING THE EPITACTIC SUBSTRATE FOR A SEMICONDUCTOR ELEMENT AND METHOD FOR PRODUCING THE SEMICONDUCTOR ELEMENT
WO2012026396A1 (ja) 2010-08-25 2012-03-01 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、半導体素子用エピタキシャル基板の作製方法、および半導体素子の作製方法
US8860084B2 (en) 2010-08-25 2014-10-14 Ngk Insulators, Ltd. Epitaxial substrate for semiconductor device, semiconductor device, method of manufacturing epitaxial substrate for semiconductor device, and method of manufacturing semiconductor device
JP2016143824A (ja) * 2015-02-04 2016-08-08 富士通株式会社 化合物半導体エピタキシャル基板及び化合物半導体装置
JP2016225578A (ja) * 2015-06-03 2016-12-28 富士通株式会社 化合物半導体装置及びその製造方法
US10600901B2 (en) 2015-06-03 2020-03-24 Fujitsu Limited Compound semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
CN101981658A (zh) 2011-02-23
US20110024795A1 (en) 2011-02-03
JP2014053639A (ja) 2014-03-20
EP2259287A4 (en) 2012-08-15
EP2259287A1 (en) 2010-12-08
CN101981658B (zh) 2014-10-29
JPWO2009119357A1 (ja) 2011-07-21
US8890208B2 (en) 2014-11-18

Similar Documents

Publication Publication Date Title
JP6170893B2 (ja) 半導体素子用エピタキシャル基板の作製方法
WO2009119357A1 (ja) 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
JP5580009B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
JP5634681B2 (ja) 半導体素子
JP5702058B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
JP5758880B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
WO2012026396A1 (ja) 半導体素子用エピタキシャル基板、半導体素子、半導体素子用エピタキシャル基板の作製方法、および半導体素子の作製方法
JP5562579B2 (ja) 半導体素子用エピタキシャル基板の作製方法
JPWO2013125126A1 (ja) 半導体素子および半導体素子の製造方法
JP5308290B2 (ja) 半導体素子用エピタキシャル基板、ショットキー接合構造、およびショットキー接合構造の漏れ電流抑制方法
JP6173493B2 (ja) 半導体素子用のエピタキシャル基板およびその製造方法
JP2011049486A (ja) Iii族窒化物半導体積層ウェハ及びiii族窒化物半導体デバイス
JP2012064977A (ja) Iii族窒化物半導体積層ウェハ及びiii族窒化物半導体デバイス
JP2011222969A (ja) 半導体素子用エピタキシャル基板の製造方法、半導体素子用エピタキシャル基板、および半導体素子
JP2009231302A (ja) 窒化物半導体結晶薄膜およびその作製方法、半導体装置およびその製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980110484.2

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09723780

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2010505541

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 2009723780

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE