JP2011222969A - 半導体素子用エピタキシャル基板の製造方法、半導体素子用エピタキシャル基板、および半導体素子 - Google Patents
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Abstract
【解決手段】半導体素子用のエピタキシャル基板を製造する方法が、下地基板の上に、少なくともGaを含む、Inx1Aly1Gaz1N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、チャネル層の上に、少なくともInとAlを含む、Inx2Aly2Gaz2N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、障壁層形成工程における加熱温度よりも100℃以上250℃以下高い加熱温度で障壁層が形成された下地基板を加熱することにより、障壁層の表面平坦性を向上させる平坦化処理工程と、を備える。
【選択図】図1
Description
図1は、本発明の実施の形態に係るエピタキシャル基板10Aと、これを用いて作製されたHEMT素子10の構成を概略的に示す断面模式図である。エピタキシャル基板10Aは、基板1と、バッファ層2と、チャネル層3と、スペーサ層4と、障壁層5とが積層形成された構成を有する。バッファ層2と、チャネル層3と、スペーサ層4と、障壁層5とはいずれも、MOCVD法(有機金属化学気相成長法)を用いてエピタキシャル形成される(詳細は後述)のが好適な一例である。なお、図1における各層の厚みの比率は、実際のものを反映したものではない。
次に、上述のような表面形態を有する障壁層5を備えたエピタキシャル基板10Aを作製する方法を説明する。
次に、上述のような態様にて得られるエピタキシャル基板10Aにおける障壁層5の表面形態とショットキーコンタクト特性との関係について説明する。
実施例1として、各層の組成は同じで、障壁層5の形成後に行う熱処理の温度条件および時間を種々に違えた多数のエピタキシャル基板10Aを作製し、その特性評価を行った。
実施例2および実施例3として、障壁層形成温度T2をそれぞれ650℃、850℃としたほかは、実施例1と同様にエピタキシャル基板10Aを作製し、その特性評価を行った。図8は、T2=650℃である実施例2のエピタキシャル基板10Aについて、RMSの値を加熱時間に対してプロットしたグラフである。また、図9は、実施例2のエピタキシャル基板10Aについて、単位面積あたりの逆方向リーク電流の値を加熱時間に対してプロットしたグラフである。図10は、T2=850℃である実施例3のエピタキシャル基板10Aについて、RMSの値を加熱時間に対してプロットしたグラフである。また、図11は、実施例3のエピタキシャル基板10Aについて、単位面積あたりの逆方向リーク電流の値を加熱時間に対してプロットしたグラフである。
実施例4および実施例5として、スペーサ層4としてのAlN層の膜厚をそれぞれ0.5nm、3nmとしたほかは、実施例1と同様にエピタキシャル基板10Aを作製し、その特性評価を行った。図12は、AlN層の膜厚が0.5nmの場合の熱処理条件と評価結果とを、一覧にして示す図である。図13は、AlN層の膜厚が3nmの場合の熱処理条件と評価結果とを、一覧にして示す図である。なお、図12および図13には、比較のため、熱処理を行わないエピタキシャル基板10Aについての評価結果も併せて示している。
2 バッファ層
3 チャネル層
3e 二次元電子ガス領域
4 スペーサ層
5 障壁層
5a (障壁層の)表面
6 ソース電極
7 ドレイン電極
8 ゲート電極
10 HEMT素子
10A エピタキシャル基板
Claims (10)
- 半導体素子用のエピタキシャル基板を製造する方法であって、
下地基板の上に、少なくともGaを含む、Inx1Aly1Gaz1N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、
前記チャネル層の上に、少なくともInとAlを含む、Inx2Aly2Gaz2N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、
前記障壁層形成工程における加熱温度よりも100℃以上250℃以下高い加熱温度で前記障壁層が形成された前記下地基板を加熱することにより、前記障壁層の表面平坦性を向上させる平坦化処理工程と、
を備えることを特徴とする半導体素子用エピタキシャル基板の製造方法。 - 請求項1に記載の半導体素子用エピタキシャル基板の製造方法であって、
前記平坦化処理工程においては、アンモニアガスと窒素ガスの少なくとも一方からなる雰囲気中で前記障壁層が形成された前記下地基板を加熱する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 - 請求項1または請求項2に記載の半導体素子用エピタキシャル基板の製造方法であって、
前記平坦化処理工程おいては、前記障壁層形成工程における加熱状態から連続して前記下地基板をさらに昇温させることにより前記下地基板を加熱する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 - 請求項1ないし請求項3のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記平坦化処理工程における加熱時間が30分以上である、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 - 請求項1ないし請求項4のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記チャネル層の上に、AlNからなるスペーサ層を形成するスペーサ層形成工程、
をさらに備え、前記スペーサ層の上に前記障壁層を形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 - 請求項1ないし請求項5のいずれかに記載の製造方法を用いて作製された半導体素子用エピタキシャル基板。
- 半導体素子用のエピタキシャル基板であって、
下地基板と、
前記下地基板の上に形成された、少なくともGaを含む、Inx1Aly1Gaz1N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層と、
前記チャネル層の上に形成された、少なくともInとAlを含む、Inx2Aly2Gaz2N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層と、
を備え、
前記障壁層の表面の二乗平均粗さが0.3nm以下である、
ことを特徴とする半導体素子用エピタキシャル基板。 - 請求項7に記載の半導体素子用エピタキシャル基板であって、
前記チャネル層と前記障壁層との間に、AlNからなるスペーサ層、
をさらに備えることを特徴とする半導体素子用エピタキシャル基板。 - 請求項7または請求項8に記載の半導体素子用エピタキシャル基板の前記障壁層の上に、ソース電極、ドレイン電極、およびゲート電極が設けられてなる半導体素子。
- 半導体素子であって、
下地基板と、
前記下地基板の上に形成された、少なくともGaを含む、Inx1Aly1Gaz1N(x1+y1+z1=1)なる組成の第1のIII族窒化物からなるチャネル層と、
前記チャネル層の上に形成された、少なくともInとAlを含む、Inx2Aly2Gaz2N(x2+y2+z2=1)なる組成の第2のIII族窒化物からなる障壁層と、
前記障壁層の上に形成された、ソース電極、ドレイン電極、およびゲート電極と、
を備え、
前記障壁層と前記ゲート電極との接合界面の二乗平均粗さが0.3nm以下である、
ことを特徴とする半導体素子。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014090033A (ja) * | 2012-10-29 | 2014-05-15 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001144014A (ja) * | 1999-11-17 | 2001-05-25 | Ngk Insulators Ltd | エピタキシャル成長用基板およびその製造方法 |
JP2003218052A (ja) * | 2001-11-13 | 2003-07-31 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2005268493A (ja) * | 2004-03-18 | 2005-09-29 | National Institute Of Information & Communication Technology | ヘテロ接合電界効果トランジスタ |
JP2006332570A (ja) * | 2004-06-29 | 2006-12-07 | Ngk Insulators Ltd | Iii族窒化物結晶の表面平坦性改善方法、エピタキシャル成長用基板、および半導体素子 |
JP2008235769A (ja) * | 2007-03-23 | 2008-10-02 | Ngk Insulators Ltd | AlGaN結晶層の形成方法 |
WO2009119356A1 (ja) * | 2008-03-24 | 2009-10-01 | 日本碍子株式会社 | 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法 |
WO2009119357A1 (ja) * | 2008-03-24 | 2009-10-01 | 日本碍子株式会社 | 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法 |
JP2009267379A (ja) * | 2008-03-31 | 2009-11-12 | Ngk Insulators Ltd | エピタキシャル基板の製造方法及び気相成長装置 |
US20100051961A1 (en) * | 2008-09-04 | 2010-03-04 | Ngk Insulators, Ltd. | Epitaxial substrate, semiconductor device substrate, and hemt device |
-
2011
- 2011-02-25 JP JP2011039901A patent/JP2011222969A/ja active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001144014A (ja) * | 1999-11-17 | 2001-05-25 | Ngk Insulators Ltd | エピタキシャル成長用基板およびその製造方法 |
JP2003218052A (ja) * | 2001-11-13 | 2003-07-31 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2005268493A (ja) * | 2004-03-18 | 2005-09-29 | National Institute Of Information & Communication Technology | ヘテロ接合電界効果トランジスタ |
JP2006332570A (ja) * | 2004-06-29 | 2006-12-07 | Ngk Insulators Ltd | Iii族窒化物結晶の表面平坦性改善方法、エピタキシャル成長用基板、および半導体素子 |
JP2008235769A (ja) * | 2007-03-23 | 2008-10-02 | Ngk Insulators Ltd | AlGaN結晶層の形成方法 |
WO2009119356A1 (ja) * | 2008-03-24 | 2009-10-01 | 日本碍子株式会社 | 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法 |
WO2009119357A1 (ja) * | 2008-03-24 | 2009-10-01 | 日本碍子株式会社 | 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法 |
JP2009267379A (ja) * | 2008-03-31 | 2009-11-12 | Ngk Insulators Ltd | エピタキシャル基板の製造方法及び気相成長装置 |
US20100051961A1 (en) * | 2008-09-04 | 2010-03-04 | Ngk Insulators, Ltd. | Epitaxial substrate, semiconductor device substrate, and hemt device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014090033A (ja) * | 2012-10-29 | 2014-05-15 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
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