JP5806545B2 - 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法 - Google Patents

Description

本発明は、半導体素子に関し、特に、III族窒化物半導体により構成される多層構造エピタキシャル基板と金属電極とのショットキーダイオード接合を有する半導体素子に関する。

窒化物半導体は、高い絶縁破壊電界、高い飽和電子速度を有することから次世代の高周波／ハイパワーデバイス用半導体材料として注目されている。例えば、ＡｌＧａＮからなる障壁層とＧａＮからなるチャネル層とを積層してなるＨＥＭＴ（高電子移動度トランジスタ）素子は、窒化物材料特有の大きな分極効果（自発分極効果とピエゾ分極効果）により積層界面（ヘテロ界面）に高濃度の二次元電子ガス（２ＤＥＧ）が生成するという特徴を活かしたものである（例えば、非特許文献１参照）。

ＨＥＭＴ素子用基板の下地基板として、例えばシリコンやＳｉＣのような、III族窒化物とは異なる組成の単結晶（異種単結晶）を用いることがある。この場合、歪み超格子層や低温成長緩衝層などの緩衝層が、初期成長層として下地基板の上に形成されるのが一般的である。よって、下地基板の上に障壁層、チャネル層、および緩衝層をエピタキシャル形成してなるのが、異種単結晶からなる下地基板を用いたＨＥＭＴ素子用基板の最も基本的な構成態様となる。これに加えて、障壁層とチャネル層の間に、二次元電子ガスの空間的な閉じ込めを促進する目的として、厚さ１ｎｍ前後のスペーサ層が設けられることもある。スペーサ層は、例えばＡｌＮなどで構成される。さらには、ＨＥＭＴ素子用基板の最表面におけるエネルギー準位の制御や、電極とのコンタクト特性の改善を目的として、例えばｎ型ＧａＮ層や超格子層からなるキャップ層が、障壁層の上に形成される場合もある。

チャネル層をＧａＮにて形成し、障壁層をＡｌＧａＮにて形成するという、最も一般的な構成の窒化物ＨＥＭＴ素子の場合、ＨＥＭＴ素子用基板に内在する二次元電子ガスの濃度は、障壁層を形成するＡｌＧａＮのＡｌＮモル分率の増加に伴い増加することが知られている（例えば、非特許文献２参照）。二次元電子ガス濃度を大幅に増やすことができれば、ＨＥＭＴ素子の可制御電流密度、すなわち取り扱える電力密度を大幅に向上させることが可能と考えられる。

また、チャネル層をＧａＮにて形成し、障壁層をＩｎＡｌＮにて形成したＨＥＭＴ素子のように、ピエゾ分極効果への依存が小さくほぼ自発分極のみにより高い濃度で二次元電子ガスを生成できる歪の少ない構造を有するＨＥＭＴ素子も注目されている（例えば、非特許文献３参照）。

"Highly Reliable 250W High Electron Mobility Transistor Power Amplifier", TOSHIHIDE KIKKAWA, Jpn. J. Appl. Phys. 44,(2005),4896 "Gallium Nitride Based High Power Heterojuncion Field Effect Transistors: process Development and Present Status at USCB", Stacia Keller, Yi-Feng Wu, Giacinta Parish, Naiqian Ziang, Jane J. Xu, Bernd P. Keller, Steven P. DenBaars, and Umesh K. Mishra, IEEE Trans. Electron Devices 48, (2001), 552 "Can InAlN/GaN be an alternative to high power/high temperature AlGaN/GaN devices?", F. Medjdoub, J.-F. Carlin, M. Gonschorek, E. Feltin, M.A. Py, D. Ducatteau, C. Gaquiere, N. Grandjean, and E. Kohn, IEEE IEDM Tech. Digest in IEEE IEDM 2006, 673

チャネル層をＧａＮにて形成し、障壁層をＩｎＡｌＮにて形成することにより、ＨＥＭＴ素子を作製する場合、ゲート電極と障壁層との接合はショットキー接合とされるのが一般的である。しかしながら、この場合、ＩｎＡｌＮ層の組成や形成条件によっては、ショットキー接合への逆方向電圧印加の際に、大きな漏れ電流が発生することがある。

この漏れ電流は、ＩｎＡｌＮ層上にＡｌＮからなるコンタクト層を形成することによって低減させることが可能であるが、一方で、係る構成のＨＥＭＴ素子には、二次元電子ガスの移動度が低いという問題が生じる。これは、ＡｌＮ層の格子定数がＩｎＡｌＮ層に比して小さいために、ＩｎＡｌＮ層に歪が発生することが原因であると推定される。

本発明は、以上の課題に鑑みてなされたものであり、逆方向漏れ電流が抑制されてなるとともに二次元電子ガスの移動度が高い半導体素子を提供することを目的とする。

上記課題を解決するため、請求項１の発明は、下地基板の上にIII族窒化物層群を（０００１）結晶面が基板面に対し略平行となるよう積層形成したエピタキシャル基板と、ショットキー性電極と、を備える半導体素子であって、前記エピタキシャル基板が、Ｉｎ_x1Ａｌ_y1Ｇａ_z1Ｎ（ｘ１＋ｙ１＋ｚ１＝１、ｚ１＞０）なる組成の第１のIII族窒化物からなるチャネル層と、Ｉｎ_x2Ａｌ_y2Ｎ（ｘ２＋ｙ２＝１、ｘ２＞０、ｙ２＞０）なる組成の第２のIII族窒化物からなる障壁層と、ＧａＮからなり前記障壁層に隣接する中間層と、ＡｌＮからなり前記中間層に隣接するキャップ層と、を備え、前記ショットキー性電極が前記キャップ層に接合されてなる、ことを特徴とする。

請求項２の発明は、請求項１に記載の半導体素子であって、前記中間層の膜厚が０．５ｎｍ以上である、ことを特徴とする。

請求項３の発明は、請求項２に記載の半導体素子であって、前記中間層の膜厚が６ｎｍ以下である、ことを特徴とする。

請求項４の発明は、請求項１ないし請求項３のいずれかに記載の半導体素子であって、前記キャップ層の膜厚が０．５ｎｍ以上６ｎｍ以下である、ことを特徴とする。

請求項５の発明は、請求項１ないし請求項４のいずれかに記載の半導体素子であって、前記第２のIII族窒化物のバンドギャップが前記第１のIII族窒化物のバンドギャップよりも大きい、ことを特徴とする。

請求項６の発明は、請求項１ないし請求項５のいずれかに記載の半導体素子であって、前記ショットキー性電極がＮｉ、Ｐｔ、Ｐｄ、Ａｕの少なくとも１つを含んでなる、ことを特徴とする。

請求項７の発明は、請求項１ないし請求項６のいずれかに記載の半導体素子であって、前記キャップ層の自乗平均表面粗さが０．５ｎｍ以下である、ことを特徴とする。

請求項８の発明は、請求項１ないし請求項７のいずれかに記載の半導体素子であって、前記第２のIII族窒化物が、Ｉｎ_x2Ａｌ_y2Ｎ（ｘ２＋ｙ２＝１、０．１４≦ｘ２≦０．２４）である、ことを特徴とする。

請求項９の発明は、請求項１ないし請求項８のいずれかに記載の半導体素子であって、前記第１のIII族窒化物がＡｌ_y1Ｇａ_z1Ｎ（ｙ１＋ｚ１＝１、ｚ１＞０）である、ことを特徴とする。

請求項１０の発明は、請求項９に記載の半導体素子であって、前記第１のIII族窒化物がＧａＮである、ことを特徴とする。

請求項１１の発明は、請求項９または請求項１０に記載の半導体素子であって、前記チャネル層と前記障壁層との間に、Ｉｎ_x3Ａｌ_y3Ｇａ_z3Ｎ（ｘ３＋ｙ３＋ｚ３＝１、ｙ３＞０）なる組成を有し、前記第２のIII族窒化物よりもバンドギャップが大きい第３のIII族窒化物からなるスペーサ層をさらに備える、ことを特徴とする。

請求項１２の発明は、請求項１１に記載の半導体素子であって、前記第３のIII族窒化物がＡｌＮである、ことを特徴とする。

請求項１３の発明は、請求項１ないし請求項１２のいずれかに記載の半導体素子であって、オーミック性電極が前記ショットキー性電極と同一の前記キャップ層に接合されてなる、ことを特徴とする。

請求項１４の発明は、請求項１３に記載の半導体素子であるＨＥＭＴ素子であって、前記ショットキー性電極がゲート電極であり、前記オーミック性電極がソース電極およびドレイン電極である、ことを特徴とする。

請求項１５の発明は、下地基板の上にIII族窒化物層群を（０００１）結晶面が基板面に対し略平行となるよう積層形成したエピタキシャル基板と、ショットキー性電極と、を備える半導体素子の製造方法であって、下地基板の上に、Ｉｎ_x1Ａｌ_y1Ｇａ_z1Ｎ（ｘ１＋ｙ１＋ｚ１＝１、ｚ１＞０）なる組成の第１のIII族窒化物にてチャネル層を形成するチャネル層形成工程と、前記チャネル層の上に、Ｉｎ_x2Ａｌ_y2Ｎ（ｘ２＋ｙ２＝１、ｘ２＞０、ｙ２＞０）なる組成の第２のIII族窒化物にて障壁層を形成する障壁層形成工程と、ＧａＮにて中間層を前記障壁層に隣接形成する中間層形成工程と、ＡｌＮにてキャップ層を前記中間層に隣接形成するキャップ層形成工程と、前記キャップ層にショットキー性電極を接合形成するショットキー性電極形成工程と、を備えることを特徴とする。

請求項１６の発明は、請求項１５に記載の半導体素子の製造方法であって、前記中間層を０．５ｎｍ以上の厚みに形成する、ことを特徴とする。

請求項１７の発明は、請求項１６に記載の半導体素子の製造方法であって、前記中間層を６ｎｍ以下の厚みに形成する、ことを特徴とする。

請求項１８の発明は、請求項１５ないし請求項１７のいずれかに記載の半導体素子の製造方法であって、前記キャップ層を０．５ｎｍ以上６ｎｍ以下の厚みに形成する、ことを特徴とする。

請求項１９の発明は、請求項１５ないし請求項１８のいずれかに記載の半導体素子の製造方法であって、前記第２のIII族窒化物のバンドギャップが前記第１のIII族窒化物のバンドギャップよりも大きい、ことを特徴とする。

請求項２０の発明は、請求項１５ないし請求項１９のいずれかに記載の半導体素子の製造方法であって、前記ショットキー性電極形成工程においては、前記ショットキー性電極をＮｉ、Ｐｔ、Ｐｄ、Ａｕの少なくとも１つを含むように形成する、ことを特徴とする。

請求項２１の発明は、請求項１５ないし請求項２０のいずれかに記載の半導体素子の製造方法であって、前記第２のIII族窒化物が、Ｉｎ_x2Ａｌ_y2Ｎ（ｘ２＋ｙ２＝１、０．１４≦ｘ２≦０．２４）である、ことを特徴とする。

請求項２２の発明は、請求項１５ないし請求項２１のいずれかに記載の半導体素子の製造方法であって、前記第１のIII族窒化物がＡｌ_y1Ｇａ_z1Ｎ（ｙ１＋ｚ１＝１、ｚ１＞０）である、ことを特徴とする。

請求項２３の発明は、請求項２２に記載の半導体素子の製造方法であって、前記第１のIII族窒化物がＧａＮである、ことを特徴とする。

請求項２４の発明は、請求項２２または請求項２３に記載の半導体素子の製造方法であって、前記チャネル層と前記障壁層との間に、Ｉｎ_x3Ａｌ_y3Ｇａ_z3Ｎ（ｘ３＋ｙ３＋ｚ３＝１、ｙ３＞０）なる組成を有し、前記第２のIII族窒化物よりもバンドギャップが大きい第３のIII族窒化物にてスペーサ層を形成するスペーサ層形成工程、をさらに備えることを特徴とする。

請求項２５の発明は、請求項２４に記載の半導体素子の製造方法であって、前記第３のIII族窒化物がＡｌＮである、ことを特徴とする。

請求項２６の発明は、請求項１５ないし請求項２５のいずれかに記載の半導体素子の製造方法であって、前記ショットキー性電極が形成される前記キャップ層にオーミック性電極を接合形成するオーミック性電極形成工程、をさらに備えることを特徴とする。

請求項１ないし請求項２６の発明によれば、障壁層の上にＧａＮからなる中間層とＡｌＮからなるキャップ層をこの順に設け、該キャップ層に対してショットキー接合により電極形成を行い、ＭＩＳ接合を形成することで、障壁層の上に直接にショットキー接合により電極形成を行う場合に比して、逆方向漏れ電流が抑制され、かつ二次元電子ガスの移動度が高く保たれた半導体素子が実現される。

本発明の実施の形態に係る半導体素子の一態様であるＨＥＭＴ素子２０の構成を概略的に示す断面模式図である。 キャップ層６ｂの表面粗さとその厚みとの関係を例示する図である。 逆方向漏れ電流とキャップ層６ｂとの関係を例示する図である。 オーミック性電極におけるコンタクト抵抗をキャップ層６ｂの厚みに対してプロットした図である。

＜ＨＥＭＴ素子の構成＞
図１は、本発明の実施の形態に係る半導体素子の一態様であるＨＥＭＴ素子２０の構成を概略的に示す断面模式図である。ＨＥＭＴ素子２０は、概略、エピタキシャル基板１０の上に、ソース電極７、ドレイン電極８、およびゲート電極９を設けた構成を有する。具体的には、エピタキシャル基板１０は、下地基板１と、バッファ層２と、チャネル層３と、スペーサ層４と、障壁層５と、中間層６ａと、キャップ層６ｂとが積層形成された構成を有する。そして、キャップ層６ｂの上に、ソース電極７、ドレイン電極８、およびゲート電極９が形成されてなる。なお、図１における各層の厚みの比率は、実際のものを反映したものではない。バッファ層２と、チャネル層３と、スペーサ層４と、障壁層５と、中間層６ａと、キャップ層６ｂとはいずれも、ＭＯＣＶＤ法（有機金属化学的気相成長法）を用いてエピタキシャル形成される（詳細は後述）のが好適な一例である。

以降においては、各層の形成にＭＯＣＶＤ法を用いる場合を対象に説明を行うが、良好な結晶性を有するように各層を形成できる手法であれば、他のエピタキシャル成長手法、例えば、ＭＢＥ、ＨＶＰＥ、ＬＰＥなど、種々の気相成長法や液相成長法の中から適宜選択した手法を用いてもよいし、異なる成長法を組み合わせて用いる態様であってもよい。

下地基板１は、その上に結晶性の良好な窒化物半導体層を形成できるものであれば、特段の制限なく用いることができる。単結晶６Ｈ−ＳｉＣ基板を用いるのが好適な一例であるが、サファイア、Ｓｉ、ＧａＡｓ、スピネル、ＭｇＯ、ＺｎＯ、フェライトなどからなる基板を用いる態様であってもよい。

また、バッファ層２は、その上に形成されるチャネル層３、スペーサ層４、障壁層５、中間層６ａ、およびキャップ層６ｂの結晶品質を良好なものとするべく、ＡｌＮにて数百ｎｍ程度の厚みに形成される層である。例えば、２００ｎｍの厚みに形成するのが好適な一例である。

チャネル層３は、Ｉｎ_x1Ａｌ_y1Ｇａ_z1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成のIII族窒化物（第１のIII族窒化物）にて、数μｍ程度の厚みに形成される層である。好ましくは、チャネル層３はＡｌ_y1Ｇａ_z1Ｎ（ｙ１＋ｚ１＝１、ｚ１＞０）組成のIII族窒化物にて形成され、より好ましくは、ＧａＮにて形成される。

一方、障壁層５は、Ｉｎ_x2Ａｌ_y2Ｎ（ｘ２＋ｙ２＝１、ｘ２＞、ｙ２＞０）なる組成を有するIII族窒化物（第２のIII族窒化物）にて、数ｎｍ〜数十ｎｍ程度の厚みに形成される層である。好ましくは０．１４≦ｘ２≦０．２４である。ｘ２の値がこの範囲の外にある場合は、障壁層５に作用する歪みが±０．５％を超えることとなり、ショットキー接合の信頼性に及ぼす結晶歪みの影響が大きくなり始めるため好ましくない。

なお、チャネル層３と障壁層５とは、前者を構成する第１のIII族窒化物のバンドギャップよりも後者を構成する第２のIII族窒化物のバンドギャップの方が大きいという組成範囲をみたして形成される。

中間層６ａは、ＧａＮにて形成される層である。また、キャップ層６ｂは、ＡｌＮにて形成される層である。ＨＥＭＴ素子２０がこれら中間層６ａとキャップ層６ｂを有することの作用効果については後述する。

さらに、チャネル層３と障壁層５の間にはスペーサ層４が設けられる。スペーサ層４は、Ｉｎ_x3Ａｌ_y3Ｇａ_z3Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成を有し、少なくともＡｌを含む（ｙ３＞０をみたす）III族窒化物（第３のIII族窒化物）にて、０．５ｎｍ〜１．５ｎｍの範囲の厚みで形成される層である。

このような層構成を有するエピタキシャル基板１０においては、チャネル層３とスペーサ層４の界面に（より詳細には、チャネル層３の当該界面近傍に）二次元電子ガスが高濃度に存在する二次元電子ガス領域３ｅが形成される。

好ましくは、スペーサ層４と障壁層５とはそれぞれ、前者を構成する第３のIII族窒化物のバンドギャップが、後者を構成する第２のIII族窒化物のバンドギャップ以上という組成範囲をみたして形成される。係る場合、合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上する。より好ましくは、スペーサ層４はＡｌＮ（ｘ３＝０、ｙ３＝１、ｚ３＝０）にて形成される。係る場合、スペーサ層４がＡｌとＮの二元系化合物となるので、Ｇａを含む３元系化合物の場合よりもさらに合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上することとなる。なお、係る組成範囲についての議論は、スペーサ層４が不純物を含有することを除外するものではない。

なお、エピタキシャル基板１０においてスペーサ層４を備えるのは必須の態様ではなく、チャネル層３の上に直接に障壁層５を形成する態様であってもよい。係る場合、チャネル層３と障壁層５の界面に二次元電子ガス領域３ｅが形成される。

ソース電極７とドレイン電極８とは、それぞれの金属層が十数ｎｍ〜百数十ｎｍ程度の厚みを有する多層金属電極であり、キャップ層６ｂとの間にオーミック性接触を有してなる。ソース電極７およびドレイン電極８に用いる金属は、エピタキシャル基板１０に対し（キャップ層６ｂに対し）良好なオーミック性接触が得られる金属材料にて形成されればよい。Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなる多層金属電極をソース電極７およびドレイン電極８として形成するのが好適であるが、これに限定されるものでなく、例えばＴｉ／Ａｌ／Ｐｔ／ＡｕあるいはＴｉ／Ａｌなどからなる多層金属電極を形成する態様であってもよい。ソース電極７およびドレイン電極８の形成は、フォトリソグラフィープロセスと真空蒸着法とにより行うことができる。

一方、ゲート電極９は、一または複数の金属層が十数ｎｍ〜百数十ｎｍ程度の厚みを有するように形成されてなる単層または多層の金属電極であり、障壁層５との間にショットキー性接触を有してなる。ゲート電極９は、Ｐｄ、Ｐｔ、Ｎｉ、Ａｕなどの仕事関数が高い金属を形成材料として形成されるのが好適である。あるいは、上述の各金属同士の、あるいは各金属とＡｌなどとの多層金属膜として形成される態様であってもよい。なお、ＡｌＮからなるキャップ層６ｂを設けることから、上記に加えて、Ｔｉ／Ａｌを含む多層金属膜など、III族窒化物半導体との間でオーミック接合をなす場合に用いられる金属材料も、ゲート電極９の形成材料として利用可能である。なぜならば、この場合、バンドギャップが大きいＡｌＮと仕事関数が比較的小さい金属材料とが接合されるので、比較的容易にショットキー性のコンタクトが得られるからである。ゲート電極９の形成は、フォトリソグラフィープロセスと真空蒸着法とにより行うことができる。

＜キャップ層とゲート電極とのショットキー接合＞
上述のような構成を有するＨＥＭＴ素子２０においては、ゲート電極９と、キャップ層６ｂと、障壁層５とによって（厳密には中間層６ａを介して）、いわゆるＭＩＳ（metal-insulator-semiconductor）接合が形成されてなる。このようなＭＩＳ接合を有することで、ＨＥＭＴ素子２０は、障壁層５に対して直接にゲート電極９をショットキー接合させた従来のＨＥＭＴ素子よりも、原理上、逆方向漏れ電流が抑制されてなる。具体的な値は各部の組成や厚みなどによっても異なるが、本実施の形態のようにＨＥＭＴ素子２０を構成した場合には、例えば−１００Ｖ印加時の漏れ電流が、障壁層に直接にゲート電極を形成した場合の１／１００から１／１０００程度にまで抑制される。

図２ないし図４は、ＨＥＭＴ素子においてゲート電極９の直下にキャップ層６ｂを具備することの効果、つまりは、ＨＥＭＴ素子が上述のＭＩＳ接合を有することの効果を説明するための図である。具体的には、図２は、障壁層５の組成をＩｎ_0.14Ａｌ_0.86Ｎ、Ｉｎ_0.18Ａｌ_0.82Ｎ、Ｉｎ_0.24Ａｌ_0.76Ｎの３水準に違えた３種類のＨＥＭＴ素子について、キャップ層６ｂの表面粗さとその厚みとの関係を例示している。ただし、係るＨＥＭＴ素子については議論の簡単のため中間層６ａは設けていない。また、図３は、同じＨＥＭＴ素子について、逆方向漏れ電流とキャップ層６ｂの厚みとの関係を例示している。さらに、図４は、同じＨＥＭＴ素子についてコンタクト抵抗とキャップ層６ｂの厚みとの関係を例示している。

図２および図３においてはいずれも、キャップ層６ｂの厚みが０ｎｍの場合（つまりはキャップ層６ｂを設けない場合）に値が最大で、キャップ層６ｂの厚みが０．５ｎｍまでの間で値が急落し、０．５ｎｍ以上では０ｎｍのときよりも小さな値（０．５ｎｍ以下）で概ね横ばいとなっている。このことは、キャップ層６ｂを０．５ｎｍ以上の厚みに形成することで、その表面平坦性が向上し、かつ、係る表面平坦性の優れたキャップ層６ｂの上にゲート電極９を設けることで、逆方向漏れ電流が低減されることを意味している。また、障壁層５の表面よりもキャップ層６ｂの表面の方が平坦化される。

一方、図４においては、キャップ層６ｂの厚みが６ｎｍ以下の範囲ではコンタクト抵抗が１．０×１０^-5／Ωｃｍ²以下でほぼ一定であるのに対して、キャップ層６ｂの厚みが６ｎｍを越えると、コンタクト抵抗が急激に増大することがわかる。係る結果は、オーミック性電極におけるコンタクト抵抗を十分に低い値に保つという観点からは、キャップ層６ｂの厚みを６ｎｍ以下とするのがよいことを示している。

以上のことから、キャップ層６ｂは、０．５ｎｍ以上６ｎｍ以下の厚みに形成するのが好適であることがわかる。

＜中間層と二次元電子ガス濃度との関係＞
また、本実施の形態に係るＨＥＭＴ素子２０は、障壁層５とキャップ層６ｂとの間に中間層６ａを備える。これは、二次元電子ガスの移動度を高く保つためである。より具体的には、上述のようなキャップ層６ｂを障壁層５の上に直接に形成した場合、二次元電子ガスの移動度が低下してしまうので、本実施の形態においては、これを抑制するために、障壁層５の上に中間層６ａを形成し、その上にキャップ層６ｂを形成する。

なお、中間層６ａの厚みは、０．５ｎｍ以上６ｎｍ以下とするのが好適である。０．５ｎｍ以上の厚みに形成することで、中間層６ａを設けない場合に比して高い移動度が実現される。一方、中間層６ａの厚みの上限は、シート抵抗に影響を及ぼさない低く保たれる範囲で定めればよい。例えば、キャップ層６ｂの厚みが０．５ｎｍ以上６ｎｍ以下の場合であれば、中間層６ａの厚みを、（０．５ｎｍ以上）６ｎｍ以下とすることで、シート抵抗が３００Ω／□以下に低減される。

なお、本実施の形態に係るＨＥＭＴ素子２０は、中間層６ａおよびキャップ層６ｂが障壁層５の上に全面的に形成され、ゲート電極９の直下のみならずソース電極７およびドレイン電極８の直下にまで一様に備わっている点についても特徴的であるといえる。本来的には、ゲート電極９の直下にのみ中間層６ａおよびキャップ層６ｂが存在すれば、逆方向漏れ電流の低減という作用効果が得られるものの、そのような構成を実現するには、フォトリソグラフィープロセスやエッチングプロセスなどが必要となり、コスト高の要因となる。本実施の形態においては、中間層６ａおよびキャップ層６ｂを障壁層５の上に全面的に形成するのみであり、そうしたプロセスを行わないので、コストを抑制しつつ特性の優れたＨＥＭＴ素子が実現されているともいえる。もちろん、ソース電極７およびドレイン電極８を障壁層５の上に直接に形成するべく、両電極の形成前に、キャップ層６ｂ、中間層６ａ、障壁層５の一部をエッチングによって取り除く、いわゆるリセスオーミックを実施したうえで、これによって露出した障壁層５の上にソース電極７およびドレイン電極８を形成する態様であってもよい。

＜ＨＥＭＴ素子の作製方法＞
次に、上述のような構成を有するＨＥＭＴ素子２０を作製する方法を説明する。

まず、エピタキシャル基板１０の作製は、公知のＭＯＣＶＤ炉を用いて行うことができる。具体的には、Ｉｎ、Ａｌ、Ｇａについての有機金属（ＭＯ）原料ガス（ＴＭＩ、ＴＭＡ、ＴＭＧ）と、アンモニアガス（ＮＨ₃ガス）と、水素ガスと、窒素ガスとをリアクタ内に供給可能に構成されてなるＭＯＣＶＤ炉を用いる。

まず、例えば（０００１）面方位の２インチ径の６Ｈ−ＳｉＣ基板などを下地基板１として用意し、該下地基板１を、ＭＯＣＶＤ炉のリアクタ内に設けられたサセプタの上に設置する。リアクタ内を真空ガス置換した後、リアクタ内圧力を５ｋＰａ〜５０ｋＰａの間の所定の値に保ちつつ、水素／窒素混合フロー状態の雰囲気を形成した上で、サセプタ加熱によって基板を昇温する。

サセプタ温度がバッファ層形成温度である９５０℃〜１２５０℃の間の所定温度（例えば１０５０℃）に達すると、Ａｌ原料ガスとＮＨ₃ガスをリアクタ内に導入し、バッファ層２としてのＡｌＮ層を形成する。

ＡｌＮ層が形成されると、サセプタ温度を所定のチャネル層形成温度に保ち、チャネル層３の組成に応じた有機金属原料ガスとアンモニアガスをリアクタ内に導入し、チャネル層３としてのＩｎ_x1Ａｌ_y1Ｇａ_z1Ｎ層（ただし、ｘ１＝０、０≦ｙ１≦０．３）を形成する。ここで、チャネル層形成温度Ｔ１は、９５０℃以上１２５０℃以下の温度範囲から、チャネル層３のＡｌＮモル分率ｙ１の値に応じて定められる値である。なお、チャネル層３形成時のリアクタ圧力には特に限定はなく、１０ｋＰａから大気圧（１００ｋＰａ）の範囲から適宜選ぶことができる。

Ｉｎ_x1Ａｌ_y1Ｇａ_z1Ｎ層が形成されると、次いで、サセプタ温度を保ったまま、リアクタ内を窒素ガス雰囲気に保ち、リアクタ圧力を１０ｋＰａとした後、有機金属原料ガスとアンモニアガスとをリアクタ内に導入して、スペーサ層４としてのＩｎ_x3Ａｌ_y3Ｇａ_z3Ｎ層を所定の厚みに形成する。

Ｉｎ_x3Ａｌ_y3Ｇａ_z3Ｎ層が形成されると、障壁層５となるＩｎ_x2Ａｌ_y2Ｎを形成するために、サセプタ温度を６５０℃以上８００℃以下の所定の障壁層形成温度に保ち、リアクタ内圧力が１ｋＰａ〜３０ｋＰａの間の所定の値に保たれるようにする。そして、アンモニアガスと、障壁層５の組成に応じた流量比の有機金属原料ガスとを、いわゆるＶ／III比が３０００以上２００００以下の間の所定の値となるようにリアクタ内に導入する。

Ｉｎ_x3Ａｌ_y3Ｇａ_z3Ｎ層が形成されると、引き続いて、サセプタ温度を所定の中間層形成温度としたうえで、ＴＭＧとＮＨ₃ガスとを供給して、中間層６ａとしてのＧａＮ層を所定の厚みに形成する。

ＧａＮ層が形成されると、引き続いて、サセプタ温度を所定のキャップ層形成温度としたうえで、ＴＭＡとＮＨ₃ガスとを供給して、キャップ層６ｂとしてのＡｌＮ層を所定の厚みに形成する。キャップ層６ｂが形成されれば、エピタキシャル基板１０が作製されたことになる。

エピタキシャル基板１０が形成されると、これを用いてＨＥＭＴ素子が形成される。以降の各工程は、公知の手法で実現されるものである。

まず、フォトリソグラフィープロセスと真空蒸着法を用いて、キャップ層６ｂの形成対象個所に、ソース電極７およびドレイン電極８となる多層金属パターンを形成する。

次いで、ソース電極７およびドレイン電極８のオーミック性を良好なものにするため、これらソース電極７およびドレイン電極８が形成されたエピタキシャル基板１０に対し、６５０℃〜１０００℃の所定温度の窒素ガス雰囲気中において、数十秒間の熱処理を施す。

続いて、フォトリソグラフィープロセスと真空蒸着法を用いて、キャップ層６ｂの形成対象個所に、ゲート電極９となる多層金属パターンを形成する。

その後、ダイシングにより所定のサイズにチップ化することで、多数個のＨＥＭＴ素子２０が得られる。得られたＨＥＭＴ素子２０に対しては、適宜にダイボンディングやワイヤボンディングが施される。

以上、説明したように、本実施の形態によれば、障壁層の上にＧａＮからなる中間層を設け、さらに、ＡｌＮからなるキャップ層を設け、該キャップ層に対してショットキー接合によりゲート電極の形成を行い、ＭＩＳ接合を形成することで、障壁層の上に直接にショットキー接合によりゲート電極の形成を行う場合に比して、逆方向漏れ電流が大きく低減され、かつ二次元電子ガスの移動度が高いＨＥＭＴ素子が実現される。

＜変形例＞
上述の実施の形態においては、ＨＥＭＴ素子を対象として説明を行っているが、ゲート電極と障壁層との間にＭＩＳ接合を形成する態様は、ショットキー接合を用いる他の電子デバイス、例えば、ショットキーバリアダイオードや、フォトセンサなどにも、同様に適用が可能である。

また、上述の実施の形態においては、キャップ層６ｂをＡｌＮにて形成しているが、キャップ層６ｂは、第２のIII族窒化物のバンドギャップよりも大きく、絶縁性を有するIII族窒化物にて形成される態様であってもよい。ここで、III族窒化物が絶縁性を有するとは、比抵抗が１０⁸Ωｃｍ以上であることを意味する。係る範囲の比抵抗を有していれば、上述するＭＩＳ接合が好適に形成される。また、係る比抵抗をみたす限りにおいて、キャップ層６ｂにおいて導電性不純物の存在は許容される。

（実施例１、比較例１、および比較例）
まず、実施例１として、中間層６ａおよびキャップ層６ｂを備える、上述の実施の形態に係るエピタキシャル基板１０を作成し、その二次元電子ガス濃度と、二次元電子ガスの移動度と、シート抵抗とを評価した。そして、係るエピタキシャル基板１０を用いて、ゲート電極９の構成が異なる、４種類のＨＥＭＴ素子２０を作製し、それぞれのＨＥＭＴ素子２０について、−１００Ｖ印加時の逆方向漏れ電流を評価した。

一方、比較例１として、中間層６ａおよびキャップ層６ｂをともに備えていないエピタキシャル基板を用意し、その二次元電子ガス濃度と、二次元電子ガスの移動度と、シート抵抗とを評価した。また、係るエピタキシャル基板に対して、実施例１と同様にゲート電極９を形成することによって４種類のＨＥＭＴ素子を作製し、それぞれのＨＥＭＴ素子について、−１００Ｖ印加時の逆方向漏れ電流を評価した。

さらに、比較例２として、中間層６ａを備えずキャップ層６ｂのみを備えるエピタキシャル基板を用意し、その二次元電子ガス濃度と、二次元電子ガスの移動度と、シート抵抗とを評価した。また、係るエピタキシャル基板に対して、実施例１と同様にゲート電極９を形成することによって４種類のＨＥＭＴ素子を作製し、それぞれのＨＥＭＴ素子について、−１００Ｖ印加時の逆方向漏れ電流を評価した。

すなわち、３種類のエピタキシャル基板に対してそれぞれ、構成が異なる４種類のゲート電極９を形成することにより、計１２種類のＨＥＭＴ素子を得た。

はじめに、エピタキシャル基板１０を作製した。その際、スペーサ層４の形成までは、全てのエピタキシャル基板１０について同一の条件で行った。

具体的には、まず、下地基板１として（０００１）面方位の２インチ径の６Ｈ−ＳｉＣ基板を複数枚用意した。厚みは３００μｍであった。それぞれの基板について、ＭＯＣＶＤ炉リアクタ内に設置し、真空ガス置換した後、リアクタ内圧力を３０ｋＰａとし、水素／窒素混合フロー状態の雰囲気を形成した。次いで、サセプタ加熱によって下地基板１を昇温した。

サセプタ温度が１０５０℃に達すると、ＴＭＡバブリングガスとアンモニアガスをリアクタ内に導入し、バッファ層として厚さ２００ｎｍのＡｌＮ層を形成した。

続いて、サセプタ温度を所定の温度とし、有機金属原料ガスとしてのＴＭＧバブリングガスとアンモニアガスとを所定の流量比でリアクタ内に導入し、チャネル層３としてのＧａＮ層を２μｍの厚みに形成した。

チャネル層３が得られると、リアクタ圧力を１０ｋＰａとし、次いでＴＭＡバブリングガスとアンモニアガスをリアクタ内に導入し、スペーサ層４として厚さ１ｎｍのＡｌＮ層を形成した。

スペーサ層４を形成した後、続いて、障壁層５を１５ｎｍの厚みに形成した。障壁層５の組成は、Ｉｎ_0.18Ａｌ_0.82Ｎとした。また、サセプタ温度は７４５℃とした。

障壁層５の形成後、実施例１については、サセプタ温度を障壁層形成温度である７４５℃に保ったまま、中間層６ａとしてのＧａＮ層を３ｎｍの厚みに形成し、続いて、キャップ層６ｂとしてのＡｌＮ層を３ｎｍの厚みに形成した。比較例２については、キャップ層６ｂを３ｎｍの厚みに形成した。比較例１については、何も形成しなかった。

それぞれのエピタキシャル基板に対して最後の層を形成した後、サセプタ温度を室温付近まで降温し、リアクタ内を大気圧に復帰させた後、作製されたエピタキシャル基板１０を取り出した。以上の手順により、それぞれのエピタキシャル基板１０が得られた。

次いで、それぞれのエピタキシャル基板の一部をダイシングにより切り出し、得られた評価用試料を対象に、ホール効果測定を行った。これにより、それぞれのエピタキシャル基板についての、二次元電子ガス濃度と、二次元電子ガス移動度と、シート抵抗とを求めた。

続いて、それぞれのエピタキシャル基板の上面の、ソース電極７およびドレイン電極８の形成対象箇所に、フォトリソグラフィープロセスと真空蒸着法とを用いて、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ（それぞれの膜厚は２５／７５／１５／１００ｎｍ）からなる電極パターンを形成した。その後、窒素中で８００℃、３０秒間の熱処理を行った。

続いて、それぞれのエピタキシャル基板の上面の、ゲート電極９の形成対象個所に、フォトリソグラフィープロセスと真空蒸着法とを用いて、ゲート電極９のパターンを形成した。ゲート電極９としては、Ｎｉ／Ａｕ（膜厚６ｎｍ／１２ｎｍ）、Ｐｄ／Ａｕ（６ｎｍ／１２ｎｍ）、およびＰｔ／Ａｕ（６ｎｍ／１２ｎｍ）の３種類の多層金属電極と、Ａｕのみの単層金属電極（１２ｎｍ）との計４種類を形成した。なお、ゲート電極９は、ゲート長を１μｍ、ゲート幅を１００μｍとし、ソース電極７との間隔が２μｍ、ドレイン電極との間隔が１０μｍとなるように形成した。

最後に、ダイシングによりチップ化することで、ＨＥＭＴ素子を得た。

得られたＨＥＭＴ素子について、ダイボンディングおよびワイヤボンディングを行ったうえで、−１００Ｖ印加時の逆方向漏れ電流を測定した。

それぞれのＨＥＭＴ素子について、エピタキシャル基板の中間層６ａおよびキャップ層６ｂの構成と、二次元電子ガス濃度と、二次元電子ガスの移動度と、シート抵抗と、ＨＥＭＴ素子ごとのゲート電極の構成と−１００Ｖ印加時の逆方向漏れ電流の測定結果とを、表１に一覧にして示す。

表１に示す結果からは、実施例１に係る全てのＨＥＭＴ素子において、つまりは、ゲート電極９の構成によらず、その逆方向漏れ電流が、中間層６ａおよびキャップ層６ｂ以外を同一の条件として作製した比較例１に係るＨＥＭＴ素子における逆方向漏れ電流の１／１００から１／１０００程度にまで抑制されていることがわかる。また、二次元電子ガス濃度と、二次元電子ガス移動度と、シート抵抗とについては、実施例１と比較例１との間でほとんど差異がないこともわかる。

これに対して、中間層６ａを設けずキャップ層６ｂのみを設けた比較例２のＨＥＭＴ素子の場合、逆方向漏れ電流については実施例１と同程度にまで抑制されているものの、二次元電子ガス移動度は実施例１および比較例１よりもより低く、シート抵抗が実施例１および比較例１よりも高くなっていることがわかる。

以上の結果は、キャップ層６ｂを障壁層５の上に直接に設けることには、漏れ電流低減という効果がある一方で、二次元電子ガスの移動度やシート抵抗の低下を引き起こすという短所があること、および、中間層６ａを両層の間に介在させることで、漏れ電流低減というキャップ層６ｂの効果を維持しつつ、二次元電子ガスの移動度の低下によるシート抵抗の悪化を抑止することができるということを、指し示している。

換言すれば、障壁層５の上に中間層６ａを設けたうえでキャップ層６ｂを設けることが、二次元電子ガス濃度およびシート抵抗を好適に保ちつつ、逆方向漏れ電流を低減させるうえで効果があることを示している。

（実施例２）
本実施例では、中間層６ａを設けない場合を含め、中間層６ａの厚みを種々に違えたＨＥＭＴ素子を作製した。具体的には、中間層６ａの厚みを０ｎｍ、０．１ｎｍ、０．５ｎｍ、１．５ｎｍ、３ｎｍ、６ｎｍ、８ｎｍ、１０ｎｍの８水準とする一方、ゲート電極９の形成材料をＮｉ／Ａｕ（膜厚６ｎｍ／１２ｎｍ）のみとしたほかは、実施例１と同様の手順でＨＥＭＴ素子を作製した。

なお、係るＨＥＭＴ素子作製の途中、エピタキシャル基板が得られた時点で実施例１と同様に、ホール効果測定を行った。これにより、それぞれのエピタキシャル基板についての、二次元電子ガス濃度と、二次元電子ガス移動度と、シート抵抗とを求めた。

また、得られたＨＥＭＴ素子について、実施例１と同様に逆方向漏れ電流を測定した。

それぞれのＨＥＭＴ素子について、エピタキシャル基板の膜厚と、二次元電子ガス濃度と、二次元電子ガスの移動度と、シート抵抗と、ＨＥＭＴ素子の−１００Ｖ印加時の逆方向漏れ電流の測定結果とを、表２に一覧にして示す。

表２に示すように、中間層６ａの厚みが０．５ｎｍ以上の場合、中間層６ａを設けない場合に比して、二次元電子ガスの移動度が高い値となっている。また、中間層６ａの厚みが６ｎｍ以下の場合であれば、二次元電子ガス濃度の値が中間層６ａを設けない場合と同程度となっている。さらには、中間層６ａの厚みが０．５ｎｍ以上６ｎｍ以下の場合であれば、シート抵抗の値が、中間層６ａを設けない場合に比して低い３００Ω／□以下の値に保たれている。

一方で、表２に示すように、いずれのＨＥＭＴ素子についても、漏れ電流の値は、表１に示した比較例１の場合（ゲート電極が同じＮｉ／Ａｕの場合）の１／１０００以下にまで低減されている。

以上のことから、キャップ層６ｂと障壁層５との間に中間層６ａを０．５ｎｍ以上の厚みに形成することで、漏れ電流が低減されているとともに、二次元電子ガスの移動度が高いＨＥＭＴ素子が実現されることがわかる。さらに、中間層６ａの厚みを６ｎｍ以下とすることで、二次元電子ガス濃度が高く、かつシート抵抗が小さいＨＥＭＴ素子が実現されることがわかる。

１ 下地基板
２ バッファ層
３ チャネル層
３ｅ 二次元電子ガス領域
４ スペーサ層
５ 障壁層
６ａ 中間層
６ｂ キャップ層
７ ソース電極
８ ドレイン電極
９ ゲート電極
１０ エピタキシャル基板
２０ ＨＥＭＴ素子
Ｉ 接合界面

Claims (26)

1. 下地基板の上にIII族窒化物層群を（０００１）結晶面が基板面に対し略平行となるよう積層形成したエピタキシャル基板と、
   ショットキー性電極と、
   を備える半導体素子であって、
   前記エピタキシャル基板が、
   Ｉｎ_x1Ａｌ_y1Ｇａ_z1Ｎ（ｘ１＋ｙ１＋ｚ１＝１、ｚ１＞０）なる組成の第１のIII族窒化物からなるチャネル層と、
   Ｉｎ_x2Ａｌ_y2Ｎ（ｘ２＋ｙ２＝１、ｘ２＞０、ｙ２＞０）なる組成の第２のIII族窒化物からなる障壁層と、
   ＧａＮからなり前記障壁層に隣接する中間層と、
   ＡｌＮからなり前記中間層に隣接するキャップ層と、
   を備え、
   前記ショットキー性電極が前記キャップ層に接合されてなる、
   ことを特徴とする半導体素子。
2. 請求項１に記載の半導体素子であって、
   前記中間層の膜厚が０．５ｎｍ以上である、
   ことを特徴とする半導体素子。
3. 請求項２に記載の半導体素子であって、
   前記中間層の膜厚が６ｎｍ以下である、
   ことを特徴とする半導体素子。
4. 請求項１ないし請求項３のいずれかに記載の半導体素子であって、
   前記キャップ層の膜厚が０．５ｎｍ以上６ｎｍ以下である、
   ことを特徴とする半導体素子。
5. 請求項１ないし請求項４のいずれかに記載の半導体素子であって、
   前記第２のIII族窒化物のバンドギャップが前記第１のIII族窒化物のバンドギャップよりも大きい、
   ことを特徴とする半導体素子。
6. 請求項１ないし請求項５のいずれかに記載の半導体素子であって、
   前記ショットキー性電極がＮｉ、Ｐｔ、Ｐｄ、Ａｕの少なくとも１つを含んでなる、
   ことを特徴とする半導体素子。
7. 請求項１ないし請求項６のいずれかに記載の半導体素子であって、
   前記キャップ層の自乗平均表面粗さが０．５ｎｍ以下である、
   ことを特徴とする半導体素子。
8. 請求項１ないし請求項７のいずれかに記載の半導体素子であって、
   前記第２のIII族窒化物が、Ｉｎ_x2Ａｌ_y2Ｎ（ｘ２＋ｙ２＝１、０．１４≦ｘ２≦０．２４）である、
   ことを特徴とする半導体素子。
9. 請求項１ないし請求項８のいずれかに記載の半導体素子であって、
   前記第１のIII族窒化物がＡｌ_y1Ｇａ_z1Ｎ（ｙ１＋ｚ１＝１、ｚ１＞０）である、
   ことを特徴とする半導体素子。
10. 請求項９に記載の半導体素子であって、
    前記第１のIII族窒化物がＧａＮである、
    ことを特徴とする半導体素子。
11. 請求項９または請求項１０に記載の半導体素子であって、
    前記チャネル層と前記障壁層との間に、Ｉｎ_x3Ａｌ_y3Ｇａ_z3Ｎ（ｘ３＋ｙ３＋ｚ３＝１、ｙ３＞０）なる組成を有し、前記第２のIII族窒化物よりもバンドギャップが大きい第３のIII族窒化物からなるスペーサ層をさらに備える、
    ことを特徴とする半導体素子。
12. 請求項１１に記載の半導体素子であって、
    前記第３のIII族窒化物がＡｌＮである、
    ことを特徴とする半導体素子。
13. 請求項１ないし請求項１２のいずれかに記載の半導体素子であって、
    オーミック性電極が前記ショットキー性電極と同一の前記キャップ層に接合されてなる、
    ことを特徴とする半導体素子。
14. 請求項１３に記載の半導体素子であるＨＥＭＴ素子であって、
    前記ショットキー性電極がゲート電極であり、前記オーミック性電極がソース電極およびドレイン電極である、
    ことを特徴とするＨＥＭＴ素子。
15. 下地基板の上にIII族窒化物層群を（０００１）結晶面が基板面に対し略平行となるよう積層形成したエピタキシャル基板と、
    ショットキー性電極と、
    を備える半導体素子の製造方法であって、
    下地基板の上に、Ｉｎ_x1Ａｌ_y1Ｇａ_z1Ｎ（ｘ１＋ｙ１＋ｚ１＝１、ｚ１＞０）なる組成の第１のIII族窒化物にてチャネル層を形成するチャネル層形成工程と、
    前記チャネル層の上に、Ｉｎ_x2Ａｌ_y2Ｎ（ｘ２＋ｙ２＝１、ｘ２＞０、ｙ２＞０）なる組成の第２のIII族窒化物にて障壁層を形成する障壁層形成工程と、
    ＧａＮにて中間層を前記障壁層に隣接形成する中間層形成工程と、
    ＡｌＮにてキャップ層を前記中間層に隣接形成するキャップ層形成工程と、
    前記キャップ層にショットキー性電極を接合形成するショットキー性電極形成工程と、
    を備えることを特徴とする半導体素子の製造方法。
16. 請求項１５に記載の半導体素子の製造方法であって、
    前記中間層を０．５ｎｍ以上の厚みに形成する、
    ことを特徴とする半導体素子の製造方法。
17. 請求項１６に記載の半導体素子の製造方法であって、
    前記中間層を６ｎｍ以下の厚みに形成する、
    ことを特徴とする半導体素子の製造方法。
18. 請求項１５ないし請求項１７のいずれかに記載の半導体素子の製造方法であって、
    前記キャップ層を０．５ｎｍ以上６ｎｍ以下の厚みに形成する、
    ことを特徴とする半導体素子の製造方法。
19. 請求項１５ないし請求項１８のいずれかに記載の半導体素子の製造方法であって、
    前記第２のIII族窒化物のバンドギャップが前記第１のIII族窒化物のバンドギャップよりも大きい、
    ことを特徴とする半導体素子の製造方法。
20. 請求項１５ないし請求項１９のいずれかに記載の半導体素子の製造方法であって、
    前記ショットキー性電極形成工程においては、前記ショットキー性電極をＮｉ、Ｐｔ、Ｐｄ、Ａｕの少なくとも１つを含むように形成する、
    ことを特徴とする半導体素子の製造方法。
21. 請求項１５ないし請求項２０のいずれかに記載の半導体素子の製造方法であって、
    前記第２のIII族窒化物が、Ｉｎ_x2Ａｌ_y2Ｎ（ｘ２＋ｙ２＝１、０．１４≦ｘ２≦０．２４）である、
    ことを特徴とする半導体素子の製造方法。
22. 請求項１５ないし請求項２１のいずれかに記載の半導体素子の製造方法であって、
    前記第１のIII族窒化物がＡｌ_y1Ｇａ_z1Ｎ（ｙ１＋ｚ１＝１、ｚ１＞０）である、
    ことを特徴とする半導体素子の製造方法。
23. 請求項２２に記載の半導体素子の製造方法であって、
    前記第１のIII族窒化物がＧａＮである、
    ことを特徴とする半導体素子の製造方法。
24. 請求項２２または請求項２３に記載の半導体素子の製造方法であって、
    前記チャネル層と前記障壁層との間に、Ｉｎ_x3Ａｌ_y3Ｇａ_z3Ｎ（ｘ３＋ｙ３＋ｚ３＝１、ｙ３＞０）なる組成を有し、前記第２のIII族窒化物よりもバンドギャップが大きい第３のIII族窒化物にてスペーサ層を形成するスペーサ層形成工程、
    をさらに備えることを特徴とする半導体素子の製造方法。
25. 請求項２４に記載の半導体素子の製造方法であって、
    前記第３のIII族窒化物がＡｌＮである、
    ことを特徴とする半導体素子の製造方法。
26. 請求項１５ないし請求項２５のいずれかに記載の半導体素子の製造方法であって、
    前記ショットキー性電極が形成される前記キャップ層にオーミック性電極を接合形成するオーミック性電極形成工程、
    をさらに備えることを特徴とする半導体素子の製造方法。

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