JP2005268493A - ヘテロ接合電界効果トランジスタ - Google Patents

Abstract

【課題】
高出力、高耐圧、高速、高周波化などを達成し得るＧａＮ系ヘテロ接合トランジスタを提供する。
【解決手段】
上記課題は、基板上（２）に、バッファ層（３）、チャネル層（４）、スペーサー層（５）、障壁層（６）をこの順に形成した電界効果トランジスタであって、前記チャネル層は、ＧａＮまたはＩｎＧａＮからなり、前記障壁層は、一般式Ｉｎ_1-xＡｌ_xＮ （Ｉ）で表されるＩｎＡｌＮからなり、一般式（Ｉ）中、ｘは、０．７５＜ｘ＜０．９５で表される範囲の数であり、前記障壁層の厚さが３〜５０ｎｍであるヘテロ接合電界効果トランジスタなどにより解決される。
【選択図】
図１

Description

本発明は、高出力、高耐圧の高速、高周波特性に優れたヘテロ構造を有する電界効果トランジスタに関する。

ヘテロ接合電界効果トランジスタ（ＦＥＴ）は、格子定数などの物性の異なる２つの材料からなる界面（ヘテロ界面）を有し、ヘテロ界面に形成される２次元電子ガスをチャネルとするトランジスタである。そして、ヘテロ接合ＦＥＴの１つとして、ＧａＮ系ＦＥＴが知られている。ＧａＮ系ＦＥＴの中で最も一般的なものは、ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴである（例えば、下記特許文献１（特開2003-258005）、特許文献２（特開2003-243424）参照）。このＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴは、分極電界効果によって比較的高い２次元電子濃度を得ることができる。

トランジスタのゲートの効きを良くし、相互コンダクタンスを高めるには、ＡｌＧａＮ障壁層の膜厚を薄くすることが望まれる。しかしながら、ＡｌＧａＮ障壁層の分極を高めずに、ＡｌＧａＮ層の膜厚を薄くすると２次元電子濃度が下がり、チャネルの抵抗が高くなるという問題がある。

ＡｌＧａＮ／ＧａＮヘテロ接合トランジスタの性能を向上させるために、ＡｌＧａＮ層（障壁層）の分極を増大させ、２次元電子濃度を高めることが有効である。そのためにＡｌＧａＮ障壁層のＡｌ組成を大きくすることが望まれる。しかしながら、ＡｌＧａＮの場合、Ａｌ組成をおよそ０．４以上に大きくするとＧａＮ層との格子不整合が大きくなる。このため、結晶にクラック、転位等の欠陥が入りやすくなり、高品質な結晶を得ることが困難である。

例えば、ＡｌＮ障壁層を有するＡｌＮ／ＧａＮヘテロ接合トランジスタの場合、ＧａＮとＡｌＮ障壁層との面内格子定数差が約２．５％ある。このため、ＡｌＮ障壁層の膜厚が３ｎｍ程度で臨界膜厚に達し、Ａｌ組成を大きくしたことによる分極電界の増大を得ることができない。その結果、２次元電子濃度が減少し、電子移動度も減少するのでチャネル層の抵抗が著しく増大する。また、Ａｌ組成を大きくせずにＡｌＧａＮ障壁層の膜厚を薄くすると分極効果が小さくなり、分極効果により誘起される２次元電子濃度が減少し、それにともない電子移動度も減少するためチャネル層の抵抗が著しく増大する。

したがって、ＡｌＧａＮ障壁層を用いたヘテロ接合ＦＥＴでは、高速、高周波化などの性能の向上には限界がある。
特開2003-258005 特開2003-243424

本発明は、高出力、高耐圧、高速、高周波化などを達成し得るＧａＮ系ヘテロ接合トランジスタを提供することを目的とする。

本発明は、基本的には、ヘテロ接合ＦＥＴにおけるＡｌＧａＮ障壁層をＩｎＡｌＮ障壁層に置き換えたものに関する。

[１] すなわち、上記の課題のうち少なくとも一つを解決するため、本発明のヘテロ接合ＦＥＴは、ＧａＮまたはＩｎＧａＮからなるチャネル層と、下記一般式（Ｉ）で表されるＩｎＡｌＮからなる障壁層と含むヘテロ構造を有する。
Ｉｎ_1-xＡｌ_xＮ （Ｉ）

本発明のヘテロ接合ＦＥＴは、これまで採用されていなかったＩｎＡｌＮ障壁層を採用した新規なヘテロ接合ＦＥＴであり、後述するような様々な効果がある。

[２] 本発明のヘテロ接合ＦＥＴは、好ましくは、前記一般式（Ｉ）中、ｘは、０．７５＜ｘ＜０．９５で表される範囲の数である。このように、本発明のヘテロ接合ＦＥＴは、障壁層のＡｌの含有率を高くできるので、障壁層の分極効果を高めることができる。
［３］ 本発明のヘテロ接合ＦＥＴは、好ましくは、前記障壁層の厚さが、３〜５０ｎｍである。本発明のヘテロ接合ＦＥＴは、障壁層の厚さを従来の障壁層に比べ薄くできるので、ゲートの効きが良くなり、優れた相互コンダクタンスを得ることができる。
［４］ 本発明のヘテロ接合ＦＥＴは、好ましくは、前記チャネル層の厚さが、１００ｎｍ〜１０μｍである。

［５］ 上記の課題のうち少なくとも一つを解決するため、より具体的な本発明のヘテロ接合ＦＥＴは、基板上に、バッファ層、チャネル層、障壁層をこの順に形成した電界効果トランジスタであって、前記チャネル層は、ＧａＮまたはＩｎＧａＮからなり、前記障壁層は、下記一般式（Ｉ）で表されるＩｎＡｌＮからなり、一般式（Ｉ）中、ｘは、０．７５＜ｘ＜０．９５で表される範囲の数であり、前記障壁層の厚さが、３〜５０ｎｍである。
Ｉｎ_1-xＡｌ_xＮ （Ｉ）
［６］ 本発明のヘテロ接合ＦＥＴは、好ましくは、前記チャネル層と障壁層との間にはスペーサー層が設けられる。

本発明のヘテロ接合ＦＥＴは、ＩｎＡｌＮ障壁層を採用したので、障壁層のＡｌの含有率を高くでき、障壁層の分極効果を高めることができる。これにより、ヘテロ界面における２次元電子濃度が高くなり、高い出力を得ることができる。また、本発明のヘテロ接合ＦＥＴは、障壁層の厚さを従来の障壁層に比べ薄くできるので、ゲートの効きが良くなり、優れた相互コンダクタンスを得ることができる。

（１．ヘテロ接合ＦＥＴ）
以下、図面に従って、本発明の具現例について説明する。先に説明したとおり、本発明のヘテロ接合ＦＥＴは、基本的には、ヘテロ接合ＦＥＴにおけるＡｌＧａＮ障壁層をＩｎＡｌＮ障壁層に置き換えたものである。ＩｎＡｌＮ障壁層を採用したので、本発明のヘテロ接合ＦＥＴは、障壁層のＡｌの含有率を高くでき、障壁層の分極効果を高めることができる。これにより、ヘテロ界面における２次元電子濃度が高くなり、高い出力を得ることができる。また、本発明のヘテロ接合ＦＥＴは、障壁層の厚さを従来の障壁層に比べ薄くできるので、ゲートの効きが良くなり、優れた相互コンダクタンスを得ることができる。

（１．１．ヘテロ接合ＦＥＴの概要）
図１は、本発明の第１の具現例に係るヘテロ接合ＦＥＴを表す概略図である。図１に示されるように、本発明の第１の具現例に係るヘテロ接合ＦＥＴは、基板２と、基板上に設けられたバッファ層３と、バッファ層上に設けられたチャネル層４と、チャネル層上に設けられたスペーサー層５と、スペーサー層上に設けられた障壁層６とを含む。図１に示されるように、この具現例は、ソース電極７、ゲート電極８、ドレイン電極９が設けられている。なお、ヘテロ界面は、チャネル層と、スペーサー層との間で形成される。

（１．２．基板）
基板としては、ＦＥＴに用いられる公知の基板を採用できる。基板の材質として、サファイア、ＳｉＣ、ＧａＮがあげられ、これらの中で好ましくはサファイアである。

（１．３．バッファ層）
バッファ層は、緩衝層とも呼ばれる層である。サファイア基板とＧａＮは、格子定数の差が約１６．３％と大きい。このため、サファイア基板に直接ＧａＮ層（チャネル層）を成長させるとＧａＮ層に格子欠陥が発生し、高品質な結晶を得られない。このような事態を避けるため、基板とＧａＮ層との間にバッファ層が設けられる。バッファ層の組成は、ＡｌＮのほかＧａＮ系ヘテロＦＥＴに用いられる公知のバッファ層の組成を採用できる。バッファ層の膜厚は、特に限定されないが、１０ｎｍ〜１０００ｎｍがあげられ、好ましくは１００ｎｍ〜５００ｎｍであり、より好ましくは２００ｎｍ〜４００ｎｍであり、更に好ましくは２５０ｎｍ〜３５０ｎｍである。

（１．４．チャネル層）
チャネル層は、ヘテロ界面を形成する層である。チャネル層の組成は、ＧａＮ、ＩｎＧａＮがあげられる。チャネル層の膜厚として、１００ｎｍ〜１０μｍがあげられ、好ましくは５００ｎｍ〜３μｍであり、より好ましくは１μｍ〜２μｍである。窒化ガリウム（ＧａＮ）をチャネル層としたトランジスタは、ＧａＮのバンドギャップが約３．４ eＶと大きいため、高い出力を得ることができ、また、高耐圧動作が可能である。

（１．５．スペーサー層）
スペーサー層は、チャネル層と障壁層との間に設けられる任意の薄層である。ヘテロ界面は、チャネル層とスペーサー層との界面である。図１に記載される本発明の第１の具現例に係るヘテロ接合ＦＥＴはスペーサー層を有しているが、スペーサー層はなくても構わない。この場合、ヘテロ界面はチャネル層と障壁層との界面となる。スペーサー層の組成として、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮなどがあげられ、好ましくはＡｌＮ、ＡｌＧａＮであり、より好ましくはＡｌＮである。スペーサー層の膜厚は、０．１ｎｍ〜５ｎｍがあげられ、好ましくは０．５ｎｍ〜３ｎｍであり、より好ましくは１ｎｍ〜２ｎｍである。

（１．６．障壁層）
障壁層は、チャネル層にくらべバンドギャップの大きな層である。本発明のヘテロ接合ＦＥＴにおいて、障壁層は、下記一般式（Ｉ）で表されるＩｎＡｌＮ障壁層である。

Ｉｎ_1-xＡｌ_xＮ （Ｉ）

一般式（Ｉ）中、ｘとしては、０．７５＜ｘ＜０．９５で表される範囲の数があげられ、好ましくは０．７８〜０．９２であり、より好ましくは０．８〜０．９であり、更に好ましくは０．８２〜０．８５である。ｘの値が大きいほど、Ａｌの含有量が多くなり層の分極率が上がることとなる。しなしながら、ｘの値が下層のＧａＮと格子整合する０．８３からずれるに従い、結晶のコヒーレント成長が困難となり、また結晶性が変化するので、上記の値とすることが好ましい。

ＩｎＡｌＮ層の膜厚は、特に限定されないが、３ｎｍ〜５０ｎｍがあげられ、好ましくは５ｎｍ〜４０ｎｍであり、より好ましくは５ｎｍ〜２０ｎｍであるが、１０ｎｍ〜１００ｎｍ、２０ｎｍ〜１００ｎｍ、２５ｎｍ〜５０ｎｍ、１０ｎｍ〜２５ｎｍ、５ｎｍ〜５０ｎｍなどから適宜選択すればよい。

（１．７．電極）
本発明のヘテロ接合ＦＥＴに用いられる電極として、ヘテロ接合ＦＥＴに用いられる公知の電極を採用できる。このような電極は、ソース電極７、ゲート電極８、ドレイン電極９からなるものがあげられる。

（２．作用）
本発明のＩｎ_xＡｌ_1-xＮ／ＧａＮヘテロ構造の作用について説明する。図２は、Ａｌ_xＧａ_1-xＮとＩｎ_1-xＡｌ_xＮのＡｌ組成ｘとＧａＮとの面内方向の格子定数比の関係を示すグラフである。図２に示されるように、例えばＡｌ_xＧａ_1-xＮの場合、ｘ＝０．５以上にすると格子不整合は１％以上となる。そのためＧａＮ上に成長するＡｌＧａＮは、大きな歪みを受けるので、高品質なＡｌＧａＮ／ＧａＮヘテロ構造を得ることは難しい。一方、Ｉｎ_1-xＡｌ_xＮの場合にはＡｌ組成ｘ＝０．８３でＧａＮと格子整合し、またｘ＝０．７５から０．９０の範囲ではＧａＮとの格子不整合が１％以内であるために、ＧａＮ上に高品質なＩｎ_1-xＡｌ_xＮ結晶を成長することができる。そのため、大きな分極を持つ障壁層を有するＩｎＡｌＮ／ＧａＮヘテロ構造を得ることができる。

このように本発明のヘテロ接合ＦＥＴでは、ＧａＮとＩｎＡｌＮとの間に大きな分極効果が得られるので、ＩｎＡｌＮ障壁層の膜厚を通常のＡｌＧａＮ／ＧａＮヘテロ構造と比較してより薄くしても十分な２次元電子濃度を得ることができる。

図３はＧａＮと格子整合するＡｌ組成ｘ＝０．８３のＩｎ_1-xＡｌ_xＮ（ｘ＝０．８３）障壁層を有するＩｎ_0.17Ａｌ_0.83Ｎ／ＧａＮヘテロ構造トランジスタの膜厚とチャネルに分極効果により誘起される２次元電子濃度の関係を示すグラフである。一方、図４は、Ａｌ_0.25Ｇａ_0.75Ｎ／ＧａＮトランジスタの障壁層の膜厚とチャネルに分極効果により誘起される２次元電子濃度の関係を示すグラフである。

ＧａＮトランジスタに要求される２次元電子の濃度は、通常１×１０¹³ｃｍ^-2以上である。図３、及び図４に示されるように、Ａｌ_0.25Ｇａ_0.75Ｎ／ＧａＮトランジスタではそのような２次元電子濃度を満たすために障壁層の膜厚は２０ｎｍ以上なければならない。一方、Ｉｎ_0.17Ａｌ_0.83Ｎ／ＧａＮトランジスタでは障壁層の膜厚が、３ｎｍ以上であればその２次元電子濃度を達成できる。これは障壁層のＡｌ組成を増大させることにより大幅に分極効果が増大した結果である。

上述のようにＩｎＡｌＮ／ＧａＮヘテロ構造を用いてトランジスタを作製した場合、ＡｌＧａＮ／ＧａＮトランジスタに比べて電流密度を減らすことなくゲートの効きを向上させることができる。これにより、相互コンダクタンスが向上し、結果として高出力を保ったまま高速に動作するＧａＮトランジスタを実現できる。

（３．製造方法）
本発明のヘテロ接合ＦＥＴは、ＲＦプラズマ分子線エピタキシー成長法によるＩｎＡｌＮ半導体結晶を製造することにより製造できる。ＲＦ−ＭＢＥ法によるＩｎＡｌＮの結晶成長法は、超高真空成長室内に設置した基板を加熱し、クヌーセンセル内で熱したインジウムソースから蒸発したインジウム分子線と、アルミニウムソースから蒸発したアルミニウム分子線と、ＲＦプラズマによって窒素ガス（Ｎ₂）を分解して得た窒素ラジカル分子線とを同時に基板上へ供給することにより、ＩｎＡｌＮ結晶を成長させるものである（例えば、特開2003-192497号公報参照）。

図５は、ＲＦ−ＭＢＥ法に用いられるＲＦ−ＭＢＥ装置の概略構成を示す図である。ＲＦ−ＭＢＥ装置は、真空ポンプ（図示省略）によって超高真空を実現できる成長室１１内に加熱手段１２を設け、この加熱手段によってサファイア基板１３を昇温する。また、サファイア基板１３上へ分子線を照射するためのＩｎセル１４ａ，Ａｌセル１４ｂ，Ｇａセル１４ｃ，ＲＦプラズマセル１４ｄを設け、それぞれシャッター１５によって開閉できる。

以下では、図５に示すＲＦ−ＭＢＥ装置を用いて、図１に示す積層体を製造する例について説明する。まず、サファイア基板１３の有機洗浄を行う。また、昇温性を良くするためにサファイア基板１３の裏面に高融点金属を真空蒸着する。成長室１１内の加熱手段１２に裏面を向けてサファイア基板１３を設置し、加熱手段１２によって約８００℃以上に加熱して、サファイア基板１３の基板表面の高温クリーニングを行う。

次いで、基板の温度を約３００℃まで下げ、高純度窒素ガスをＲＦプラズマセル１４ｄで分解する。これにより得られる窒素ラジカル分子線を、サファイア基板１３上に供給してサファイア基板表面を窒化することにより、表面に薄い窒化アルミニウム層を形成する。プラズマの出力としては、１００Ｗ〜７００Ｗが挙げられ、好ましくは２００Ｗ〜６００Ｗである。窒素ガスの流量としては、０．１ｓｃｃｍ〜２．０ｓｃｃｍが挙げられ、好ましくは０．３ｓｃｃｍ〜１．５ｓｃｃｍであり、より好ましくは０．５ｓｃｃｍ〜１．２ｓｃｃｍである。

次いで、加熱手段１２によりサファイア基板１３の温度を例えば９００℃まで上げる。そして、クヌーセンセル内で加熱することによりアルミニウム分子線を得る。アルミニウム分子線と、ＲＦプラズマで生成した窒素ラジカル分子線とを、同時にサファイア基板１３上へ供給する。これにより、ＡｌＮバッファ層を成長させる。

ここで、ＡｌＮバッファ層の成長温度としては、７００℃以上が挙げられるが、好ましい温度範囲は８００℃〜９００℃である。７００℃以上であると、Ａｌ極性のＡｌＮの成長が実現され、Ｎ極性と比べてＡｌＮ層および上に成長するＧａＮ層の結晶性が優れたものが得られやすい。また、６００℃以下であると、ＡｌＮバッファ層の極性がＮ極性となる傾向がある。

次いで、Ａｌセル１４ｂのシャッター１５を閉じて、Ｇａセル１４ｃのシャッター１５を開ける。これにより、ガリウム分子線と窒素ラジカル分子線を同時にサファイア基板１３上へ供給し、ＡｌＮバッファ層の上にＧａＮ層を成長させる。なお、ＧａＮ層の代わりに、ＩｎＧａＮ層とする場合には、Ｉｎセル１４ａからインジウム分子線とＧａセル１４ｃからガリウム分子線を同時に供給すれば良い。

ここで、ＧａＮ層の成長温度としては、６５０℃以上が挙げられるが、好ましい温度範囲は７００℃〜８００℃である。８００℃以上であると、ＧａＮの成長におけるＧａ分子線の結晶に取り込まれずに再蒸発する量が非常に多くなり、成長速度が極端に落ち、また、７００℃以下であると、ＧａＮ層の結晶性が良くないものとなるからである。

前記のようにして、ＧａＮ層（又は、ＩｎＧａＮ層）が所要の厚さまで成長した後、窒素ラジカルのシャッター１５を開けたまま、Ｇａセル１４ａのシャッター１５を閉じ、サファイア基板１３の温度を２５０℃〜４５０℃まで下げ、Ｉｎセル１４ａのシャッター１５とＡｌセル１４ｂのシャッター１５を開ける。これにより、ＩｎＡｌＮ層を成長させる。

なお、ＩｎＡｌＮ層を形成する前に、ＡｌＮスペーサー層を形成しても良い。

ここで、ＩｎＡｌＮ層の成長温度としては、２５０℃〜４５０℃が挙げられ、好ましくは２５０℃〜４４０℃であり、より好ましくは３００℃〜４３０℃であり、特に好ましくは３２０℃〜４２０℃である。４５０℃以上であると、ＩｎＡｌＮがＩｎＮとＡｌＮに相分離した結晶が得られやすくなる。また、３００℃以下では単結晶が得られにくく、アモルファス状の結晶が得られることが多く、結晶性が劣化する。

ＩｎＡｌＮ層の成長速度としては、１ｎｍ/時〜５０００ｎｍ/時が挙げられ、好ましくは１０ｎｍ／時〜２０００ｎｍ／時であり、より好ましくは５０ｎｍ／時〜１０００ｎｍ／時であり、更に好ましくは１００ｎｍ／時〜８００ｎｍ／時であり、特に好ましくは３００ｎｍ／時〜７００ｎｍ／時である。結晶の成長速度が速すぎても遅すぎても、優れた結晶性を有する結晶を得ることが困難となるためである。

なお、本明細書における温度の測定方法としては、赤外線放射温度計にて温度を測定したものを採用すればよい。

以下に、上述した窒化インジウム系化合物半導体の積層方法により、サファイア基板上に窒化インジウムアルミニウムを積層し、ヘテロ接合ＦＥＴを製造する例について説明する。

サファイア基板を有機洗浄し、基板の昇温性を改善するために裏面に高融点金属チタンを蒸着したサファイア基板を、超高真空（例えば、１０^-11Ｔｏｒｒ〜１０^-10Ｔｏｒｒ）に保たれているＭＢＥ成長室内の基板ヒーターに設置した。そして、基板を８００℃程度まで昇温して、そのまま３０分間保持し、サファイア基板表面の高温クリーニングを行った。その後、基板温度を３００℃まで降温した。続いてＲＦプラズマで窒素ガスを分解して得た窒素ラジカルを照射してサファイア基板表面を６０分間窒化し、表面に薄い窒化アルミニウムを形成した。

ＲＦプラズマセルのシャッターを開けたまま、基板表面への窒素ラジカルの照射を中断せずに、基板温度を９００℃まで昇温した。その後、Ａｌセルのシャッターを開けて、ＡｌＮバッファ層を膜厚３００ｎｍとなるまで成長させた。基板温度を７３０℃まで降温させた。その後、Ａｌセルのシャッターを閉じると同時にＧａセルのシャッターを開き、基板温度７３０℃にてＧａＮ層を膜厚１５００ｎｍとなるまで成長させた。

ＧａＮ層の成長が終了した後、Ｇａセルのシャッターを閉じると同時にＡｌセルのシャッターを開き、ＡｌＮ層を膜厚１．３ｎｍとなるまで成長させた。Ａｌセルのシャッターを閉じ、ＲＦプラズマセルのシャッターを開けたままで、窒素ラジカルだけを試料表面に照射しつづけながら基板を４００℃に降温した。基板温度が４００℃に達したらＩｎセルとＡｌセルのシャッターを同時に開き、基板温度４００℃でＩｎＡｌＮ層を膜厚３０ｎｍとなるまで成長させた。

このようにして半導体積層体を得た後に、電極を形成した。ＧａＮ層まで反応性ガスエッチングにより隣接するトランジスタとの絶縁を得た。次に、Ａｕ／Ｎｉ／Ａｌ／Ｔｉにより構成される金属多層膜をＩｎＡｌＮ障壁層上に真空蒸着し、赤外線ランプを用いて加熱することにより、半導体層と金属とのオーミック接合を得て、ソース電極、ドレイン電極を作製した。ソース−ドレイン電極間隔は３μｍであった。最後に、Ａｕ／ＮｉをＩｎＡｌＮ障壁層上に真空蒸着してショットキー接合を得ることにより、長さ１μｍ、幅５０μｍのゲート電極を作製した。

このようにして製造されたトランジスタは、ゲート電圧―１２Ｖ以下でピンチオフし、最大電流密度は５００ｍＡ／ｍｍ、最大相互コンダクタンスは５２ｍＳ／ｍｍであった。

本発明のヘテロ接合ＦＥＴは、高速、高周波化にも対応できるＦＥＴとして利用できる。

図１は、本発明の第１の具現例に係るヘテロ接合ＦＥＴを表す概略図である。 図２は、Ａｌ_xＧａ_1-xＮとＩｎ_1-xＡｌ_xＮのＡｌ組成ｘとＧａＮとの面内方向の格子定数比の関係を示すグラフである。 図３はＧａＮと格子整合するＡｌ組成ｘ＝０．８３のＩｎ_1-xＡｌ_xＮ（ｘ＝０．８３）障壁層を有するＩｎ_0.17Ａｌ_0.83Ｎ／ＧａＮヘテロ構造トランジスタの膜厚とチャネルに分極効果により誘起される２次元電子濃度の関係を示すグラフである。 図４は、Ａｌ_0.25Ｇａ_0.75Ｎ／ＧａＮトランジスタの障壁層の膜厚とチャネルに分極効果により誘起される２次元電子濃度の関係を示すグラフである。 図５は、ＲＦ−ＭＢＥ法に用いられるＲＦ−ＭＢＥ装置の概略構成を示す図である。

符号の説明

１ ヘテロ接合ＦＥＴ
２ 基板
３ バッファ層
４ チャネル層
５ スペーサー層
６ 障壁層
７ ソース電極
８ ゲート電極
９ ドレイン電極
１１ 成長室
１２ 加熱手段
１３ サファイア基板（単結晶基板）
１４ａ Ｉｎセル
１４ｂ Ａｌセル
１４ｃ Ｇａセル
１４ｄ ＲＦプラズマセル
１５ シャッター

Claims (6)

1. ＧａＮまたはＩｎＧａＮからなるチャネル層と、
   下記一般式（Ｉ）で表されるＩｎＡｌＮからなる障壁層と含むヘテロ構造を有する電界効果トランジスタ。
   Ｉｎ_1-xＡｌ_xＮ （Ｉ）
2. 前記一般式（Ｉ）中、ｘは、０．７５＜ｘ＜０．９５で表される範囲の数である請求項１に記載の電界効果トランジスタ。
3. 前記障壁層の厚さが、３〜５０ｎｍである請求項１に記載の電界効果トランジスタ。
4. 前記チャネル層の厚さが、１００ｎｍ〜１０μｍである請求項１に記載の電界効果トランジスタ。
5. 基板上に、バッファ層、チャネル層、障壁層をこの順に形成した電界効果トランジスタであって、
   前記チャネル層は、ＧａＮまたはＩｎＧａＮからなり、
   前記障壁層は、下記一般式（Ｉ）で表されるＩｎＡｌＮからなり、
   一般式（Ｉ）中、ｘは、０．７５＜ｘ＜０．９５で表される範囲の数であり、
   前記障壁層の厚さが、３〜５０ｎｍである
   ヘテロ接合電界効果トランジスタ。
   Ｉｎ_1-xＡｌ_xＮ （Ｉ）
6. 前記チャネル層と障壁層との間にはスペーサー層が設けられる請求項５に記載の電界効果トランジスタ。
   
   

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