JP2017509150A - 急峻なサブスレッショルドスイングを提供するエピタキシャル層を有するｉｉｉ−ｎトランジスタ - Google Patents

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Abstract

急峻なサブスレッショルド勾配を有し、エピタキシャル半導体ヘテロ構造を有するＩＩＩ−Ｎトランジスタが説明される。複数の実施形態において、ＩＩＩ−Ｎ ＨＦＥＴは、バランスが取られ、対向するＩＩＩ−Ｎ分極材料を有するゲートスタックを採用する。対向するＩＩＩ−Ｎ分極材料は、全体の有効分極は、外場、例えば、適用されるゲート電極の電圧に関連するものにより変調されてよい。複数の実施形態において、ゲートスタック内のＩＩＩ−Ｎ材料の間の分極強度差は、所望のトランジスタ閾値電圧（Ｖｔ）を実現すべく、組成及び／又は膜厚により調節される。互いにバランスがとられ、対向するゲートスタック内の分極強度は、前進及び反転ゲート電圧スイープの両方は、電荷キャリアがＩＩＩ−Ｎ分極層及びＩＩＩ−Ｎチャネル半導体へ転送されるか、又はそこから転送されるときに、ドレイン電流において急峻なサブスレッショルドスイングを生成し得る。

Description

本発明の実施形態は、一般的に、ＩＩＩ−Ｎトランジスタに関し、より具体的には急峻なサブスレッショルドスイング（ＳＳ）についてのヘテロ構造を用いる電界効果トランジスタに関する。
携帯電子アプリケーションにおける集積回路（ＩＣ）に対する要求はエネルギー効率の良いトランジスタの動機となってきた。これは、閾値最小値ｏｎ／ｏｆｆドレイン電流比を実現するために必要とされるトランジスタの動作電圧の低減をするのに有利である。サブスレッショルド勾配（ＳＳ）（ｍＶ／ｄｅｃａｄｅの単位で表される）は、ドレイン電流の大きさを１桁変更するのに必要とされるゲート電圧を特徴付ける。従来のＦＥＴテクノロジにおいて、ＳＳは、室温（２０℃）において、約６０ｍＶ／ｄｅｃの熱的限度を有する。最近、６０ｍＶ／ｄｅｃより上のＳＳに向上させることを目指して、ゲートスタック内に強誘電体材料（例えば、ＢａＴｉＯｓ）を用いる強誘電体ＦＥＴに新たな関心が呼び起こされている。強誘電体の内部の分極は、より低い動作電圧、及び、有効キャパシタンスを増大し、トランジスタの半導体チャネルへ強誘電体層にわたってゲート電位を「ステップアップ」するように作用し得る。有効キャパシタンスが増加するので、そのようなデバイスは場合によってはネガティブキャパシタンス効果を表すように説明される。しかしながら、強誘電体膜を成長させるのは依然として困難であり、強誘電体膜は、これまでネガティブキャパシタンス効果を表すためには、１００ｎｍの厚さより厚くなることが必要とされてきた。
高電子移動度トランジスタ（ＨＥＭＴ）及び金属酸化物半導体（ＭＯＳ）ＨＥＭＴのような、ＩＩＩ−Ｎヘテロ構造電界効果トランジスタ（ＨＦＥＴ）は、例えば、ＧａＮ半導体、並びにＡｌＧａＮ及びＡｌＩｎＮのような別のＩＩＩ−Ｎ半導体合金の界面において、１又は複数のヘテロ接合を有する半導体ヘテロ構造を用いる。ＧａＮベースのＨＦＥＴデバイスは、比較的広いバンドギャップ（〜３．４ｅＶ）から恩恵を得て、複数のＳｉベースのＭＯＳＦＥＴより高い降伏電圧を可能とする。より急峻なサブスレッショルドスイングを表示するＩＩＩ−Ｎ ＨＦＥＴは、モバイルアプリケーションのためのそのようなデバイスについて電力の効率性を有利に向上する。
本明細書で説明される材料は、添付の図面において例示の方法で図示され、限定の方法で図示されない。例示を簡潔かつ明確にすべく、図面において示される要素は必ずしも縮尺通りに描かれてはいない。例えば、幾つかの要素の寸法は、明確性のために他の要素に対して誇張されているかもしれない。更に、適切であると見なされた場合、対応する又は類似の要素を示すべく、複数の図面間で参照ラベルが繰り返されている。
一実施形態に係る急峻なＳＳを実現するため構成された、バランスが取られ、対向するＩＩＩ−Ｎ分極材料を含むゲートスタックを有するＨＦＥＴの断面図である。
一実施形態に係る、図１Ａに図示されたＨＦＥＴにおけるゲートスタックの拡大図である。
一実施形態に係るＧａ極性ＧａＮ結晶の等角図である。
一実施形態に係る図１ＡのＨＦＥＴ構造において観察されるネガティブキャパシタンス効果を示すグラフである。
一実施形態に係る、急峻なサブスレッショルド勾配を実現すべく構成された、バランスが取られ、対向する複数のＩＩＩ−Ｎ分極材料層を含む、ゲートスタックを有するＨＦＥＴの断面図である。
一実施形態に係る、図２Ａに示されるＨＦＥＴのサブスレッショルド特性のグラフである。
一実施形態に係る、急峻なサブスレッショルド勾配を実現するよう構成されたバランスが取られ、対向するＩＩＩ−Ｎ分極材料層を含むゲートスタックを有するＨＦＥＴの断面図である。
一実施形態に係る、図３Ａに示されるＨＦＥＴのサブスレッショルド特性のグラフである。
複数の実施形態に係る、ＩＩＩ−Ｎ組成の関数としての界面の電位のグラフ、及び図１Ａ、図２Ａ、又は図３Ａに示されるＨＦＥＴにおいて共に利用され得るＩＩＩ−Ｎ分極層の組成を更に示すグラフである。
複数の実施形態に係る、急峻なサブスレッショルド勾配を実現するよう構成されたバランスが取られ、対向するＩＩＩ−Ｎ分極材料層を含むゲートスタックを有するＨＦＥＴを形成する方法を示すフロー図である。
本発明の複数の実施形態に係る、急峻なサブスレッショルド勾配を有するＩＩＩ−Ｎ ＨＦＥＴを用いるモバイルコンピューティングプラットフォーム及びデータサーバマシーンを示す。
本発明の一実施形態に係る電子コンピューティングデバイスの機能ブロック図である。
１又は複数の実施形態は、同封された複数の図を参照して説明される。特定の複数の構成及び配置は、詳細に描かれ、説明されている一方で、これは例示の目的のみのためになされることが理解されるべきである。当業者であれば、本説明の趣旨及び範囲から逸脱することなしに、他の複数の構成及び配置が可能であることを認識するであろう。本明細書において詳細に説明される複数の技術及び／又は配置は、本明細書において詳細に説明されるもの以外の様々な他のシステム及び用途において用いられてよいことが当業者には明らかであろう。
以下の詳細な説明において、本明細書の一部を形成し、複数の例示的な実施形態を示す添付の複数の図面へ参照がされる。更に、特許請求の範囲に記載された主題の範囲を逸脱することなく、他の複数の実施形態が利用されてよく、構造的及び／又は論理的変更がなされてよいことが理解されるべきである。複数の方向及び参照、例えば、上昇、低下、上部、下部等は、図面において複数の特徴の記載を単に容易にするために使用され得ることもまた留意されるべきである。従って、以下の詳細な説明は、限定的意味で理解されるべきでなく、特許請求の範囲に説明された主題の範囲は、添付の特許請求の範囲及びそれらの均等物によってのみ定義される。
以下の説明において、多数の詳細が説明される。しかしながら、本発明は、これらの具体的な詳細がなくとも実施され得ることは当業者に明らかであろう。幾つかの例において、よく知られた複数の方法及びデバイスが、本発明を不明瞭にすることを回避すべく、詳細にではなく、むしろブロック図の形式において示される。本明細書全体における「１つの実施形態」又は「一実施形態」への参照は、本発明の少なくとも一実施形態に、当該実施形態が含まれることに関連して説明される、特定の特徴、構造、機能又は特性を意味する。従って、本明細書全体の様々な場所の「１つの実施形態において」又は「一実施形態において」という文言の表現は、本発明の同一の実施形態を必ずしも指す必要はない。更に、特定の特徴、構造、機能及び特性は、１又は複数の実施形態において任意の適した態様で組み合わされてよい。例えば、第１の実施形態は、２つの実施形態に関連する複数の特定の特徴、構造、機能、又は特性が、相互に排他的でないいずれの箇所においても、第２の実施形態と組み合わされてよい。
本発明の説明及び添付の特許請求の範囲に使用されるように、単数形「１の」、「１つの」及び「その」は、文脈において明らかにそうでないことが示されない限り、複数形も同様に含むことが意図される。本明細書において使用されるとき、「及び／又は」という用語は、関連する列挙された部材の１又は複数のもののありとあらゆる可能な組み合わせを指し、包含することもまた理解されるであろう。
「結合され」及び「接続され」という用語は、これらの派生語と共に、本明細書において、複数の要素間の機能的又は構造的関係を説明すべく使用されてよい。これらの用語は、互いに類義語として意図されないことを理解されるべきである。むしろ、複数の特定の実施形態において、「接続」は、２つ又はそれより多くの要素が、互いに直接的に物理的、光学的又は電気的に接触していることを示すように使用されてよい。「結合され」という用語は、２つ又はそれより多くの要素が、互いに（それらの間の他の介在する要素によって）直接的か若しくは間接的かのいずれかで物理的又は電気的に接触していること、及び／又は２つ若しくはそれより多くの要素が（例えば、因果関係においてのように）互いに協働又は相互作用することを示すように使用されてよい。
本明細書に使用されるように用語「わたって」「下に」「間に」及び「上に」は、そのような物理的関係に注目すべきである、他の複数の要素又は材料に対する１つの要素又は材料の相対的な位置を指す。例えば、複数の材料の文脈において、１つの材料若しくは別のものにわたって、又はそれらの下に配置された材料は、直接的に接してよく、又は１若しくは複数の介在する材料を有してよい。更に、２つの材料若しくは複数の材料の間に配置される１つの材料は、２つの層と直接的に接触してよく、又は１若しくは複数の介在する層を有してよい。対照的に、第１の材料、又は第２の材料若しくは材料「上の」材料は、第２の材料／材料と直接的に接触する。類似の区別が、コンポーネントアセンブリの文脈でなされるべきである。
本説明及び特許請求の範囲全体において使用されるように、「のうちの少なくとも１つ」又は「のうちの１又は複数のもの」という用語により列挙される複数の部材は、列挙された用語の任意の組み合わせを意味することが出来る。例えば、「Ａ、Ｂ、又はＣのうちの少なくとも１つ」という文言は、Ａ、Ｂ、Ｃ、並びにＡ及びＢ、Ａ及びＣ、Ｂ及びＣ、又はＡ、Ｂ及びＣを意味する。
急峻なサブスレッショルド勾配を有するＩＩＩ−Ｎトランジスタ及び関連付けられたエピタキシャル半導体ヘテロ構造が、本明細書に説明される。本明細書の複数の実施形態は、ＩＩＩ−Ｎ材料により可能となる大きな圧電及び自発分極場を利用することで、ネガティブキャパシタンス効果を介してトランジスタチャネルの静電制御を向上し、６０ｍＶ／ｄｅｃａｄｅより小さなＳＳを有するＦＥＴを実現する。複数の実施形態において、ＩＩＩ−Ｎ ＨＦＥＴはバランスが取られ、対向するＩＩＩ−Ｎ分極材料を有するゲートスタックを用いる。対向するＩＩＩ−Ｎ分極材料の全体の有効分極は、外場、例えば適用されるゲート電極の電圧に関連付けられる外場により変調される。複数の実施形態において、所望のトランジスタ閾値電圧（Ｖｔ）を実現すべく、ゲートスタック内のＩＩＩ−Ｎ材料間の分極強度差は、組成及び／又は膜厚により調節される。互いにバランスが取られ、対向するゲートスタック内の分極強度によって、前進及び反転するゲート電圧スイープの両方は、電荷キャリアが分極層及びＩＩＩ−Ｎチャネル半導体に及びそこから転送される際に、ドレイン電流において急峻なＳＳ応答を生成し得る。
図１Ａは、ＨＦＥＴ１０１の断面図である。この例示的な実施形態において、ＨＦＥＴ１０１は、より具体的にはＭＯＳデバイスであり、ＧａＮのような、アンドープチャネル半導体において実現可能な高電子移動度を更に参照して、ＭＯＳ−ＨＥＭＴとして分類されてよい。ＨＦＥＴ１０１におけるＩＩＩ−Ｎ材料は、基板１０２にわたって配置され、これは、実質的に予め定められた結晶方位を有する単結晶であってよい。基板１０２は、限定されないが、ＧａＮ、ＳｉＣ、サファイア、及びシリコンを含む様々な材料であってよい。シリコンは、従来型のシリコンＣＭＯＳを有するＨＦＥＴ１０１のモノリシック集積のために有利であり、そのような実施形態に対し、基板の結晶方向は、（１００）、（１１１）、（１１０）のいずれかであってよい。他の結晶方向もまた可能であり、（例えば４−１１°の）ミスカットの範囲が、基板１０２と上にある半導体バッファ１０５との間のよりよい格子整合のために利用されてよい。半導体バッファ１０５は、格子欠陥を閉じ込めるよう設計された幅広い多様な組成及び構造を有してよい。一実施形態において、半導体バッファ１０５は、非ＩＩＩ−Ｎ基板１０２との界面となる第１のＩＩＩ−Ｎ層である。そのような一実施形態において、半導体バッファ１０５は、１又は複数のＧａＮ材料層を含む。
ソース１３５、及びドレイン１４５は、接触金属１３５Ａ、１４５Ａを含み、これらは、限定されないが、Ｔｉ／Ａｕ合金のようなオーミック金属であってよい。それぞれ不純物ドープソース半導体領域１１２、１１３は、金属１３５Ａ、１４５Ａに電気的に結合される。不純物ドープ半導体領域１１２、１１３は、例えば、低い抵抗についてのＩｎｘＧａ１−ｘＮ及びＩｎＮのような低いバンドギャップグループのＩＩＩ−Ｎ材料であってよく、又は単にＮ型の（例えばＳｉドープ）ＧａＮであってよい。
ＨＦＥＴ１０１は、ソース１３５とドレイン１４５との間に配置されるゲートスタック１５０を含む。ゲートスタック１５０は、仕事関数金属を伴うゲート電極を含み、当該金属は、有利に、限定されないが、ＴｉＮのようなミッドギャップ金属、又は、限定されないが、Ｎｉ／Ａｕ合金のようなわずかにＰ型のものである。ゲート電極１２０は、電界効果を介してチャネル半導体１０７に静電的に結合する。本明細書の複数の実施形態はショットキーゲートアーキテクチャを利用し得る一方で、ＨＦＥＴ１０１は、ゲートスタック１５０がゲート誘電体１１５を含む例示的なＭＯＳアーキテクチャを示す。そのような複数のＭＯＳ実施形態は、有利にショットキーアーキテクチャより低いゲートリークを提供する。図１Ａに描かれるように、ゲート誘電体１１５はまた、ソース及びドレイン１３５、１４５からゲート電極１２０を分離してよい。ゲート誘電体１１５は、有利に、７又はより大きいバルク誘電率を有する材料である。１つの有利な実施形態において、ゲート誘電体１１５は、Ａｌ２Ｏ３である。限定されないが、ＩＩＩ−ＯＮのグループのような他の誘電体材料、及び、Ｇｄ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２のような他のｈｉｇｈ−ｋの誘電体、ＨｆＯＳｉＯ、ＴａＳｉｙＯｘ、ＡｌＳｉＯのようなｈｉｇｈ−ｋの金属ケイ酸塩、及びＨｆＯＮ、ＡｌＯＮ、ＺｒＳｉＯＮ、ＨｆＳｉＯＮのような他のｈｉｇｈ−ｋの酸窒化物もまた、ゲート誘電体１１５として適し得る。
ゲートスタック１５０は、ＩＩＩ−Ｎチャネル半導体１０７に近接した複数のＩＩＩ−Ｎ分極材料１０６、１０９を更に含む。描かれる例示的な実施形態において、分極材料１０６、１０９は、ＩＩＩ−Ｎスペーサ１０８によりチャネル半導体１０５から離間され、これはキャリア界面散乱等を低減すべく、２ＤＥＧ波動関数をチャネル半導体１０７内に閉じ込めるのに役立つ。スペーサ１０８は、高極性であってよく、分極材料１０６、１０９のいずれの膜厚より著しく薄い。一実施形態において、例えば、スペーサ１０８は、２ｎｍ未満の厚さ、及び有利には約１ｎｍの厚さを有するＡｌＮである。
チャネル半導体１０７は、ゲートスタック１５０の下部及び半導体バッファ１０５の上部に配置される。チャネル半導体１０７は、半導体バッファ１０５に対しエピタキシャルであり、従って、２つの材料の結晶方位は位置合わせされている。ゲートスタック１５０内の全ての半導体膜が実質的に単一の結晶性であるよう、ＩＩＩ−Ｎ分極材料１０６、１０９は、同様にチャネル半導体１０７に対しエピタキシャルである。特定の環境下で、２次元電子ガス（２ＤＥＧ）１１１が形成されるよう、チャネル半導体１０７は、ＩＩＩ−Ｎ分極材料１０６、１０９から区別できる圧電及び自発分極強度を有する任意のＩＩＩ−Ｎ材料であってよい。ソース及びドレイン１３５、１４５は、２ＤＥＧ１１１を介して電気的に結合される。例示的な実施形態において、チャネル半導体１０７は、ＧａＮを有する。そのような一実施形態において、チャネル半導体１０７は、バイナリ合金ＧａＮであって、１１００ｃｍ２／Ｖ＊ｓ又はより大きなキャリア移動度を有するべく、実質的にドープされていない。
チャネル半導体１０７及び分極材料１０６、１０９は、ゲート誘電体１１５を介して全てゲート電極１２０に結合される。チャネル半導体１０７及び分極材料１０６、１０９の相対的な分極強度に依存して、２ＤＥＧ１１１は、外部適用場が存在しない場合に存在してよく（例えば、デプレッションモード）、又は２ＤＥＧ１１１は、外部適用場が加えられた場合にのみ存在してよい（例えば、エンハンスメントモード）。２ＤＥＧ１１１がゲートスタック１５０内に形成する点は、Ｖｔに対応する。複数の実施形態において、ゲートスタック１５０内のＩＩＩ−Ｎ分極材料１０６及び１０９は、外場が存在しない場合に、バランスが取られ対向する分極を有する。対向する分極のバランスが取られている場合、複数の材料１０６、１０９の全体の有効分極は、外場の適用を介して２つの対向する分極の間で変調されることが出来、Ｖｔは０Ｖを目標とされてよい。更なる複数の実施形態において、ゲートスタック１５０より上の（例えば、ソース／ドレイン領域１３５、１４５内の）ＩＩＩ−Ｎ分極材料１０６及び１０９の対向する分極は、バランスが取られない。特定のそのような実施形態において、ソース／ドレイン領域１３５、１４５内のバランスが取られていない分極は、２ＤＥＧが広いトランジスタ動作範囲にわたってこれらの領域で維持されることを確実にする。
図１Ａに示される例示的な実施形態において、ＩＩＩ−Ｎ分極材料１０６及び１０９は、チャネル半導体１０７の同一の側にあり、より具体的には、スペーサ１０８との界面となる隣接する横方向領域又はアイランド部を占める。図１Ａにおける複数の矢印は、ＩＩＩ−Ｎ分極材料１０６、１０９の対向する分極場極性を示す。図１Ｂは、ゲートスタック１５０内の２つの隣接するＩＩＩ−Ｎ分極材料１０６、１０９の拡大図である。ゲートスタック１５０の外側で、分極材料１０９が優勢である一方で、ゲートスタック１５０内に、対向する極性を有する分極双極子電荷の場所が存在する。ドナー型及びアクセプタ型の状態は、それぞれＱＤ、ＱＡとして示される。外部の電場が適用されない（例えば、Ｖｇ＝０Ｖ）場合の図１Ｂに図示される状態に対して、複数の分極材料の１つ（例えば、分極材料１０６）は、チャネル半導体１０７のＧａ極性界面から負電荷を除去する分極場極性を有する。分極材料の他のもの（例えば、分極材料１０９）は、チャネル半導体１０７のＧａ極性界面に負電荷を置く分極場極性を有する。参考までに、ＧａＮウルツ鉱結晶構造は、図１Ｃに描かれる。ＧａＮ及び本明細書に説明される他の複数のＩＩＩ族窒化物は、これらのウルツ鉱型結晶形が反転対称性を欠き、より具体的には、｛０００１｝平面が等価でないことにおいて顕著である。｛０００１｝平面の１つは、通常Ｇａ面（＋ｃの極性）として呼称され、他のものは、Ｎ面（−ｃの極性）として呼称される。図１Ａに示されるように、平面型ＩＩＩ族−Ｎデバイスについて多くの場合、｛０００１｝面の１つ又は他のものは、基板表面により近接し、それゆえ、Ｇａ（又は他のＩＩＩ族元素）の３つの結合が基板（例えば、基板１０２）に対して向く場合、Ｇａ極性（＋ｃ）と称されてよく、Ｇａ（又は他のＩＩＩ族元素）の３つの結合が基板から離れて向く場合、Ｎ極性（−ｃ）として参照されてよい。
遷移動作中の負のゲートバイアス電圧に応答して、電子は、２ＤＥＧ１１１へと集合し始め、理論によっては束縛されないが、複数の発明者は、現在、追加の電子がゲート電位によりはね返されるように、充填されたアクセプタ状態（Ｑ'Ａ）から２ＤＥＧ１１１へ転送されるべきことを理解している。これらの追加の電子は表面電荷ポテンシャル（φ）を向上させること、及び、６０ｍＶより小さく変化するゲート電極のバイアス電圧に応答して２０℃でドレインでの電流の大きさの１桁分の変化を引き起こすことを担うものと考えられる。ｄＶＧ／ｄφは、１．０以下に減少される場合、ネガティブキャパシタンスが観測される。ネガティブキャパシタンスは、２０℃で測定されるゲートキャパシタンス（ＣＧ）及び１ＭＨｚの摂動が分極材料１０６、１０９を欠く制御ＨＦＥＴについて破線でプロットされる、図１Ｄにおいて更に図示される。この制御の処理（ｉ）では、ゲート誘電体１１５が直接的にスペーサ１０８上に配置され、直列容量が半導体チャネル１０７（Ｃ１０７）、スペーサ１０８（Ｃ１０８）及びゲート誘電体１１５（Ｃ１１５）を含む。ＣＧはまた、分極層１０６、１０９の有効キャパシタンス（Ｃ１０６，１０９）を更に含む直列容量を有するＨＦＥＴ１０１に対しての処理（ｉｉ）として、実線でプロットされる。フラットバンドにわたる電圧に対して、ＣＧは分極層１０６、１０９の存在により減少される。しかしながら、小さなＶＧに対して、ＣＧは、実際には、ゲートスタック１５０へと追加する分極層の膜厚に関わらず、分極層１０６、１０９を含むＨＦＥＴ１０１より高い。
特定の有利な実施形態において、ＩＩＩ−Ｎ分極材料１０６、１０９は単結晶（即ち、それらを分離する結晶粒界によって領域を分離しない）であるが、別個の合金組成を有する。例えば、分極材料１０６は、チャネル半導体１０７のＧａ極性界面から負電荷を除去する分極場極性を有するＩｎリッチであってよく、その一方で分極材料１０９は、外場の存在しない場合、チャネル半導体１０７のＧａ極性界面に負電荷を与える分極場極性を有するＡｌリッチである。図１Ａ及び図１Ｂに示される実施形態において、この組成変調は、１０ｎｍより小さい、有利には２ｎｍと５ｎｍとの間の横方向の距離（ｘの寸法）にわたって生じ得る。
一実施形態において、ゲートスタック１５０内の分極層１０６、１０９のｚ方向の厚さは、３ｎｍより小さい。横方向の組成変調を介して対向する分極材料を形成する１つの技術は、８００℃と１０００℃との間で実行される金属有機物化学蒸着（ＭＯＣＶＤ）処理による。そのような一実施形態において、前駆体ガスは、９００℃以下の安定状態成長温度におけるＡｌ０．８３Ｉｎ０．１７Ｎの組成をターゲットとすべく導入される。横方向に均一である場合、このターゲットとなる膜は、外場が存在しない場合、チャネル半導体１０７のＧａ極性界面に負電荷を置くべく、均一に向き付けられた分極を有する。しかしながら、横方向の組成変調は、より高い成長温度（例えば、８００℃と１０００℃との間）において、特にＡｌＮスペーサ１０８上で成長される場合に、及び、より具体的には少なくとも９００℃の温度で成長され、ＡｌＮスペーサ１０８においてその場で成長される場合に生じることが発見されている。ＡｌＮリッチな材料１０９に横方向に隣接するＩｎＮリッチな材料１０６を有するＡｌＩｎＮ膜は、より低い温度（例えば７００℃）を有するＡｌＮスペーサ１０８の成長条件とＡｌ０．８３Ｉｎ０．１７Ｎ成長条件との間の少なくとも遷移期間中に形成されてよい。ＡｌＩｎＮの成長は、この遷移期間の完了の後に終端されることが出来るか、又は安定化された成長条件が所望の横方向の組成変調を維持出来る場合には、４ｎｍ以上、有利には７ｎｍと２０ｎｍとの間のｚ方向の厚さに到達すべく無期限に継続され得るかのいずれかであってよい。
成長条件が、横方向の組成変調を無期限に維持し得ない複数の実施形態において、（例えば、ソース／ドレイン１３５、１４５において示されるように）実質的に単一の分極場極性を有する成長被覆膜は、リセスエッチングされ、又はある閾値の厚さに戻るように研磨されてよい。この下には、（例えば３ｎｍより小さい）対向する極性の２つの分極材料が存在する。図１Ａ、１Ｂにおいて図示される横方向に変調された分極場極性を有する分極材料１０６、１０９はまた、横方向のエピタキシャルオーバーグロース技術の使用を介してより厚い膜（例えば、７ｎｍ−２０ｎｍ）において実現されてよい。例えば、２０ｎｍのｚ方向の寸法の側壁を有するＩＩＩ−Ｎ材料の側壁上での横方向の成長は、例えば、５−１０ｎｍの成長サイクルを使用して予め定められたＩｎＮリッチな組成と予め定められたＡｌＮリッチな組成との間で変化する成長条件によって実行されてよい。
複数の実施形態において、ＩＩＩ−Ｎ ＨＦＥＴは、対向し、バランスが取られた分極場極性を有する複数の分極材料層を備える。そのような実施形態に対して、図１Ａ及び図１Ｂに示される横方向の組成変調よりむしろ、組成変調は、成長基板に直交する成長軸に沿う。複数の分極材料層を有する複数の実施形態は、少なくとも２つの分極膜を含み、分極膜の各々は固定された優勢極性を有し、従って、任意の所望の厚さ（即ち、限定されないが、遷移成長環境に対応する厚さ）であってよい。分極材料層の組成及び膜厚は、これらの分極強度がバランスが取られ、これらの場の極性が、外部の電場が存在しない場合に互いに対向するよう、調節されてよい。トランジスタゲートスタック内の全体の有効分極は、次に外部の電場による変調の対象となる。複数の分極層を有する複数の実施形態は、ＨＦＥＴエピタキシアーキテクチャにおいて追加的な自由度を有利に提供し、これらの自由度の１つは、チャネル半導体に対する各分極層の相対的な位置である。分極層の組成及び分極層のｚ方向の厚さは、そのようなＨＦＥＴエピタキシャル構造に対するもう２つの追加的な自由度であり、これらの自由度は、ゲート電圧スイープ方向に関わらず、急峻なＳＳ勾配を可能とするターゲット電圧へＶｔを調節すべく利用されてよい。
図２Ａは、実施形態に係る、バランスが取られ、対向するＩＩＩ−Ｎ分極材料層を含むゲートスタック２５０を有するＨＦＥＴ２０１の断面図であり、ここで、第１及び第２のＩＩＩ−Ｎ分極材料１０６、１０９は、両方、チャネル半導体１０７のＧａ極性界面にわたって配置される層である。図３Ａは、実施形態に係る、バランスが取られ、対向するＩＩＩ−Ｎ分極材料層を含むゲートスタック３５０を有するＨＦＥＴ３０１の断面図であり、ここで、分極材料１０９は、チャネル半導体１０７のＧａ極性界面にわたって配置される層であり、チャネル半導体１０７は、ＩＩＩ−Ｎ分極材料１０６の層のＧａ極性界面にわたって配置される。
まず図２Ａを参照すると、ＨＦＥＴ２０１は、ＨＦＥＴ１０１に対して説明されたように、実質的にゲート電極１２０、ゲート誘電体１１５、ソース及びドレイン１３５、１４５、基板１０２、並びにバッファ層１０５を含む。チャネル半導体１０７及びスペーサ１０８はまた、ＨＦＥＴ１０１の文脈において、上記の特性のいずれかを有し得る。例示的な一実施形態において、チャネル半導体１０７は、１０ｎｍまたはより多くの厚さを有するアンドープＧａＮ層であり、スペーサ１０８は２ｎｍ未満の厚さのＡｌＮである。ＩＩＩ−Ｎ分極材料１０６、１０９は、チャネル半導体１０７にわたって配置される。図示されるように、分極材料１０６は、チャネル半導体１０７のＧａ面から電荷を除去する第１の極性を有し、一方で分極材料１０９は反対の極性を有する。例示的な実施形態において、ＩＩＩ−Ｎ分極材料１０６は、ゲートスタック２５０内で少なくとも４ｎｍ、有利には７ｎｍと２０ｎｍとの間の層の厚さＴ1を有する。ゲートスタック２５０内で、ＩＩＩ−Ｎ分極材料１０９は同様に、少なくとも４ｎｍ、有利には７ｎｍと２０ｎｍとの間の層の厚さＴ２を有する。これらのより大きな厚さは、組成変調を有し得る任意の遷移領域が過剰となり、各分極材料層において１つの高い優勢分極場極性が存在することを確実にする。更なる実施形態において、Ｔ２は、ゲートスタック２５０内でＴ１の１０％以内である。
分極材料１０９は、分極材料１０６とチャネル半導体１０７との間に配置される。より具体的には、分極材料１０６は、チャネル半導体１０７のＧａ面との界面となる下部分極層であり、分極材料１０９は、分極材料１０６のＧａ面との界面となる上部分極層を形成する。分極材料１０６、１０９の代替的な積層が可能である一方で、図示される順序付けは、ゲートスタック２５０内でＩＩＩ−Ｎ分極材料１０６が予め定められた厚さＴ１を有し、分極材料１０９が分極材料１０６の分極場強度の最も良いバランスを取る予め定められた厚さＴ２を有することを可能とする。分極材料１０９は、ゲートスタック２５０を超えてより大きな厚さＴ２を更に有してよく、この厚さは、ソース／ドレイン領域１３５／１４５において２ＤＥＧ内の高い電荷キャリア密度を確実にする。Ｔ２における変化は、例えばゲートリセス処理を介して実現されてよく、リセス処理は、ＩＩＩ−Ｎ分極材料１０６の対向する分極場極性のバランスを取るために必要とされるように、ゲートスタック２０５内の分極材料１０９を薄くし得る。更なる実施形態において、膜厚Ｔ２は、ソース／ドレイン領域１３５／１４５内にあるより少なくとも数ナノメートル、ゲートスタック２５０内でより小さい。
図３Ａを次に参照すると、ＨＦＥＴ１０１及びＨＦＥＴ２０１について説明されるように、ＨＦＥＴ３０１は、ゲート電極１２０、ゲート誘電体１１５、ソース及びドレイン１３５、１４５、基板１０２及びバッファ層１０５を実質的に含む。チャネル半導体１０７及びスペーサ１０８はまた、ＨＦＥＴ１０１及びＨＦＥＴ２０１の文脈において、上述した特性のいずれかを有してよい。例示的な一実施形態において、チャネル半導体１０７は、少なくとも７ｎｍの厚さ及び有利には１０ｎｍ、又はより多くの厚さを有するアンドープＧａＮ層である。例示的な実施形態において、スペーサ１０８は２ｎｍより小さいＡｌＮである。チャネル半導体１０７は、分極材料１０６と分極材料１０９との間に配置される。より具体的には、チャネル半導体１０７は、ＩＩＩ−Ｎ分極材料１０６のＧａ極性界面とヘテロ接合を形成し、分極材料１０９は、チャネル半導体１０７のＧａ面との界面をなす上部分極層を形成する。ＧａＮチャネル半導体１０７が更に、分極材料１０６の格子間隔から分極層１０９の格子間隔への遷移として働き得るという意味で、ＨＦＥＴ３０１のエピタキシャルアーキテクチャは、ＨＦＥＴ２０１のものを超えて利点を有する。各分極層は、次にＧａＮに対する格子不整合の対象となり得、ＧａＮは、分極層の格子定数の間の中間である格子定数を有し得る。
ＨＦＥＴ３０１において、分極材料１０６は、チャネル半導体１０７のＧａ面から負電荷を除去する第１の極性を再び有する。分極材料１０９は、反対の極性を有し、チャネル半導体１０７のＧａ面に負電荷を置く。ＨＦＥＴ２０１に対して説明されるように、分極材料の膜厚Ｔ１及びＴ２は、ゲートスタック３５０内の対向する場の間の分極強度のバランスを取るべく選択され、従って分極材料組成の関数となる。複数の実施形態において、分極材料層の厚さＴ１及びＴ２の両方は少なくとも４ｎｍであり、有利には、７ｎｍと２０ｎｍとの間であり、組成変調を有してよい任意の遷移領域が過剰とされ、各分極膜における１つの高い優勢分極場極性が存在することを確実にする。更なる実施形態において、ゲートスタック３５０内で、Ｔ２は、Ｔ1の１０％以内である。図３Ａに図示される例示的な実施形態において、ゲート電極１２０は、リセスされず、分極材料１０９は、ゲートスタック３５０内、及びソース／ドレイン１３５／１４５内の両方で固定された厚さのＴ２を有する層を形成する。代替的な実施形態において、しかしながら、ゲート電極１２０は、ゲートスタック３５０内で分極場のバランスを取るために（例えば、図２Ａにおいて示されるように）リセスされてよいが、一方で、２ＤＥＧ１１１がソース／ドレイン１３５／１４５へ拡張することをなお確実にする。
対向する分極場が、ゲートスタック内でよくバランスが取られた強度（即ち、実質的に等しい強度）を有する場合、全体の有効分極は、例えば、ゲート電極上のバイアス電圧の適用から結果として生じる外場の適用を介して２つの対向する分極の間で変調されることが出来る。バランスが取られた対向する分極場に対して、急峻なサブスレッショルドスイングは、ゲート電圧の正及び負のスイープの両方において実現されることが出来る。図２Ｂは、そのような実施形態に係るＨＦＥＴ２０１のサブスレッショルド特性のグラフである。図３Ｂは、別のそのような実施形態に係るＨＦＥＴ３０１のサブスレッショルド特性のグラフである。ｄＶＧ／ｄφの減少は、ＩＩＩ−Ｎ分極材料１０６、１０９内で充填された状態とチャネル半導体１０７との間の電子の転送に対応し、小さなヒステリシスは、２００ｍＶ以下であるゲート電極バイアス電圧のスイープする方向の関数として変化するＶｔによって予期され得ることに留意されたい。バランスが取られた分極強度のために適切に選択された分極材料１０６、１０９の厚さと組成によって、ＩＩＩ−Ｎ分極材料１０６、１０９は、０Ｖに向かって６０ｍＶより小さく増加（図２Ｂ及び図３Ｂにおける実線）するゲートバイアス電圧に応答して、２０℃でドレイン電流の大きさの１桁分の増加を引き起こす。材料１０６、１０９はまた、０Ｖに向かって６０ｍＶより小さく減少（図２Ｂ及び図３Ｂにおける破線）するゲートバイアス電圧に応答して、２０℃でドレイン電流の大きさの１桁分の減少を引き起こす。言い換えると、０ボルトを中央とするＶｔを有して、サブスレッショルド勾配は、ＨＦＥＴ２０１及びＨＦＥＴ３０１の両方に対するｏｆｆ−ｔｏ−ｏｎスイッチング及びｏｎ−ｔｏ−ｏｆｆスイッチングの両方における熱的限度を超える。対向する極性の分極強度は、バランスが取られないので、低下したサブスレッショルド勾配（例えば、＞６０ｍＶ／ｄｅｃ）は、少なくとも１つの電圧スイープ方向で観察されてよい。
ＨＦＥＴ２０１及びＨＦＥＴ３０１の両方に対してＶｔは０ボルトを中央とする一方で、ＨＦＥＴ２０１とＨＦＥＴ３０１との間のエピタキシャルアーキテクチャにおける差は、異なるＩＤＶＱ特性をもたらす。ＨＦＥＴ２０１において、負極性の外部ゲート電位の増大が適用される場合、チャネル内の負電荷は、層１０６及び１０９の界面からチャネル半導体１０７への電荷移動により増大し、チャネル電位が、適用されるゲート電位の増加のみに起因して可能であり得たより多く加増することを引き起こす。これは、電圧のステップアップ効果、即ちネガティブキャパシタンス効果、及びスイープアップ上で６０ｍＶ／ｄｅｃａｄｅより小さいサブスレッショルドスイングをもたらす。正極性の外部ゲート電位を減少させることが適用される場合に、反対のことが生じる。ＨＦＥＴ３０１において、負極性の外部ゲート電位の減少が適用される場合、チャネル内の負電荷は、チャネルから界面層１０６への電荷移動により減少し、チャネル電位が、適用されるゲート電位の減少のみに起因して可能であり得たより多く低減することを引き起こす。これは、スイープダウン上の６０ｍＶ／ｄｅｃａｄｅより小さいサブスレッショルドスイングをもたらす。反対のことが、正極性の外部ゲート電位の増大が適用されるときに生じる。
複数の実施形態において、ＩＩＩ−Ｎ分極層１０６は、ＩｎＧａＮ又はＡｌＩｎＮ合金であり、ＩＩＩ−Ｎ分極層１０９はＡｌＩｎＮか又はＡｌＧａＮのいずれかの合金である。各材料の組成は、分極強度のバランスを取り、対向する極性を実現するために制限される。図４は、ＨＦＥＴ１０１、又はＨＦＥＴ２０１、又はＨＦＥＴ３０１の複数の実施形態に係る、エピタキシャル構造において組み合わされ得る、ＩＩＩ−Ｎ分極層の組成を強調するＩＩＩ−Ｎ組成の関数としての束縛界面ポテンシャルのグラフである。図４において、分極層１０６として適した正のＧａ面／ＧａＮ界面密度を有する合金割合の３つの例示的な範囲は、３０６Ａ、３０６Ｂ及び３０６Ｃとして強調される。分極層１０９として適した負のＧａ面／ＧａＮ界面密度を有する合金割合の２つの例示的な範囲は、同様に３０９Ａ及び３０９Ｂとして強調される。図４において図示される組成の範囲は、複数の実施形態に係る、表１に列挙される３つの例示的なＨＦＥＴエピタキシャル構造Ａ、Ｂ、及びＣを形成するために組み合わされてよい。
Figure 2017509150
図４及び表１に示されるように、分極層１０６は、ｘが０．６から０．４の間のＡｌｘＩｎ１−ｘＮであってよく（３０６Ａ）、又はｘが０．２から０．５の間であるＩｎｘＧａ１−ｘＮであってよく（３０６Ｂ）、その一方で、分極層１０９は、ｘが０．８と１との間であるＡｌｘＩｎ１−ｘＮである（３０９Ａ）。これらの実施形態のいずれかにおいて、分極層１０９は、ＧａＮと有利に格子整合するためにＡｌ０．８３Ｉｎ０．１７Ｎであってよい。これらの実施形態の第１のものにおいて、ＡｌｘＩｎ１−ｘＮ分極層１０６におけるＡｌのより小さい割合は、ＡｌｘＩｎ１−ｘＮ分極層１０９におけるＡｌのより大きな割合とバランスが取られ得る。これらの実施形態の第２のものにおいて、ＩｎｘＧａ１−ｘＮ分極層１０６におけるＩｎのより大きな割合は、ＡｌｘＩｎ１−ｘＮ分極層１０９におけるＡｌのより大きな割合とバランスが取られ得る。いずれかの実施形態において、負及び正の束縛界面密度がより整合された分極層の厚さの間のよりよい整合が可能である。
図４に図示され、表１に列挙される第３の実施形態において、分極層１０６は、ｘが０．０３から０．２の間であるＩｎｘＧａ１−ｘＮであってよく（３０６Ｃ）、その一方で分極層１０９は、適切な対向する分極場を提供すべく、ｘが０．１と０．４との間のＡｌｘＧａ１−ｘＮ（３０９Ｂ）である。この実施形態において、Ｉｎのより大きな割合は、Ａｌのより大きな割合とバランスを取る。
表１におけるもののような分極材料の組成を含むエピタキシャルアーキテクチャは、外場が存在しないチャネル半導体１０７のＧａ面上に十分な負電荷を置くようＩＩＩ−Ｎ分極材料１０９の組成を選択することにより設計され得る。その一方で、特定の分極強度を実現するために必要とされる分極材料の厚さＴ２を可能とすべく、下にある又は上にあるＩＩＩ−Ｎ材料との適切な格子整合もまた有する。次にＩＩＩ−Ｎ分極材料１０６の組成は、（外場が存在しない場合に）分極層材料１０９によりチャネルに置かれた電荷とバランスを取るべく、チャネル半導体１０７のＧａ面から十分な負電荷を離すために選択され得る。ＩＩＩ−Ｎ分極材料１０９の組成は、更にバランスが取られたＩＩＩ−Ｎ分極材料１０６がまた、バランスが取られた分極場を提供するために必要とされるＩＩＩ−Ｎ分極材料の厚さＴ１を可能とすべく、下にある又は上にあるＩＩＩ−Ｎ材料に対して適切な格子整合を有することを確実にすべく選択されてよい。繰返し可能な固定された分極場極性（例えば７ｎｍ）のために必要な最小の厚さにわたって更に制限されたＴ１及びＴ２によって、図４のような束縛界面密度のグラフは、最小の厚さＴ１を有する場合、少なくとも最小の厚さＴ２をまた有する分極材料１０９の分極場のバランスを取ることが出来る、分極材料１０６の組成を選択するのに利用されてよい。分極材料１０６又は１０９は、十分に格子整合される場合、厚さＴ１及び／又は厚さＴ２は、より大きくともよい。０Ｖに最寄りの値をターゲットとするＶｔを実現すべく必要とされるように、いずれかの分極層は他方より大きな厚さを有する。
特に、ＨＦＥＴ１０１、２０１又は３０１のいずれかは、システムオンアチップを有する電子デバイス構造において実装されてよい。例えば、構造は、シリコン相補的金属酸化物半導体（ＣＭＯＳ）回路部１０２、ＩＩＩ−Ｎ材料ベースのデバイス部１０３、基板上に実装される他のデバイス部を含んでよい。ＩＩＩ−Ｎ材料ベースのデバイス（例えば、トランジスタ１００又はトランジスタ２００）は、基板上に、基板上方で、あるいは基板内に形成されるＩＩＩ−Ｎ材料領域上で形成されてよい。例えば、基板は、本明細書に説明されるようにシリコンであってよい。ＩＩＩ−Ｎ材料領域は、例えばデバイス要求に基づいて、ＣＭＯＳ回路部に隣接して形成されてよい。
複数の横方向及び／又は平面型チャネルを有する複数の構造に対して図示されるが、本明細書に説明される複数の技術は、鉛直方向に向き付けられた複数のＭＯＳＦＥＴデバイス、又は複数のマルチゲートＭＯＳＦＥＴデバイスに拡張されてよい。そのような非平面型トランジスタの実施形態において、ゲート誘電体及びゲート電極は、複数の寸法のＩＩＩ−Ｎチャネル半導体及び複数の分極材料の周囲を包み込んでよい。そのような実施例は、複数のＩＩＩ−Ｎ分極層、特にＨＦＥＴ３０１に対し結合するより強いゲート電極の利点を得てよく、ここで、ＩＩＩ−Ｎ分極層はチャネル半導体の反対側にある。非平面型デバイスは、更に、本明細書に説明されるＩＩＩ−Ｎ分極層の一方又は両方を形成をすべく、横方向のオーバーグロースエピタキシの使用から恩恵を得てよい。
図５は、複数の実施形態に係る、急峻なサブスレッショルド勾配を実現するよう構成されたバランスが取られ、対向する複数のＩＩＩ−Ｎ分極材料層を含むゲートスタックを有するＨＦＥＴを形成するための方法５０１を示すフロー図である。しかしながら、本明細書の複数の実施形態は、追加的な動作を含んでよく、特定の動作が省略されてよく、又は複数の動作は提供された順序を外れて実行されてよい。
方法５０１は、限定されないが、分子ビームエピタキシ（ＭＢＥ）又はＭＯＣＶＤのような任意の公知のエピタキシャル成長技術を使用して、基板１０２のような基板上の、バッファ１０５のようなＩＩＩ−Ｎバッファの成長から始める。ＩＩＩ−Ｎバッファの成長後に、方法５０１は、動作５２０において、バッファ上でＩＩＩ−Ｎチャネル半導体をエピタキシャル成長させる段階を更に伴うか、又は、動作５２５において、バッファ上でＩＩＩ−Ｎ分極層をエピタキシャル成長させる段階を更に伴うかのいずれかである。第１の実施形態において、動作５２０は、少なくとも７ｎｍの厚さのＧａＮチャネル半導体を成長させることを伴い、ＡｌＮスペーサはＧａＮチャネル半導体上で２ｎｍ未満の厚さまでエピタキシャル成長される。第２の実施形態において、動作５２５は第１の圧電及び自発分極場極性を有する少なくとも４ｎｍの厚さのＩＩＩ−Ｎ分極層を成長することを伴う。例示的な一実施形態において、動作５２５は、正の束縛Ｇａ面／ＧａＮ界面密度を有するＩｎリッチなＩＩＩ−Ｎ合金を成長することを伴う。
方法５０１は、動作５２０から動作５３０へ継続し、ここで第１の圧電及び自発分極場極性を有する少なくとも４ｎｍのＩＩＩ−Ｎ分極層が、ＩＩＩ−Ｎスペーサ上で成長される。例示的な一実施形態において、動作５３０は、正の束縛Ｇａ面／ＧａＮ界面密度を有するＩＩＩ−Ｎ合金を成長させることを伴う。代替的な実施形態において、方法５１０は動作５２５から動作５３５へ継続し、少なくとも７ｎｍの厚さのＧａＮチャネル半導体は、第１のＩＩＩ−Ｎ分極層上でエピタキシャル成長され、ＡｌＮスペーサは、ＧａＮチャネル半導体上で２ｎｍ未満の厚さまでエピタキシャル成長される。
方法５０１は、動作５３０から動作５４０へ継続し、ここで、第２のＩＩＩ−Ｎ分極層は、ＩＩＩ−Ｎスペーサ上で少なくとも４ｎｍの厚さにエピタキシャル成長される。例示的な一実施形態において、動作５４０は、負の束縛Ｇａ面／ＧａＮ界面密度を有するＩＩＩ−Ｎ合金をエピタキシャル成長させることを伴う。代替的な実施形態において、方法５０１は、動作５３５から動作５４５へ継続し、ここで、ＩＩＩ−Ｎ分極層は、ＩＩＩ−Ｎスペーサ上で少なくとも４ｎｍの厚さに成長される。例示的な一実施形態において、動作５４５は、負の束縛Ｇａ面／ＧａＮ界面密度を有するＩＩＩ−Ｎ合金をエピタキシャル成長させることを伴う。
動作５４０又は動作５４５に続いて、図２Ａ又は図３Ａで描かれるような複数の分極層及びチャネル半導体を含むエピタキシャル構造は、従来技術を使用してソース／ドレイン半導体層をエピタキシャル成長させることにより完成され得る。動作５５０で、ゲートリセスエッチングは、上部ＩＩＩ−Ｎ分極層を露出させ、ゲート誘電体及びゲート電極仕事関数金属をリセスに堆積させるように実行されてよい。あるいは、持ち上げられたソース／ドレイン半導体は、上部ＩＩＩ−Ｎ分極層上にゲート誘電体及びゲート電極仕事関数金属を堆積させる後に続けて成長されてよい。方法５０１は、次に、動作５６０において完了し、ここで、相互接続メタライゼーションは、ＨＦＥＴゲート電極、ソース及びドレイン上に堆積される。
図６は、モバイルコンピューティングプラットフォーム１００５及び／又はデータサーバマシーン１００６が、本発明の複数の実施形態に係る、バランスが取られ、対向するＩＩＩ−Ｎ分極材料を用いる少なくとも１つのＩＩＩ−Ｎ ＨＦＥＴを含むＩＣを用いるシステム１０００を示す。サーバマシン１００６は、例えば、ラック内に配置された、及び電子データ処理のために共にネットワーク接続された任意の数の高性能コンピューティングプラットフォームを含む任意の商用サーバであってよく、これらの高性能コンピューティングプラットフォームは、例示的な実施形態において、パッケージドモノリシックＩＣ１０５０を含む。モバイルコンピューティングプラットフォーム１００５は、電子データディスプレイ、電子データ処理、無線電子データ送信、又は同様のものの各々のために構成された任意の携帯デバイスであってよい。例えば、モバイルコンピューティングプラットフォーム１００５は、タブレット、スマートフォン、ラップトップコンピュータ等のいずれかであってよく、ディスプレイスクリーン（例えば、容量性、誘導性、抵抗性、又は光学的タッチスクリーン）、チップレベル又はパッケージレベルの集積システム１０１０、及びバッテリ１０１５を含んでもよい。
拡大図１０２０内に図示される統合システム１０１０内に配置されるか、又は、サーバマシン１００６内のスタンドアローンパッケージドチップとするかのいずれにせよ、パッケージドモノリシックＩＣ１０５０は、例えば、本明細書の他の箇所で記載されるようなバランスが取られ、対向するＩＩＩ−Ｎ分極材料を用いる少なくとも１つのＩＩＩ−Ｎ ＨＦＥＴを含むメモリチップ（例えばＲＡＭ）、又はプロセッサチップ（例えば、マイクロプロセッサ、マルチコアマイクロプロセッサ、グラフィクプロセッサ、又は同様のもの）を有する。モノリシックＩＣ１０５０は、（例えば、更に、送信経路上の電力増幅器及び受信経路上の低ノイズ増幅器を含むデジタルベースバンド並びにアナログフロントエンドモジュールを有する）電力管理集積回路（ＰＭＩＣ）１０３０、広帯域ＲＦ（無線）送信機及び／又は受信機（ＴＸ／ＲＸ）を含むＲＦ（無線）集積回路（ＲＦＩＣ）１０２５、並びに、それらのコントローラ１０３５のうちの１又は複数のものと共にボード、基板、又はインターポーザ１０６０に更に結合されてよい。
機能的に、ＰＭＩＣ１０３０は、バッテリ電力の調整、ＤＣ−ｔｏ−ＤＣ変換等を実行してよく、それゆえ、バッテリ１０１５に、及び他の機能的モジュールへ電流供給を提供する出力と結合された入力を有する。更に図示されるように、例示的な実施形態において、ＲＦＩＣ１０２５は、アンテナ（不図示）に結合された出力を有し、当該アンテナは、限定されないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、並びに、３Ｇ、４Ｇ、５Ｇ及び以降に指定された任意の他の無線プロトコルを含む、多数の無線規格又は無線プロトコルのいずれかを実装するためのものである。代わりの複数の実施例において、これらのボードレベルモジュールの各々は、モノリシックＩＣ１０５０のパッケージ基板上に結合された別個のＩＣ上に又はモノリシックＩＣ１０５０のパッケージ基板に結合された単一のＩＣ内に集積されてよい。
図７は、本開示の少なくとも幾つかの実施例に従って配置されたコンピューティングデバイス１１００の機能ブロック図である。コンピューティングデバイス１１００は、例えば、プラットフォーム１００５又はサーバマシン１００６内に見られてよい。デバイス１１００は、限定されないが、プロセッサ１１０４（例えば、アプリケーションプロセッサ）のような多数のコンポーネントをホストするマザーボード１１０２を更に含む。これは、本発明の複数の実施形態に係る、バランスが取られ、対向するＩＩＩ−Ｎ分極材料を用いる少なくとも１つのＩＩＩ−Ｎ ＨＦＥＴを更に組み込み得る。プロセッサ１１０４は、物理的及び／又は電気的にマザーボード１１０２に結合され得る。幾つかの例において、プロセッサ１１０４は、プロセッサ１１０４内にパッケージ化された集積回路ダイを含む。 一般的に、「プロセッサ」又は「マイクロプロセッサ」という用語は、複数のレジスタ及び／又はメモリからの電子データを処理して、その電子データを複数のレジスタ及び／又はメモリに更にストアされ得る他の電子データに変換する、任意のデバイス又はデバイスの一部を指してもよい。
様々な例において、１又は複数の通信チップ１１０６はまた、マザーボード１１０２に物理的及び／又は電気的結合され得る。更なる複数の実施例において、通信チップ１１０６は、プロセッサ１１０４の一部であり得る。その複数の用途に依存して、コンピューティングデバイス１１００は、他の複数のコンポーネントを含んでよく、これらは、物理的及び電気的にマザーボード１１０２に結合されたものであってもなくてもよい。これらの他の複数のコンポーネントは、限定されないが、揮発性メモリ（例えばＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィクプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、タッチスクリーンディスプレイ、タッチスクリーン、コントローラ、バッテリ、オーディオコーデック、映像コーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、及び（ハードディスクドライブ、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等のような）大容量格納デバイス又はこれと同様のものを含む。
通信チップ１１０６は、コンピューティングデバイス１１００へのデータ転送及び、コンピューティングデバイス１１００からのデータ転送に対して、無線通信を可能とし得る。「無線」という用語及びその複数の派生語は、非固体媒体を通る変調電磁放射を使用することによって、データ通信を行い得る複数の回路、複数のデバイス、複数のシステム、複数の方法、複数の技術、複数の通信チャネル等を説明するのに使用されてよい。その用語は、複数の関連デバイスはいかなる有線をも含まないことを示唆するものではないが、幾つかの実施形態においては含まないかもしれない。通信チップ１１０６は、限定されないが、本明細書の他の箇所で記載されたものを含む、多数の無線規格又はプロトコルのいずれかを実装してよい。説明されるように、コンピューティングデバイス１１００は、複数の通信チップ７０６を含んでよい。例えば、第１の通信チップは、Ｗｉ−Ｆｉ及びＢｌｕｅｔｏｏｔｈ（登録商標）のようなより短い範囲の無線通信に専用であってよく、第２通信チップは、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ及びその他のもののようなより長い範囲の無線通信に専用であってよい。
本明細書で説明される特定の特徴は、様々な実装例を参照して説明される一方で、この説明は限定的意味で解釈されることを意図されていない。従って、本明細書で説明される実施例の、本開示に関する技術分野の当業者にとって明らかな様々な修正形態、並びに他の実施例が、本開示の趣旨及び範囲内にあるものと見なされる。
本発明は、そのように説明される実施形態に限定されず、添付の特許請求の範囲の範囲を逸脱しないで、修正形態及び改変形態によって実施されることが出来ることが認識されるであろう。例えば、上述された複数の実施形態は、更に以下に提供されるような特徴の特定の組み合わせを含んでよい。
１又は複数の第１の実施形態において、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）は、ゲート電極、ソース及びドレイン、並びに、ＧａＮを含み、ソース及びドレインを、ゲート誘電体材料を介してゲート電極へ結合された２次元電子ガス（２ＤＥＧ）と電気的に結合するチャネル半導体を備える。ＨＦＥＴは、ゲート誘電体材料を介してゲート電極にもまた結合された、チャネル半導体に近接した複数のＩＩＩ族窒化物（ＩＩＩ−Ｎ）分極材料を更に含む。複数のＩＩＩ−Ｎ分極材料は、ゲート電極からの外部適用場が存在しない場合にチャネル半導体のＧａ極性界面において負電荷を置く第１の極性を伴う第１の分極場を有する第１のＩＩＩ−Ｎ材料を更に有する。複数のＩＩＩ−Ｎ分極材料は、第１の極性とは反対であり、第１の分極場と実質的に等しい大きさである第２の極性を伴う第２の分極場を含む第２のＩＩＩ−Ｎ材料を更に有する。
１又は複数の第１の実施形態を促進するために、第１及び第２のＩＩＩ−Ｎ分極材料は、６０ｍＶより小さい変化をするゲート電極のバイアス電圧に応答して、２０℃でドレインでの電流の大きさの１桁分の変化を引き起こす。
１又は複数の第１の実施形態を促進するために、第１及び第２のＩＩＩ−Ｎ分極材料はチャネル半導体のＧａ極性界面にわたって配置され、又は第１のＩＩＩ−Ｎ分極材料は、チャネル半導体のＧａ極性界面にわたって配置され、チャネル半導体は、第２のＩＩＩ−Ｎ分極材料のＧａ極性界面にわたって配置される。
１又は複数の第１の実施形態を促進するために、第１及び第２のＩＩＩ−Ｎ分極材料は、チャネル半導体のＧａ極性界面にわたって配置される。第１及び第２のＩＩＩ−Ｎ分極材料は、６０ｍＶから０Ｖに対してより少ないゲート電極で増加するバイアス電圧に応答して２０℃でドレインでの電流における大きさを１桁増加させる。第１及び第２のＩＩＩ−Ｎ分極材料は、６０ｍＶから０Ｖに対してより小さいゲート電極で減少するバイアス電圧における変化に応答して２０℃でドレインでの電流における大きさを１桁減少させる。
１又は複数の第１の実施形態を促進するために、チャネル半導体は、第２のＩＩＩ−Ｎ分極材料のＧａ極性界面とのヘテロ接合を形成する。第１及び第２のＩＩＩ−Ｎ分極材料は、０Ｖから６０ｍＶより小さいゲート電極で増加するバイアス電圧の変化に応答して、２０℃でドレインでの電流の大きさを１桁増加させる。第１及び第２のＩＩＩ−Ｎ分極材料は、０Ｖから６０ｍＶより小さいゲート電極で減少するバイアス電圧の変化に応答して、２０℃でドレインでの電流の大きさを１桁減少させる。
上記の実施形態を促進するために、第１のＩＩＩ−Ｎ分極材料は、ＡｌＮスペーサ層のＧａ極性界面とヘテロ接合を形成し、ＡｌＮスペーサ層は、チャネル半導体のＧａ極性界面とヘテロ接合を形成する。
１又は複数の第１の実施形態を促進するために、第１のＩＩＩ−Ｎ分極材料は、ｘが０．８と１との間であるＡｌｘＩｎ１−ｘＮを備える。第２のＩＩＩ−Ｎ分極材料は、ｘが０．６から０．４の間であるＡｌｘＩｎ１−ｘＮ、又はｘが０．２から０．５の間であるＩｎｘＧａ１−ｘＮを有する。あるいは、第１のＩＩＩ−Ｎ分極材料は、ｘが０．１から０．４の間であるＡｌｘＧａ１−ｘＮを有し、第２のＩＩＩ−Ｎ分極材料は、ｘが０．０３から０．２であるＩｎｘＧａ１−ｘＮを有する。
上記の実施形態を促進するために、閾値電圧（Ｖｔ）は、０Ｖを通過するゲート電極電圧のスイープの増加と減少との間で、２００ｍＶ以下のシフトを有するヒステリシスを表示する。
また、上記の実施形態を促進するために、第１のＩＩＩ−Ｎ分極材料の膜厚は、第２のＩＩＩ−Ｎ分極材料の膜厚の１０％以内である。
また、上記の実施形態を促進するために、第１及び第２のＩＩＩ−Ｎ分極材料それぞれは、少なくとも４ｎｍ及び２０ｎｍ以下の膜厚を有し、チャネル半導体は、少なくとも厚さにおいて１０ｎｍである。この実施形態を促進するために、ＡｌＮ層はチャネル層から第１のＩＩＩ−Ｎ材料層を２ｎｍより小さく離間し、ゲート電極はミッドギャップ又はわずかにＰ型の金属を有し、ゲート誘電体は、Ａｌ２Ｏ３、ＨｆＯ２、ＴａＳｉｙＯｘ、Ｔａ２Ｏ５、ＺｒＯ２を有する。
１又は複数の第２の実施形態において、ＩＩＩ−Ｎエピタキシャルスタックは、基板、基板上に配置された半導体バッファ層、バッファにわたって配置された、Ｇａ極性ＧａＮ層、及びＧａＮ層に近接した複数のＩＩＩ族窒化物（ＩＩＩ−Ｎ）分極材料を有する。複数のＩＩＩ−Ｎ分極材料は、外部適用場が存在しない場合にＧａＮ層のＧａ極性界面に負電荷を置く、第１の極性を伴う第１の分極場を含む第１のＩＩＩ−Ｎ材料と、第１の極性を反対であり、第１の分極場と実質的に等しい大きさの第２の極性を伴う第２の分極場を含む第２のＩＩＩ−Ｎ材料とを更に有する。
１又は複数の第２の実施形態を促進するため、第１のＩＩＩ−Ｎ分極材料は、ＡｌＮスペーサ層のＧａ極性界面とのヘテロ接合を形成する。ＡｌＮスペーサ層は、ＧａＮ層のＧａ極性界面とのヘテロ接合を形成する。ＧａＮ層は、第２のＩＩＩ−Ｎ分極材料のＧａ極性界面とのヘテロ接合を形成する。
１又は複数の第２の実施形態を促進するために、第１のＩＩＩ−Ｎ分極材料は、ｘが０．８と１との間であるＡｌｘＩｎ１−ｘＮを有し、第２のＩＩＩ−Ｎ分極材料はｘが０．６から０．４の間であるＡｌｘＩｎ１−ｘＮ、又はｘが０．２から０．５の間であるＩｎｘＧａ１−ｘＮを有する。あるいは、第１のＩＩＩ−Ｎ分極材料は、ｘが０．１から０．４の間であるＡｌｘＧａ１−ｘＮを有し、第２のＩＩＩ−Ｎ分極材料は、ｘが０．０３から０．２の間であるＩｎｘＧａ１−ｘＮを有する。
上記の実施形態を促進するために、第１のＩＩＩ−Ｎ分極材料の膜厚は、第２のＩＩＩ−Ｎ分極材料の膜厚の１０％以内である。
上記の実施形態を促進するために、第１及び第２のＩＩＩ−Ｎ分極材料それぞれは、少なくとも４ｎｍ及び２０ｎｍ以下の膜厚を有する。ＧａＮ層は、１０ｎｍ以下の厚さを有する。ＡｌＮ層は、第１のＩＩＩ−Ｎ材料層をチャネル層から２ｎｍより小さく離間する。
１又は複数の第４の実施形態において、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）は、ゲート電極、ソース及びドレイン、並びにＧａＮを含み、ソース及びドレインを７又はより大きなバルク誘電率を有する誘電体層を介してゲート電極へ結合された２次元電子ガス（２ＤＥＧ）と電気的に結合するチャネル半導体を備える。ＨＦＥＴは、チャネル半導体に近接し、また誘電体を介してゲート電極に結合された複数のＩＩＩ族窒化物（ＩＩＩ−Ｎ）分極材料層を更に備える。複数のＩＩＩ−Ｎ分極材料層は、ＡｌＮ層によりチャネル半導体から離間され、ゲート電極からの外部適用場が存在しない場合にチャネル半導体のＧａ極性界面において負電荷を置く第１の極性を伴う第１の分極場を有する第１のＩＩＩ−Ｎ材料を更に有する。複数のＩＩＩ−Ｎ分極材料層は、第１のＩＩＩ−Ｎ分極層とチャネル半導体の反対側に配置され、第１の極性と反対で、ゲート電極からの外部適用場が存在しない場合にチャネル層のＧａ極性界面で負電荷を実質的に除去する第２の極性を伴う第２の分極場を含む第２のＩＩＩ−Ｎ材料を更に有する。
１又は複数の第４の実施形態を促進するために、第１のＩＩＩ−Ｎ分極材料層は、ＡｌＮスペーサ層のＧａ極性界面とヘテロ接合を形成する。ＡｌＮスペーサ層は、ＧａＮ層のＧａ極性界面とヘテロ接合を形成し、ＧａＮ層は、第２のＩＩＩ−Ｎ分極材料層のＧａ極性界面とのヘテロ接合を形成する。
１又は複数の第４の実施形態を促進するために、第１のＩＩＩ−Ｎ分極材料は、ｘが０．８と１との間であるＡｌｘＩｎ１−ｘＮを有し、第２のＩＩＩ−Ｎ分極材料は、ｘが０．６から０．４への間であるＡｌｘＩｎ１−ｘＮを有し、又はｘが０．２から０．５であるＩｎｘＧａ１−ｘＮを有する。あるいは、第１のＩＩＩ−Ｎ分極材料は、ｘが０．１から０．４の間であるＡｌｘＧａ１−ｘＮを有し、第２のＩＩＩ−Ｎ分極材料は、ｘが０．０３から０．２の間であるＩｎｘＧａ１−ｘＮを有する。
上記の実施形態を促進するために、第１のＩＩＩ−Ｎ分極材料の膜厚は、第２のＩＩＩ−Ｎ分極材料の膜厚の１０％以内である。
しかしながら、上述された複数の実施形態は、この点に限定されず、様々な実装例において、上述された複数の実施形態は、そのような複数の特徴のサブセットだけを扱うこと、そのような複数の特徴の異なる順序を扱うこと、そのような複数の特徴の異なる組み合わせを扱うこと、及び／又は明示的に列挙されたそれらの特徴に対して追加の複数の特徴を扱うことを含んでよい。 従って、本発明の範囲は、添付の特許請求の範囲参照し、そのような特許請求の範囲が受けるのと同等の全範囲に沿って、発明の範囲が決定されるべきである。

Claims (20)

  1. ゲート電極と、
    ソース及びドレインと、
    ＧａＮを有し、ゲート誘電体材料を介して前記ゲート電極に結合された２次元電子ガス（２ＤＥＧ）で前記ソース及び前記ドレインを電気的に結合するチャネル半導体と、
    前記チャネル半導体に近接し、また前記ゲート誘電体材料を介して前記ゲート電極に結合もされた複数のＩＩＩ族窒化物（ＩＩＩ−Ｎ）分極材料とを備え、
    前記複数のＩＩＩ−Ｎ分極材料は、前記ゲート電極から外部適用場が存在しない場合、前記チャネル半導体のＧａ極性界面に負電荷を与える第１の極性を含む第１の分極場を有する第１のＩＩＩ−Ｎ分極材料と、
    前記第１の極性とは反対であり、前記第１の分極場と実質的に等しい大きさの第２の極性を含む第２の分極場を有する第２のＩＩＩ−Ｎ分極材料とを更に有する、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）。
  2. 前記第１のＩＩＩ−Ｎ分極材料及び前記第２のＩＩＩ−Ｎ分極材料は、６０ｍＶより小さい変化をする前記ゲート電極のバイアス電圧に応答して２０℃で前記ドレインにおける電流の大きさの１桁分の変化を引き起こす請求項１に記載のＨＦＥＴ。
  3. 前記第１のＩＩＩ−Ｎ分極材料及び前記第２のＩＩＩ−Ｎ分極材料が、前記チャネル半導体の前記Ｇａ極性界面にわたって配置されるか、又は前記第１のＩＩＩ−Ｎ分極材料が、前記チャネル半導体の前記Ｇａ極性界面にわたって配置され、前記チャネル半導体が前記第２のＩＩＩ−Ｎ分極材料の前記Ｇａ極性界面にわたって配置される、請求項２に記載のＨＦＥＴ。
  4. 前記第１のＩＩＩ−Ｎ分極材料及び前記第２のＩＩＩ−Ｎ分極材料は、前記チャネル半導体の前記Ｇａ極性界面にわたって配置され、
    前記第１のＩＩＩ−Ｎ分極材料及び前記第２のＩＩＩ−Ｎ分極材料は、０Ｖに向かって６０ｍＶより小さく増加する前記ゲート電極のバイアス電圧に応答して２０℃で前記ドレインにおける電流の大きさの１桁分の増加を引き起こし、
    前記第１のＩＩＩ−Ｎ分極材料及び前記第２のＩＩＩ−Ｎ分極材料は、６０ｍＶから０Ｖに対してより小さい減少をする前記ゲート電極のバイアス電圧の変化に応答して２０℃で前記ドレインにおける電流の大きさを１桁分減少させる、請求項３に記載のＨＦＥＴ。
  5. 前記チャネル半導体は前記第２のＩＩＩ−Ｎ分極材料のＧａ極性界面とのヘテロ接合を形成し、
    前記第１のＩＩＩ−Ｎ分極材料及び前記第２のＩＩＩ−Ｎ分極材料は、０Ｖから６０ｍＶより小さい増加をする前記ゲート電極のバイアス電圧の変化に応答して２０℃で前記ドレインにおける電流の大きさを１桁分増加させ、
    前記第１のＩＩＩ−Ｎ分極材料及び前記第２のＩＩＩ−Ｎ分極材料は、０Ｖから６０ｍＶより小さい減少をする前記ゲート電極のバイアス電圧の変化に応答して２０℃で前記ドレインにおける電流の大きさを１桁分減少させる、請求項３又は４に記載のＨＦＥＴ。
  6. 前記第１のＩＩＩ−Ｎ分極材料は、ＡｌＮスペーサ層のＧａ極性界面とヘテロ接合を形成し、前記ＡｌＮスペーサ層は、前記チャネル半導体の前記Ｇａ極性界面とヘテロ接合を形成する、請求項５に記載のＨＦＥＴ。
  7. 前記第１のＩＩＩ−Ｎ分極材料は、ｘが０．８と１との間であるＡｌｘＩｎ１−ｘＮを有し、前記第２のＩＩＩ−Ｎ分極材料は、ｘが０．６から０．４の間であるＡｌｘＩｎ１−ｘＮ若しくはｘが０．２から０．５の間であるＩｎｘＧａ１−ｘＮを有するか、又は
    前記第１のＩＩＩ−Ｎ分極材料は、ｘが０．１から０．４の間であるＡｌｘＧａ１−ｘＮを有し、前記第２のＩＩＩ−Ｎ分極材料は、ｘが０．０３から０．２の間であるＩｎｘＧａ１−ｘＮを有する請求項１に記載のＨＦＥＴ。
  8. 閾値電圧（Ｖｔ）は、０Ｖを通過するゲート電極電圧のスイープの増加と減少との間で、２００ｍＶより小さなシフトを有するヒステリシスを表示する、請求項７に記載のＨＦＥＴ。
  9. 前記第１のＩＩＩ−Ｎ分極材料の膜厚は、前記第２のＩＩＩ−Ｎ分極材料の膜厚の１０％以内である、請求項７又は８に記載のＨＦＥＴ。
  10. 前記第１のＩＩＩ−Ｎ分極材料及び前記第２のＩＩＩ−Ｎ分極材料は、それぞれ少なくとも４ｎｍ、２０ｎｍより大きくない膜厚を有し、前記チャネル半導体の厚さは少なくとも１０ｎｍである、請求項７から９のいずれか１項に記載のＨＦＥＴ。
  11. 前記チャネル半導体の層から前記第１のＩＩＩ−Ｎ分極材料の層を２ｎｍより小さく離間するＡｌＮスペーサ層を更に備え、
    前記ゲート電極はミッドギャップ又はわずかにＰ型の金属を有し、前記ゲート誘電体は、Ａｌ２Ｏ３、ＨｆＯ２、ＴａＳｉｙＯｘ、Ｔａ２Ｏ５、ＺｒＯ２を有する、請求項１０に記載のＨＦＥＴ。
  12. 基板と、
    前記基板上に配置された半導体バッファ層と、
    前記半導体バッファ層にわたって配置されたＧａ極性ＧａＮ層と、
    前記ＧａＮ層に近接した複数のＩＩＩ族窒化物（ＩＩＩ−Ｎ）分極材料とを備え、前記複数のＩＩＩ−Ｎ分極材料は、
    外部適用場が存在しない場合、前記ＧａＮ層のＧａ極性界面に負電荷を与える第１の極性を含む第１の分極場を有する第１のＩＩＩ−Ｎ分極材料、及び
    前記第１の極性と反対であり、前記第１の分極場と実質的に等しい大きさの第２の極性を含む第２の分極場を有する第２のＩＩＩ−Ｎ分極材料を更に有する、ＩＩＩ−Ｎエピタキシャルスタック。
  13. 前記第１のＩＩＩ−Ｎ分極材料は、ＡｌＮスペーサ層のＧａ極性界面とのヘテロ接合を形成し、
    前記ＡｌＮスペーサ層は、前記ＧａＮ層の前記Ｇａ極性界面とのヘテロ接合を形成し、
    前記ＧａＮ層は前記第２のＩＩＩ−Ｎ分極材料のＧａ極性界面とのヘテロ接合を形成する、請求項１２に記載のＩＩＩ−Ｎエピタキシャルスタック。
  14. 前記第１のＩＩＩ−Ｎ分極材料は、ｘが０．８と１との間であるＡｌｘＩｎ１−ｘＮを有し、前記第２のＩＩＩ−Ｎ分極材料は、ｘが０．６から０．４の間であるＡｌｘＩｎ１−ｘＮ、若しくは０．２から０．５の間であるＩｎｘＧａ１−ｘＮ、又は
    前記第１のＩＩＩ−Ｎ分極材料は、ｘが０．１から０．４の間であるＡｌｘＧａ１−ｘＮを有し、前記第２のＩＩＩ−Ｎ分極材料は、ｘが０．０３から０．２の間であるＩｎｘＧａ１−ｘＮを有する、請求項１２又は１３に記載のＩＩＩ−Ｎエピタキシャルスタック。
  15. 前記第１のＩＩＩ−Ｎ分極材料の膜厚が、前記第２のＩＩＩ−Ｎ分極材料の前記膜厚の１０％以内である請求項１４に記載のＩＩＩ−Ｎエピタキシャルスタック。
  16. 前記第１のＩＩＩ−Ｎ分極材料及び前記第２のＩＩＩ−Ｎ分極材料の各々は、少なくとも４ｎｍで２０ｎｍより小さい膜厚を有し、前記ＧａＮ層は、１０ｎｍより小さい厚さを有し、ＡｌＮスペーサ層は前記第１のＩＩＩ−Ｎ分極材料の層を２ｎｍより小さくチャネル半導体層から離間する請求項１４又は１５に記載のＩＩＩ−Ｎエピタキシャルスタック。
  17. ゲート電極と、
    ソース及びドレインと、
    ＧａＮを含み７又はより大きいバルク誘電率を含む誘電体層を介して前記ゲート電極に結合された２次元電子ガス（２ＤＥＧ）と前記ソース及び前記ドレインを電気的に結合するチャネル半導体と、
    前記チャネル半導体に近接し、また前記誘電体を介して前記ゲート電極に結合もされた複数のＩＩＩ族窒化物（ＩＩＩ−Ｎ）分極材料層とを備え、前記複数のＩＩＩ−Ｎ分極材料層は、
    ＡｌＮスペーサ層によって前記チャネル半導体から離間され、前記ゲート電極から外部適用場が存在しない場合、前記チャネル半導体のＧａ極性界面に負電荷を与える第１の極性を含む第１の分極場を有する第１のＩＩＩ−Ｎ分極材料と、
    前記第１のＩＩＩ−Ｎ分極材料の層とは前記チャネル半導体の反対側に配置され、前記第１の極性と反対であり、前記ゲート電極から外部適用場が存在しない場合、前記チャネル半導体の層のＧａ極性界面における前記負電荷を実質的に除去する第２の極性を含む第２の分極場を有する第２のＩＩＩ−Ｎ分極材料とを更に有する、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）。
  18. 前記第１のＩＩＩ−Ｎ分極材料の層は、前記ＡｌＮスペーサ層のＧａ極性界面とヘテロ接合を形成し、
    前記ＡｌＮスペーサ層は、前記ＧａＮの層の前記Ｇａ極性界面とヘテロ接合を形成し、
    前記ＧａＮの層は、前記第２のＩＩＩ−Ｎ分極材料の層のＧａ極性界面とのヘテロ接合を形成する、請求項１７に記載のＨＦＥＴ。
  19. 前記第１のＩＩＩ−Ｎ分極材料は、ｘが０．８と１との間であるＡｌｘＩｎ１−ｘＮを有し、前記第２のＩＩＩ−Ｎ分極材料は、ｘが０．６から０．４の間であるＡｌｘＩｎ１−ｘＮ若しくは０．２から０．５の間であるＩｎｘＧａ１−ｘＮ、又は前記第１のＩＩＩ−Ｎ分極材料は、ｘが０．１から０．４の間であるＡｌｘＧａ１−ｘＮを有し、前記第２のＩＩＩ−Ｎ分極材料は、ｘが０．０３から０．２の間であるＩｎｘＧａ１−ｘＮを有する、請求項１７又は１８に記載のＨＦＥＴ。
  20. 前記第１のＩＩＩ−Ｎ分極材料の膜厚は、前記第２のＩＩＩ−Ｎ分極材料の前記膜厚の１０％以内である、請求項１９に記載のＨＦＥＴ。
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