TW201543680A - 具有提供陡峭的次臨界擺幅之磊晶層的三族氮化物電晶體 - Google Patents

具有提供陡峭的次臨界擺幅之磊晶層的三族氮化物電晶體 Download PDF

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Abstract

本發明係描述具有提供陡峭的次臨界擺幅之磊晶半導體異質結構的III-N電晶體。在實施方式中，III-N HFET使用具有平衡且相反的III-N偏振材料的閘極堆疊。可由外場調節該相反的III-N偏振材料之整體有效偏振，例如與應用閘極電極電壓相關。在實施方式中，藉由組成物與/或薄膜厚度，調整位於該閘極堆疊之中的該III-N材料間的偏振強度差異，以達到所期望的電晶體臨限電壓(Vt)。位於該閘極堆疊之中的偏振強度平衡，並彼此相反，正向與反向閘極電壓掃描皆可在汲極電流產生陡峭的次臨界擺幅，而電荷載子被傳送往返該III-N偏振層及該III-N通道半導體。

Description

具有提供陡峭的次臨界擺幅之磊晶層的三族氮化物電晶體
本發明的實施例廣泛地與III-N電晶體相關，且更具體地與針對陡峭的次臨界擺幅(SS)使用的異質結構之場效電晶體有關。
攜帶式電子應用中對積體電路(IC)的需求激發了高能源效率的電晶體。有助於降低為達到臨界值最小開/關汲極電流比率所要求之電晶體的工作電壓。次臨界斜率(SS)(以mV/decade表示)代表用來改變一個量級之汲極電流所需的閘極電壓。在傳統的FET技術中，SS在室溫下(20℃)具有約60mV/dec的熱界限。近來，為了努力改善SS至高過60mV/dec，在閘極堆疊內使用強介電材料(如BaTiO3)的強介電FET再次引起關注。強介電質的內部偏振可作用來「升高」從強介電質層跨越到電晶體之半導體通道的閘極電位，增加有效電容並降低工作電壓。由於有效電容的增加，該裝置有時被形容為「負電容 效應」的顯示。然而強介電質薄膜的生長依然困難，且顯示負電容效應迄今需要超過100nm的厚度。
III-N異質結構場效電晶體(HFET)，例如高電子遷移率電晶體(HEMT)與金屬氧化物半導體(MOS)HEMT，使用具有一或多個異質接面的半導體異質結構，舉例，GaN半導體和另外例如AlGaN或AlInN之III-N半導體和金的接面。以GaN為基礎的HFET裝置從相對寬廣的能帶隙(~3.4eV)中獲益，實現比以Si為基礎的MOSFET更高的崩潰電壓。顯示陡峭之次臨界擺幅的III-N HFET會有利於改善用在行動應用上之該裝置的功率效率。
101‧‧‧異質結構場效電晶體
102‧‧‧基板
102‧‧‧電位部位
105‧‧‧半導體緩衝層
106‧‧‧III-N偏振材料
107‧‧‧III-N通道半導體
108‧‧‧間隔層
109‧‧‧III-N偏振材料
111‧‧‧二維電子氣
112‧‧‧源極半導體區域
113‧‧‧源極半導體區域
115‧‧‧閘極介電層
120‧‧‧閘極電極
135‧‧‧源極
135A‧‧‧接觸金屬
145‧‧‧汲極
145A‧‧‧接觸金屬
150‧‧‧閘極堆疊
201‧‧‧異質結構場效電晶體
250‧‧‧閘極堆疊
301‧‧‧異質結構場效電晶體
350‧‧‧閘極堆疊
501‧‧‧方法
510‧‧‧生長III-N緩衝層
520‧‧‧生長III-N緩衝層& III-N間隔層
525‧‧‧生長III-N偏振層
530‧‧‧在III-N間隔層上生長III-N偏振層
535‧‧‧生長III-N通道& III-N間隔層
540‧‧‧在III-N偏振層上生長III-N偏振層
545‧‧‧在III-N間隔層上生長III-N偏振層
550‧‧‧在偏振層與GaN通道上沉積閘極介電層與閘極電極
560‧‧‧交互連接閘極電極、源極&汲極
1000‧‧‧系統
1005‧‧‧行動計算平台
1006‧‧‧資料伺服器機器
1000‧‧‧系統
1010‧‧‧封裝集成系統
1015‧‧‧電池
1020‧‧‧放大圖
1025‧‧‧RF(無線)積體電路(RFIC)
1030‧‧‧電源管理積體電路(PMIC)
1035‧‧‧其控制器
1050‧‧‧單晶IC
1060‧‧‧插入板
1100‧‧‧計算裝置
1102‧‧‧主機板
1104‧‧‧處理器
1106‧‧‧通訊晶片
本發明中所描述的材料係以示例的方式來闡明，且非侷限於附圖的方式。為了簡單與清楚的闡明，在圖中所闡釋得元件不一定按照比例繪製。例如，相較於其他元件，可能為了清楚顯示而放大某些元件的尺寸。再者，已在認為適當處於該些圖示中重複參考標記來指出對應的或類似元素。在該些圖中：圖1A係依照一實施方式闡明之HFET剖面圖，具有包括由組態以實現陡峭SS的平衡且相反的III-N偏振材料的閘極堆疊；圖1B係依照一實施方式在圖1A所闡明之HFET中的閘極堆疊的放大圖； 圖1C係依照一實施方式的鎵極GaN晶體等距圖；圖1D係為依照一實施方式，闡明在圖1A的HFET結構中所觀察到之負電容效應的圖；圖2A係依照一實施方式闡明之HFET剖面圖，具有包括由平衡與相反的III-N偏振材料層組成來實現陡峭次臨界斜率的閘極堆疊；圖2B係為根據一實施方式，圖2A闡明之HFET的次臨界性能圖；圖3A係依照一實施方式闡明之HFET剖面圖，具有包括由平衡與相反的III-N偏振材料層組成來實現陡峭次臨界斜率的閘極堆疊；圖3B係為根據一實施方式，圖3A所闡明之HFET的次臨界性能圖；圖4係根據實施方式而視III-N組成物作用之接面電位的圖，且進一步顯示可被一同用在圖1A、圖2A或圖3A中所闡明之該HFET的III-N偏振層組成物；圖5係依照實施方式闡明形成HFET之方法的流程圖，具有包括由平衡與相反的III-N偏振材料層組成來實現陡峭次臨界斜率的閘極堆疊；圖6係根據本發明之實施方式闡明的行動計算平台與資料伺服器機器，其使用具有陡峭之次臨界斜率的III-N HFET；以及圖7係根據本發明之實施方式闡明電子計算裝置的功能方塊圖。
【發明內容及實施方式】 詳細說明
描述一或多個與所附圖示相關的實施方式。雖然詳細描繪並討論特定的表面結構與配置，可以被理解的是這僅是為了說明的目的。熟悉該領域的人員將辨別出其他的表面結構與配置同樣可行，且不悖離本發明的精神與範圍。對熟悉相關領域的這些人員而言，顯而易見的是本文所描述的技術與/或配置，可被使用在除了本文中所詳細描述的各種其它的系統與應用上。
以下的附圖詳細描述提供了參考，其形成本發明的一部分並闡明示範的實施方式。再者，可以被理解的是可用其他實施方式、且可在不悖離所主張的技術主題專利範圍內做出結構與/或邏輯上的改變。同時應該注意的是指示與參考，例如上部、下部、頂部、底部以及等等，可僅做為有助圖示中的特徵說明之用。因此，以下的詳細描述不應被視為具有限制性的意義，且所主張的技術主題專利範圍僅由附加主張或其同等物來定義。
在以下描述中將提出許多細節。然而，對熟悉相關領域的這些人員而言顯而易見的是，本發明可在無該些具體細節的情況下實施。在一些情況下，以示意圖形式而不是詳細說明來顯示熟悉的方法與裝置，避免模糊本發明。貫穿本說明中提及的「實施方式」或「一實施方式」，係指所描述與該實施方式相關的特定特徵、結構、功能或特 性，被包括在本發明的至少一實施方式中。因此，貫穿本說明中不同處所出現的「實施方式中」或「一實施方式中」，指的並不一定式本發明中相同的實施方式。再者，特定的特徵、結構、功能或特性可以任何合適的方法，在一或多種實施方式中結合。例如，第一實施方式可與第二實施方式可與任何該二個實施方式有關的不互斥之特定特徵、結構、功能或特性結合。
除非內文明確指出，否則本發明的描述與附加專利範圍中所使用的單數形式「一」與「該」也意圖包括負數形式。也可以被理解的是在此所使用的術語「與/或」，係指並包含任何以及所有可能與所一或多種所列項目相關的組合。
術語「耦合」與「連接」以及其衍生詞，在本文中可用於描述元件間的功能性或結構性關係。應當被理解的是這些術語的目的不在成為彼此的同義詞。相反的，在特定實施方式中，「連接」可用於指出兩或多個在物理、光學或電上直接與彼此接觸的元素。「耦合」可被用在指出直接或者間接(在它們之間有其他的中介元素)，在物理或電上與彼此接觸的兩或多個元素、以及/或與彼此協作或相互作用(例如，作為因果關係)的兩或多個元素。
本文中所使用的術語「上方」、「下方」、「之間」以及「上」係指一元件或材料相對於其他元件或材料的相對位置，其中的該些物理關係為值得注意。例如就材料而言，被設置在另一個的上方或下方的一材料或材料，可直 接接觸或可具有一或多種中介材料。況且，放置在兩種材料之間的一材料或材料可直接與兩層接觸，或可具有一或多個中介層。相反的，在第二材料或材料「上」的第一材料或材料係與第二材料/材料直接接觸。類似的特性在元件組合的情況下也成立。
貫穿本說明以及專利範圍中所用的，以術語「至少一種」或「一或多種」連接的列表項目可指列表項目的任意組合。例如，「至少A、B或C的其中一種」一詞可以指A；B；C；A與B；A與C；B與C；或A、B與C。
在此說明具有陡峭的次臨界斜率的III-N電晶體與相關的磊晶半導體異質結構。本文中的實施方式利用可能具有III-N材料的大壓電式與自發偏振場，通過負電容效應強化電晶體通道的靜電控制，實現具有少於60mV/decade之SS的FET。在實施方式中，III-N HFET使用具有平衡且相反的III-N偏振材料的閘極堆疊。由外場調節該相反的III-N偏振材料之整體有效偏振，例如與應用閘極電極電壓相關。在實施方式中，藉由組成物與/或薄膜厚度，調整位於該閘極堆疊之中的該III-N材料間的偏振強度差異，以達到所期望的電晶體臨限電壓(Vt)。位於該閘極堆疊之中的偏振強度平衡，並彼此相反，正向與反向閘極電壓掃描皆可在汲極電流產生陡峭的SS反應，而電荷載子被傳送往返該偏振層及該III-N通道半導體。
圖1A係為HFET 101的剖面圖。在此示例性實施方式中，HFET 101更具體地係為MOS裝置，且進一步涉及 無摻雜之通道半導體中所實現的高電子遷移率時，例如GaN，可被歸類為MOS-HEMT。HFET 101中的III-N材料被設置在基板102上方，其本質上可為具有預定之結晶取向的單晶。基板102可以是各種不同材質，包括但不侷限為，氮化鎵、碳化矽、藍寶石、與矽。矽對具有傳統矽CMOS之HFET 101的單石集成有利，且針對該些實施方式的基板其晶體取向可以是(100)、(111)、(110)的任何一個。也可能為其它的晶體取向，且可用一範圍內的斜切(如，4-11°)來得到基板102與重疊的半導體緩衝層105之間更好的晶格匹配。半導體緩衝層105可具有設計來限制晶格缺陷的各種不同的組成物與結構。在實施方式中，半導體緩衝層105係為與非III-N基板102連接的第一III-N層。在一此類實施方式中，半導體緩衝層105包括一或多個GaN材料層。
源極135、與汲極145包括接觸金屬135A、145A，其可以為歐姆金屬，例如但不侷限於鈦/金合金。分別電耦合至金屬135A、145A的是雜質摻雜的源極半導體區域112、113。該雜質摻雜半導體區域112、113可以是，舉例說明，低電阻的低能帶隙III-N族材料，例如InxGa1-xN與InN，或可以簡單地是N型(如，矽摻雜)GaN。
HFET 101包括閘極堆疊150，被設置在源極135與汲極145之間。閘極堆疊150包括具有最好是中間能帶隙金屬的功函數金屬的閘極電極，例如但不侷限於氮化錫，或輕微的P型金屬，例如但不侷限於鎳/金合金。閘極電極 120透過場效應靜電耦合至通道半導體107。而本文中的實施方式可利用蕭特基閘極結構，HFET 101闡示了示例性MOS結構，其中閘極堆疊150包括閘極介電層115。該MOS實施方式有利地提供較蕭特基結構更低的閘極漏電。閘極介電層115也可將閘極電極120從源極與汲極135、145隔離，如圖1A所描繪。閘極介電層115最好是具有整體介電常數為7或更高的材料。在一有利的實施方式中，閘極介電層115為Al2O3。其他介電材料，例如但不侷限為III-ON族，以及其他高K介電質，例如Gd2O3、HfO2,Ta2O5、ZrO2，與其它高K金屬矽酸鹽，例如HfOSiO、TaSiyOx、AlSiO，和其他高K氧氮化物如HfON、AlON、ZrSiON、HfSiON也適用作為閘極介電層115。
閘極堆疊150進一步包括複數個III-N偏振材料106、109，鄰近III-N通道半導體107。在所描繪的示例性實施方式中，偏振材料106、109由III-N間隔層108被從通道半導體105間隔開來，有助於限制通道半導體107之中的2DEG波函數，減少載體介面散射等等。間隔層108可為高極性，但明顯地薄於偏振材料106、109中任一者的薄膜厚度。在一實施方式中，例如，間隔層108係為具有小於2nm厚度的AlN，且最好是約1nm。
通道半導體107被設置在閘極堆疊150之下，以及半導體緩衝層105上方。通道半導體107以該兩種材料因此對齊的結晶取向外延至半導體緩衝層105。III-N偏振材料 106、109也同樣外延至通道半導體107，使得所有閘極堆疊150內的半導體膜基本上為單晶。通道半導體107可以是任何具有壓電與自發之偏振強度的III-N材料，與III-N偏振材料106、109不同，使得在某些特定情況下形成二維電子氣(2DEG)111。源極與汲極135、145係透過2DEG 111電耦合。在示例性實施方式中，通道半導體107包含GaN。在一此類實施方式中，通道半導體107係為二元合金GaN，且基本上不摻雜，具有1100cm2/V*s或更高的載體遷移率。
通道半導體107與偏振材料106、109係都透過閘極介電層115耦合到閘極電極120。取決於通道半導體107與偏振材料106、109的相反偏振強度，2DEG 111可以存在於無外部作用場(例如空乏模)的情況下，或2DEG 111可僅存在於加一個外部作用場(例如增強模)的情況下。閘極堆疊150內形成2DEG 111的地方與Vt相符合。在實施方式中，閘極堆疊150內的III-N偏振材料106與109在無外場的情況下具有平衡與相反的偏振。其中相反的偏振係為平衡，且材料106、109的整體有效偏振可在兩個相反偏振之間透過外場的應用被調節，且Vt可被指向為0V。在進一步實施方式中，超出閘極堆疊150之III-N偏振材料106與109(如，源極/汲極區域135、145內)的相反偏振係為不平衡。在某些此類實施方式中，源極/汲極區域135、145內不平衡的偏振確保2DEG被維持在這些廣泛之電晶體工作範圍的區域上方。
在圖1A所闡示的示例性實施方式中，III-N偏振材料106與109在通道半導體107的同一側上，且更具體地佔據相鄰的橫向區域或島狀區，與間隔層108相接。圖1A中的箭頭闡示III-N偏振材料106、109的相反偏振場極性。圖1B係為閘極堆疊150內兩相鄰III-N偏振材料106、109的放大圖。雖然閘極堆疊150外部主要為偏振材料109，在閘極堆疊150內有具有相反極性之偏振偶極電荷的場域。類施體與類受體態分別表示為QD、QA。針對圖1B所闡示的狀態，其中並無施加外部電場(如，Vg=0V)，其中一個偏振材料(如，偏振材料106)具有偏振場極性，將負電荷從通道半導體107的鎵極接面移除。另一個偏振材料(如，偏振材料109)具有偏振場極性，在通道半導體107的鎵極接面放置負電荷。圖1C所描繪的GaN纖鋅礦晶體結構做為參考。本文中所描述的GaN與其它三族氮化物係為其纖鋅礦晶體形式顯著地缺少反稱性，且更具體是{0001}面的不對等。該些{0001}面的其中之一通常指的是Ga面(+c極性)，且另一個指的是N面(-c極性)。通常如圖1A所闡示的平面III-N族裝置，其中一或另一{0001}面較靠近基板表面，且若Ga(或其它III族元素)的三個鍵指向該基板(如，基板102)，因此可被稱為Ga極性(+c)，或者若Ga(或其它III族元素)的三個鍵指向遠離該基板，因此可被稱為N極性(-c)。
在遷移操作間回應負閘極偏壓，電子開始填充2DEG 111，且雖然不受理論限制，發明者們目前了解額外的電子，由於受到閘極電位排斥，從填充的受體態(Q'A)被傳送到2DEG 111。該些額外的電子被認為是負責增強表面電荷電位(Φ)，且回應於以少於60mV之該閘極電極的偏壓之改變，驅使在20℃於該汲極之電流改變一量級。其中dVG/dΦ被降至1.0以下，觀察到負電容。負電容進一步如圖1D所闡示，其中針對控制缺少偏振材料106、109的HFET，在20℃與1MHz擾動時所測量到的閘極電容(CG)被繪製在虛線中。針對此控制處理(i)，閘極介電層115被直接放置間隔層108，且串聯電容包括半導體通道107(C107)、間隔層108(C108)與閘極介電層115(C115)。CG也針對具有串聯電容的HFET 101的處理(ii)被以實線繪製，其進一步包括偏振層106、109(C106,109)之有效電容。針對超過平帶的電壓，CG由偏振層106、109的存在而減少。然而，對低VG而言，針對HFET 101的CG實際上更高，其包括偏振層106、109，儘管其膜層厚度增加至閘極堆疊150。
在特定的有利實施方式中，III-N偏振材料106、109係為單晶(即，非具有分開它們之晶界的單獨區域)，但具有不同的合金成分。例如，偏振材料106可以係富含具有偏振場極性的銦，從通道半導體107的鎵極接面移除負電荷，雖然偏振材料109係為富含鋁，具有偏振場極性在無外場的情況下於通道半導體107的鎵極接面放置負電荷。在圖1A與圖1B所闡示的該實施方式中，此種組成 物之調節可發生在小於10nm的橫向距離(x維度)上，且有利於介於2nm與5nm之間。
在一實施方式中，閘極堆疊150內偏振層106、109的z厚度小於3nm。一種透過橫向組合物之調節用來形成相反偏振材料的技術，具有在800℃與1000℃之間執行的金屬有機化學氣相沈積(MOCVD)製程。在一此類實施方式中，引導前驅物氣體靶向在穩態生長溫度低於900℃時的Al0.83In0.17N組合物。若橫向均勻，此目標薄膜具有偏振均勻取向，以便在無外場的情況下於通道半導體107的鎵極接面放置負電荷。然而，已發現橫向組成物之調節發生於較高的生長溫度(如，介於800℃與1000℃之間)，尤其是當生長在AlN間隔層108上，且更詳細地為當與AlN間隔層108生長在至少900℃的溫度原位生長時。富含有InN材料106的AlInN膜橫向鄰近富含AlN的材料109，其可至少形成於AlN間隔層108的生長條件與具有較低溫度(如，700℃)的Al0.83In0.17N生長條件之間的過渡期期間。AlInN的生長可在完成此過渡期後被終止，或者若穩定的生長條件可維持所需的橫向組合物調節，可持續無限期地持續到超過4nm，且有利於介於7nm與20nm之間的Z厚度。
在其中生長條件不可維持所需之橫向組合物調節的實施方式中，具有持續地單一偏振場極性的生長覆蓋層(如，如源極/汲極135、145中所闡示)可為凹槽蝕刻或拋掉一些下方的臨界厚度，其有相反極性的2偏振材料 (如，小於3nm)。如圖1A、1B所闡示之具有橫向調節偏振場極性的偏振材料106、109，也可在較厚的薄膜(如，7nm-20nm)中，透過橫向外延覆蓋生長技術的使用來實現。例如，在具有，例如，20nm z維度側壁之III-N材料側壁上的橫向生長，可在介於使用5-10nm生長週期之預定的富含InN之組合物與預定的富含AlN之組合物之間，不同的生長條件下執行。
在實施方式中，III-N HFET包括複數個具有相反與平衡偏振場極性的偏振材料層。對該類實施方式，而非如圖1A與1B所闡示的組合物之調節，組合物之調節沿著生長軸垂直於生長基板。具有複數個偏振材料層的實施方式包括至少2偏振薄膜，各都具有固定的主要極性，且可因此為任何所期望的厚度(如，不侷限於與傳統生長環境相對應的厚度)。可調節組合物與偏振材料層的薄膜厚度，使得其偏振強度平衡，以及其場極性在沒有外部電場的的情況下彼此相反。在電晶體閘極堆疊內的總有效偏振接著經由外部電場調節。具有多個偏振層的實施方式有利於提供HFET外沿結構中額外的自由度，其中之一係為相對於通道半導體之各偏振層的位置。偏振層組合物與偏振層z厚度係為該HFET外沿結構的2額外自由度，其可被用來調節Vt至目標電壓，不管閘極電壓的掃描方向，而得到陡峭SS斜率。
圖2A係為具有閘極堆疊250之HFET 201的剖面圖，包括平衡與相反的III-N偏振材料層，其中第一與第 二III-N偏振材料106、109皆被設置於通道半導體107之鎵極接面上方。圖3A係為具有閘極堆疊350之HFET 301的剖面圖，包括平衡與相反的III-N偏振材料層，其中III-N偏振材料109被設置於通道半導體107之鎵極接面上方，且通道半導體107被設置於III-N偏振材料106鎵極接面的上方。
首先參考圖2A，HFET 201包括閘極電極120、閘極介電層115、源極與汲極135、145、基板102、以及緩衝層105等基本上如HFET 101所描述。通道半導體107與間隔層108也可具有以上本發明中所描述之HFET 101的任何特性。在一示例性實施方式中，通道半導體107係為無摻雜的鎵層，具有10nm或更高的厚度，且間隔層108係為小於2nm的AlN。III-N偏振材料106、109被設置在通道半導體107上方。如圖所闡示，偏振材料106具有第一極性，從通道半導體107的鎵面移除電荷，而偏振材料109具有相反的極性。在示例性實施方式中，III-N偏振材料106在閘極堆疊250內具有至少4nm的厚度層T 1 ，且有利於介於7nm與20nm之間。在閘極堆疊250內，III-N偏振材料109同樣地具有至少4nm的厚度層T 2 ，且有利於介於7nm與20nm之間。這些較大的厚度能確保任何過渡狀態，其可具有超過的組合物之調節，且在各偏振材料層中有一主要偏振場極性。在進一步的實施方式中，閘極堆疊250內之T 2 係在T 1 的10%內。
偏振材料109被設置在偏振材料106與通道半導體 107之間。更具體而言，偏振材料106係為底層偏振層，與通道半導體107之鎵面連接，且偏振材料109形成頂部偏振層，與偏振材料106的鎵面連接。儘管偏振材料106、109的交替堆疊係為可能，所闡示的順序在閘極堆疊250內允許III-N偏振材料106具有預定厚度T 1 、偏振材料109具有預定厚度T 2 ，能最佳平衡偏振材料106的偏振場強度。偏振材料109可進一步在閘極堆疊250外具有更大的厚度T 2 ，確保在源極/汲極區域135/145中2DEG之內的高電荷載體密度。可完成T 2 的變化，例如透過閘極凹部程序，其可根據需要薄化閘極堆疊250之內的偏振材料109，以平衡III-N偏振材料106的相反偏振場極性。在進一步實施方式中，閘極堆疊250之內的薄膜厚度T 2 至少較其於源極/汲極區域135/145之內的厚度小數微米。
接著參考圖3A，HFET 301包括閘極電極120、閘極介電層115、源極與汲極135、145、基板102、以及緩衝層105等基本上如HFET 101與HFET 201所描述。通道半導體107與間隔層108也可具有以上本發明中所描述之HFET 101與HFET 201的任何特性。在一示例性實施方式中，通道半導體107係為無摻雜的氮化鎵層，具有至少7nm的厚度，且有利於為10nm或更高。在示例性實施方式中，間隔層108係為小於2nm的AlN。通道半導體107被設置在偏振材料106與偏振材料109之間。更具體而言，通道半導體107與III-N偏振材料106的鎵極接面形 成異質接面，且偏振材料109形成頂部偏振層，與連接通道半導體107的鎵面。HFET 301的外延結構具有較HFET 201高的優勢，其中GaN通道半導體107可進一步用來從偏振材料106的晶格間距過渡到偏振材料層109。各偏振層的GaN可能接著會受到晶格失配的影響，其可能會有介於偏振層晶格常數之間的晶格常數中間值。
在HFET 301中，偏振材料106再次具有將負電荷從通道半導體107的鎵面將負電荷移除的第一極性。偏振材料109具有相反極性，且在通道半導體107的鎵面上放置負電荷。如同所描述的HFET 201，偏振材料薄膜厚度T 1 、與T 2 被用來平衡閘極堆疊350內之相反場間的偏振強度，而且因此為偏振材料組成物的作用。在實施方法中，偏振材料層厚度T 1 與T 2 至少為4nm，且有利於介於7nm與20nm之間，以確保任何過渡狀態，其可具有超過的組合物之調節，且在各偏振薄膜中有一主要偏振場極性。在進一步實施方法中，閘極堆疊350內的T 2 係為T 1 的10%以內。在圖3A所闡示的示例性實施方式中，閘極電極120係為無凹陷，在閘極堆疊350以及源極/汲極135/145之內以偏振材料109形成具有固定厚度的T 2 。然而在替代性實施方式中，為了平衡在閘極堆疊350之內的偏振場，同時仍確保2DEG 111延伸至源極/汲極135/145，閘極電極120可為凹陷(如圖2A所闡示)。
其中相反偏振場在閘極堆疊之內具有良好的平衡強度(如，具有基本上相同的強度)，整體有效偏振可在兩個 相反偏振之間透過外場的應用被調節，例如在閘極電極上之偏壓應用的結果。為了平衡的相反偏振場，陡峭的次臨界擺幅可在閘極電壓的正與負擺幅兩者實現。圖2B係為根據該實施方式所闡示之HFET 201的次臨界性能曲線圖。圖3B係為根據該實施方式所闡示之HFET 301的次臨界性能曲線圖。注意到dVG/dΦ的減少對應到介於III-N偏振材料106、109與通道半導體107內之填充狀態之間的電子轉移，可預期具有Vt變化的小型遲滯現象，作為方向的函數，閘極電極偏壓擺幅最多不超過200mV。適當地選擇用於平衡之偏振強度的偏振材料106、109組成物與厚度，III-N偏振材料106、109回應於以少於60mV朝0V增加的閘極偏壓，驅使在20℃於該汲極之電流增加一量級(圖2B與圖3B中的實線)。材料106、109同樣回應以少於60mV朝0V降低的閘極偏壓，驅使在20℃於該汲極之電流降低一量級(圖2B與圖3B中的虛線)。換言之，集中於0伏特的Vt，在HFET 201與HFET 301兩者的關到開切換與開到關切換，次臨界斜率超過熱界限。其中相反極性的偏振強度係為不平衡，可在至少一個偏壓擺幅方向中觀察到降低的次臨界斜率(如，>60mV/dec)。
當針對HFET 201與HFET 301的Vt集中於0伏特的同時，位於HFET 201與HFET 301之間外延結構的差異導致不同的IDVG特性。在HFET 201中，當應用升高負極性的外延閘極電位時，在通道內的負電荷藉著從接面層 106與109電荷轉移到通道半導體107的方法而增加，造成閘極電位超過本來因為單獨應用閘極電位所造成的升高。這將導致升壓效應，即，負電容效應，以及在往上掃描小於60mV/decade的次臨界擺幅。當應用降低之正極性的外延閘極電位時，則產生相對狀況。在HFET 301之中，當應用降低之負極性的外延閘極電位時，在通道內的負電荷藉著從通道轉移到接面層106電荷的方法，造成閘極電位超過本來因為單獨應用閘極電位所造成的降低。這將導致在往下掃描小於60mV/decade的次臨界擺幅。當應用升高之正極性的外延閘極電位時，則產生相對狀況。
在實施方式中，III-N偏振層106係為InGaN或AlInN合金，具有AlInN或AlGaN之一的III-N偏振層109。各材料的組成物被限制用於平衡偏振強度與實現相反極性。圖4係為臨界接面電位之曲線圖，作為強調III-N偏振層組成物之III-N組成物的功用，可根據HFET 101、或HFET 201、或HFET 301的實施方式合併在外延結構中。在圖4中，三個示例性合金餾份範圍，具有適合偏振層106之正鎵面/GaN接面密度的，如306A、306B、以及306C所標示。二個示例性合金餾份範圍，具有適合偏振層109之負鎵面/GaN接面密度的，類似如309A與309B所標示。圖4中所闡示的組成物範圍，根據本發明之實施方式可被合併來形成列於表1中的三個示例性HFET外延結構A、B、與C。
如圖4與表1所闡示，偏振層106可為AlxIn1-xN，其x介於0.6到0.4(306A)之間，或可為InxGa1-xN，其x介於0.2到0.5(306B)之間，同時偏振層109係為AlxIn1-xN，其x介於0.8與1之間(309A)。在任一該些實施方式中，為有利於與GaN晶格匹配偏振層109可為Al0.83In0.17N。在該些實施方式的第一中，在AlxIn1-xN偏振層106中較小餾份的Al可與在AlxIn1-xN偏振層109中較大餾份的Al平衡。在該些實施方式的第二中，在InxGa1-xN偏振層106中較大餾份的Al可與在AlxIn1-xN偏振層109中較大餾份的Al平衡。在任一實施方式中，偏振層厚度之間較佳的匹配係為可能，其中負與正臨界接面密度係為更匹配。
在如圖4所闡示與表1所列出的第三實施方式中，偏振層106可為InxGa1-xN，其x介於0.03與0.2(306C)之間，同時偏振層109為AlxGa1-xN，其x介於0.1與0.4(309B)之間，提供合適地相反偏振場。在此實施方式中，較大餾份的In與較大餾份的Al平衡。
包括例如表1所列之偏振材料組成物的外延結構，可 藉由選擇III-N偏振材料109的組成物被操控，放置充分的負電荷在不存在外場之通道半導體107的鎵面上，同時也具有合適的晶格匹配，考慮到需要偏振材料厚度T 2 來達成特定偏振強度，其有底層或上覆的III-N材料。III-N偏振材料106的組成物可接著被選擇來從通道半導體107的鎵面帶走充分的負電荷，為了平衡被偏振層材料109放置在通道上的電荷(不存在外場)。III-N偏振材料109的組成物可以進一步被選擇來確保平衡的III-N偏振材料106也有合適的晶格匹配，考慮到需要III-N偏振材料厚度T 1 來提供平衡的偏振場，其有底層或上覆的III-N材料。進一步限制T 1 與T 2 為超過重複固定偏振場極性所要求的最小厚度(例如，7nm)，如圖4所闡示的臨界接面密度圖表可被用來選擇偏振材料106的組成物，當具有最小厚度T 1 時，其可平衡也具有至少最小厚度T 2 之偏振材料109的偏振場。其中偏振材料106或109係為充分晶格匹配、厚度T 1 與/或厚度T 2 可能較大，任一偏振層具有大於另一層所需的厚度，以達到目標接近於0V的Vt。
值得注意的是，任何的HFET101、201、或301可在包含晶片上之系統的電子裝置結構中被實現。例如，結構可包括在基板上實現的矽互補金屬氧化物半導體(CMOS)電路部位102、以III-N材料為基礎的裝置部位103、其它裝置部位。以III-N材料為基礎的裝置(如，電晶體100或電晶體200)可被形成在於基板上、上方、或其中生成的III-N材料區域上。例如，基板可為矽或本發 明中所討論的材料。例如根據裝置要求，III-N材料區域可形成在相鄰的CMOS電路部位。
儘管圖示係與具有橫向與/或平面通道相關，本發明中所討論的技術可擴展至垂直定向的MOSFET裝置、或閘極的MOSFET裝置。在該非平面電晶體實施方式中，閘極介電層與閘極電極可包覆III-N通道半導體與偏振材料的多維尺寸。該實施可具有較強的閘極電極優點，其耦合到III-N偏振層，特別是HFET 301，其中III-N偏振層位於通道半導體的相對邊上。非平面裝置可進一步受益於從一或二個本發明所描述之III-N偏振層的橫向附生外延之使用。
圖5係依照實施方式闡明形成HFET之方法501的流程圖，具有包括由平衡與相反的III-N偏振材料層組成來實現陡峭次臨界斜率的閘極堆疊。然而，本發明的實施方式可包括額外的操作、特定操作可被省略、或執行超出規範的操作。
方法501開始於生長III-N緩衝層，例如在基板上的緩衝層105，例如使用任何常見之外延生長技術的基板102，例如但不局限於分子束外延(MBE)，或MOCVD。在生長III-N緩衝層之後，方法501進一步在操作520中，需要在緩衝層之上外延生長III-N通道半導體，抑或是進一步在操作525中，需要在緩衝層之上外延生長在III-N偏振層。在第一實施方式中，操作520需要生長至少7nm厚的GaN通道半導體，且AlN間隔層係以 小於2nm的厚度外延生長在該GaN通道半導體上。在第二實施方式中，操作525需要生長至少4nm厚的III-N偏振層，其具有第一電壓式與自發的偏振場極性。在一示例性實施方式中，操作525需要生長富含In的III-N合金，其具有正臨界鎵面/GaN接面密度。
方法501從操作520延伸至操作530，其中在III-N間隔層上生長至少4nm的III-N偏振層，其具有第一電壓式與自發的偏振場極性。在一示例性實施方式中，操作530需要生長III-N合金，其具有正臨界鎵面/GaN接面密度。在一替代性實施方式中，方法510從操作525延伸至操作535，其中在第一III-N偏振層上生長至少7nm厚的GaN通道半導體，且AlN間隔層係以小於2nm的厚度外延生長在該GaN通道半導體上。
方法501從操作530延伸至操作540，其中第二III-N偏振層係以至少4nm的厚度外延生長在III-N間隔層之上。在一示例性實施方式中，操作540需要外延生長III-N合金，其具有副臨界鎵面/GaN接面密度。在一替代性實施方式中，方法501從操作535延伸至操作545，其中III-N偏振層係以至少4nm的厚度外延生長在III-N間隔層之上。在一示例性實施方式中，操作545需要外延生長III-N合金，其具有副臨界鎵面/GaN接面密度。
接下來的操作540或545，外延結構包括如圖2A或圖3A所描繪的複數個偏振層與通道半導體，可藉由使用常見技術來外延生長源極/汲極半導體層而完成。在操作 550中，閘極凹槽蝕刻可被用來執行暴露頂部III-N偏振層，且閘極介電層與閘極電極功函數金屬沈積在凹槽。或者，凸起的源極/汲極半導體可於在頂部III-N偏振層沈積閘極介電層與閘極電極功函數金屬之後生長。方法501接著在操作560完成，其中導通電路金屬化作用沉積在HFET閘極電極、源極與汲極上。
圖6係根據本發明之實施方式所闡示的系統1000，其中行動計算平台1005與/或資料伺服器機器1006運用IC，其包括至少一運用平衡與相反III-N偏振材料的III-N HFET。伺服器機器1006可為是任何商業性的伺服器，例如包括放置在框架內且相互連結、用於電子數據處理之任何數量的高效能計算平台，其中在示例性實施方式中包括封裝單晶IC 1050。行動計算平台1005可為任何可攜式裝置，其組成各電子數據顯示、電子數據處理、無限電子數據傳輸、或類似物。例如，行動計算平台1005可以是任何平板電腦、智慧型手機、膝上型電腦等等，而且可包括顯示螢幕(如，電容、電桿、電阻或光學觸控螢幕)、晶片或封裝集成系統1010、以及電池1015。
無論被設置在如放大圖1020所闡示的集成系統1010內，或作為伺服器機器1006內的獨立封裝晶片，封裝單晶IC 1050包括記憶晶片(如，RAM)、或處理晶片(如，微處理器、多核心微處理器、圖形處理器、或類似物)，其包括至少一運用平衡與相反III-N偏振材料的III-N HFET，例如如本發明其它地方所描述的。單晶IC 1050可進一步耦合至電路板、基板、或與插入板1060，與一或多個電源管理積體電路(PMIC)1030、包括寬帶RF(無線)發射器與/或接收器(TX/RX)的RF(無線)積體電路(RFIC)1025(例如，包括數位基帶以及類比前端模組，其進一步包含在傳送路徑上的功率放大器以及接收路徑上的低雜訊放大器)、以及其控制器1035。
就功能而言，PMIC 1030可執行電池功率調節、DC到DC轉換等等，且因此具有耦合至電池1015的輸入端，以及有提供電流供應至其他作用模組的輸出端。如同進一步所闡示的，在示例性實施方式中，RFIC 1025具有耦合到天線(未顯示)的輸出，以實施任何數目的無線標準或協定，包括但不侷限於Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、以及它們的衍生標準，以及任何其它被指定為3G、4G、5G、及進階的無線協定。在替代性實施中，各個這些電路板級模組可集成到耦合至單晶IC 1050之封裝基板的個別IC上，耦合至單晶IC 1050之封裝基板，或到耦合至單晶IC 1050之封裝基板的單獨IC之內。
圖7係為計算裝置1100的功能方塊圖，根據本發明所揭露之至少部分的實施方式所安排。例如，可在平台1005或伺服器機器1006之內發現計算裝置1100。裝置1100進一步包括主機板1102有多個元件，例如但不侷限 於，處理器1104(如，應用處理器)，可進一步結合根據本發明之實施方式，至少一個運用平衡與相反III-N偏振材料的III-N HFET。處理器1104可以物理性地與/或電子性地耦合至主機板1102。在某些例子中，處理器1104包括封裝在處理器1104之內的積體電路晶粒。一般而言，術語「處理器」或「微處理器」可指任何裝置或裝置的部分，其處理來自暫存器與/或記憶體的電子資料，轉換電子資料到其他可被進一步存在暫存器與/或記憶體的電子資料。
在不同的例子中，一或多種通訊晶片1106也可以物理性地與/或電子性地耦合至主機板1102。在進一步的實施中，通訊晶片1106可為處理器1104的一部分。取決於其應用，計算裝置1100可包括其它元件，其可或不可以物理性地與/或電子性地耦合至主機板1102。這些其他元件包括但不侷限於揮發性記憶體(如，DRAM)、非揮發性記憶體(如，ROM)、快閃記憶體、圖像處理器、數位訊號處理器、加密處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼器、視訊編碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、以及大容量儲存裝置(如硬碟機、固態硬碟(SSD)、光碟(CD)、數位光碟(DVD)、等等)、或類似物。
通訊晶片1106能實現將資料傳送到、與從計算裝置1100傳送的無線通訊。術語「無線」以及其衍生詞可使 用在描述電路、裝置、系統、方法、技術、通訊通道等等，其可透過使用透過非固態介質的調變電磁輻射來傳送數據。該術語並不意味相關的裝置不含任何線路，儘管在一些實施方式中它們的確不含。通訊晶片1106可實施任何數目的無線標準或協定，包括但不限定本發明其他地方所描述的標準。如同所討論的，計算裝置1100可包括複數個通訊晶片706。例如，第一通訊晶片可專門用在較短距離的無線通訊，例如Wi-Fi與藍芽，且第二通訊晶片可專門被用在較長距離的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、以及其它。
雖然用根據不同的實施方式來描述本發明所提出的特定特性，此描述並不預期被以限制性的意義來解釋。因此，本發明中所描述之實施方式、以及其它實施方式的各種修正，對熟悉該領域的人員而言係為顯而易見的是，與本發明所揭露相關之內容被視為落在本發明所揭露的精神與範圍之內。
可以公認的是本發明並不侷限於在此所描述的實施方式，而可以用修正與替代性方式來實施，且不背離所附屬之專利申請的範圍。例如上述的實施方式可包括以下所進一步提供之特性的特定組合。
在一或多個第一實施方式中，異質結構場效電晶體(HFET)、包括閘極電極、源極與汲極、包含GaN的通道半導體，並透過閘極介電材料與該閘極電極耦合之二維電子氣(2DEG)，電耦合該源極與汲極。HFET進一步包 括複數個三族氮化物(III-N)偏振材料，其鄰近該通道半導體，且因為閘極介電材料而也與該閘極電極耦合。複數個III-N偏振材料進一步包括具有第一極性之第一偏振場的第一III-N偏振材料，在沒有來自該閘極電極之外部作用場的情況下，將負電荷放置於該通道半導體的鎵極介面。複數個III-N偏振材料進一步包括具有第二極性之第二偏振場的第二III-N偏振材料，與該第一極性相反，且量級基本上係與該第一偏振場相等。
在該一或多個第一實施方式的促進之中，該第一與第二III-N偏振材料，回應於以少於60mV之該閘極電極的偏壓之改變，驅使在20℃於該汲極之電流改變一量級。
在該一或多個第一實施方式的促進之中，該第一與第二III-N偏振材料被設置在該通道半導體的該鎵極介面上，或該第一III-N偏振材料被設置在通道半導體的該鎵極介面上，且該通道半導體被設置在該第二III-N偏振材料的鎵極介面上。
在該一或多個第一實施方式的促進之中，該第一與第二III-N偏振材料被設置在該通道半導體的該鎵極介面上。該第一與第二III-N偏振材料，回應於以少於60mV朝0V增加之該閘極電極的偏壓之改變，驅使在20℃於該汲極之電流增加一量級。該第一與第二III-N偏振材料，回應於以少於60mV朝0V降低之該閘極電極的偏壓之改變，驅使在20℃於該汲極之電流降低一量級。
在該一或多個第一實施方式的促進之中，該通道半導 體與該第二III-N偏振材料的鎵極介面形成異質接面。該第一與第二III-N偏振材料，回應於以少於60mV從0V增加之該閘極電極的偏壓之改變，驅使在20℃於該汲極之電流增加一量級。該第一與第二III-N偏振材料，回應於以少於60mV從0V降低之該閘極電極的偏壓之改變，驅使在20℃於該汲極之電流降低一量級。
在以上實施方式的促進中，該第一III-N偏振材料與AlN間隔層的鎵極介面形成異質接面，且該AlN間隔層與該通道半導體的該鎵極介面形成異質接面。
在進一步一或多個第一實施方式中，第一III-N偏振材料包含AlxIn1-xN，其x介於0.8和1之間。第二III-N偏振材料包含AlxIn1-xN，其x介於0.6至0.4，或InxGa1-xN，其x介於0.2至0.5。或者是，該第一III-N偏振材料包含AlxGa1-xN其x介於0.1到0.4之間，且該第二III-N偏振材料包含InxGa1-xN，其x介於0.03到0.2之間。
在以上實施方式的促進中，其中該臨限電壓(Vt)顯示穿過0V之閘極電極電壓的增加和減少間的掃描，其位移不超過200mV的遲滯現像。
同樣在以上實施方式的促進中，其中該第一III-N偏振材料之薄膜厚度係在該第二III-N偏振材料之該薄膜厚度的10%內。
同樣在以上實施方式的促進中，該第一與第二III-N偏振材料各具有至少4nm與不超過20nm的薄膜厚度；以及該通道半導體的厚度至少係為10nm。在此實施方式的 促進中，以小於2nm將該第一III-N偏振材料層從該通道層隔開的AlN層，該閘極電極包含中間能帶隙或至微小的P型金屬，且該閘極介電層包含Al2O3、HfO2、TaSiyOx、Ta2O5、ZrO2。
在一或多個第二實施方式中，III-N磊晶堆疊包括基板、被設置在基板上的半導體緩衝層、被設置在緩衝層上的鎵極GaN層，以及鄰近該GaN層的複數個三族氮化物群(III-N)偏振材料。複數個III-N偏振材料進一步包括具有第一極性之第一偏振場的第一III-N族材料，在沒有外部作用場的情況下，將負電荷放置於該GaN層的鎵極介面，且具有第二極性之第二偏振場的第二III-N偏振材料，與該第一極性相反，且量級基本上係與該第一偏振場相等。
在一或多個第二實施方式的促進中，該第一III-N偏振材料與AlN間隔層的鎵極介面形成異質接面。該AlN間隔層與該GaN層的該鎵極介面形成異質接面。該GaN層與該第二III-N偏振材料的鎵極介面形成異質接面。
在一或多個第二實施方式的促進中，該第一III-N偏振材料包括AlxIn1-xN，其x介於0.8與1之間，且該第二III-N偏振材料包括AlxIn1-xN，其x介於0.6到0.4之間；或InxGa1-xN，其x介於0.2到0.5之間。或者是，該第一III-N偏振材料包括AlxGa1-xN其x介於0.1到0.4之間，且該第二III-N偏振材料包括InxGa1-xN，其x介於0.03到0.2之間。
在以上實施方式的促進中，其中該第一III-N偏振材料之薄膜厚度係在該第二III-N偏振材料之該薄膜厚度的10%內。
在以上實施方式的促進中，該第一與第二III-N偏振材料各具有至少4nm與不超過20nm的薄膜厚度。GaN層具有不超過10nm的厚度。以小於2nm將該第一III-N偏振材料層從該通道層隔開的AlN層。
在一或多個第四實施方式中，異質結構場效電晶體(HFET)、包括閘極電極、源極與汲極、包含GaN的通道半導體，並透過以具有7或更大的整體介電常數之介電質層與該閘極電極耦合的二維電子氣(2DEG)，電耦合該源極與汲極。HFET進一步包括複數個三族氮化物(III-N)偏振材料，其鄰近該通道半導體，且因為介電質而也與該閘極電極耦合。該複數個III-N偏振材料層進一步包括由AlN層間隔開該通道半導體的第一III-N偏振材料，以及具有帶第一極性的第一偏振場，其在沒有來自該閘極電極之外部作用場的情況下，將負電荷放置於該通道半導體的鎵極介面。該複數個III-N偏振材料層進一步包括設置在該通道半導體相對位置上，做為該第一III-N偏振層的第二III-N偏振材料，以及具有帶第二極性的第二偏振場，其與該第一極性相反，且在沒有來自該閘極電極之外部作用場的情況下，實質上移除該通道層之鎵極介面上的負電荷。
在一或多個第四實施方式的促進中，該第一III-N偏 振材料與AlN間隔層的鎵極介面形成異質接面。該AlN間隔層與該GaN層的該鎵極介面形成異質接面，以及該GaN層與該第二III-N偏振材料的鎵極介面形成異質接面。
在一或多個第四實施方式的促進中，該第一III-N偏振材料包括AlxIn1-xN，其x介於0.8與1之間，且該第二III-N偏振材料包括AlxIn1-xN，其x介於0.6到0.4之間；或InxGa1-xN，其x介於0.2到0.5之間。或者是，該第一III-N偏振材料包含AlxGa1-xN其x介於0.1到0.4之間，且該第二III-N偏振材料包含InxGa1-xN，其x介於0.03到0.2之間。
在以上實施方式的促進中，其中該第一III-N偏振材料之薄膜厚度係在該第二III-N偏振材料之該薄膜厚度的10%內。
然而，以上實施方式並不侷限於此方面，且在各種實施方式中，上述實施方式可包括進行該些特性的子集、進行該些特性的不同順序、進行該些特性的不同組合、以及/或進行明確列出之特性之外的額外特性。本發明的範圍之判定符合本專利申請範圍，應參考所附之專利申請範圍、連同相等的全部範圍。
101‧‧‧異質結構場效電晶體
102‧‧‧基板
105‧‧‧半導體緩衝層
106‧‧‧III-N偏振材料
107‧‧‧III-N通道半導體
108‧‧‧間隔層
109‧‧‧III-N偏振材料
111‧‧‧二維電子氣
112‧‧‧源極半導體區域
113‧‧‧源極半導體區域
115‧‧‧閘極介電層
120‧‧‧閘極電極
135‧‧‧源極
135A‧‧‧接觸金屬
145‧‧‧汲極
145A‧‧‧接觸金屬
150‧‧‧閘極堆疊

Claims (20)

  1. 一種異質結構場效電晶體(HFET)，包含：閘極電極；源極與汲極；包含氮化鎵的通道半導體，並透過閘極介電材料與該閘極電極耦合之二維電子氣(2DEG)，電耦合該源極與汲極；以及複數個三族氮化物(III-N)偏振材料鄰近該通道半導體，且透過該閘極介電材料也與該閘極電極耦合，其中該複數個III-N偏振材料進一步包含：具有第一極性之第一偏振場的第一III-N偏振材料，在沒有來自該閘極電極之外部作用場的情況下，將負電荷放置於該通道半導體的鎵極介面；以及具有第二極性之第二偏振場的第二III-N偏振材料，與該第一極性相反，且量級基本上係與該第一偏振場相等。
  2. 如申請專利範圍第1項所述之HFET，其中：該第一與第二III-N偏振材料，回應於以少於60mV之該閘極電極的偏壓之改變，驅使在20℃於該汲極之電流改變一量級。
  3. 如申請專利範圍第2項所述之HFET，其中：該第一與第二III-N偏振材料被設置在該通道半導體的該鎵極介面上；或該第一III-N偏振材料被設置在該通道半導體的該鎵 極介面上，且該通道半導體被設置在該第二III-N偏振材料的鎵極介面上。
  4. 如申請專利範圍第3項所述之HFET，其中該第一與第二III-N偏振材料被設置在該通道半導體的該鎵極介面上；以及該第一與第二III-N偏振材料，回應於以少於60mV朝0V增加之該閘極電極的偏壓，驅使在20℃於該汲極之電流增加一量級；以及該第一與第二III-N偏振材料，回應於以少於60mV朝0V降低之該閘極電極的偏壓之改變，驅使在20℃於該汲極之電流降低一量級。
  5. 如申請專利範圍第3項所述之HFET，其中：該通道半導體與該第二III-N偏振材料的鎵極介面形成異質接面；以及該第一與第二III-N偏振材料，回應於從0V以少於60mV而增加之閘極電極的偏壓之改變，驅使在20℃於該汲極之電流增加一量級；以及該第一與第二III-N偏振材料，回應於從0V以少於60mV而減少之該閘極電極的偏壓之改變，驅使在20℃於該汲極之電流減少一量級。
  6. 如申請專利範圍第5項所述之HFET，其中：該第一III-N偏振材料與AlN間隔層的鎵極介面形成異質接面；且該AlN間隔層與該通道半導體的該鎵極介面形成異質 接面。
  7. 如申請專利範圍第1項所述之HFET，其中：該第一III-N偏振材料包含AlxIn1-xN，其x介於0.8和1之間；以及該第二III-N偏振材料包含：AlxIn1-xN，其x介於0.6到0.4之間；或InxGa1-xN，其x介於0.2到0.5之間；或該第一III-N偏振材料包含AlxGa1-xN且其x介於0.1到0.4之間，且該第二III-N偏振材料包含InxGa1-xN，其x介於0.03到0.2之間。
  8. 如申請專利範圍第7項所述之HFET，其中該臨限電壓(Vt)顯示穿過0V之閘極電極電壓的增加和減少之間的掃描，其位移不超過200mV的遲滯現像。
  9. 如申請專利範圍第7項所述之HFET，其中該第一III-N偏振材料之薄膜厚度係在該第二III-N偏振材料之該薄膜厚度的10%內。
  10. 如申請專利範圍第7項所述之HFET，其中：該第一與第二III-N偏振材料各具有至少4nm與不超過20nm的薄膜厚度；以及該通道半導體的厚度至少為10nm。
  11. 如申請專利範圍第10項所述之HFET，進一步包含以小於2nm，將該第一III-N偏振材料層從通道層間隔開的AlN層；以及其中： 該閘極電極包含中間能帶隙或至微小的P型金屬；以及該閘極介電質包含Al2O3、HfO2、TaSiyOx、Ta2O5、ZrO2。
  12. 一III-N磊晶堆疊，包含：基板；半導體緩衝層，設置於該基板上；鎵極GaN層，設置於該緩衝上；以及鄰近該GaN層的複數個三族氮化物(III-N)偏振材料；其中該複數個III-N偏振材料進一步包含：具有第一極性之第一偏振場的第一III-N偏振材料，在沒有外部作用場的情況下，將負電荷放置於該GaN層的鎵極介面；以及具有第二極性之第二偏振場的第二III-N偏振材料，與該第一極性相反，且量級基本上係與該第一偏振場相等。
  13. 如申請專利範圍第12項所述之III-N磊晶堆疊，其中：該第一III-N偏振材料與AlN間隔層的鎵極介面形成異質接面；該AlN間隔層與該GaN層的該鎵極介面形成異質接面；以及該GaN層與該第二III-N偏振材料的鎵極介面形成異 質接面。
  14. 如申請專利範圍第12項所述之III-N磊晶堆疊，其中：該第一III-N偏振材料包含AlxIn1-xN，其x介於0.8和1之間；以及該第二III-N偏振材料包含：AlxIn1-xN，其x介於0.6到0.4之間；或InxGa1-xN，其x介於0.2到0.5之間；或該第一III-N偏振材料包含AlxGa1-xN且其x介於0.1到0.4之間，且該第二III-N偏振材料包含InxGa1-xN，其x介於0.03到0.2之間。
  15. 如申請專利範圍第14項所述之III-N磊晶堆疊，其中該第一III-N偏振材料之薄膜厚度係在該第二III-N偏振材料之該薄膜厚度的10%內。
  16. 如申請專利範圍第14項所述之III-N磊晶堆疊，其中：該第一與第二III-N偏振材料各具有至少4nm與不超過20nm的薄膜厚度；該GaN層具有不超過10nm的厚度；以及以小於2nm將該第一III-N偏振材料層從該通道層隔開的AlN層。
  17. 一種異質結構場效電晶體(HFET)，包含：閘極電極；源極與汲極； 包含氮化鎵的通道半導體，並透過以具有7或更大的整體介電常數之介電質層與該閘極電極耦合的二維電子氣(2DEG)，電耦合該源極與汲極；以及複數個三族氮化物(III-N)偏振材料層鄰近該通道半導體，且也透過該介電質與該閘極電極耦合，其中該複數個III-N偏振材料層進一步包含：第一III-N偏振材料，其由AlN層間隔開該通道半導體，且具有帶第一極性的第一偏振場，其在沒有來自該閘極電極之外部作用場的情況下，將負電荷放置於該通道半導體的鎵極介面；以及第二III-N偏振材料，其設置在該通道半導體相對側上，做為該第一III-N偏振層，且具有帶第二極性的第二偏振場，其與該第一極性相反，且在沒有來自該閘極電極之外部作用場的情況下，實質上移除該通道層之鎵極介面上的該負電荷。
  18. 如申請專利範圍第17項所述之HFET，其中該第一III-N偏振材料層與該AlN間隔層的鎵極介面形成異質接面；該AlN間隔層與該GaN層的該鎵極介面形成異質接面；以及該GaN層與該第二III-N偏振材料層的鎵極介面形成異質接面。
  19. 如申請專利範圍第17項所述之HFET，其中：該第一III-N偏振材料包含AlxIn1-xN，其x介於0.8 和1之間；以及該第二III-N偏振材料包含：AlxIn1-xN，其x介於0.6到0.4之間；或InxGa1-xN，其x介於0.2到0.5之間；或該第一III-N偏振材料包含AlxGa1-xN且其x介於0.1到0.4之間，且該第二III-N偏振材料包含InxGa1-xN，其x介於0.03到0.2之間。
  20. 如申請專利範圍第19項所述之HFET，其中該第一III-N偏振材料之薄膜厚度係在該第二III-N偏振材料之該薄膜厚度的10%內。
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