TWI556426B - 具有提高之崩潰電壓的ｉｉｉ－ｖ電晶體 - Google Patents

具有提高之崩潰電壓的ｉｉｉ－ｖ電晶體 Download PDF

Info

Publication number
TWI556426B
TWI556426B TW104104764A TW104104764A TWI556426B TW I556426 B TWI556426 B TW I556426B TW 104104764 A TW104104764 A TW 104104764A TW 104104764 A TW104104764 A TW 104104764A TW I556426 B TWI556426 B TW I556426B
Authority
TW
Taiwan
Prior art keywords
hard mask
channel
transistor
extrinsic
drain
Prior art date
Application number
TW104104764A
Other languages
English (en)
Other versions
TW201543668A (zh
Inventor
漢威 陳
班傑明 朱功
山薩塔克 達斯古塔
羅伯特 趙
宋承宏
拉維 皮拉瑞斯提
馬可 拉多撒福傑維克
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201543668A publication Critical patent/TW201543668A/zh
Application granted granted Critical
Publication of TWI556426B publication Critical patent/TWI556426B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

具有提高之崩潰電壓的III-V電晶體
通言之，本發明之實施例係有關III-N半導體電晶體，且更特定地說，係有關具有提高之崩潰電壓的III-N電晶體、裝置、及製造技術。
在某些實施中，基於III-N材料的電晶體，諸如基於氮化鎵(GaN)的電晶體，可用於高電壓及/或高頻率之應用。例如，電力管理積體電路(PMIC)與射頻積體電路(RFIC)在系統晶片(SoC)之實施中是關鍵的功能方塊。在諸如智慧型電話、平板電腦、膝上型電腦、連網型電腦等行動計算平台中都可見到此等SoC之實施。在此等實施中，PMIC與RFIC為功率效率與形狀因數(form factor)的重要因子，其重要性等同於或更甚於邏輯與記憶體電路。
基於氮化鎵的裝置在某些例中具有其優點，這是因為氮化鎵相較於矽具有寬的能帶隙(Si：~1.1eV；GaN：~3.4eV)。寬的能帶隙可允許氮化鎵電晶體遭到崩潰前，相較於類似尺寸之矽電晶體能承受較高的電場(例如，施加的 電壓VDD)。此外，氮化鎵電晶體可使用2D電子氣體(例如，2D片電荷(sheet charge))做為它的輸送通道。例如，在由具有較大自發與壓電極化之電荷感應膜(charge-inducing film)之磊晶沈積所形成的陡異質接面處可形成2D片電荷，諸如在氮化鎵上的氮化鋁(AlN)、氮化鋁鎵(AlGaN)、或氮化鋁銦(AlInN)。藉由此機制，不需要雜質摻雜物即可形成高達2x1013/cm2之極高的電荷密度，例如，允許大於1000cm2/(Vs)之高的遷移率。
對於電力管理與射頻(RF)放大，電晶體需要較大的寬度(例如，大於1mm)以輸送大電流(例如，大於1A)及大功率(例如，>1瓦(W))。此外，為了完全利用所討論之氮化鎵的特性，典型上，氮化鎵電晶體係異質地集積在矽基板上，以使得氮化鎵電晶體可被放置於緊鄰矽CMOS裝置的位置。此位置可使互連損失減至最小，提供較小的整體佔用空間(footprint)，及提供縮小尺寸的優點。
當電晶體間距縮小，電晶體可耐受的最大崩潰電壓會隨著閘極到汲極之間隔的縮小而正比地降低。使用目前的技術，為耐受較大的崩潰電壓，電晶體之閘極到汲極的距離必須延伸，且必須付出相關聯之面積的代價。使用此等技術需要在崩潰電壓與電晶體尺寸縮放間做一取捨。
就此而論，以現行技術無法縮小電晶體的間距，或以目前的間距提高崩潰電壓。對於處理大電壓(例如，直接連接電池、輸入/輸出、通用串列匯流排)等等，此等問題在PMIC或RFIC實施中會成為關鍵。
本發明有關於具有提高之崩潰電壓之III-N電晶體的技術、結合此等電晶體的系統、及用以形成所討論之這些電晶體的方法。此等電晶體包括位於基板之上具有關口的硬遮罩；源極、汲極、及位於源極與汲極之間的通道，且源極或汲極的一部分係配置在硬遮罩的開口之上。
100‧‧‧電晶體
101‧‧‧基板
102‧‧‧硬遮罩
103‧‧‧磊晶III-N材料區
104‧‧‧寬能帶隙材料區
105‧‧‧本徵汲極部
106‧‧‧本徵源極部
107‧‧‧閘極
108‧‧‧側壁間隔物
109‧‧‧滑移瑕疵
110‧‧‧疊層缺陷
111‧‧‧極化層
112‧‧‧2D電子氣體
113‧‧‧通道
114‧‧‧非本徵汲極部
115‧‧‧非本徵源極部
116‧‧‧異質接面
117‧‧‧開口
150‧‧‧電晶體結構
200‧‧‧電晶體
201‧‧‧基板
202‧‧‧硬遮罩
203‧‧‧磊晶III-N材料區
204‧‧‧滑移瑕疵
205‧‧‧本徵汲極部
206‧‧‧硬遮罩
207‧‧‧垂直的非本徵汲極部
208‧‧‧磊晶III-N材料區
210‧‧‧非本徵源極部
211‧‧‧通道
212‧‧‧非本徵汲極部
213‧‧‧極化層
214‧‧‧2D電子氣體
215‧‧‧本徵源極部
217‧‧‧閘極
218‧‧‧側壁間隔物
219‧‧‧閘極內間隔物
220‧‧‧開口
221‧‧‧開口
250‧‧‧電晶體結構
400‧‧‧電晶體結構
403‧‧‧磊晶III-N凸塊
404‧‧‧電晶體結構
405‧‧‧回填材料
406‧‧‧平坦表面
407‧‧‧電晶體結構
408‧‧‧硬遮罩
409‧‧‧開口
410‧‧‧突伸部
411‧‧‧電晶體結構
412‧‧‧開口
413‧‧‧電晶體結構
414‧‧‧較寬能帶隙材料凸塊
415‧‧‧電晶體結構
416‧‧‧電晶體結構
417‧‧‧極化層
418‧‧‧電晶體結構
500‧‧‧電晶體結構
501‧‧‧電晶體結構
502‧‧‧電晶體結構
503‧‧‧電晶體結構
504‧‧‧電晶體結構
505‧‧‧磊晶III-N凸塊
506‧‧‧電晶體結構
507‧‧‧回填材料
508‧‧‧平坦表面
509‧‧‧電晶體結構
510‧‧‧硬遮罩
511‧‧‧開口
512‧‧‧突伸部
513‧‧‧電晶體結構
514‧‧‧開口
515‧‧‧電晶體結構
516‧‧‧磊晶III-N凸塊
517‧‧‧電晶體結構
518‧‧‧電晶體結構
519‧‧‧極化層
520‧‧‧電晶體結構
600‧‧‧行動計算平台
605‧‧‧顯示螢幕
610‧‧‧封裝級的集成系統
615‧‧‧電池
620‧‧‧晶片級集成系統
625‧‧‧射頻(無線)積體電路
630‧‧‧電源管理積體電路
635‧‧‧控制器
650‧‧‧封裝的裝置
660‧‧‧插入件
700‧‧‧計算裝置
701‧‧‧處理器
702‧‧‧主機板
703‧‧‧照相機
704‧‧‧通訊晶片
705‧‧‧通訊晶片
706‧‧‧晶片組
707‧‧‧揮發性記憶體
708‧‧‧揮發性記憶體
709‧‧‧功率放大器
710‧‧‧非揮發性記憶體
711‧‧‧觸控螢幕控制器
712‧‧‧圖形處理器
713‧‧‧全球定位系統
714‧‧‧羅盤
715‧‧‧喇叭
716‧‧‧天線
717‧‧‧觸控螢幕顯示器
718‧‧‧電池
本文所描述的材料係藉由附圖舉例而非藉由限制加以說明。為簡單且清晰的說明，各圖中所說明的元件並不必然按尺度繪製。例如，為清晰之緣故，某些元件的尺寸相對於其它元件的尺寸被誇大。此外，在各圖間重複以相同的參考標示指示對應或類似的元件被認為恰當。在各圖中：圖1A係包括例示電晶體之例示電晶體結構的側視圖；圖1B係圖1A之例示電晶體部分的平面圖；圖1C說明例示非本徵汲極異質接面；圖2A係包括例示電晶體之例示電晶體結構的側視圖；圖2B係圖2A之例示電晶體部分的平面圖；圖3的流程圖說明形成具有提高之崩潰電壓之電晶體的例示性處理；圖4A、4B、4C、4D、4E、4F、4G、4H及4I係當實施特定之製造操作時的例示電晶體結構的側視圖；圖5A、5B、5C、5D、5E、5F、5G、5H、5I、5J、5K 及5L係當實施特定之製造操作時的例示電晶體結構的側視圖；圖6係使用具有提高之崩潰電壓之電晶體之積體電路之行動計算平台的說明圖；以及；圖7係全部按照本發明之至少某些實施所配置之計算裝置的功能方塊圖。
現參考附圖來描述一或多個實施例或實施。雖然所討論的是特定的架構與配置，但須瞭解，此舉僅為說明之目的。熟悉相關技藝之人士應認識到，也可使用其它的架構與配置，不會偏離本發明的精神與範圍。熟悉相關技藝之人士應明瞭，本文所描述的技術及/或配置也可使用到本文之描述以外的各種其它系統與應用。
以下的詳細描述係參考附圖，其構成本說明書之一部分，其中，相同的數字指示相同的部件，從頭到尾用以指示對應或類似的元件。須理解，為簡化及/或清楚說明，說明於各圖中的元件並不必然按尺寸來繪製。例如，為了清晰，某些元件的尺寸相對於其它元件被誇大。此外，須瞭解，其它的實施例可加以利用，且結構及/或邏輯可做改變，不會偏離申請之主題的範圍。尚須注意，方向與參考，例如，會使用往上、往下、頂部、底部、之上、下方、等以方便對於各圖式及實施例之討論，並無意限制申請之主題的應用。因此，以下的實施方式並無限制之意，且申請之主題的範圍由所附的申請專利範圍及其相等物來 界定。
在以下的描述中說明了諸多的細節。不過，熟悉相關技藝之人士應明瞭，實行本發明並不需要這些特定的細節。在某些實例中，為避免模糊了本發明，習知的方法及裝置係以方塊圖而非細節的形式來顯示。本說明書從頭到尾參考“實施例”或“一實施例”意指所描述與實施例有關之特定的特徵、結構、功能、或特性係包括在本發明的至少一個實施例中。因此，本說明書從頭到尾各處所出現的“在實施例中”或“在一實施例中”等片語，不必然意指本發明之相同的實施例。此外，在一或多個實施例中，可按任何適當的方式結合特定的特徵、結構、功能、或特性。例如，第一實施例與第二實施例可在與該兩實施例相關聯之特定的特徵、結構、功能、或特性不互斥之任意處結合。
如本發明及所附申請專利範圍之描述中所使用的“一”與“該”等單數形式，除非上下文中有明確指示，否則也意欲包括複數形式。亦須瞭解，本文中所使用的名詞“及/或”意指且涵蓋一或多個相關表列項目之任何或所有可能的組合。
本文中所使用的名詞“耦接”與“連接”連同它們的衍生字是描述各組件之間的結構關係。須瞭解，這些名詞彼此並無意成為同意字。反之，在特定的實施例中，“連接”是用來指示兩或多個元件彼此直接物理或電接觸。“耦接”可用來指示兩或多個元件彼此直接或間接(兩者間有其它中 間元件)物理或電接觸，及/或兩或多個元件彼此合作或交互作用(例如，如在因果關係中)。
如本文中所使用的名詞“之上”、“下方”、“之間”、“上”及/或類似名詞，意指一材料層或組件關於其它層或組件的相對位置。例如，配置在另一層之上或下方的層可與其它層直接接觸，或可有一或多層中間層。此外，配置在兩層之間的一層可與該兩層直接接觸，或可有一或多層中間層。反之，第一層在第二層“上”係與該第二層直接接觸。同樣地，除非明確地表示，否則，配置在兩特徵之間的一特徵可與鄰接的特徵直接接觸，或可有一或多個中間特徵。
如本描述及申請專利範圍中所使用，與表列名詞結合的名詞“至少其中一個”或“一或多個”意指表列各名詞的任意組合。例如，“A、B、或C至少其中一個”可意至A、B、C、A與B、A與C、B與C、或A、B與C。
以下所描述的電晶體、裝置、設備、計算平台、及方法係與對於給定之尺寸具有提高之崩潰電壓的電晶體有關。
如以上之描述，在給定的電晶體崩潰電壓之下縮小電晶體間距，或在給定的間距(及/或相關聯之給定的閘極到汲極間隔距離或長度)之下提高崩潰電壓係有利的。在一實施例中，氮化鎵(GaN)電晶體在它的非本徵汲極部中可包括與能帶隙較寬之材料(例如，相較於通道)的異質接面。例如，能帶隙較寬之材料可包括氮化鋁鎵 (AlxGa1-xN)。如本文之描述，電晶體可包括位在通道之近端的非本徵汲極部與位在通道之遠端的本徵汲極部，且包括圖案化及磊晶再生長的區域，例如，該區域包括矽摻雜物等等。非本徵汲極部中之能帶隙較寬之材料提供的能帶隙比通道寬或較大。例如，如果通道是氮化鎵，而非本徵汲極部包括具有百分比大約10%之鋁(例如，x)及平衡之鎵的AlxGa1-xN，則非本徵汲極部(或一部分的非本徵汲極部)中的能帶隙會比氮化鎵之能帶隙(~3.4eV)提高250mV。
在另一實施例中，氮化鎵電晶體可包括具有垂直方向的非本徵汲極部與水平或橫方向的本徵源極部。如本文中所使用，橫向意指組件係在水平或實質水平的方向配置。在實施例中，非本徵汲極部可延伸於電晶體之通道與本徵汲極部之間，其可配置在硬遮罩的下方。在某些實例中，非本徵汲極部可摻雜以n型來提高導電率。例如，可使用電子濃度小於103/cm3的輕n型摻雜。在此等例中，電晶體間距可不包括本徵汲極部。此外，電晶體汲極可服務兩個源極，及單一個閘極可耦接兩個相關聯的通道，如下文中進一步的討論。在此等實施例中，電晶體的崩潰電壓可根據非本徵汲極的深度(例如，在z方向上的長度)而增加。此外，在此等實施例中，在非本徵汲極部中也可實施與能帶隙較寬之材料(例如，相較於通道)的異質接面，如本文進一步的討論。
在某些實施例中，電晶體可包括位在基板之上具有開 口的硬遮罩。電晶體可包括源極、汲極、及位於源極與汲極之間由閘極耦接的通道。通道可包括氮化鎵，且可配置在硬遮罩之上。如所討論，汲極可包括位在通道之近端的非本徵汲極部與位在通道之遠端的本徵汲極部，在此等實施例中，不需要摻雜。在非本徵汲極部與通道之上可配置極化層。例如，極化層可為通道提供2D電子氣體(例如，2D片電荷)傳輸層。一部分的源極或汲極可配置在硬遮罩中的開口之上。例如，在包括有位於非本徵汲極部中與能帶隙較寬之材料之異質接面及實質上橫向排列之本徵汲極部與源極的實施例中，一部分的源極可配置在開口之上。在具有垂直定向之非本徵汲極部和配置在硬遮罩下方之橫向定向之本徵汲極部的實施例中，一部分的汲極可配置在開口之上。本文將參考圖1A-1C及2A-2B進一步討論這些實施例。
圖1A為按照本發明之至少某些實施所配置之包括例示電晶體100之例示電晶體結構150的剖面側視圖及圖1B為例示電晶體100之一部分的平面視圖。在某些情況中，為清晰呈現，僅標示與例示性電晶體100相關聯的特徵。如圖1A所示，電晶體結構150可包括基板101、包括開口117的硬遮罩102、磊晶III-N材料區103、及寬能帶隙材料區104。例如，寬能帶隙材料區104可具有比磊晶III-N材料寬的能帶隙。在實施例中，寬能帶隙材料區104可以是與磊晶III-N材料區103不同的磊晶III-N材料，但與磊晶III-N材料區103具有實質匹配的晶格。磊 晶III-N材料區103可包括瑕疵(例如，滑移瑕疵)109，及寬能帶隙材料區104可包括瑕疵(例如，疊層缺陷)110。例如，疊層缺陷存在於從生長之相反方向合併的兩個晶體。
亦如顯示，電晶體結構150可包括本徵源極部105與本徵汲極部106。在某些實施例中，毗鄰之電晶體可共用本徵源極，如圖所示。此外，如本文所使用，名詞“源極”意指包括本徵源極(或本徵源極部)及/或非本徵源極(或非本徵源極部)之結構。同樣地，名詞“汲極”意指包括本徵汲極(或本徵汲極部)及/或非本徵汲極(或非本徵汲極部)之結構。就此而論，電晶體100可包括的源極包括有例示性的本徵源極部106與非本徵源極部113(在圖1A中，為了清晰之緣故而只標示出一個非本徵源極部)。同樣地，電晶體100可包括的汲極包括有例示性的本徵汲極部105及非本徵汲極部114(同樣地，為了清晰之緣故而只標示出一個非本徵汲極部)。如本文所使用，關於源極或汲極之非本徵一詞，意指源極或汲極具有與通道或相關之III-N材料區相同或磊晶地相關聯之材料(例如，III-N材料)的部分。本徵一詞意指包括與電接點、引線、或端點、等等接觸的源極或汲極部分。在某些實施例中，本徵源極與汲極也可經由相關之III-N材料區磊晶地生長，其包括不存在於毗鄰且相關之III-N材料區域中的摻雜物(例如，矽)。
如所示，電晶體100可包括通道113，其包含位在非 本徵源極部115與非本徵汲極部114間之磊晶III-N材料區103(例如，氮化鎵)的III-N材料。通道113可經由閘極107閘極耦接。此外，電晶體100可包括側壁間隔物108a、108b。亦如圖1A中所示，電晶體結構150可包括位在通道113之上的極化層111、非本徵源極部115、及非本徵汲極部114。極化層111可包括任何材料、多樣材料、或材料堆疊，其可提供磊晶III-N材料區103及/或寬能帶隙材料區104內的2D電子氣體112。例如，極化層111可以是氮化鋁(AlN)、氮化鋁銦(AlInN)、或氮化鋁鎵(AlGaN)、或這些材料的任意組合。例如，由於磊晶III-N材料區103及/或寬能帶隙材料區104與極化層111的極化不同，因此，可提供極化層111用以在磊晶III-N材料區103及/或寬能帶隙材料區104中形成高電荷密度及高遷移率的2D電子氣體112。
如圖1A中所示，電晶體100可包括配置在基板101之上的硬遮罩102，且硬遮罩102可包括開口117。電晶體100也包括源極(選擇性地包括非本徵源極部115與本徵源極部106)、汲極(包括非本徵汲極部114與非本徵汲極部105)、及耦接源極與汲極間之通道113的閘極(例如，閘極107)。如所討論，通道113可包含氮化鎵。通道113可配置在硬遮罩102之上，且非本徵汲極部114可在通道113之近端及非本徵汲極部105可在通道113之遠端。電晶體100也包括配置在至少非本徵汲極部114與通道113之上的極化層111。極化層111可配置在 側壁間隔物108a,108b之下方，如圖1A中所示，至少一部分的源極(例如，本徵源極部106)可被配置在硬遮罩102之開口117之上。
繼續參考圖1A，非本徵汲極部114可包括寬能帶隙材料區104(例如，相較於通道113及/或磊晶III-N材料103具有較寬能帶隙的磊晶材料)。在實施例中，寬能帶隙材料104包括氮化鋁鎵。例如，非本徵汲極部114(例如，如以寬能帶隙材料104形成)可包括能帶隙比通道113寬的材料。如同所討論者，通道113可配置在閘極107之下方，且可包括磊晶III-N材料103。在例中，磊晶III-N材料103包含氮化鎵。如圖1A中所示，非本徵汲極部114也可包括磊晶III-N材料103。在異質接面116處，非本徵汲極部114可從磊晶III-N材料103過渡到寬能帶隙材料104。例如，非本徵汲極部114可配置在側壁間隔物108a下方，且可從通道113延伸到非本徵汲極部114。在實施例中，非本徵汲極部114可以僅包括寬能帶隙材料104(例如，異質接面116可對齊閘極107與側壁間隔物108a之間的介面)。如所示，在某些例中，側壁間隔物108a與108b可具有不同的寬度。例如，根據非本徵汲極部114之實施，側壁間隔物108a可較寬。
如同所討論者，非本徵汲極部114包括寬能帶隙材料104可增加或提高電晶體100的崩潰電壓。例如，氮化鎵具有3.4eV的能帶隙，而Al0.1Ga0.9N具有3.64eV的能帶隙。對於電晶體100，崩潰電壓正比於非本徵汲極中之材 料之能帶隙的2.5次方(例如，Ec~Eg 2.5，其中，Ec為臨界崩潰電場(MV/cm)，及Eg為非本徵汲極中之材料的能帶隙(eV))。關於非本徵汲極部114中僅實施氮化鎵之電晶體的臨界崩潰電場大約3.00MV/cm。關於實施Al0.1Ga0.9N之電晶體的臨界崩潰電場大約3.56MV/cm，提高大約18%。這些特徵綜述於表1。
在各實施例中，相對於尺寸相同但僅具有GaN之非本徵汲極的電晶體，包括寬能帶隙材料104之電晶體100的崩潰電壓因此而提高，或者，崩潰電壓相同但可實現關鍵尺寸更小的電晶體100，其中，關鍵尺寸為LGD(在x方向從閘極107之邊緣到本徵源極部105之邊緣的長度)，如圖1B所示。例如，非本徵汲極部114中形成異質接面116(例如，GaN到Al0.1Ga0.9N)可提供較寬的能帶隙(例如，臨界崩潰電場大18%)，其可提供“延伸的”汲極，以相同的LGD實現較大的崩潰電壓(相較於非本徵汲極部114中實施GaN的電晶體)。
在裝置實施中，電晶體結構150具有部分根據LGD所決定的電晶體間距。例如，電晶體間距可被定義為兩個電晶體之開口117的中線(或本徵源極部106之中線，或任 何其它類似之電晶體界標的位置)在x方向之間的距離。在x方向之間距W，可以定義為兩倍的閘極長度(亦即，閘極107在x方向上的長度LG)、兩倍的閘極到本徵源極之長度(亦即，閘極107與本徵源極部106之間在x方向上的長度LGS)、兩倍的LGD(如同所討論者)、及兩倍的本徵源極長度(亦即，本徵源極TCN在x方向上之長度的兩倍)的和，以使得：W=2×(LG+LGS+LGD+TCN)。這些尺寸係說明於圖1B。可理解到，在各實施例中，可藉由縮小LGD而縮小電晶體間距。在某些例中，LG大約45-90奈米。在某些實例中，LGS大約7-10奈米。在某些例中，TCN大約100-200奈米。
如同所討論者，增加非本徵汲極部114的能帶隙可允許縮小電晶體間距，其允許形狀因數較小的裝置。在某些實施例中，可根據電晶體100之預定的崩潰電壓來選擇最小的LGD(例如，非本徵汲極部114的橫向長度)。例如，對於至少10V的預定崩潰電壓而言，要實施大約40奈米(且不超過45奈米)的橫向長度LGD。對於至少20V的預定崩潰電壓而言，要實施大約80奈米(且不超過85奈米)的橫向長度LGD。
圖1C說明按照本發明之至少某些實施所配置之非本徵汲極異質接面的實例。如圖1C中所示，異質接面116可使用各技術來實施。圖1C說明鋁百分比剖面120、121、122、123的例子。每一剖面說明鋁之百分比從最小的鋁百分比(min Al%)增加到最大或大量鋁百分比 (max Al%)。雖然實施例對於鋁之特定的最小或最大百分比並無限制，但在某些例中，最小的鋁百分比可以是0%，而最大的鋁百分比可以是10%。為了清晰呈現之目的，圖1C並非關於圖1A及1B按比例繪製。
如關於鋁百分比剖面120、121、122所顯示，在某些例中，異質接面116處與非本徵汲極部114中的鋁剖面可包括漸變的鋁剖面，線性地增加到最大的鋁百分比，按具有速率遞減之曲線的方式增加到最大的鋁百分比，或以S形(sigmoidal)的形狀增加到最大的鋁百分比。例如，非本徵汲極部114可包括漸變的非本徵汲極部，其具有從異質接面116(例如，與通道113之間的接面)朝向本徵汲極部105遞增的鋁百分比。此等較緩和之鋁的添加，例如，可限制氮化鎵與氮化鋁鎵之間的晶格失配而有助於磊晶生長。不過，這樣的實施會稍縮小有效的LGD及/或非本徵汲極部114的有效能帶隙(隨著鋁之量稍為減少)。在某些實施例中，鋁在整個橫向距離(例如，在x方向)的增加速率在大約1%/50奈米(例如，0.02%/奈米)到大約0.5%/1奈米(例如，0.5%/奈米)之範圍(例如，在40奈米中鋁從0%增加到25%可提供0.625%/奈米之鋁的增加速率)。較大的鋁增加速率可為電晶體100提供高的崩潰電壓，但缺點是電子遷移率下降且電阻增加。
在其它例中，如關於鋁百分比剖面122所示，異質接面116與非本徵汲極部114處的鋁剖面可包括陡峭的鋁剖面，以使得非本徵汲極部114在異質接面116處完全過渡 到最大的鋁百分比。這樣的過渡可提供崩潰電壓之增加更提高的優點(例如，當有效的LGD、鋁濃度、及能帶隙都增加或最大化)。不過，這樣的過渡也導致異質接面116處之晶格失配及/或電流被阻擋、電子遷移率降低、或電阻增加的困難。
如同所討論者，在某些例中，寬能帶隙材料104可包括氮化鋁鎵(AlxGa1-xN)，使得鋁之百分比大約10%(即，x=0.1)與平衡之鎵(例如，Al0.1Ga0.9N)。例如，寬能帶隙材料104可包括氮化鋁鎵(AlxGa1-xN)，使得鋁之百分比不超過10%(亦即，x=0.1)與平衡之鎵(例如，Al0.1Ga0.9N)。在某些實施例中，在氮化鎵中引進鋁可增加材料的能帶隙，且關於氮化鎵之寬能帶隙材料可以是任何的AlxGa1-xN，使得x大於零與平衡之鎵。雖然基於例示性之目的採用10%的鋁，但可使用大於零之任可百分比的鋁。在各實施例中，x可在大約0.01(例如，1%的鋁與平衡之鎵)到大約0.1(例如，10%的鋁與平衡之鎵)、大約0.05(例如，5%的鋁與平衡之鎵)到大約0.25(例如，25%的鋁與平衡之鎵)、大約0.1(例如，10%的鋁與平衡之鎵)到大約0.4(例如，40%的鋁與平衡之鎵)之範圍。在某些例中，提供之鋁的百分比愈高，對氮化鎵的晶格失配愈大。此效應可經由漸變的鋁剖面而減輕，如關於圖1C之討論者。
如同所討論者，電晶體100可包括耦接至閘極107的通道113。閘極107可包括任何適合的材料或閘極堆疊。 在實施例中，閘極107可包括材料的堆疊，其包括位在通道113之近端的介電質，諸如非磊晶的介電質。例如，閘極107可包括高k介電質與金屬閘極。在此等例中，電晶體100可考慮為MOSFET。在某些實施例中，閘極107不包括介電質，且電晶體100可以是高電子遷移率電晶體(HEMT)。在某些實施例中，可移除(例如，經由適合的蝕刻)位於閘極107下方的極化層111以達成增強模式(例如，Vthreshold>0V)操作。例如，在此實施例中，極化層111可位於非本徵汲極114與非本徵源極113之上，但具有位於通道113之上的開口。在此實施例中，閘極107可與通道113接觸。
亦如討論，本徵源極部106可配置在硬遮罩102中的開口117之上。如圖1B中所示，在某些例中，開口117可完全位於本徵源極部106之下方(例如，開口117的寬度可小於本徵源極部106之寬度)。典型上，此架構可提供瑕疵109在本徵源極部106之前方或本徵源極部106處終止的優點(例如，瑕疵109典型上是沿著垂直或水平滑移平面行進)。在操作中，由於本徵源極部106上的電壓保持在0V，此瑕疵路徑不會對裝置之操作造成實質上的衝擊。
與所描述之電晶體結構150及/或電晶體100之特徵相關聯的其它細節，本文將關於圖4A-4I來提供，其討論電晶體結構150與電晶體100之形成。
圖2A係按照本發明之至少某些實施所配置之包括例 示電晶體200之例示電晶體結構250的側視圖，及，圖2B係例示電晶體200之一部分的平面視圖。在某些情況中，為清晰呈現，僅標示與例示性電晶體200相關聯的特徵。如圖2A所示，電晶體結構250可包括基板201、包括開口220的硬遮罩202、磊晶III-N材料層203、本徵汲極部205、包括開口221的硬遮罩206、垂直的非本徵汲極部207、磊晶III-N材料區208。例如，磊晶III-N材料層203可包括瑕疵(例如，滑移瑕疵)204。
亦如圖所示，電晶體結構250包括本徵源極部215，在某些實施例中，如圖所示，毗鄰之電晶體可共用本徵源極。此外，如所討論，名詞“源極”意指包括本徵源極(或本徵源極部)及/或非本徵源極(或非本徵源極部)的結構。同樣地，名詞“汲極”意指包括本徵汲極(或本徵汲極部)及/或非本徵汲極(或非本徵汲極部)的結構。就此而論，電晶體200所包括的源極可包括例示性的本徵源極部215與非本徵源極部210(在圖2A中為清晰緣故僅標示一個非本徵源極部)。同樣地，電晶體200所包括的汲極可包括本徵汲極部205與包括有垂直之非本徵汲極部207和延伸之非本徵汲極部212的非本徵汲極部。如本文關於電晶體100之汲極中所使用的“延伸的”一詞，指示位於垂直之非本徵汲極部207與通道211之間的汲極部分(例如，從垂直之非本徵汲極部207橫向地延伸到通道211的部分)。
如圖所示，電晶體200包括的通道711包含位於非本 徵源極部210與延伸之非本徵汲極部212間之磊晶III-N材料區208的III-N材料(例如，氮化鎵)。通道211可經由閘極217被閘極耦接。如所示，在某些例中，閘極217可服務兩個電晶體通道。此外，電晶體200可包括側壁間隔物218a,218b及閘極內間隔物219。亦如圖2A所示，電晶體結構250可包括位於通道211之上的極化層213、非本徵源極210、延伸的非本徵汲極部212、及垂直的非本徵汲極部207。極化層213包括可提供2D電子氣體214的任何材料、多樣材料、或材料堆疊，如本文之討論。例如，極化層213可以是氮化鋁(AlN)、氮化鋁銦(AlInN)、或氮化鋁鎵(AlGaN)、或這些材料的任何組合。
如圖2A所示，電晶體200可包括配置在基板201之上的硬遮罩206，且硬遮罩206可包括開口221。電晶體200也包括源極(選擇性地包括非本徵源極部210與本徵源極部215)、汲極(包括本徵汲極部205、垂直的非本徵汲極部207、及延伸的非本徵汲極部212)、以及介於源極與汲極之間的閘極(例如，閘極217)耦接通道211。如所討論，通道211可包含氮化鎵。通道211可配置在硬遮罩206之上，且非本徵汲極部(例如，包括垂直的非本徵汲極部207與延伸的非本徵汲極部212)在通道211之近端及非本徵源極部210在通道211之遠端。電晶體200也包括至少配置在非本徵汲極部(例如，垂直的非本徵汲極部207與延伸之非本徵汲極部212)及通道211 之上的極化層213。極化層213也配置在側壁間隔物218a,218b之下方。如圖2A所示，至少部分的汲極(例如，垂直的非本徵汲極部207)配置在硬遮罩202的開口221之上。
繼續參考圖2A，垂直的非本徵汲極部207可垂直地定向，以使得其從延伸之非本徵汲極部212垂直地延伸到本徵汲極部205。此外，本徵汲極部205可配置在硬遮罩206之下方，且可在硬遮罩206之下方橫向地延伸，使得其可被多個電晶體進接。在實施例中，本徵汲極部205可經由貫孔或接點等等而接觸到，但為清晰呈現故未顯示。此外，使用圖2A中所說明的組構來縮短本徵汲極部是有利的。藉由按此方式來定向垂直的非本徵汲極部221，對於垂直的非本徵汲極部207或本徵汲極部205都不會招致面積的損失。此外，電晶體200的崩潰電壓可藉由增加垂直之非本徵汲極部207的垂直長度(例如高度)而提高，如圖2A中之貫孔HGD所示。如圖所示，垂直長度HGD可以是垂直之非本徵汲極部207的的長度，大約從延伸之非本徵汲極部212的底部開始，一直延伸到本徵汲極部205的頂部。在實施例中，電晶體200的崩潰電壓可根據HGD改變。例如，對於至少5V之預定崩潰電壓而言，可實施大約20奈米且不超過25奈米的垂直長度HGD。對於至少10V之預定崩潰電壓而言，可實施大約40奈米且不超過45奈米的垂直長度HGD。例如，對於至少100V之預定崩潰電壓而言，可實施大約400奈米且不超過440奈米的垂 直長度HGD。例如，對於至少1,000V之預定崩潰電壓而言，可實施大約1-2微米(且不超過2.5微米)的垂直長度HGD。
在某些實施例中，垂直的非本徵汲極部207可包括寬能帶隙材料(相較於磊晶III-N材料區208)，諸如關於電晶體100及本文它處所討論的AlxGa1-xN。此等實施例可提供電晶體200之崩潰電壓提高的優點，但也給予晶格失配的缺點。此外，例如，諸如Al0.83In0.17N之寬能帶隙材料會對氮化鎵晶格失配，也帶來電子遷移率較低及導電帶偏移大(會阻擋電流)的缺點。寬能帶隙材料可包含任何材料，或如本文關於寬能帶隙材料區104所討論之成分，且可包括關於圖1C所討論的任何異質接面剖面。
電晶體結構250可具有與HGD無關的電晶體間距W，且不包括HGD是有利的。例如，參考圖2B，電晶體間距可定義為兩垂直之非本徵汲極部207的中線(或本徵源極部215之中線，或任何其它類似之電晶體界標之處)在x方向之間的距離。在x方向的間距W可定義為本徵源極之長度(即，本徵源極210在x方向的長度，TCN)、閘極到本徵源極之長度(即，閘極217與本徵源極210之間在x方向的長度，LGS)、2倍之有效閘極的長度(即，閘極217在通道之上之部分在x方向的長度，LG)、2倍之閘極到垂直非本徵汲極部207的長度(即，延伸之非本徵汲極部212在x方向的長度，LGED)、及垂直之非本徵汲極部207的長度(即，垂直之非本徵汲極部207在x方 向的長度，LVD)的和，得到：W=TCN+LGS+2×LG+2×LGED+LVD。
如所討論，提供垂直的非本徵汲極部207以允許縮小電晶體間距，其允許形狀因數更小的裝置。
如所討論，電晶體200可包括耦接到閘極217的通道211。如所顯示，在某些例中，閘極217可以是雙閘極，使其可操作兩個電晶體。閘極217可包括任何適合的材料或閘極堆疊。在實施例中，閘極217包括的材料堆疊可包括位在通道211之近端的介電質，諸如非磊晶的介電質。例如，閘極217可包括高k介電質與金屬閘極。在此等例中，電晶體200可考慮為MOSFET。在某些實施例中，閘極217不包括介電質，且電晶體200可以是高電子遷移率電晶體(HEMT)。如圖所示，閘極217可包括閘極內間隔物219，其可包含任何適合的絕緣材料，諸如氧化物等等。在某些實施例中，可移除位於閘極217下方的極化層213以達成增強模式(例如，Vthreshold>0V)操作。例如，在此實施例中，極化層213可位於非本徵汲極207與非本徵源極210之上，但可具有位在通道211之上的開口。在此實施例中，閘極217可與通道211接觸。
如圖所示，閘極內間隔物219可比非本徵汲極部207稍寬，以使得可存在一些重疊不足(under-lapping)(例如，非本徵汲極部207的外緣位於閘極內間隔物219之外緣的下方)。例如，此重疊不足有利於增進在高汲極偏壓下的崩潰處理。
與所描述之電晶體結構250及/或電晶體200之特徵相關聯的其它細節，本文關於圖5A-5L來提供，其討論電晶體結構250與電晶體200之形成。
此外，電晶體100或電晶體200可在電子裝置結構中實施，包括系統晶片。例如，該結構可包括在基板上實施的矽互補金屬氧化物半導體(CMOS)電路部分102、基於III-N材料的裝置部分103、及其它裝置部分。基於III-N材料的裝置(例如電晶體100或電晶體200)可形成在III-N材料區，其可形成在基板上、之上、或內部。例如，如本文之討論，基板可以是矽。III-N材料區可根據裝置之需要，例如，形成在CMOS電路部分的附近。
雖然以具有橫向及/或平面通道的結構來說明，但本文所討論的技術可延用到垂直定向的MOSFET裝置、穿隧場效電晶體(TFET)等等。這樣的實施可具有使用橫向過生長磊晶的優點，使用全自由表面鬆弛以減少生長期間之瑕疵。
圖3的流程圖係說明用以形成按照本發明至少某些實施所配置之具有提高之崩潰電壓之電晶體的例示性方法300。例如，實施方法300可用來製造本文所討論的電晶體100或電晶體200。在所說明的實施中，製程500可包括如操作301-304所說明的一或多項操作。不過，本文的實施例可包括其它的操作、某些操作被省略、或操作不按所提供的順序執行。
方法300可從操作301開始。“在基板之上形成具有 開口的硬遮罩”，其中，具有開口的硬遮罩被形成在基板之上。在實施例中，在基板101之上形成硬遮罩102，如進一步關於圖4A及本文它處之討論。在實施例中，在基板201之上形成硬遮罩206，如進一步關於圖5D及本文它處之討論。
在操作302處繼續方法300，“形成源極、具有非本徵部與本徵部的汲極、以及通道”，其中，源極、具有非本徵部與本徵部的汲極、以及通道被形成。在實施例中，在基板101之上形成源極(包括本徵源極部106與非本徵源極部115)、汲極(包括本徵汲極部105與非本徵汲極部114)、及通道113，如進一步關於圖4I及本文它處之討論。在實施例中，在基板201之上形成源極(包括本徵源極部215與非本徵源極部210)、汲極(包括本徵汲極部205、延伸之非本徵汲極部212、與垂直之非本徵汲極部207)、及通道211，如進一步關於圖5L及本文它處之討論。
在操作303處繼續方法300，“在非本徵汲極部與通道之上配置極化層”，其中，本徵汲極部與通道被配置在極化層之上。在實施例中，在非本徵汲極部114與通道113之上配置極化層111，如進一步關於圖4H及本文它處之討論。在實施例中，在非本徵汲極部(包括延伸之非本徵汲極部212、與垂直之非本徵汲極部207)與通道211之上配置極化層213，如進一步關於圖5K及本文它處之討論。
在操作304處繼續方法300，“在通道之上形成閘極”，其中，閘極被形成在通道之上。在實施例中，在通道113之上形成閘極107，如進一步關於圖4I及本文它處之討論。在實施例中，在通道211之上形成閘極217，如進一步關於圖5L及本文它處之討論。
如所討論，可植入方法300以製造電晶體100或電晶體200。本文特別關於用以製造電晶體100之圖4A-4I及關於用以製造電晶體200之圖5A-5L來討論與此製造技術相關的進一步細節。回應一或多個電腦程式產品所提供的指令，進行方法300的任何一或多項操作(或本文關於圖4A-4I或圖5A-5L)。此等程式產品可包括承載提供指令之信號的媒體，例如，當被處理器執行時，可提供本文所描述的功能。電腦程式產品可用任何形式的電腦可讀取媒體來提供。因此，例如，包括一或多個處理器核心的處理器回應電腦可讀取媒體所傳送到處理器的指令，進行所描述的一或多項操作。
圖4A-4I係按照本發明至少某些實施所配置，當特定的製造操作被執行時之電晶體結構例的側視圖。如圖4A所示，電晶體結構400包括基板101。例如，基板101可以是實質沿著預定晶向(例如(100)、(111)、(110)等)排列的基板。在某些例中，基板101可包括半導體材料，諸如單晶矽(Si)、鍺(Ge)、矽鍺(SiGe)、基於III-V材料的材料(例如，鉮化鎵(GaAs))、碳化矽(SiC)、藍寶石(Al2O3)、或這些 材料的任何組合。在某些例中，基板101可包括具有(100)晶向及4°-11°切面(以4°-6°特別有利)的矽。使用(110)晶向之矽，對於後續之磊晶生長可提供晶格失配較小的優點。在各不同的例中，基板101可包括用於積體電路或電子元件的金屬化互連層，這些元件諸如電晶體、記憶體、電容器、電阻器、光電裝置、開關、或任何其它被絕緣層(例如，層間介電質、淺溝隔離層等)分隔開的主動或被動電子元件。
亦如圖4A所示，在基板101之上可形成包括開口117的硬遮罩102。硬遮罩102可包括對後續形成磊晶III-N材料具選擇性的任何材料。例如，硬遮罩102可包括二氧化矽、氮化矽、氧氮化矽、氧化鋁等。開口117之位置可定義後續所形成之磊晶III-N材料的大致中線、兩本徵源極間之距離、電晶體之間距、及/或滑移瑕疵的位置。硬遮罩102可具有任何適當的厚度，諸如例如100-200奈米。硬遮罩102可使用任何適合的技術或多項技術來形成。硬遮罩102可使用毯覆式沈積技術來沈積，例如，諸如化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、物理氣相沈積(PVD)、分子束磊晶(MBE)、有機金屬化學氣相沈積(MOCVD)、原子層沈積(ALD)、或類似技術，而開口117可使用基於光刻與蝕刻的技術來形成及/或圖案化。
圖4B說明類似於電晶體結構400，在磊晶生長了磊晶III-N凸塊403之後的電晶體結構401。磊晶III-N凸塊 403可以使用任何適合的磊晶生長技術來形成，例如，諸如經由化學氣相沈積(CVD)、有機金屬化學氣相沈積(MOCVD)、原子層沈積(ALD)、或任何其它磊晶生長技術來磊晶生長，以MOCVD特別有利。磊晶III-N凸塊403可包括任何適合的III-N材料，例如，諸如氮化鎵。此外，磊晶III-N凸塊403可具有任何適合的厚度，例如，諸如100-500奈米。在某些例中，可根據磊晶III-N材料的最終厚度來決定磊晶III-N凸塊403之厚度，以使得磊晶III-N凸塊403的圓頂部可被去除並符合最終的設計參數。
如圖所示，磊晶III-N凸塊403可包括瑕疵109，例如，諸如滑移瑕疵。典型上，滑移瑕疵係沿著滑移面在垂直或水平方向行進。在某些實施例中，開口117的佈置與瑕疵109相關聯，且如前文參考圖1A之討論，本徵源極部的佈置與開口117實質上對齊。此對齊可令瑕疵109終止於本徵源極部106，以使得瑕疵109在本徵源極部106與基板117之間延伸。在操作中，由於本徵源極部106上的電壓保持在0V，此瑕疵路徑不會對裝置之操作造成實質上的衝擊。在某些實施例中，磊晶III-N凸塊403會包括圓頂表面，如圖之說明。在其它實施例中，磊晶III-N凸塊403可包括實質平坦的表面，以使得後續不必實施選用性的平坦化操作。
在某些實施例中，在磊晶生長磊晶III-N凸塊403之前，會對基板101實施表面預處理。例如，會在基板101 中的開口117處形成溝。該溝包括諸如V槽的溝形，露出晶向(111)的矽表面，且可包括切面，及/或有利於磊晶III-N凸塊403之磊晶生長的維度。
圖4C說明類似於電晶體結構401，在回填操作及選用之平坦化操作之後的電晶體結構404。如圖4C中所示，回填材料405可提供於各磊晶III-N材料區103之間，且可實施選用的平坦化，以提供實質的平坦表面406。回填材料405可包括關於磊晶III-N材料區103具有蝕刻選擇性的任何材料，以使得回填材料405可於稍後被去除。平坦化操作可包括任何適合的技術或多項技術，諸如化學機械式拋磨操作，及如所討論，在某些實施例中，可以不使用平坦化操作。如所討論，磊晶III-N材料區103可具有任何適合的厚度，例如，諸如100-500奈米。
圖4D說明類似於電晶體結構404，在硬遮罩408形成之後的電晶體結構407。如圖4D中所示，硬遮罩408可被形成與圖案化，以使得硬遮罩408包括與回填材料405實質對齊的開口409。硬遮罩408可包括關於磊晶III-N材料區103具磊晶選擇性的任何材料，以使得後續能帶隙較寬的材料可從磊晶III-N材料區103而非從硬遮罩408磊晶生長。例如，可使用關於硬遮罩102所討論的任何材料(例如，二氧化矽、氮化矽、氧氮化矽、氧化鋁、或類似材料)。如圖4D所示，可容許一或多個突伸部410，且它們可能有利於限制後續磊晶材料的生長。硬遮罩408可使用適合的技術或多項技術來形成，諸如使用 毯覆式沈積技術，諸如CVD、PECVD、PVD、MBE、MOCVD、ALD、或類似技術，且開口409可使用基於光刻與蝕刻的技術來形成及/或圖案化。
圖4E說明類似於電晶體結構407，在去除了回填材料405以露出開口412之後的電晶體結構411。可使用任何適合的技術去除回填材料405，諸如蝕刻操作等。
圖4F說明類似於電晶體結構411，在橫向磊晶生長了較寬能帶隙材料凸塊414之後的電晶體結構413。較寬能帶隙材料凸塊414可借助於經由磊晶III-N材料區103的橫向磊晶生長來形成。較寬能帶隙材料凸塊414可包括任何適合的材料或多樣材料，例如，諸如AlGaN。較寬能帶隙材料凸塊414可使用任何適合的磊晶生長技術來形成，例如，諸如經由化學氣相沈積、金屬有機化學氣相沈積、原子層沈積、或任何其它磊晶生長技術。如前文關於圖1C之討論，在各不同實施例中，後續形成的寬能帶隙材料凸塊104與相關聯的非本徵汲極部114，在異質接面116處具有鋁之百分比的剖面。在某些實施例中，可橫向地磊晶生長較寬能帶隙材料凸塊414，以提供線性漸變的非本徵汲極部、具有遞減斜率之曲線漸變的非本徵汲極部、或陡過渡的汲極部。
如所示，在某些實施中，較寬能帶隙材料凸塊414具有曲線狀的頂表面。在其它實施中，較寬能帶隙材料凸塊414可具有實質平坦的頂表面，以使得不需要後續的平坦化操作。
圖4G說明類似於電晶體結構413，在去除了硬遮罩408及選用的平坦化操作之後的電晶體結構415。可使用任何適合的技術去除硬遮罩408，例如，諸如蝕刻或剝離操作，如有需要，選用的平坦化操作可包括任何適合的技術或多項技術，諸如化學機械平坦化或類似技術。
圖4H說明類似於電晶體結構415，在磊晶生長極化層417之後的電晶體結構416。極化層417包括可在磊晶III-N材料區103及/或磊晶較寬能帶隙材料區104中提供2D電子氣體的任何材料或材料堆疊。例如，如所討論，極化層417可以是AlN、AlInN、或AlGaN、或這些材料的任何組合。極化層417可使用任何適合的磊晶生長技術來形成，例如，諸如經由化學氣相沈積、金屬有機物化學氣相沈積、原子層沈積、或任何其它的磊晶生長技術的磊晶生長。
圖4I說明類似於電晶體結構416，在形成了本徵汲極部105、本徵源極部106、例示性閘極107、及例示性側壁間隔物108a、108b之後的電晶體結構418。本徵汲極部105與本徵源極部106之形成，例如包括圖案化操作、蝕刻操作、及磊晶再生長操作而產生本徵汲極部105與本徵源極部106。在實施例中，本徵汲極部105與本徵源極部106包括N+材料。在實施例中，本徵汲極部105與本徵源極部106包括具有少於大約10%且摻雜以矽之銦的氮化鎵銦。閘極107與側壁間隔物108a、108b可使用標準的製造技術來形成。閘極107可包括任何適合的閘極堆 疊，堆疊可包括具有位於通道113之近端的介電質，諸如非磊晶介電質，或無介電質的堆疊，諸如實施HEMT。為實現所討論的增強模式操作，可在沈積高k介電質之前先去除閘極107下方的極化層111。
圖5A-5L係按照本發明至少某些實施所配置，當特定的製造操作被執行時之電晶體結構例的側視圖。如圖5A所示，電晶體結構500包括基板201。例如，基板201可以是實質沿著預定晶向(例如，(100)、(111)、(110)等)排列的基板。在某些例中，基板201可包括半導體材料，諸如單晶矽(Si)、Ge、SiGe、基於III-V材料的材料(例如，GaAs)、SiC、藍寶石、或這些材料的任何組合。在某些例中，基板201可包括具有(100)晶向及4°-11°切面(以4°-6°特別有利)的矽。使用(110)晶向之矽可提供晶格較小的優點，且因此對於後續之磊晶生長可提供較小的晶格失配。在各不同的例中，基板101可包括用於積體電路或電子元件的金屬化互連層，諸如用於電晶體、記憶體、電容器、電阻器、光電裝置、開關、或任何其它被絕緣層(例如，層間介電質、淺溝隔離層等)分隔開的主動或被動電子元件。
亦如圖5A所示，在基板201之上可形成包括開口220的硬遮罩202。硬遮罩102可包括對後續形成磊晶III-N材料具選擇性的任何材料。例如，硬遮罩102可包括二氧化矽、氮化矽、氧氮化矽、氧化鋁等。開口220之位置可關於硬遮罩206之開口221(請參考圖2A)偏移， 以使得後續形成的磊晶III-V材料中的任何瑕疵可被隔離在硬遮罩206下方，且不會衝擊磊晶III-N材料區208及相關聯的裝置。磊晶III-N材料層203與磊晶III-N材料區208(請再參考圖2A)之這樣的兩階段磊晶生長(橫向磊晶生長或過生長)可提供垂直之非本徵汲極部207中非常低的瑕疵，此處的任何瑕疵都可能減損裝置之性能，特別是在高電壓時。如前文之討論，例如，開口220可從非本徵汲極部橫向偏移電晶體間距(例如，垂直之非本徵汲極部與二垂直之非本徵汲極部之間的距離)的1/4。
硬遮罩202可具有任何適合的厚度，例如，諸如100-200奈米。硬遮罩202可使用任何適合的技術或多項技術來形成。例如，硬遮罩202可使用毯覆式沈積技術來沈積，諸如化學氣相沈積、電漿加強化學氣相沈積、物理氣相沈積、分子束磊晶、有機金屬化學氣相沈積、原子層沈積、或類似技術，及開口220可使用基於光刻與蝕刻之技術來形成及/或圖案化。
圖5B說明類似於電晶體結構500，在磊晶生長了磊晶III-N材料層203之後的電晶體結構501。例如，磊晶III-N材料層203可以使用任何適合的磊晶生長技術來形成，諸如經由化學氣相沈積、金屬有機物化學氣相沈積、原子層沈積、或任何其它磊晶生長技術的磊晶生長。例如，磊晶III-N材料層203可包括任何適合的III-N材料，諸如氮化鎵。此外，磊晶III-N材料層203可具有任何適合的厚度，諸如例如100-500奈米。
如圖所示，例如，磊晶III-N材料層203可包括瑕疵204，諸如典型上沿著滑移面在垂直或水平方向行進的滑移瑕疵。如前文之討論，開口220之配置可預先決定以消除或降低瑕疵204的影響。如圖所示，在某些實施例中，磊晶III-N材料層203可包括磊晶生長後之實質平坦的頂表面。在其它實施例中，在進一步處理之前，先平坦化磊晶III-N材料層203。在某些實施例中，在磊晶生長磊晶III-N材料層203之前，可對基板201實施表面預處理。例如，可在基板201中的開口220處形成溝。該溝包括諸如V槽的溝形，且可包括切面，及/或有利於磊晶III-N材料層203之磊晶生長的維度。
圖5C說明類似於電晶體結構501，在磊晶生長本徵汲極部205之後的電晶體結構502。本徵汲極部205之形成可包括磊晶生長操作。例如，磊晶生長可包括化學氣相沈積、金屬有機物化學氣相沈積、原子層沈積、或任何其它磊晶生長技術。在實施例中，本徵汲極部205包括N+材料。在實施例中，本徵汲極部205包括銦少於大約10%並摻雜以矽的氮化鎵銦。如圖2B所示，本徵汲極部205可提供用於多個電晶體的汲極，且可配置在後續所形成之硬遮罩的下方，如以下之討論。
圖5D說明類似於電晶體結構502，在形成具有開口221之硬遮罩206之後的電晶體結構503。硬遮罩206可包括任何對後續形成磊晶III-N材料具選擇性的任何材料，例如，諸如二氧化矽、氮化矽、氧氮化矽、氧化鋁、 或類似材料。如所討論，開口221之位置可關於硬遮罩202之開口220偏移，以使得開口220處的瑕疵204可被隔離在硬遮罩206下方，且不會影響後續形成的磊晶III-N材料區及相關聯的裝置。硬遮罩206可具有任何適合的厚度，例如，諸如100-200奈米。硬遮罩206可使用任何適合的技術或多項技術來形成。例如，硬遮罩206可使用毯覆式沈積技術來沈積，諸如化學氣相沈積、電漿加強化學氣相沈積、物理氣相沈積、分子束磊晶、有機金屬化學氣相沈積、原子層沈積、或類似技術，及開口221可使用基於光刻與蝕刻的技術來形成及/或圖案化。
圖5E說明類似於電晶體結構503，在磊晶生長了磊晶III-N凸塊505之後的電晶體結構504。例如，磊晶III-N凸塊505可使用任何適合的磊晶生長技術來形成，諸如經由化學氣相沈積、金屬有機物化學氣相沈積、原子層沈積、或任何其它的磊晶生長技術。例如，磊晶III-N凸塊505可包括任何適合的III-N材料，諸如GaN、AlGaN、或兩者，且兩者之間具有異質接面，如本文之討論。此外，磊晶III-N凸塊505可具有任何適合的厚度，例如，諸如40奈米-2微米。例如，磊晶III-N凸塊505的厚度可根據電晶體200之預定的崩潰電壓來選擇，或使得垂直之非本徵汲極部207在進一步平坦化處理之後具有所要的厚度之類。如圖5E所示，磊晶III-N凸塊505可生長橫向地超出硬遮罩206中的開口，並與部分的硬遮罩206重疊。
圖5F說明類似於電晶體結構504，在回填操作與選用的平坦化操作之後的電晶體結構506。如圖5F中所示，回填材料507可提供於兩磊晶III-N凸塊505之間，且可實施選用的平坦化以提供實質的平坦表面508與垂直之非本徵汲極部207。回填材料507可包括關於垂直之非本徵汲極部207(例如，磊晶III-N材料)具蝕刻選擇性的任何材料，以使得回填材料507可於後續被選擇性地去除。如所討論，平坦化操作可包括任何適合的技術或多項技術，諸如化學機械拋磨操作，及在某些實施例中，可以不使用平坦化操作。垂直之非本徵汲極部207可具有任何適合的厚度，如所討論，例如，諸如40奈米-2微米。
圖5G說明類似於電晶體結構506，在形成了硬遮罩510之後的電晶體結構509。如圖5G所示，形成及圖案化硬遮罩510以使得硬遮罩510包括與回填材料507實質對齊的開口511。硬遮罩510可包括關於磊晶III-N材料區103具磊晶選擇性的任何材料，以使得後續可從磊晶III-N材料區103而非從硬遮罩408來磊晶生長能帶隙較寬的材料。例如，可使用本文關於硬遮罩之討論的任何材料(例如，二氧化矽、氮化矽、氧氮化矽、氧化鋁、或類似材料)。如圖5G所示，一或多個突出物512可被容許且可能有利的，這些突出物可限制後續磊晶材料之生長。
圖5H說明類似於電晶體結構509，在去除了回填材料507以露出開口514之後的電晶體結構513。回填材料507可使用任何適合的技術來去除，諸如蝕刻操作或類似 技術。
圖5I說明類似於電晶體結構513，在橫向磊晶生長磊晶III-N材料凸塊516之後的電晶體結構515。磊晶III-N材料凸塊516可經由通過垂直之非本徵汲極部207之橫向磊晶生長(例如，磊晶III-N材料)來形成。例如，磊晶III-N材料凸塊516可包括任何適合的材料或多種材料，諸如GaN。例如，磊晶III-N材料凸塊516可使用任何適合的磊晶生長技術來形成，諸如經由化學氣相沈積、金屬有機物化學氣相沈積、原子層沈積、或任何其它磊晶生長技術的磊晶生長。如圖所示，磊晶III-N材料凸塊516具有的高度大約等於或稍大於垂直之非本徵汲極部207，例如，諸如40奈米-2微米。亦如圖所示，在某些實施例中，磊晶III-N材料凸塊516可包括圓形頂表面，因而要利用後續的平坦化操作。在其它例中，磊晶III-N材料凸塊516可具有實質平的表面，使得不需要平坦化操作。
圖5J說明類似於電晶體結構515，在去除硬遮罩510與選用的平坦化操作之後的電晶體結構517。例如，可使用任何適合的技術來去除硬遮罩510，諸如蝕刻或剝離操作，以及若有需要時之選用的平坦化操作，平坦化操作可包括任何適合的技術或多樣技術，諸如化學機械平坦化或類似技術。
圖5K說明類似於電晶體結構517，在磊晶生長極化層519之後的電晶體結構518。極化層519可包括能提供磊晶III-N材料區208及/或垂直之非本徵汲極部207中之 2D電子氣體的任何材料或材料堆疊。例如，如所討論，極化層519可以是AlN、AlInN、或AlGaN、或這些材料的任何組合。例如，極化層519可使用任何適合的磊晶生長技術來形成，諸如經由化學氣相沈積、金屬有機物化學氣相沈積、原子層沈積、或任何其它的磊晶生長技術來磊晶生長。
圖5L說明類似於電晶體結構518，在形成本徵源極部215、例示性閘極217(包括例示性閘極內間隔物219)、及例示性側壁間隔物218a、218b之後的電晶體結構520。例如，本徵源極部215之形成可包括圖案化操作、蝕刻操作、及磊晶再生長操作以產生本徵源極部215。在實施例中，本徵源極部215包括N+材料。在實施例中，本徵源極部215包括銦少於大約10%並摻雜以矽的氮化鎵銦。閘極217與側壁間隔物218a、218b可使用標準的製造技術來形成。閘極217可包括任何適合的閘極堆疊，堆疊可包括位於通道211之近端的介電質，諸如非磊晶介電質，或沒有介電質的堆疊，諸如實施HEMT。為實現所討論的增強模式操作，在沈積高k介電質之前，可先去除閘極217下方的極化層。
圖6係行動計算平台600的說明圖，其使用的IC具有按照本發明之至少某些實施所配置之具有提高之崩潰電壓(Vb)的電晶體。具有增加或提高的崩潰電壓之電晶體可為任何如同在此所討論之電晶體，例如電晶體100或電晶體200等等。行動計算平台600可以是任何可攜式裝 置，被組構用於電子資料顯示、電子資料處理、無線電子資料傳輸、或類似用途。例如，行動計算平台600可以是平板電腦、智慧型手機、連網小筆電、膝上型電腦等，且可包括顯示螢幕605，其在例示性實施例中係為觸控螢幕(例如，電容性、電感性、電阻性等觸控螢幕)、晶片級(SoC)或封裝級的集成系統610、及電池615。
以展開圖620來進一步說明集成系統610。在例示性實施例中，封裝的裝置650(在圖6中標示為“記憶體/處理器”)包括至少一個記憶體晶片(例如，RAM)，及/或至少一個處理器晶片(例如，微處理器、多核心微處理器、或圖形處理器等等)。在實施例中，封裝的裝置650係包括有SRAM快取記憶體的微處理器。封裝的裝置650可進一步耦接至(例如，通訊地耦接至)電路板、基板、或連同一或多個電源管理積體電路(PMIC)630的插入件660、包括寬帶RF(無線)發射器及/或接收器(TX/RX)的RF(無線)積體電路(RFIC)625，(例如，包括有數位基頻與類比前端模組，進一步包含發射路徑上的功率放大器與接收路徑上的低雜訊放大器)、以及關於它們的控制器635。通常，封裝的裝置650也可耦接至(例如，通訊地耦接至)顯示螢幕605。如圖所示，PMIC 630與RFIC 652其一或兩者可使用具有提高之崩潰電壓(Vb)的電晶體。例如，所使用的電晶體可包括配置在基板之上的硬遮罩，使得硬遮罩包含至少一個開口；源極、汲極、及位於源極與汲極間之閘極耦接的通道，使得通道包含氮 化鎵且係配置在硬遮罩之上，及使得汲極包含位於通道之近端的非本徵汲極部與位於通道之遠端的本徵汲極部；以及配置在非本徵汲極部與通道至少其中一個之上的極化層，使得源極與汲極至少其中之一的一部分係配置在硬遮罩的開口之上，或本文所討論的其它特徵。
就功能上，PMIC 630可執行電池電源調節、直流-對-直流轉換等，且輸入耦接至電池615及輸出提供電流供應給其它功能模組。在實施例中，PMIC 630可實施高電壓操作。如進一步之說明，在例示性實施例中，RFIC 625具有輸出耦接至天線(未顯示)以實施各種無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、以上這些的衍生物，以及被命名為3G、4G、5G、或以上之任何其它的無線協定。在其它的實施中，這些板件級的模組每一個都可整合到單獨的IC上耦接至封裝裝置650的封裝基板，或整合到單一個IC(SoC)內耦接至封裝之裝置650的封裝基板。
圖7說明按照本發明之至少某些實施所配置之計算裝置700的功能方塊圖。例如，在平台600內可發現計算裝置700，且進一步包括安裝若干組件的主機板702，這些組件包括但不限於處理器701(例如，應用軟體處理器)及一或多個通訊晶片704、705。處理器701可實體及/或 電耦接至主機板702。在某些例中，處理器701包括封裝在處理器701內的積體電路晶粒。一般來說，名詞“處理器”可意指任何裝置或裝置的一部分，其處理來自暫存器及/或記憶體的電子資料，並將該電子資料轉換成可以儲存在暫存器及/或記憶體中的其它電子資料。
在各例中，一或多個通訊晶片704、705也可實體及/或電耦接至主機板702。在進一步的實施中，通訊晶片704可以是處理器701的一部分。如圖示說明，視其應用而定，計算裝置700可包括其它的組件，這些組件可以也可以不與主機板702實體及電耦接。這些其它的組件可包括但不限於揮發性記憶體(例如，DRAM)707、708、非揮發性記憶體(例如，ROM)710、圖形處理器712、快閃記憶體、全球定位系統(GPS)裝置713、羅盤714、晶片組706、天線716、功率放大器709、觸控螢幕控制器711、觸控螢幕顯示器717、喇叭715、照相機703、及電池718，以及其它組件，諸如數位信號處理器、密碼處理器、音頻編解碼器、視頻編解碼器、加速儀、陀螺儀、及大量儲存裝置(諸如硬式磁碟機、固態硬碟(SSD)、光碟(CD)、數位式光碟(DVD)、諸如此類)等等。
通訊晶片704、705使往來於計算裝置700的資料傳輸能夠無線通訊。名詞“無線”及其衍生詞可用來描述電路、裝置、系統、方法、技術、通訊通道等，其可經由使用經調變的電磁輻射通過非固態媒體傳遞資料。此名詞並非暗示相關聯的裝置不包含任何導線，雖然在某些實施例 中的確沒有導線。通訊晶片704、705可實施任何數量的無線標準或協定，包括但不限於本文它處所描述的那些。如所討論，計算裝置700可包括複數個通訊晶片704、705。例如，第一通訊晶片可專用於較短程無線通訊，諸如Wi-Fi與藍牙，及第二通訊晶片可專用於較長程無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
如本文所描述之任何實施中所使用的名詞“模組”意指軟體、韌體及/或硬體的任意組合，被組構成提供本文所描述的功能。軟體可被具體化成套裝軟體、碼、及/或指令集或指令，以及，如本文所描述之任何實施中所使用的“硬體”，可包括例如單獨地或以任意方式組合，硬線電路、可程式電路、狀態機電路、及/或用以儲存供可程式電路執行之指令的韌體。模組可被集體地或個別地具體化成電路，其構成較大系統的一部分，例如，積體電路(IC)、系統晶片(SoC)、諸如此類之。
雖然已參考了各種不同的實施描述了本文所陳述的某些特徵，但此描述無意被解釋成限制之意。因此，熟悉關於本發明之技藝的人士可明瞭本文所描述之實施的各種修改以及其它的實施，都視為是在本發明之精神與範圍之內。
以下的例子屬於另一些實施例。
在一或多個第一實施例中，電晶體包括配置在基板之上的硬遮罩，使該硬遮罩包含至少一個開口，源極、汲 極、及在源極與汲極之間的閘極耦接通道，使通道包含氮化鎵，且係配置在硬遮罩之上，並使汲極包含位在通道之近端的非本徵汲極部及位在通道之遠端的本徵汲極部，以及，配置在至少非本徵汲極部之上的極化層，使源極或汲極的至少其中之一的一部分係配置在硬遮罩的開口之上。
另如第一實施例，非本徵汲極部包含之材料的能帶隙比通道的能帶隙寬。
另如第一實施例，閘極包含閘極堆疊，該閘極堆疊包括位在通道之近端的非磊晶介電質。
另如第一實施例，閘極包含包括位在通道近端之非磊晶介電質的閘極堆疊，及源極包含位在通道之近端的非本徵源極部和位在通道之遠端的本徵源極部，使極化層配置在非本徵源極部之上，且具有位於通道之上的開口。
另如第一實施例，部分的源極係配置在硬遮罩的開口之上，且非本徵汲極部包含之材料的能帶隙比通道的能帶隙寬。
另如第一實施例，部分的源極係配置在硬遮罩的開口之上，且非本徵汲極部包含之材料的能帶隙比通道的能帶隙寬，使該材料包含氮化鋁鎵。
另如第一實施例，部分的源極係配置在硬遮罩的開口之上，且非本徵汲極部包含之材料的能帶隙比通道的能帶隙寬，使該材料包含氮化鋁鎵，且非本徵汲極部包含漸變的非本徵汲極部，其具有從介於通道與非本徵汲極部間之接面朝向本徵汲極部遞增之鋁的百分比。
另如第一實施例，部分的源極係配置在硬遮罩的開口之上，且非本徵汲極部包含之材料的能帶隙比通道的能帶隙寬，使該材料包含氮化鋁鎵，且氮化鋁鎵包含百分比不超過10%的鋁及平衡的鎵。
另如第一實施例，部分的源極係配置在硬遮罩的開口之上，且非本徵汲極部包含之材料的能帶隙比通道的能帶隙寬，使該材料包含氮化鋁鎵，且電晶體之預定的崩潰電壓為至少10伏，且該非本徵汲極部的橫向長度小於45奈米。
另如第一實施例，本徵汲極部係配置在硬遮罩之下方，且在硬遮罩的下方橫向地延伸。
另如第一實施例，本徵汲極部係配置在硬遮罩之下方，且在硬遮罩的下方橫向地延伸，且非本徵汲極部包含配置在硬遮罩的開口之上，且延伸於通道與本徵汲極之間的垂直非本徵汲極部。
另如第一實施例，本徵汲極部係配置在硬遮罩之下方，且在硬遮罩的下方橫向地延伸，且非本徵汲極部包含配置在硬遮罩的開口之上，且延伸於通道與本徵汲極之間的垂直非本徵汲極部，且電晶體進一步包含第二硬遮罩，其包含配置在硬遮罩與基板之間的至少一個第二開口；以及，配置在該第二硬遮罩之上的III-N材料層，其中，本徵汲極部係配置在III-N材料層之上。
另如第一實施例，本徵汲極部係配置在硬遮罩之下方，且在硬遮罩的下方橫向地延伸，且非本徵汲極部包含 配置在硬遮罩的開口之上，且延伸於通道與本徵汲極之間的垂直非本徵汲極部，且電晶體進一步包含第二硬遮罩，其包含配置在硬遮罩與基板之間的至少一個第二開口；以及，配置在該第二硬遮罩之上的III-N材料層，其中，本徵汲極部係配置在III-N材料層之上，且第二開口從垂直非本徵汲極部橫向偏移該垂直非本徵汲極部與第二垂直非本徵汲極部間之間距的四分之一。
另如第一實施例，本徵汲極部係配置在硬遮罩之下方，且在硬遮罩的下方橫向地延伸，且非本徵汲極部包含配置在硬遮罩的開口之上，且延伸於通道與本徵汲極之間的垂直非本徵汲極部，且電晶體進一步包含第二硬遮罩，其包含配置在硬遮罩與基板之間的至少一個第二開口；以及，配置在該第二硬遮罩之上的III-N材料層，其中，本徵汲極部係配置在III-N材料層之上，且電晶體的預定崩潰電壓為至少100伏，且非本徵汲極部的有效長度小於440奈米。
在一或多個第二實施例中，製造電晶體之方法包括在基板之上形成包含至少一個開口的硬遮罩，形成源極、汲極、與介於源極與汲極之間的通道，使通道包含氮化鎵，且係形成在硬遮罩之上，使得形成汲極包含在通道的近端形成非本徵汲極部與在通道的遠端形成本徵汲極部，且使得源極或汲極的至少其中之一的一部分係配置在硬遮罩的開口之上，至少在非本徵汲極部與通道之上配置極化層，以及，在通道之上形成閘極。
另如第二實施例，非本徵汲極部包含之材料的能帶隙比通道之能帶隙寬。
另如第二實施例，形成非本徵汲極部包含橫向磊晶地生長能帶隙比該通道寬的材料。
另如第二實施例，該方法進一步包含去除通道上方之部分的極化層，以使得形成閘極包含直接在通道上形成閘極。
另如第二實施例，沈積極化層包含沈積位於通道與閘極之間的極化層。
另如第二實施例，形成非本徵汲極部包含橫向磊晶地生長漸變的氮化鋁鎵，該氮化鋁鎵具有從通道與非本徵汲極部之間的接面朝向本徵汲極部遞增之鋁的百分比。
另如第二實施例，本徵汲極部係配置在硬遮罩之下方，且在硬遮罩下方橫向地延伸。
另如第二實施例，本徵汲極部係配置在硬遮罩之下方，且在硬遮罩下方橫向地延伸，且該方法進一步包含形成包含介於硬遮罩與基板之間的至少一個第二開口的第二硬遮罩，以及，在第二硬遮罩之上磊晶地過度生長III-N材料層，其中，本徵汲極部係形成在III-N材料層之上。
在一或多個第三實施例中，一種系統包含電力管理積體電路，其進一步包含的電晶體包括基板之上的硬遮罩，其中，該硬遮罩包含至少一個開口，源極、汲極、及介於源極與汲極之間的閘極耦接通道，使得通道包含氮化鎵，且係配置在硬遮罩之上，並使得汲極包含位於通道之近端 的非本徵汲極部及位於通道之遠端的本徵汲極部，以及，至少配置在非本徵汲極部之上的極化層，以使得源極或汲極的至少其中之一的一部分係配置在硬遮罩的開口之上。
另如第三實施例，源極的一部分係配置在硬遮罩的開口之上，且非本徵汲極部包含具有百分比不超過10%之鋁及平衡之鎵的氮化鋁鎵。
另如第三實施例，本徵汲極部係配置在硬遮罩之下，且在硬遮罩下方橫向地延伸，且其中，非本徵汲極部包含配置在硬遮罩的開口之上，且延伸於通道與本徵汲極之間的垂直非本徵汲極部。
另如第三實施例，本徵汲極部係配置在硬遮罩之下，且在硬遮罩下方橫向地延伸，且其中，非本徵汲極部包含配置在硬遮罩的開口之上，且延伸於通道與本徵汲極之間的垂直非本徵汲極部，且電晶體進一步包含第二硬遮罩，其包含配置在硬遮罩與基板之間的至少一個第二開口，以及，III-N材料層係配置在第二硬遮罩之上，其中，本徵汲極部係配置在III-N材料層之上。
另如第三實施例，源極包含位在通道之近端的非本徵源極部及位在通道之遠端的本徵源極部，且極化層係配置在非本徵源極部之上，且具有位在通道上方的開口。
另如第三實施例，非本徵汲極部包含之材料的能帶隙比通道之能帶隙寬。
另如第三實施例，非本徵汲極部包含之材料的能帶隙比通道之能帶隙寬，且非本徵汲極部包含漸變的非本徵汲 極部，其具有從通道與非本徵汲極部之間的接面朝向本徵汲極部遞增之鋁的百分比。
另如第三實施例，閘極包含閘極堆疊，其包括有位在通道之近端的非磊晶介電質。
另如第三實施例，電晶體包括關於第一實施例所描述的任何特性。
在一或多個第四實施例中，行動計算平台包含關於第一或第三實施例所討論的任何結構例。
須認清，本發明並不限於所描述的實施例，可實行以變更與修改，不會偏離所附申請專利範圍的範圍。例如，以上的實施例可包括各特徵之特定的組合。不過，以上的實施例並不受此限制，在各不同的實施中，以上的各實施例可包括僅採用這些特徵的子集、採用這些特徵不同的順序、採用這些特徵不同的組合、及/或採用除了這些明確列出之特徵以外的特徵。因此，本發明之範圍應根據所附申請專利範圍連同這些所提及之申請專利範圍之相等物的完整範圍來決定。
100‧‧‧電晶體
101‧‧‧基板
102‧‧‧硬遮罩
103‧‧‧磊晶III-N材料區
104‧‧‧寬能帶隙材料區
105‧‧‧本徵汲極部
106‧‧‧本徵源極部
107‧‧‧閘極
108a、108b‧‧‧側壁間隔物
109‧‧‧滑移瑕疵
110‧‧‧疊層缺陷
111‧‧‧極化層
112‧‧‧2D電子氣體
113‧‧‧通道
114‧‧‧非本徵汲極部
115‧‧‧非本徵源極部
116‧‧‧異質接面
117‧‧‧開口
150‧‧‧電晶體結構

Claims (24)

  1. 一種電晶體，包含：硬遮罩，係配置在基板之上，其中，該硬遮罩包含至少一個開口；源極、汲極、及在該源極與該汲極之間的閘極耦接通道，其中，該通道包含氮化鎵，且係配置在該硬遮罩之上，且其中，該汲極包含位在該通道之近端的非本徵汲極部及位在該通道之遠端的本徵汲極部；以及極化層，係配置在至少該非本徵汲極部之上，其中，該源極或該汲極的至少其中之一的一部分係配置在該硬遮罩的該開口之上。
  2. 如申請專利範圍第1項之電晶體，其中，該非本徵汲極部包含具有能帶隙比該通道的能帶隙更寬之材料。
  3. 如申請專利範圍第1項之電晶體，其中，該閘極包含閘極堆疊，該閘極堆疊包括位於該通道之近端的非磊晶介電質。
  4. 如申請專利範圍3項之電晶體，其中，該源極包含位於該通道之近端的非本徵源極部及位於該通道之遠端的本徵源極部，其中，該極化層係配置在該非本徵源極部之上，且具有位於該通道之上的開口。
  5. 如申請專利範圍第1項之電晶體，其中，該源極的該部分係配置在該硬遮罩的該開口之上，且其中，該非本徵汲極部包含具有能帶隙比該通道的能帶隙更寬的材料。
  6. 如申請專利範圍第5項之電晶體，其中，該材料包 含氮化鋁鎵。
  7. 如申請專利範圍第6項之電晶體，其中，該非本徵汲極部包含漸變的非本徵汲極部，該非本徵汲極部具有從介於該通道與該非本徵汲極部間之接面朝向該本徵汲極部遞增之鋁的百分比。
  8. 如申請專利範圍第6項之電晶體，其中，該氮化鋁鎵包含百分比不超過10%的鋁及平衡的鎵。
  9. 如申請專利範圍第6項之電晶體，其中，該電晶體之預定的崩潰電壓為至少10伏，且該非本徵汲極部的橫向長度小於45奈米(nm)。
  10. 如申請專利範圍第1項之電晶體，其中，該本徵汲極部係配置在該硬遮罩之下方，且在該硬遮罩的下方橫向地延伸。
  11. 如申請專利範圍第10項之電晶體，其中，該非本徵汲極部包含配置在該硬遮罩的該開口之上，且延伸於該通道與該本徵汲極之間的垂直非本徵汲極部。
  12. 如申請專利範圍第11項之電晶體，進一步包含：第二硬遮罩，包含配置在該硬遮罩與該基板之間的至少一個第二開口；以及III-N材料層，係配置在該第二硬遮罩之上，其中，該本徵汲極部係配置在該III-N材料層之上。
  13. 如申請專利範圍第12項之電晶體，其中，該第二開口從該垂直非本徵汲極部橫向偏移該垂直非本徵汲極部與第二垂直非本徵汲極部間之間距的四分之一。
  14. 如申請專利範圍第11項之電晶體，其中，該電晶體的預定崩潰電壓為至少100伏，且該非本徵汲極部的有效長度小於440奈米。
  15. 一種電晶體之製造方法，該方法包含：在基板之上形成硬遮罩，其中，該硬遮罩包含至少一個開口；形成源極、汲極、與介於該源極與該汲極之間的通道，其中，該通道包含氮化鎵，並且係形成在該硬遮罩之上，其中，形成該汲極包含在該通道的近端形成非本徵汲極部與在該通道的遠端形成本徵汲極部，且其中，該源極或該汲極的至少其中之一的一部分係配置在該硬遮罩的該開口之上；至少在該非本徵汲極部之上配置極化層；以及在該通道之上形成閘極。
  16. 如申請專利範圍第15項之方法，其中，該非本徵汲極部包含具有能帶隙比該通道之能帶隙更寬的材料。
  17. 如申請專利範圍第15項之方法，其中，形成該非本徵汲極部包含橫向磊晶地生長具有能帶隙比該通道之能帶隙更寬的材料。
  18. 如申請專利範圍第15項之方法，其中，形成該非本徵汲極部包含橫向磊晶地生長漸變的氮化鋁鎵，該氮化鋁鎵具有從該通道與該非本徵汲極部之間的接面朝向該本徵汲極部遞增之鋁的百分比。
  19. 如申請專利範圍第15項之方法，其中，該本徵汲 極部係配置在該硬遮罩之下方，且在該硬遮罩下方橫向地延伸。
  20. 如申請專利範圍第19項之方法，進一步包含：形成第二硬遮罩，包含介於該硬遮罩與該基板之間的至少一個第二開口；以及在該第二硬遮罩之上磊晶地過度生長III-N材料層，其中，該本徵汲極部係形成在該III-N材料層之上。
  21. 一種計算系統，包含：電力管理積體電路，該電力管理積體電路進一步包含電晶體，該電晶體包括：基板之上的硬遮罩，其中，該硬遮罩包含至少一個開口；源極、汲極、及介於該源極與該汲極之間的閘極耦接通道，其中，該通道包含氮化鎵，且係配置在該硬遮罩之上，且其中，該汲極包含位於該通道之近端的非本徵汲極部及位於該通道之遠端的本徵汲極部；以及至少配置在該非本徵汲極部之上的極化層，其中，該源極或該汲極的至少其中之一的一部分係配置在該硬遮罩的該開口之上。
  22. 如申請專利範圍第21項之系統，其中，該源極的一部分係配置在該硬遮罩的該開口之上，且其中，該非本徵汲極部包含具有百分比不超過10%之鋁及平衡之鎵的氮化鋁鎵。
  23. 如申請專利範圍第21項之系統，其中，該本徵汲 極部係配置在該硬遮罩之下方，且在該硬遮罩之下方橫向地延伸，且其中，該非本徵汲極部包含配置在該硬遮罩的開口之上，且延伸於該通道與該本徵汲極之間的垂直非本徵汲極部。
  24. 如申請專利範圍第23項之系統，該電晶體進一步包含：第二硬遮罩，包含配置在該硬遮罩與該基板之間的至少一個第二開口；以及III-N材料層，係配置在該第二硬遮罩之上，其中，該本徵汲極部係配置在該III-N材料層之上。
TW104104764A 2014-03-26 2015-02-12 具有提高之崩潰電壓的ｉｉｉ－ｖ電晶體 TWI556426B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/031903 WO2015147816A1 (en) 2014-03-26 2014-03-26 Iii-n transistors with enhanced breakdown voltage

Publications (2)

Publication Number Publication Date
TW201543668A TW201543668A (zh) 2015-11-16
TWI556426B true TWI556426B (zh) 2016-11-01

Family

ID=54196137

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104104764A TWI556426B (zh) 2014-03-26 2015-02-12 具有提高之崩潰電壓的ｉｉｉ－ｖ電晶體

Country Status (6)

Country Link
US (1) US9666708B2 (zh)
EP (1) EP3123516B1 (zh)
KR (1) KR102135301B1 (zh)
CN (1) CN106030816B (zh)
TW (1) TWI556426B (zh)
WO (1) WO2015147816A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106575670B (zh) 2014-09-18 2020-10-16 英特尔公司 用于硅cmos相容半导体器件中的缺陷扩展控制的具有倾斜侧壁刻面的纤锌矿异质外延结构
US10229991B2 (en) 2014-09-25 2019-03-12 Intel Corporation III-N epitaxial device structures on free standing silicon mesas
WO2016099509A1 (en) 2014-12-18 2016-06-23 Intel Corporation N-channel gallium nitride transistors
DE102016205079B4 (de) * 2016-03-29 2021-07-01 Robert Bosch Gmbh High-electron-mobility Transistor
US11362172B2 (en) 2017-09-26 2022-06-14 Intel Corporation High aspect ratio non-planar capacitors formed via cavity fill
US11670686B2 (en) * 2017-09-26 2023-06-06 Intel Corporation III-N nanostructures formed via cavity fill
WO2019066880A1 (en) * 2017-09-28 2019-04-04 Intel Corporation GROUP III-V SEMICONDUCTOR DEVICES HAVING ASYMMETRIC SOURCE AND DRAIN STRUCTURES
US11233053B2 (en) 2017-09-29 2022-01-25 Intel Corporation Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication
US10756207B2 (en) * 2018-10-12 2020-08-25 Transphorm Technology, Inc. Lateral III-nitride devices including a vertical gate module
US20220376082A1 (en) * 2020-12-14 2022-11-24 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and fabrication method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130049013A1 (en) * 2011-08-23 2013-02-28 Seiko Epson Corporation Semiconductor device, electro-optic device, power conversion device, and electronic apparatus
JP2013128135A (ja) * 2013-02-07 2013-06-27 Sumitomo Electric Ind Ltd エピタキシャル基板
US20140042446A1 (en) * 2012-08-09 2014-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4667556B2 (ja) * 2000-02-18 2011-04-13 古河電気工業株式会社 縦型ＧａＮ系電界効果トランジスタ、バイポーラトランジスタと縦型ＧａＮ系電界効果トランジスタの製造方法
JP2007317794A (ja) 2006-05-24 2007-12-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5179023B2 (ja) * 2006-05-31 2013-04-10 パナソニック株式会社 電界効果トランジスタ
US7952150B1 (en) 2008-06-05 2011-05-31 Rf Micro Devices, Inc. Enhancement mode MOSFET and depletion mode FET on a common group III-V substrate
CN102292801B (zh) * 2009-01-22 2013-11-06 松下电器产业株式会社 场效应晶体管及其制造方法
US8507920B2 (en) * 2011-07-11 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
JP5953706B2 (ja) * 2011-11-02 2016-07-20 富士通株式会社 化合物半導体装置及びその製造方法
US9153583B2 (en) * 2011-12-20 2015-10-06 Intel Corporation III-V layers for N-type and P-type MOS source-drain contacts
US9496379B2 (en) * 2014-10-20 2016-11-15 International Business Machines Corporation Method and structure for III-V FinFET

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130049013A1 (en) * 2011-08-23 2013-02-28 Seiko Epson Corporation Semiconductor device, electro-optic device, power conversion device, and electronic apparatus
US20140042446A1 (en) * 2012-08-09 2014-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
JP2013128135A (ja) * 2013-02-07 2013-06-27 Sumitomo Electric Ind Ltd エピタキシャル基板

Also Published As

Publication number Publication date
TW201543668A (zh) 2015-11-16
KR20160136294A (ko) 2016-11-29
US9666708B2 (en) 2017-05-30
EP3123516A4 (en) 2017-08-23
US20170018640A1 (en) 2017-01-19
EP3123516B1 (en) 2020-03-04
CN106030816B (zh) 2019-10-18
EP3123516A1 (en) 2017-02-01
CN106030816A (zh) 2016-10-12
WO2015147816A1 (en) 2015-10-01
KR102135301B1 (ko) 2020-07-17

Similar Documents

Publication Publication Date Title
TWI556426B (zh) 具有提高之崩潰電壓的ｉｉｉ－ｖ電晶體
US9947780B2 (en) High electron mobility transistor (HEMT) and method of fabrication
US9806203B2 (en) Nonplanar III-N transistors with compositionally graded semiconductor channels
CN107949914B (zh) 具有凸起掺杂晶体结构的半导体器件
KR20170077115A (ko) 질화 갈륨 트랜지스터에서 2d 전자 가스에 대한 낮은 접촉 저항을 위한 소스/드레인 재성장
KR102257570B1 (ko) 자기 정렬 게이트 최종 ⅲ-n 트랜지스터
US11715791B2 (en) Group III-Nitride devices on SOI substrates having a compliant layer