JP2013128135A - エピタキシャル基板 - Google Patents
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Abstract
【解決手段】キャリア走行半導体層15はスペーサ半導体層17と支持体13との間に位置する。電子デバイス11では、基準軸Cxに対して傾斜した基準平面R2に沿ってヘテロ接合が延びるので、ピエゾ電界Pzも基準平面R2に対して傾斜した方向に向く。ピエゾ電界の平行な成分Pz(T)はヘテロ接合21に沿って延在する内部電界として働く。この内部電界はヘテロ接合21の二次元キャリアに作用して、ゲート電極19直下のヘテロ接合におけるキャリア濃度が調整される。内部電界の働きにより、ゲート電極19にゼロボルトが印加されているとき、二次元キャリアは、ゲート電極19直下のヘテロ接合21のバンドの屈曲部に実質的に蓄積されない。電子デバイス11はノーマリ・オフ特性を有する。
【選択図】図2
Description
図6、図7及び図8は、本実施に係る化合物半導体電子デバイスを作製する方法、及びエピタキシャル基板を作製する方法に主要な工程を示す図面である。この工程フローに従ってHEMT構造を作製した。図6(a)に示されるように、工程S101では、半極性主面41aを有するGaN基板41を準備した。この半極性面41aは(20−21)面を有する。GaN基板41におけるc軸の傾斜はベクトルVC41で示される。このGaN基板41上に窒化ガリウム系半導体を成長炉10aを用いて成長した。この成長は有機金属気相成長法で行った。原料として、トリメチルガリウム(TMG),トリメチルアルミニウム(TMA)、アンモニア(NH3を用い、n型ドーパントガスとしてシランを用いた。図6(b)に示されるように、工程S102では、GaNバッファ層43を半極性主面41a上に成長した。GaNバッファ層43の表面も半極性を示す。次いで、図6(c)に示されるように、工程S103では、1.0μm厚のノンドープGaN電子走行層45をGaNバッファ層43上に成長した。図7(a)に示されるように、工程S104では、0.02μm厚のAl0.25Ga0.85N層47をGaN電子走行層45上に成長してエピタキシャル基板Epiを作製した。エピタキシャル基板Epi上に、マスク層を堆積した。マスク層の材料は、例えばシリコン酸化物であった。マスク層のパターン形成のために、マスク層上にレジストを塗布した。フォトリソグラフィを利用して、図7(b)に示されるように、工程S105では、ソース領域及びドレイン領域に開口を有するエッチングマスク49を作製した。このエッチングマスク49を用いて、エッチング装置10bを用いてマスク層をエッチングしてマスク51を作製した、エッチングマスク49を除去した後に、図7(c)に示されるように、工程S106では、エッチング装置10cを用いてさらにAl0.25Ga0.85N層47をエッチングして、電子走行層45を露出させると共にAl0.25Ga0.85Nスペーサ層47aを形成した。このエッチングとして、塩素系ガスを用いるドライエッチングを使用した。マスク51は、ソース領域及びドレイン領域に開口を有すると共に、ゲート電極のためのエリアを覆っている。このマスク51を用いて、図8(a)に示されるように、工程S107では、0.02μm厚のn型GaN53をスペーサ層47aの開口領域に再成長した。再成長の後に、工程S108では、マスク層51を除去した。シリコン酸化物からなるマスク層51はフッ化水素酸を用いて除去して、図8(b)に示されるように、基板生産物Pを作製した。この後に、図8(c)に示されるように、工程S109では、ドレイン電極55a、ソース電極55b及びゲート電極55cを基板生産物P上に形成した。電子ビーム法により、ドレイン電極55a及びソース電極55bの形成のためにチタン、アルミニウムを基板生産物P上に蒸着した。抵抗加熱法により、ゲート電極55cの形成のためにニッケル、金を基板生産物P上に蒸着した。これらの蒸着の後に、摂氏500度の温度及び1分間の熱処理で合金化を行った。
Claims (20)
- ウルツ鉱構造の第1の化合物からなり、該ウルツ鉱構造のc軸方向に延びる基準軸に直交する第1の基準平面に対して傾斜する半極性主面を有する支持体と、
ウルツ鉱構造の第2の化合物からなり、前記支持体上に設けられたキャリア走行半導体層と、
ウルツ鉱構造の第3の化合物からなり、前記キャリア走行半導体層にヘテロ接合を成すスペーサ半導体層と、
前記支持体上に設けられ、前記ヘテロ接合におけるキャリア濃度を制御するゲート電極と、
前記支持体上に設けられたソース電極及びドレイン電極の一方である第1の電極と、
を備え、
前記基準軸は、前記半極性主面の法線に対して所定の方向に傾斜しており、
X軸、Y軸及びZ軸を有する直交座標系において、前記半極性主面は、前記X軸及び前記Y軸によって規定される平面に沿って設けられ、前記半極性主面の前記法線は前記Z軸の方向に延在し、
前記キャリア走行半導体層及び前記スペーサ半導体層は、前記半極性主面上に搭載されており、
前記ヘテロ接合は、前記基準軸に対して傾斜した第2の基準平面に沿って延びており、
前記キャリア走行半導体層は圧縮歪みを内包し、
前記第1の電極及び前記ゲート電極は、前記半極性主面上に延在する第1の軸に沿って配置されており、
前記第1の軸は前記半極性主面上において前記所定の方向に延在すると共に、前記X軸の方向に延在する、ことを特徴とする化合物半導体電子デバイス。 - ウルツ鉱構造の第1の化合物からなり、該ウルツ鉱構造のc軸方向に延びる基準軸に直交する第1の基準平面に対して傾斜する半極性主面を有する支持体と、
ウルツ鉱構造の第2の化合物からなり、前記支持体上に設けられたキャリア走行半導体層と、
ウルツ鉱構造の第3の化合物からなり、前記キャリア走行半導体層にヘテロ接合を成すスペーサ半導体層と、
前記支持体上に設けられ、前記ヘテロ接合におけるキャリア濃度を制御するゲート電極と、
前記支持体上に設けられたソース電極及びドレイン電極の一方である第1の電極と、
を備え、
前記基準軸は、前記半極性主面の法線に対して所定の方向に傾斜しており、
X軸、Y軸及びZ軸を有する直交座標系において、前記半極性主面は、前記X軸及び前記Y軸によって規定される平面に沿って設けられ、前記半極性主面の前記法線は前記Z軸の方向に延在し、
前記キャリア走行半導体層及び前記スペーサ半導体層は、前記半極性主面上に搭載されており、
前記ヘテロ接合は、前記基準軸に対して傾斜した第2の基準平面に沿って延びており、
前記キャリア走行半導体層は圧縮歪みを内包し、
前記第1の電極及び前記ゲート電極は、前記半極性主面上に延在する第1の軸に沿って配置されており、
前記第1の軸は、前記半極性主面上において前記所定の方向に延在する第2の軸に直交する第3の軸に交差し、前記第3の軸は前記半極性主面上において前記Y軸の方向に延在し、前記第2の軸は前記X軸の方向に延在する、ことを特徴とする化合物半導体電子デバイス。 - 前記支持体上に設けられたソース電極及びドレイン電極の他方である第2の電極を更に備え、
前記第2の電極及び前記ゲート電極は、前記半極性主面上に延在する第4の軸に沿って配置されている、ことを特徴とする請求項1又は請求項2に記載された化合物半導体電子デバイス。 - 前記ソース電極、前記ドレイン電極及び前記ゲート電極は、前記半極性主面上において、前記所定の方向に延在する軸に沿って配置されている、ことを特徴とする請求項3に記載された化合物半導体電子デバイス。
- 前記キャリア走行半導体層は、窒化ガリウム系半導体からなり、
前記スペーサ半導体層は、窒化ガリウム系半導体からなる、ことを特徴とする請求項1〜請求項4のいずれか一項に記載された化合物半導体電子デバイス。 - 前記キャリア走行半導体層は、GaNからなり、
前記スペーサ半導体層は、GaNの格子定数より小さい格子定数の窒化ガリウム系半導体からなる、ことを特徴とする請求項1〜請求項5のいずれか一項に記載された化合物半導体電子デバイス。 - 前記スペーサ半導体層は、AlXGa1−XNからなり、
前記スペーサ半導体層のアルミニウム組成Xは0.03以上0.30以下の範囲にある、ことを特徴とする請求項6に記載された化合物半導体電子デバイス。 - 前記スペーサ半導体層のキャリア濃度は5×1018cm−3以下である、ことを特徴とする請求項1〜請求項7のいずれか一項に記載された化合物半導体電子デバイス。
- 前記支持体は、AlYGa1−YNからなり、
前記支持体のアルミニウム組成Yは0以上1以下の範囲にある、ことを特徴とする請求項1〜請求項8のいずれか一項に記載された化合物半導体電子デバイス。 - 前記基準軸と前記半極性主面の法線との成す傾斜角は、10度以上80度以下及び100度以上170度以下の範囲にある、ことを特徴とする請求項1〜請求項9のいずれか一項に記載された化合物半導体電子デバイス。
- 前記基準軸と前記半極性主面の法線との成す傾斜角は、63度以上80度以下及び100度以上117度以下の範囲にある、ことを特徴とする請求項1〜請求項10のいずれか一項に記載された化合物半導体電子デバイス。
- 前記キャリア走行半導体層は、前記スペーサ半導体層と前記支持体との間に位置する、ことを特徴とする請求項1〜請求項11のいずれか一項に記載された化合物半導体電子デバイス。
- 複数の化合物半導体電子デバイスを含む化合物半導体集積電子デバイスであって、
ウルツ鉱構造の第1の化合物半導体からなり、該ウルツ鉱構造のc軸方向に延びる基準軸に直交する第1の基準平面に対して傾斜する半極性主面を有する支持体と、
ウルツ鉱構造の第2の化合物半導体からなり、前記支持体上に設けられたキャリア走行半導体層と、
ウルツ鉱構造の第3の化合物半導体からなり、前記キャリア走行半導体層にヘテロ接合を成すスペーサ半導体層と、
前記支持体上に設けられ、第1の化合物半導体電子デバイスのためのソース電極、ドレイン電極及びゲート電極と、
前記支持体上に設けられ、第2の化合物半導体電子デバイスのためのソース電極、ドレイン電極及びゲート電極と、
を備え、
前記ヘテロ接合は、前記基準軸に対して傾斜した第2の基準平面に沿って延びており、
前記キャリア走行半導体層は圧縮歪みを内包し、
前記基準軸は、前記半極性主面の法線に対して所定の方向に傾斜しており、
X軸、Y軸及びZ軸を有する直交座標系において、前記半極性主面は、前記X軸及び前記Y軸によって規定される平面に沿って設けられ、前記半極性主面の前記法線は前記Z軸の方向に延在し、
前記第1の化合物半導体電子デバイスの前記ソース電極及び前記ゲート電極は、前記半極性主面上において第1の軸に沿って配置されており、
第2及び第3の軸が前記半極性主面上に延在し、該第2の軸は前記第3の軸に直交すると共に該第2の軸の向きは前記所定の方向であり、前記第3の軸は前記Y軸の方向に延在し、前記第2の軸は前記X軸の方向に延在し、前記第1の軸は、前記第3の軸に交差し、
前記第1の化合物半導体電子デバイスの前記ドレイン電極及び前記ゲート電極は、前記半極性主面上において第4の軸に沿って配置されており、
前記第1及び第4の軸のいずれか一方は前記第3の軸に交差しており、
前記第2の化合物半導体電子デバイスの前記ソース電極及び前記ゲート電極は、前記半極性主面上において第5の軸に沿って配置されており、
前記第5の軸の方向は前記第1の軸の方向と異なる、ことを特徴とする化合物半導体集積電子デバイス。 - 前記第1の化合物半導体電子デバイスのためのソース電極及びゲート電極は、前記第2の軸の方向に配列されており、
前記第2の化合物半導体電子デバイスのためのソース電極及びゲート電極は、前記第3の軸の方向に配列されている、ことを特徴とする請求項13に記載された化合物半導体集積電子デバイス。 - 前記キャリア走行半導体層は窒化ガリウム系半導体からなり、
前記スペーサ半導体層は窒化ガリウム系半導体からなる、ことを特徴とする請求項13又は請求項14に記載された化合物半導体集積電子デバイス。 - 前記キャリア走行半導体層は、GaNからなり、
前記スペーサ半導体層は、GaNの格子定数より小さい格子定数の窒化ガリウム系半導体からなる、ことを特徴とする請求項13〜請求項15のいずれか一項に記載された化合物半導体集積電子デバイス。 - 前記基準軸と前記半極性主面の法線との成す傾斜角は、10度以上80度以下及び100度以上170度以下の範囲にある、ことを特徴とする請求項13〜請求項16のいずれか一項に記載された化合物半導体集積電子デバイス。
- 化合物半導体電子デバイスのためのエピタキシャル基板であって、
ウルツ鉱構造の第1の化合物からなり、該ウルツ鉱構造のc軸方向に延びる基準軸に直交する第1の基準平面に対して傾斜する半極性主面を有する基板と、
前記基板上に設けられ、キャリア走行半導体層のための第1の半導体層と、
前記第1の化合物半導体層にヘテロ接合を成し、第3の化合物からなり、スペーサ半導体層のための第2の半導体層と、
を備え、
前記第1の半導体層は、前記第2の半導体層と前記基板との間に設けられており、
前記第1の半導体層はウルツ鉱構造の第1の化合物からなり、
前記第2の半導体層はウルツ鉱構造の第2の化合物からなり、
前記第2の化合物は前記第3の化合物と異なり、
前記第2の半導体層の表面は半極性を示し、
前記ヘテロ接合は、前記基準軸に対して傾斜した第2の基準平面に沿って延びており、
前記第1の半導体層は圧縮歪みを内包する、ことを特徴とするエピタキシャル基板。 - 前記第1の半導体層はGaNからなり、
前記第2の半導体層は、GaNの格子定数より小さい格子定数の窒化ガリウム系半導体からなる、ことを特徴とする請求項18に記載されたエピタキシャル基板。 - 前記基準軸と前記半極性主面の法線との成す傾斜角は、10度以上80度以下及び100度以上170度以下の範囲にある、ことを特徴とする請求項18又は請求項19に記載されたエピタキシャル基板。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015147816A1 (en) * | 2014-03-26 | 2015-10-01 | Intel Corporation | Iii-n transistors with enhanced breakdown voltage |
US10211327B2 (en) | 2015-05-19 | 2019-02-19 | Intel Corporation | Semiconductor devices with raised doped crystalline structures |
US10325774B2 (en) | 2014-09-18 | 2019-06-18 | Intel Corporation | Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon CMOS-compatible semiconductor devices |
US11233053B2 (en) | 2017-09-29 | 2022-01-25 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008270521A (ja) * | 2007-04-20 | 2008-11-06 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
JP2009147264A (ja) * | 2007-12-18 | 2009-07-02 | Nippon Telegr & Teleph Corp <Ntt> | 窒化物半導体ヘテロ構造電界効果トランジスタ |
-
2013
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008270521A (ja) * | 2007-04-20 | 2008-11-06 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
JP2009147264A (ja) * | 2007-12-18 | 2009-07-02 | Nippon Telegr & Teleph Corp <Ntt> | 窒化物半導体ヘテロ構造電界効果トランジスタ |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015147816A1 (en) * | 2014-03-26 | 2015-10-01 | Intel Corporation | Iii-n transistors with enhanced breakdown voltage |
TWI556426B (zh) * | 2014-03-26 | 2016-11-01 | 英特爾股份有限公司 | 具有提高之崩潰電壓的iii-v電晶體 |
US9666708B2 (en) | 2014-03-26 | 2017-05-30 | Intel Corporation | III-N transistors with enhanced breakdown voltage |
US10325774B2 (en) | 2014-09-18 | 2019-06-18 | Intel Corporation | Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon CMOS-compatible semiconductor devices |
US10930500B2 (en) | 2014-09-18 | 2021-02-23 | Intel Corporation | Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon CMOS-compatible semiconductor devices |
US10211327B2 (en) | 2015-05-19 | 2019-02-19 | Intel Corporation | Semiconductor devices with raised doped crystalline structures |
US11233053B2 (en) | 2017-09-29 | 2022-01-25 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
US11728346B2 (en) | 2017-09-29 | 2023-08-15 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
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