JP5195532B2 - 化合物半導体電子デバイス及び化合物半導体集積電子デバイス - Google Patents

Description

本発明は、化合物半導体電子デバイス、化合物半導体集積電子デバイス及びエピタキシャル基板に関する。

特許文献１には、ノーマリ・オフを実現する窒化物半導体素子が記載されている。Ａｌ_０．３Ｇａ_０．７Ｎ層からなる電子供給層上に、ＧａＮからなる電子走行層が形成されている。電子走行層の格子定数は、電子供給層の格子定数よりも大きな格子定数を有する。電子供給層と電子走行層との接合における電子供給層の界面はIII族面であるので、電子走行層の自発分極電界は、電子走行層側から電子供給層側の方向である。また、上述のように、ＧａＮ層の格子定数はＡｌ_０．３Ｇａ_０．７Ｎ層の格子定数よりも大きいので、電子走行層には圧縮応力がかかる。電子走行層を歪ませることにより、電子供給層側から電子走行層側へと向かうピエゾ分極電界が生じる。

非特許文献１は、非極性ＧａＮの（１１−２０）面（ａ面）上に形成されたヘテロ接合型トランジスタが記載されている。このヘテロ接合型トランジスタでは、ＧａＮ系半導体の成長方向にピエゾ電界がない。

特開２００７−１６５７１９号公報

Kuroda et.al., Journal of Applied Physics 102, 093703 (2007)

特許文献１では、電子走行層への歪みを制御するために、電子走行層の上側及び下側にそれぞれ位置する２つの層の格子定数を選択することによって、電子走行層に発生するピエゾ電界を打ち消している。この打ち消しによって、電子走行層を無電界にして、ノーマリ・オフの半導体装置を実現する。

非特許文献１では、非極性面の法線方向（縦方向）に関するピエゾ電界は抑制できている。非極性面に沿った横方向に関する電界を利用していないので，キャリア濃度が高ければ，ノーマリ・オンとなる。故に、ノーマリ・オフを実現するためには，ｎ型キャリア濃度を低減する必要がある。

本発明は、このような事情を鑑みて為されたものであり、ウルツ鉱構造の化合物半導体を用いてノーマリ・オフの化合物半導体電子デバイスを提供することを目的とし、また、該化合物半導体電子デバイスを含む化合物半導体集積電子デバイスを提供することを目的とし、さらに、化合物半導体電子デバイスのためのエピタキシャル基板を提供することを目的とする。

本発明の一側面に係る化合物半導体電子デバイスは、（ａ）ウルツ鉱構造の第１の化合物からなり、該ウルツ鉱構造のｃ軸方向に延びる基準軸に直交する第１の基準平面に対して傾斜する半極性主面を有する支持体と、（ｂ）ウルツ鉱構造の第２の化合物からなり、前記支持体上に設けられたキャリア走行半導体層と、（ｃ）ウルツ鉱構造の第３の化合物からなり、前記キャリア走行半導体層にヘテロ接合を成すスペーサ半導体層と、（ｄ）前記支持体上に設けられ、前記ヘテロ接合におけるキャリア濃度を制御するゲート電極とを備える。前記基準軸は、前記半極性主面の法線に対して所定の方向に傾斜しており、前記キャリア走行半導体層及び前記スペーサ半導体層は、前記半極性主面上に搭載されており、前記ヘテロ接合は、前記基準軸に対して傾斜した第２の基準平面に沿って延びており、
前記キャリア走行半導体層は圧縮歪みを内包し、前記第１の電極及び前記ゲート電極は、前記半極性主面上に延在する第１の軸に沿って配置されており、前記第１の軸は、前記半極性主面上において前記所定の方向に延在する第２の軸に直交する第３の軸に交差し、前記第３の軸は前記半極性主面上に延在する。

この化合物半導体電子デバイスによれば、基準軸に対して傾斜した第２の基準平面に沿ってヘテロ接合が延びるので、ピエゾ電界も、第２の基準平面に対して傾斜した方向に向いている。これ故に、このピエゾ電界は第２の基準平面に平行な成分と垂直な成分とを有する。ピエゾ電界の平行な成分が、ヘテロ接合に沿って延在する内部電界として働く。この内部電界は、ヘテロ接合の二次元キャリアに作用して、ゲート電極直下のヘテロ接合におけるキャリア濃度が低減される。

本発明に係る化合物半導体電子デバイスは、前記支持体上に設けられたソース電極及びドレイン電極の他方である第２の電極を更に備えることができる。前記第２の電極及び前記ゲート電極は、前記半極性主面上に延在する第４の軸に沿って配置されることができる。この化合物半導体電子デバイスによれば、半極性主面上において、第２の軸は所定の方向（ｃ軸が傾斜する方向）に延在し、第３の軸が第２の軸に直交すると共に、第１の軸が第３の軸に交差する。これ故に、ヘテロ接合における内部電界を有効に利用できる。この化合物半導体電子デバイスにおいて、第４の軸は第１の軸の方向に向いていてもよい。第４の軸は第２の軸の方向に向いていてもよい。第４の軸は第３の軸の方向に向いていてもよい。

本発明の一側面に係る化合物半導体電子デバイスでは、前記第１の軸は前記所定の方向に延在することができる。第１の電極はソース電極であることができ、第２の電極はドレイン電極であることができる。この化合物半導体電子デバイスによれば、ソース電極及びゲート電極の配列において、ヘテロ接合における内部電界が有効に利用できる。また、本発明の一側面に係る化合物半導体電子デバイスでは、第２の電極はソース電極であることができ、第１の電極はドレイン電極であることができる。この化合物半導体電子デバイスによれば、ドレイン電極及びゲート電極の配列において、ヘテロ接合における内部電界が有効に利用できる。さらに、本発明の一側面に係る化合物半導体電子デバイスでは、前記ソース電極、前記ドレイン電極及び前記ゲート電極は、前記半極性主面上において、前記所定の方向に延在する軸に沿って配置されていることができる。

本発明の一側面に係る化合物半導体電子デバイスでは、前記第１の軸は前記第２の軸の方向に延在し、前記ドレイン電極及び前記ゲート電極は、前記半極性主面上において、前記第１の軸に沿って配置されていることができる。この化合物半導体電子デバイスによれば、ソース電極、ゲート電極及びドレイン電極の配列が複雑にならない。

本発明の別の側面は、複数の化合物半導体電子デバイスを含む化合物半導体集積電子デバイスに係る。この化合物半導体集積電子デバイスは、（ａ）ウルツ鉱構造の第１の化合物半導体からなり、該ウルツ鉱構造のｃ軸方向に延びる基準軸に直交する第１の基準平面に対して傾斜する半極性主面を有する支持体と、（ｂ）ウルツ鉱構造の第２の化合物半導体からなり、前記支持体上に設けられたキャリア走行半導体層と、（ｃ）ウルツ鉱構造の第３の化合物半導体からなり、前記キャリア走行半導体層にヘテロ接合を成すスペーサ半導体層と、（ｄ）前記支持体上に設けられ、第１の化合物半導体電子デバイスのためのソース電極、ドレイン電極及びゲート電極と、（ｅ）前記支持体上に設けられ、第２の化合物半導体電子デバイスのためのソース電極、ドレイン電極及びゲート電極とを備える。前記ヘテロ接合は、前記基準軸に対して傾斜した第２の基準平面に沿って延びており、前記キャリア走行半導体層は圧縮歪みを内包し、前記基準軸は、前記半極性主面の法線に対して所定の方向に傾斜しており、前記第１の化合物半導体電子デバイスの前記ソース電極及び前記ゲート電極は、前記半極性主面上において第１の軸に沿って配置されており、第２及び第３の軸が前記半極性主面上に延在し、該第２の軸は前記第３の軸に直交すると共に該第２の軸の向きは前記所定の方向であり、前記第１の化合物半導体電子デバイスの前記ドレイン電極及び前記ゲート電極は、前記半極性主面上において第４の軸に沿って配置されており、前記第１及び第４の軸のいずれか一方は前記第３の軸に交差しており、前記第２の化合物半導体電子デバイスの前記ソース電極及び前記ゲート電極は、前記半極性主面上において第５の軸に沿って配置されており、前記第５の軸の方向は前記第１の軸の方向と異なる。

この化合物半導体集積電子デバイスによれば、第１の化合物半導体電子デバイスのソース電極及びゲート電極の配列方向は、第２の化合物半導体電子デバイスのソース電極及びゲート電極の配列方向と異なる。第１の化合物半導体電子デバイスのヘテロ接合におけるピエゾ電界の平行な成分の大きさは、第２の化合物半導体電子デバイスのヘテロ接合におけるピエゾ電界の平行な成分の大きさと異なる。第１の化合物半導体電子デバイスのゲート電極直下のヘテロ接合におけるキャリア濃度は、第２の化合物半導体電子デバイスのゲート電極直下のヘテロ接合におけるキャリア濃度と異なるものになる。

本発明の別の側面に係る化合物半導体集積電子デバイスでは、前記第１の化合物半導体電子デバイスのためのソース電極及びゲート電極は、前記第２の軸の方向に配列される。前記第２の化合物半導体電子デバイスのためのソース電極及びゲート電極は、前記第３の軸の方向に配列される。

この化合物半導体集積電子デバイスによれば、第２の化合物半導体電子デバイスはノーマリ・オフ特性を有し、第１の化合物半導体電子デバイスはノーマリ・オン特性を有する。単一の基板上に、ノーマリ・オフ特性及びノーマリ・オン特性の化合物半導体電子デバイスを集積することができる。

本発明の更なる別の側面は、化合物半導体電子デバイスのためのエピタキシャル基板である。エピタキシャル基板は、（ａ）ウルツ鉱構造の第１の化合物からなり、該ウルツ鉱構造のｃ軸方向に延びる基準軸に直交する第１の基準平面に対して傾斜する半極性主面を有する基板と、（ｂ）前記基板上に設けられ、キャリア走行半導体層のための第１の半導体層と、（ｃ）前記第１の化合物半導体層にヘテロ接合を成し、第３の化合物からなり、スペーサ半導体層のための第２の半導体層とを備える。前記第１の半導体層は、前記第２の半導体層と前記基板との間に設けられており、前記第１の半導体層はウルツ鉱構造の第１の化合物からなり、前記第２の半導体層はウルツ鉱構造の第２の化合物からなり、前記第２の半導体層の表面は半極性を示し、前記ヘテロ接合は、前記基準軸に対して傾斜した第２の基準平面に沿って延びており、前記第１の半導体層は圧縮歪みを内包する。

このエピタキシャル基板によれば、基準軸に対して傾斜した第２の基準平面に沿ってヘテロ接合が延びるので、ピエゾ電界も、第２の基準平面に対して傾斜した方向に向いている。これ故に、このピエゾ電界は、第２の基準平面に平行な成分と垂直な成分とを有する。ピエゾ電界の平行な成分が、ヘテロ接合に沿って延在する内部電界として働く。この内部電界は、ヘテロ接合の二次元キャリアに作用するので、ゲート電極をエピタキシャル基板上に設けたとき、ゲート電極直下のヘテロ接合におけるキャリア濃度が減少される。

本発明では、前記キャリア走行半導体層は、窒化ガリウム系半導体からなり、前記スペーサ半導体層は、窒化ガリウム系半導体からなることができる。この発明によれば、ウルツ鉱構造の化合物として窒化ガリウム系半導体を利用できる。この材料系は高い飽和速度を有するため，高速なトランジスタを実現できる。

本発明では、前記キャリア走行半導体層はＧａＮからなり、前記スペーサ半導体層は、ＧａＮの格子定数より小さい格子定数の窒化ガリウム系半導体からなることができる。この発明によれば、キャリア走行半導体層として、ウルツ鉱構造化合物のＧａＮを利用できる。この材料は高い飽和速度と高品質な結晶性に起因する高い移動度を有するため，高速なトランジスタを実現できる。

本発明では、前記スペーサ半導体層はＡｌ_ＸＧａ_１−ＸＮからなり、前記スペーサ半導体層のアルミニウム組成Ｘは０．０３以上０．３０以下の範囲にあることができる。この発明によれば、スペーサ半導体層として、ウルツ鉱構造の化合物のＡｌ_ＸＧａ_１−ＸＮを利用できる。この材料は，キャリア走行層と格子整合しやすくエピタキシャル成長が可能であるため，高い結晶性を得ることが容易である。そして，好ましくは上記の組成の範囲にすることで，より高い結晶性を得ることが可能となり，高速でかつハイ・パワーな半導体素子を作製することが可能となる。

本発明では、前記スペーサ半導体層の電子濃度は５×１０^１８ｃｍ^−３以下であることができる。この発明では、スペーサ半導体層はキャリア走行半導体層に電子を供給できる。これよりも高いキャリヤ濃度であると，本発明の効果が薄らぎ，安定したノーマリ・オフ型トランジスタを作製することが困難となる。これよりも低いキャリヤ濃度であると，ノーマリ・オフ型トランジスタを実現できる。

本発明では、前記支持体はＡｌ_ＹＧａ_１−ＹＮからなり、前記支持体のアルミニウム組成Ｘは０以上１以下の範囲にあることができる。この発明によれば、支持体として、ＧａＮ、ＡｌＧａＮ又はＡｌＮを用いることができる。これらの材料からなる支持体の上に成長された半導体結晶は，エピタキシャル成長が容易であるため，この材料系であれば高い結晶性を有することが容易である。そのため，この材料系でかつその組成の範囲であれば，高速でかつハイ・パワーな半導体素子を作製することが可能となる。

本発明では、前記キャリア走行半導体層は、前記スペーサ半導体層と前記支持体との間に位置することができる。これは，前記支持体の上にエピタキシャル成長すると高品質の結晶が得られ，そのためキャリア走行半導体層は高い移動度を有することができるためである。また、高品質なキャリア走行半導体層の上部を利用するために前記スペーサ半導体層が前記キャリア走行半導体層の上部に位置することが重要となる。これにより、高い移動度の半導体層を利用した高速トランジスタを作製することが可能となる。

本発明では、前記基準軸と前記半極性主面の法線との成す傾斜角は、１０度以上８０度以下及び１００度以上１７０度以下の範囲内にあることができる。また、本発明では、上記傾斜角は、６３度以上８０度以下及び１００度以上１１７度以下の範囲内にあることができる。上記１０度以上８０度以下及び１００度以上１７０度以下の範囲内であれば，本発明の骨子である面内に発生する内部電界を積極的に利用し，高速なノーマリ・オフ型トランジスタを作製することが可能である。そして，好ましくは，上記傾斜角６３度以上８０度以下及び１００度以上１１７度以下の範囲内であれば，さらに高いキャリア濃度でもノーマリ・オフ型トランジスタを作製することが可能となるため，低抵抗なトランジスタが作製可能となり，さらにハイ・パワーを付加した半導体素子を作成可能となる。

本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。

以上説明したように、本発明の一側面によれば、ウルツ鉱構造の化合物半導体を用いてノーマリ・オフの化合物半導体電子デバイスが提供される。また、本発明の別の側面によれば、該化合物半導体電子デバイスを含む化合物半導体集積電子デバイスが提供される。さらに、本発明の更なる別の側面によれば、化合物半導体電子デバイスのためのエピタキシャル基板が提供される。

図１は、本実施の形態に係る化合物半導体電子デバイスを概略的に示す図面である。 図２は、化合物半導体電子デバイスの動作を概略的に示す図面である。 図３は、本実施の形態に係る化合物半導体電子デバイスの一例の電極配置を示す図面である。 図４は、本実施の形態に係る化合物半導体電子デバイスの別の例の電極配置を示す図面である。 図５は、本実施の形態に係る化合物半導体集積電子デバイスを概略的に示す図面である。 図６は、本実施に係る化合物半導体電子デバイスを作製する方法、及びエピタキシャル基板を作製する方法における主要な工程を示す図面である。 図７は、本実施に係る化合物半導体電子デバイスを作製する方法、及びエピタキシャル基板を作製する方法における主要な工程を示す図面である。 図８は、本実施に係る化合物半導体電子デバイスを作製する方法、及びエピタキシャル基板を作製する方法における主要な工程を示す図面である。 図９は、二次元ヘテロ接合トランジスタのドレイン電流とソース−ゲート電圧との関係を示す図面である。

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の化合物半導体電子デバイス、化合物半導体集積電子デバイス及びエピタキシャル基板、並びにこれらの製造方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

図１は、本実施の形態に係る化合物半導体電子デバイスを概略的に示す図面である。図１には、直交座標系Ｓが示されている。化合物半導体電子デバイス１１（以下「電子デバイス１１」として参照する）は、支持体１３と、キャリア走行半導体層１５と、スペーサ半導体層１７と、ゲート電極１９とを備える。支持体１３は、ウルツ鉱構造の第１の化合物からなる。支持体１３のウルツ鉱構造の化合物として、例えばIII族窒化物、窒化ガリウム系半導体、ＩＩ−ＶＩ族半導体、硫化カドミニウム、硫化セレン等からなることができる。また、支持体１３は半極性主面１３ａ及び裏面１３ｂを有する。半極性主面１３ａは、ウルツ鉱構造のｃ軸方向に延びる基準軸Ｃｘに直交する基準平面Ｒ１に対して傾斜しており、半極性主面１３ａは直交座標系ＳのＸ軸及びＹ軸によって規定される平面に沿って設けられている。裏面１３ｂは半極性主面１３ａに実質的に平行であることができる。図１にはｃ軸ベクトルＶＣ１３、ＶＣ１５、ＶＣ１７が示されている。ｃ軸ベクトルＶＣ１３、ＶＣ１５、ＶＣ１７は、それぞれ、支持体１３、キャリア走行半導体層１５及びスペーサ半導体層１７におけるｃ軸の方向を示す。これらのｃ軸ベクトルは、＜０００１＞軸の方向または、＜０００−１＞軸の方向を向いており、＜０００−１＞軸は＜０００１＞軸の反対方向を向く。支持体１３における代表的なｃ面は基準平面Ｒ１に沿って延びている。キャリア走行半導体層１５及びスペーサ半導体層１７は、半極性主面１３ａ上に搭載されている。ゲート電極１９は、キャリア走行半導体層１５及びスペーサ半導体層１７並びに支持体１３の半極性主面１３ａ上に設けられる。キャリア走行半導体層１５はウルツ鉱構造の第２の化合物からなり、またスペーサ半導体層１７はウルツ鉱構造の第３の化合物からなる。スペーサ半導体層１７及びキャリア走行半導体層１５のためのウルツ鉱構造化合物として、窒化ガリウム系半導体、ＣｄＳ系半導体、ＣｄＳｅ系半導体等を使用できる。第２の化合物は第３の化合物と異なり、スペーサ半導体層１７はキャリア走行半導体層１５とヘテロ接合２１を形成する。ヘテロ接合２１はＸ軸及びＹ軸の方向に延在する。ヘテロ接合２１では、キャリア走行半導体層１５に二次元キャリアガスが生成される。ゲート電極１９は、ヘテロ接合２１における二次元キャリアの濃度を制御する。ヘテロ接合２１は、基準軸Ｃｘに対して傾斜した第２の基準平面Ｒ２に沿って延びる。キャリア走行半導体層１５は圧縮歪みを内包する。スペーサ半導体層１７の厚みは、例えばキャリア走行半導体層１５の厚みより薄い。電子デバイス１１は、支持体１３上に設けられたソース電極２３と、支持体１３上に設けられたドレイン電極２５とを更に備える。ゲート電極１９は、ソース電極２３とドレイン電極２５との間を流れるキャリア流を制御する。

図１を参照すると、電子デバイス１１では、キャリア走行半導体層１５及びスペーサ半導体層１７は、半極性主面１３ａ上においてＺ軸の方向に配置されている。ｃ軸ベクトルＶＣ１３、ＶＣ１５、ＶＣ１７は、Ｘ軸の方向に傾斜している。この実施例では、ゲート電極１９、ソース電極２３及びドレイン電極２５の各々は、エピタキシャル領域２９の主面２９ａにおいてＹ軸の方向に延在している。必要な場合には、支持体１３とキャリア走行半導体層１５との間にバッファ層１２を設けることができる。バッファ層１２は例えばウルツ鉱構造の化合物からなる。

図２は、化合物半導体電子デバイスの動作を概略的に示す図面である。図２（ａ）に示されるように、キャリア走行半導体層１５はスペーサ半導体層１７と支持体１３との間に位置することができる。電子デバイス１１では、基準軸Ｃｘに対して傾斜した基準平面Ｒ２に沿ってヘテロ接合が延びるので、ピエゾ電界Ｐｚ（電界ベクトルＰｚ）も、基準平面Ｒ２に対して傾斜した方向に向いている。これ故に、このピエゾ電界Ｐｚは、基準平面Ｒ２に平行な成分Ｐｚ（Ｔ）と垂直な成分Ｐｚ（Ｌ）とを有する。ピエゾ電界の平行な成分Ｐｚ（Ｔ）が、ヘテロ接合２１に沿って延在するＲ２面内の内部電界として働く。この内部電界は、ヘテロ接合２１の二次元キャリアに作用して、ゲート電極１９直下のヘテロ接合におけるキャリア濃度が調整される。内部電界の働きにより、二次元キャリアＣＡはソース領域に引かれ、ゲート電極１９直下におけるキャリア濃度は、ソース領域近傍におけるキャリア濃度に比べて小さくなり、ゲート電極１９にゼロボルトが印加されているとき、二次元キャリアＣＡは、ゲート電極１９直下のヘテロ接合２１のバンドに実質的に蓄積されていない。これ故に、この電子デバイス１１は、ノーマリ・オフ特性を有する。

図２（ｂ）を参照すると、ｃ面上に作製された化合物半導体電子デバイスＣが示されている。化合物半導体電子デバイスＣは、支持体３３と、キャリア走行半導体層３５と、スペーサ半導体層３７と、ゲート電極３９ａと、ドレイン電極３９ｂと、ソース電極３９ｃとを備える。支持体３３は、ウルツ鉱構造の第１の化合物からなる。また、支持体３３はｃ面主面３３ａを有する。キャリア走行半導体層３５はウルツ鉱構造の第２の化合物からなり、またスペーサ半導体層３７はウルツ鉱構造の第３の化合物からなる。図２（ｂ）には、ｃ軸ベクトルＶＣ３３、ＶＣ３５、ＶＣ３７が示されている。ｃ軸ベクトルＶＣ３３、ＶＣ３５、ＶＣ３７は、それぞれ、支持体３３、半導体層３５及び半導体層３７におけるｃ軸の方向を示す。スペーサ半導体層３７はキャリア走行半導体層３５とヘテロ接合４１を形成する。化合物半導体電子デバイスＣでは、ヘテロ接合４１のキャリア走行半導体層３５に二次元キャリアが生成される。しかしながら、キャリア走行半導体層３５及びスペーサ半導体層３７はｃ面主面３３ａ上に搭載されているので、ピエゾ電界が、ヘテロ接合４１に垂直な方向に向いている。故に、ピエゾ電界は、ヘテロ接合４１に平行な成分を持たない。したがって、ゲート電極３９にゼロボルトが印加されているとき、二次元キャリアは、キャリア走行半導体層３５におけるヘテロ接合４１のバンドの屈曲部に蓄積される。この化合物半導体電子デバイスＣは、ノーマリ・オン特性を有する。

再び図１を参照しながら、電子デバイス１１を説明する。電子デバイス１１は、支持体１３上に設けられたソース電極２３及びドレイン電極２５を備える。ソース電極２３の直下にはソース半導体領域２７ａが設けられ、ドレイン電極２５の直下にはドレイン半導体領域２７ｂが設けられることができる。これらの半導体領域２７ａ、２７ｂは、ヘテロ接合２１に到達しており、また所望の導電性を示すようにドーパントが添加されている。

図１は、ゲート電極１９、ソース電極２３及びドレイン電極２５の配列の一例を示している。基準軸Ｃｘは、半極性主面１３ａの法線に対してＸ軸の方向に傾斜している。ソース電極２３及びゲート電極１９は、半極性主面１３ａ上においてＸ軸に沿って配置されている。この電極配置では、ピエゾ電界Ｐｚの平行成分を最も有効にチャネル方向の内部電界として利用できる。図２（ａ）に示されるように、この内部電界（ピエゾ電界Ｐｚの平行成分）の作用により、ソース電極２３近傍のヘテロ接合２１における二次元キャリア濃度に比べて、ゲート電極１９直下のヘテロ接合２１における二次元キャリア濃度が小さくなる。また、図１に示された電子デバイス１１では、ゲート電極１９及びドレイン電極２５は、半極性主面１３ａ上においてＸ軸に沿って配置されている。ソース電極２３とドレイン電極２５との間に印加される電位差は、ゲート電極１９の直下におけるヘテロ接合２１を通過したキャリアをドレイン電極２５に加速する。

内部電界の大きさと、ソース電極２３及びゲート電極１９の配列との関係を説明する。ソース電極２３及びゲート電極１９がエピタキシャル領域２９の主面２９ａにおいてある軸（以下「配列軸」と記す）に沿って配置される化合物半導体電子デバイスでは、この配列軸の方向がＹ軸の方向であるとき、ヘテロ接合２１における平行成分Ｐｚ（Ｔ）はＹ方向にはゼロである。これ故に、配列軸がＹ軸の方向に交差するとき、内部電界の寄与を得ることができる。

図３は、本実施の形態に係る化合物半導体電子デバイスの一電極配置を示す図面である。電子デバイス１１ａでは、ソース電極２３ａ及びゲート電極１９ａがエピタキシャル領域２９の主面２９ａにおいて配列軸Ａｘ１に沿って配置される電子デバイス１１ａでは、この配列軸Ａｘ１がＹ軸の方向に対して傾斜する。ソース電極２３ａ直下のヘテロ接合２１からゲート電極１９ａ直下のヘテロ接合２１に向かう経路ＣＨ１をＸ軸の方向に形成できるとき、電子デバイス１１ａは内部電界の寄与を得ることができる。また、電子デバイス１１ａでは、ドレイン電極２５ａ及びゲート電極１９ａがエピタキシャル領域２９の主面２９ａにおいて配列軸Ａｘ１に沿って配置される。ゲート電極１９ａ直下のヘテロ接合２１からドレイン電極２５ａ直下のヘテロ接合２１に向かう経路ＤＲＦ１がＸ軸の方向に形成されている。この経路ＤＲＦ１によって、ゲート電極１９ａとドレイン電極２５ａとの間のキャリア経路が提供される。

図４は、本実施の形態に係る化合物半導体電子デバイスの別の電極配置を示す図面である。電子デバイス１１ｂでは、ソース電極２３ｂ及びゲート電極１９ｂがエピタキシャル領域２９の主面２９ａにおいて配列軸Ａｘ２に沿って配置される。電子デバイス１１ｂでは、この配列軸Ａｘ２がＸ軸の方向に向いている。ソース電極２３ｂ直下のヘテロ接合２１からゲート電極１９ｂ直下のヘテロ接合２１に向かう経路ＣＨ２をＸ軸の方向に形成できるので、電子デバイス１１ｂは、内部電界の寄与を有効に得ることができる。また、電子デバイス１１ｂでは、ドレイン電極２５ｂ及びゲート電極１９ｂがエピタキシャル領域２９の主面２９ａにおいて配列軸Ａｘ３に沿って配置される。ゲート電極１９ｂ直下のヘテロ接合２１からドレイン電極２５ｂ直下のヘテロ接合２１に向かう経路ＤＲＦ２がＹ軸の方向に向いている。この経路ＤＲＦ２によって、ゲート電極１９ｂとドレイン電極２５ｂとの間のキャリア経路が提供される。

上記の電子デバイス１１、１１ａ、１１ｂでは、ウルツ鉱構造の化合物として窒化ガリウム系半導体を利用できる。このため、キャリア走行半導体層１５は窒化ガリウム系半導体からなることができる。この窒化ガリウム系半導体は、例えばＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等からなることができる。スペーサ半導体層１７は窒化ガリウム系半導体からなることができる。この窒化ガリウム系半導体は、例えばＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等からなることができる。さらに、スペーサ半導体層１７のバンドギャップは、キャリア走行半導体層１５のバンドギャップより大きい。また、スペーサ半導体層１７の格子定数は、キャリア走行半導体層１５の格子定数より小さい。この条件においては、スペーサ半導体層１７はキャリア走行半導体層１５に圧縮歪みを加え得る。

キャリア走行半導体層１５は例えばＧａＮからなることができ、スペーサ半導体層１７は例えばＧａＮの格子定数より小さい格子定数の窒化ガリウム系半導体からなることができる。キャリア走行半導体層１５として、ウルツ鉱構造の化合物のＧａＮを利用できる。結晶成長技術に進歩により、良好な結晶品質のＧａＮが利用可能になっている。また、キャリア走行半導体層１５はアンドープ半導体からなるとき、移動度を大きくできる。例えば、アンドープＧａＮのキャリアは電子である。

また、スペーサ半導体層１７として、ウルツ鉱構造の化合物のＡｌＧａＮ半導体を利用できる。結晶成長技術により、良好な結晶品質のＡｌＧａＮとヘテロ接合とが利用可能になる。スペーサ半導体層１７はＡｌ_ＸＧａ_１−ＸＮからなることができる。例えば、このＡｌ_ＸＧａ_１−ＸＮのアルミニウム組成Ｘは０．０３以上であることができる。このアルミニウム組成Ｘは０．３０以下であることができる。スペーサ半導体層１７はｎ型ドーパントを添加したドープ半導体からなることがよい。例えば、ＳｉドープＡｌＧａＮはｎ導電性を示す。

スペーサ半導体層１７のキャリア濃度は５×１０^１８ｃｍ^−３以下であることができる。これよりも高いキャリア濃度であると本発明の効果が薄らぎ安定したノーマリ・オフ型トランジスタを作製することが困難となり，これよりも低いキャリア濃度であれば容易にノーマリ・オフ型トランジスタを実現できるからである。スペーサ半導体層１７はキャリア走行半導体層１５に電子を供給することができる。

支持体１３はＡｌ_ＹＧａ_１−ＹＮからなることができ、アルミニウム組成Ｘは０以上１以下の範囲にあることができる。この材料として、ＧａＮ、ＡｌＧａＮ又はＡｌＮを用いることができる。この材料は，キャリア走行層と格子整合しやすくエピタキシャル成長が可能であるため，高い結晶性を得ることが容易である。そして，好ましくは上記の組成の範囲にすることで，より高い結晶性を得ることが可能となり，高速でかつハイ・パワーな半導体素子を作製することが可能となる。

図１に示される基準軸Ｃｘに対して半極性主面１３ａの法線の成す傾斜角αは、１０度以上８０度以下及び１００度以上１７０度以下の範囲にあることができる。傾斜角αが１０度未満であるとき、発生するピエゾ電界の面内のベクトル成分が小さいため、ノーマリ・オフ型トランジスタを作製し難くなる。傾斜角αが８０度を超え１００度未満であるとき、発生するピエゾ電界の面内のベクトル成分が小さいため、ノーマリ・オフ型トランジスタを作製し難くなる。傾斜角αが１７０度を超えるとき、発生するピエゾ電界の面内のベクトル成分が小さいため、ノーマリ・オフ型トランジスタを作製し難くなる。上記１０度以上８０度以下及び１００度以上１７０度以下の範囲内であれば，本発明の骨子である面内に発生する内部電界を積極的に利用し、高速なノーマリ・オフ型トランジスタを作製することが可能である。

また、傾斜角αは６３度以上８０度以下及び１００度以上１１７度以下の範囲にあることができる。傾斜角αが６３度未満であるとき、発生したピエゾ電界の面内のベクトル成分が十分でないため、低抵抗のトランジスタを作製するために高いキャリア濃度を添加すると、その高いキャリア濃度で面内の電界が遮蔽されてしまうため、ノーマリ・オフ型トランジスタが作製され難い。傾斜角αが１１７度を超えるとき、発生したピエゾ電界の面内のベクトル成分が十分でないため、低抵抗のトランジスタを作製するために高いキャリア濃度を添加すると、その高いキャリア濃度で面内の電界が遮蔽されてしまうため、ノーマリ・オフ型トランジスタが作製され難い。

図５は、本実施の形態に係る化合物半導体集積電子デバイスを概略的に示す図面である。化合物半導体集積電子デバイス（以下「集積電子デバイス１１ｃ」と記す）１１ｃは、複数の化合物半導体電子デバイスを含む。集積電子デバイス１１ｃは、電子デバイス１１と同様に、支持体１３と、キャリア走行半導体層１５と、スペーサ半導体層１７とを備える。図５にも、図１と同様に、ｃ軸ベクトルＶＣ１３、ＶＣ１５、ＶＣ１７が示されている。支持体１３のための代表的なｃ面が基準平面Ｒ１として示されている。ヘテロ接合２１は、基準軸Ｃｘに対して傾斜した基準平面Ｒ２に沿って延び、キャリア走行半導体層１５は圧縮歪みを内包する。ヘテロ接合２１では、キャリア走行半導体層１５に二次元キャリアガスが生成される。この二次元キャリアガスを第１及び第２の電子デバイス５１、５３が利用可能である。第１の電子デバイス５１は、ゲート電極１９ｃ、ソース電極２３ｃ及びドレイン電極２５ｃを含み、ゲート電極１９ｃは、ソース電極２３ｃとドレイン電極２５ｃとの間を流れるキャリア流を制御する。また、第２の電子デバイス５３は、ゲート電極１９ｄ、ソース電極２３ｄ及びドレイン電極２５ｄを含み、ゲート電極１９ｄは、ソース電極２３ｄとドレイン電極２５ｄとの間を流れるキャリア流を制御する。ゲート電極１９ｃ、１９ｄは、キャリア走行半導体層１５及びスペーサ半導体層１７並びに支持体１３の半極性主面１３ａ上に設けられる。ゲート電極１９ｃ、１９ｄは、ゲート電極１９と同様に、ヘテロ接合２１における二次元キャリアの濃度を制御する。

基準軸Ｃｘは、半極性主面１３の法線（法線ベクトルＮＶで示される）に対してＸ軸の方向に傾斜している。第１の化合物半導体電子デバイス５１のソース電極２３ｃ及びゲート電極１９ｃは、半極性主面１３ａ上において軸Ａｘ４に沿って配置される。この軸Ａｘ４は、半極性主面１３ａ上においてＸ軸の方向に延在する。第２の化合物半導体電子デバイス５３のソース電極２３ｄ及びゲート電極１９ｄは、半極性主面１３ａ上において軸Ａｘ５に沿って配置される。この軸Ａｘ５の方向は軸Ａｘ４の方向と異なる。軸Ａｘ４の方向はＹ軸の方向とは異なり、軸Ａｘ４はＹ軸に対してある有限な角度を成している。一実施例では、軸Ａｘ４の方向はＹ軸に対して直交する方向である。電子デバイス５１、５３の電極配置として、電子デバイス１１、１１ａ、１１ｂの配置を利用できる。

この集積電子デバイス１１ｃによれば、第１の電子デバイス５１のソース電極２３ｃ及びゲート電極１９ｃの配列方向は、第２の電子デバイス５３のソース電極２３ｄ及びゲート電極１９ｄの配列方向と異なる。第１の電子デバイス５１におけるピエゾ電界Ｐｚの平行な成分（軸Ａｘ４の方向）の大きさは、第２の電子デバイス５３におけるピエゾ電界Ｐｚの平行な成分（軸Ａｘ５の方向）の大きさと異なる。同一のゲートバイアスの下で、第１の電子デバイス５１におけるゲート電極１９ｃ直下のヘテロ接合におけるキャリア濃度を、第２の電子デバイス５３におけるゲート電極１９ｄ直下のヘテロ接合におけるキャリア濃度と異なるものにできる。

より具体的な例には、第１の電子デバイス５１のためのソース電極２３ｃ及びゲート電極１９ｃは、Ｘ軸の方向に配列される。第２の電子デバイス５３のためのソース電極２３ｄ及びゲート電極１９ｄはＹ軸の方向に配列される。この集積電子デバイス１１ｃによれば、第２の電子デバイス５３はノーマリ・オフ特性を有し、第１の電子デバイス５１はノーマリ・オン特性を有する。単一の支持体１３上に、ノーマリ・オフ特性及びノーマリ・オン特性の化合物半導体電子デバイスを集積できる。

ウルツ鉱構造に特有の圧電特性を利用して、ノーマリ・オフ型ヘテロ接合トランジスタ（ＨＥＭＴ）を実現することができる。ウルツ鉱構造の半導体領域に、ｃ面や非極性面ではなく、半極性面を形成する。半極性面上の電子走行層が圧縮歪みを内包するとき、ｃ軸方向にピエゾ電界が発生する。このピエゾ電界はヘテロ界面に平行な成分を有する。例えば、半極性（２０−２１）面のＧａＮ基板（例えば半絶縁性のＧａＮ基板）上に、ＡｌＧａＮ／アンドープＧａＮからなる半導体ヘテロ接合を形成するとき、電子走行層にはＡｌＧａＮから圧縮歪みが加えられる。この歪みは、電子走行層においてｃ軸方向にピエゾ電界を生成させる。このピエゾ電界は、ヘテロ界面に平行な横成分とヘテロ界面に垂直な縦成分とからなる。この横成分により、電子走行層の電子ガスをドリフトさせることが可能となる。これによって、ゲート電極直下の二次元電子ガスの濃度を非常に小さくでき、ノーマリ・オフ型（エンハンスメント型）ＨＥＭＴを実現することが可能となる。例えば、ゲート電極、ソース電極及びドレイン電極を接続してこれらを等電位にしたとき、ゲート電極とソース電極との間におけるヘテロ界面またはゲート電極をドレイン電極との間におけるヘテロ界面を二次元電子ガス・フリーにすることが可能となる。また、ｃ軸の傾斜方向を示す軸に沿ってソース電極及びゲート電極を配置するとき、或いは、ｃ軸の傾斜方向を示す軸に沿ってドレイン電極及びゲート電極を配置するとき、ピエゾ電界の横成分を有効に利用できる。

（実施例）
図６、図７及び図８は、本実施に係る化合物半導体電子デバイスを作製する方法、及びエピタキシャル基板を作製する方法に主要な工程を示す図面である。この工程フローに従ってＨＥＭＴ構造を作製した。図６（ａ）に示されるように、工程Ｓ１０１では、半極性主面４１ａを有するＧａＮ基板４１を準備した。この半極性面４１ａは（２０−２１）面を有する。ＧａＮ基板４１におけるｃ軸の傾斜はベクトルＶＣ４１で示される。このＧａＮ基板４１上に窒化ガリウム系半導体を成長炉１０ａを用いて成長した。この成長は有機金属気相成長法で行った。原料として、トリメチルガリウム（ＴＭＧ），トリメチルアルミニウム（ＴＭＡ）、アンモニア（ＮＨ_３を用い、ｎ型ドーパントガスとしてシランを用いた。図６（ｂ）に示されるように、工程Ｓ１０２では、ＧａＮバッファ層４３を半極性主面４１ａ上に成長した。ＧａＮバッファ層４３の表面も半極性を示す。次いで、図６（ｃ）に示されるように、工程Ｓ１０３では、１．０μｍ厚のノンドープＧａＮ電子走行層４５をＧａＮバッファ層４３上に成長した。図７（ａ）に示されるように、工程Ｓ１０４では、０．０２μｍ厚のＡｌ_０．２５Ｇａ_０．８５Ｎ層４７をＧａＮ電子走行層４５上に成長してエピタキシャル基板Ｅｐｉを作製した。エピタキシャル基板Ｅｐｉ上に、マスク層を堆積した。マスク層の材料は、例えばシリコン酸化物であった。マスク層のパターン形成のために、マスク層上にレジストを塗布した。フォトリソグラフィを利用して、図７（ｂ）に示されるように、工程Ｓ１０５では、ソース領域及びドレイン領域に開口を有するエッチングマスク４９を作製した。このエッチングマスク４９を用いて、エッチング装置１０ｂを用いてマスク層をエッチングしてマスク５１を作製した、エッチングマスク４９を除去した後に、図７（ｃ）に示されるように、工程Ｓ１０６では、エッチング装置１０ｃを用いてさらにＡｌ_０．２５Ｇａ_０．８５Ｎ層４７をエッチングして、電子走行層４５を露出させると共にＡｌ_０．２５Ｇａ_０．８５Ｎスペーサ層４７ａを形成した。このエッチングとして、塩素系ガスを用いるドライエッチングを使用した。マスク５１は、ソース領域及びドレイン領域に開口を有すると共に、ゲート電極のためのエリアを覆っている。このマスク５１を用いて、図８（ａ）に示されるように、工程Ｓ１０７では、０．０２μｍ厚のｎ型ＧａＮ５３をスペーサ層４７ａの開口領域に再成長した。再成長の後に、工程Ｓ１０８では、マスク層５１を除去した。シリコン酸化物からなるマスク層５１はフッ化水素酸を用いて除去して、図８（ｂ）に示されるように、基板生産物Ｐを作製した。この後に、図８（ｃ）に示されるように、工程Ｓ１０９では、ドレイン電極５５ａ、ソース電極５５ｂ及びゲート電極５５ｃを基板生産物Ｐ上に形成した。電子ビーム法により、ドレイン電極５５ａ及びソース電極５５ｂの形成のためにチタン、アルミニウムを基板生産物Ｐ上に蒸着した。抵抗加熱法により、ゲート電極５５ｃの形成のためにニッケル、金を基板生産物Ｐ上に蒸着した。これらの蒸着の後に、摂氏５００度の温度及び１分間の熱処理で合金化を行った。

図９は、このＨＥＭＴのドレイン電流Ｉ_Ｄとソース−ドレイン電圧Ｖ_ＤＳとの関係を示す図面である。図９（ａ）に示されるように、ゲート電圧Ｖ_ＧＳゼロボルト（０ｖｏｌｔ）において、ドレイン電流Ｉ_Ｄは流れなかった。故に、ノーマリ・オフ特性のＨＥＭＴが実現できた。この測定において、図９（ｂ）に示される接続を用いた。

また、ヘテロ界面５４に沿ったピエゾ電界成分を発生させるために、電子走行層４５に積極的に圧縮歪みを印加するように電子走行層に接触を成すＡｌ_ＹＧａ_１−ＹＮ層を様々なＡｌ組成で形成した。ノーマリ・オフの実現に有効な圧縮歪みを印加するために、Ａｌ組成Ｙは０．０３以上であることがよい。また、結晶欠陥の増加抑止に有効な圧縮歪みを印加するために、Ａｌ組成Ｙは０．３０以下であることがよい。Ａｌ組成Ｙが０．３０を越えると、リーク電流が増加した。

また、（１１−２２）面を有するＧａＮ基板を用いて、上記の実施例と同様にＨＥＭＴを作製した。（１１−２２）面は半極性を示す。このＨＥＭＴも、ノーマリ・オフ特性を示した。

次いで、電極の配置について検討した。実施例１のＧａＮ基板４１を用いて作製されたエピタキシャル基板上に、実施例１と同様に、ソース電極及びドレイン電極並びにゲート電極を形成した。このＧａＮ基板４１のベクトルＶＣ４１は、所定軸の方向に向いている。ソース電極、ゲート電極及びドレイン電極の配列が異なる３種類のＨＥＭＴを作製した。３種類のＨＥＭＴは、それぞれ、所定軸に沿った電極の配列、該所定軸に垂直な軸に沿った電極の配列、及び該所定軸に４５度の角度の軸に沿った電極の配列を有する。所定軸に沿った電極の配列のＨＥＭＴが最も良好なノーマリ・オフ特性を示すと共に、所定軸に垂直な軸に沿った電極の配列のＨＥＭＴはノーマリ・オン特性を示した。これは，ヘテロ界面内のピエゾ電界成分がｃ軸に沿っているからであると考えられる。

本実施例によれば、電極の配列の方向を調整することによって、単一の支持体上に、ノーマリ・オフ特性のＨＥＭＴ（Ｅ）及びノーマリ・オン特性のＨＥＭＴ（Ｄ）を集積できる。これを利用することによって、反転（ＩＮＶ）回路、否定論理和（ＮＯＲ）回路及び否定論理積（ＮＡＮＤ）回路といった論理ゲートを形成できる。反転（ＩＮＶ）回路は、ＨＥＭＴ（Ｅ）のゲート電極に入力を受ける。ＨＥＭＴ（Ｅ）のソース電極を低電源線に接続し、ＨＥＭＴ（Ｅ）のドレイン電極をＨＥＭＴ（Ｄ）のソース電極及びゲート電極に接続し、ＨＥＭＴ（Ｄ）のドレイン電極を高電源線に接続する。ＩＮＶ回路の出力は、ＨＥＭＴ（Ｅ）のドレイン電極とＨＥＭＴ（Ｄ）のソース電極との接続点から提供される。

ウルツ鉱構造の材料としては窒化物半導体に限定されることなく、ＣｄＳ系材料を用いてＨＥＭＴを作製し、ドレイン電流とソース−ドレイン電圧との関係を示すＩ−Ｖ特性を測定した。このＨＥＭＴもノーマリ・オフ特性を示した。

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

１１、１１ａ、１１ｂ…電子デバイス、１２…バッファ層、１３…支持体、１３ａ…半極性主面、１３ｂ…裏面、１５…キャリア走行半導体層、１７…スペーサ半導体層、１９…ゲート電極、Ｒ１、R２…基準平面、Ｃｘ…基準軸、ＶＣ１３、ＶＣ１５、ＶＣ１７…ｃ軸ベクトル、２１…ヘテロ接合、２３…ソース電極、２５…ドレイン電極、Ｐｚ…ピエゾ電界、ＣＡ…二次元キャリア、２３ａ、２３ｂ、２３ｃ、２３ｄ…ソース電極、１９ａ、１９ｂ、１９ｃ、１９ｄ…ゲート電極、２９…エピタキシャル領域、２５ａ、２５ｂ、２５ｃ、２５ｄ…ドレイン電極、１１ｃ…集積電子デバイス、５１、５３…電子デバイス、４１ａ…半極性主面、４１…ＧａＮ基板、１０ａ…成長炉、１０ｂ…エッチング装置、１０ｃ…エッチング装置、４３…ＧａＮバッファ層、４５…ＧａＮ電子走行層、４７…Ａｌ_０．２５Ｇａ_０．８５Ｎ層、４７ａ…Ａｌ_０．２５Ｇａ_０．８５Ｎスペーサ層、Ｅｐｉ…エピタキシャル基板、４９…エッチングマスク、５１…マスク、５３…ｎ型ＧａＮ、Ｐ…基板生産物、５５ａ…ドレイン電極、５５ｂ…ソース電極、５５ｃ…ゲート電極、３３…支持体、３５…キャリア走行半導体層、３７…スペーサ半導体層、３９ａ…ゲート電極、３９ｂ…ドレイン電極、３９ｃ…ソース電極、ＶＣ３３、ＶＣ３５、ＶＣ３７…ｃ軸ベクトル、４１…ヘテロ接合、Ｃ…化合物半導体電子デバイス

Claims (17)

1. ウルツ鉱構造の第１の化合物からなり、該ウルツ鉱構造のｃ軸方向に延びる基準軸に直交する第１の基準平面に対して傾斜する半極性主面を有する支持体と、
   ウルツ鉱構造の第２の化合物からなり、前記支持体上に設けられたキャリア走行半導体層と、
   ウルツ鉱構造の第３の化合物からなり、前記キャリア走行半導体層にヘテロ接合を成すスペーサ半導体層と、
   前記支持体上に設けられ、前記ヘテロ接合におけるキャリア濃度を制御するゲート電極と、
   前記支持体上に設けられたソース電極及びドレイン電極の一方である第１の電極と、
   を備え、
   前記基準軸は、前記半極性主面の法線に対して所定の方向に傾斜しており、
   Ｘ軸、Ｙ軸及びＺ軸を有する直交座標系において、前記半極性主面は、前記Ｘ軸及び前記Ｙ軸によって規定される平面に沿って設けられ、前記半極性主面の前記法線は前記Ｚ軸の方向に延在し、
   前記キャリア走行半導体層及び前記スペーサ半導体層は、前記半極性主面上に搭載されており、
   前記ヘテロ接合は、前記基準軸に対して傾斜した第２の基準平面に沿って延びており、
   前記キャリア走行半導体層は圧縮歪みを内包し、
   前記第１の電極及び前記ゲート電極は、前記半極性主面上に延在する第１の軸に沿って配置されており、
   前記第１の軸は前記半極性主面上において前記所定の方向に延在すると共に、前記Ｘ軸の方向に延在する、ことを特徴とする化合物半導体電子デバイス。
2. ウルツ鉱構造の第１の化合物からなり、該ウルツ鉱構造のｃ軸方向に延びる基準軸に直交する第１の基準平面に対して傾斜する半極性主面を有する支持体と、
   ウルツ鉱構造の第２の化合物からなり、前記支持体上に設けられたキャリア走行半導体層と、
   ウルツ鉱構造の第３の化合物からなり、前記キャリア走行半導体層にヘテロ接合を成すスペーサ半導体層と、
   前記支持体上に設けられ、前記ヘテロ接合におけるキャリア濃度を制御するゲート電極と、
   前記支持体上に設けられたソース電極及びドレイン電極の一方である第１の電極と、
   を備え、
   前記基準軸は、前記半極性主面の法線に対して所定の方向に傾斜しており、
   Ｘ軸、Ｙ軸及びＺ軸を有する直交座標系において、前記半極性主面は、前記Ｘ軸及び前記Ｙ軸によって規定される平面に沿って設けられ、前記半極性主面の前記法線は前記Ｚ軸の方向に延在し、
   前記キャリア走行半導体層及び前記スペーサ半導体層は、前記半極性主面上に搭載されており、
   前記ヘテロ接合は、前記基準軸に対して傾斜した第２の基準平面に沿って延びており、
   前記キャリア走行半導体層は圧縮歪みを内包し、
   前記第１の電極及び前記ゲート電極は、前記半極性主面上に延在する第１の軸に沿って配置されており、
   前記第１の軸は、前記半極性主面上において前記所定の方向に延在する第２の軸に直交する第３の軸に交差し、前記第３の軸は前記半極性主面上において前記Ｙ軸の方向に延在し、前記第２の軸は前記Ｘ軸の方向に延在する、ことを特徴とする化合物半導体電子デバイス。
3. 前記支持体上に設けられたソース電極及びドレイン電極の他方である第２の電極を更に備え、
   前記第２の電極及び前記ゲート電極は、前記半極性主面上に延在する第４の軸に沿って配置されている、ことを特徴とする請求項１又は請求項２に記載された化合物半導体電子デバイス。
4. 前記ソース電極、前記ドレイン電極及び前記ゲート電極は、前記半極性主面上において、前記所定の方向に延在する軸に沿って配置されている、ことを特徴とする請求項３に記載された化合物半導体電子デバイス。
5. 前記キャリア走行半導体層は、窒化ガリウム系半導体からなり、
   前記スペーサ半導体層は、窒化ガリウム系半導体からなる、ことを特徴とする請求項１〜請求項４のいずれか一項に記載された化合物半導体電子デバイス。
6. 前記キャリア走行半導体層は、ＧａＮからなり、
   前記スペーサ半導体層は、ＧａＮの格子定数より小さい格子定数の窒化ガリウム系半導体からなる、ことを特徴とする請求項１〜請求項５のいずれか一項に記載された化合物半導体電子デバイス。
7. 前記スペーサ半導体層は、Ａｌ_ＸＧａ_１−ＸＮからなり、
   前記スペーサ半導体層のアルミニウム組成Ｘは０．０３以上０．３０以下の範囲にある、ことを特徴とする請求項６に記載された化合物半導体電子デバイス。
8. 前記スペーサ半導体層のキャリア濃度は５×１０^１８ｃｍ^−３以下である、ことを特徴とする請求項１〜請求項７のいずれか一項に記載された化合物半導体電子デバイス。
9. 前記支持体は、Ａｌ_ＹＧａ_１−ＹＮからなり、
   前記支持体のアルミニウム組成Ｙは０以上１以下の範囲にある、ことを特徴とする請求項１〜請求項８のいずれか一項に記載された化合物半導体電子デバイス。
10. 前記基準軸と前記半極性主面の法線との成す傾斜角は、１０度以上８０度以下及び１００度以上１７０度以下の範囲にある、ことを特徴とする請求項１〜請求項９のいずれか一項に記載された化合物半導体電子デバイス。
11. 前記基準軸と前記半極性主面の法線との成す傾斜角は、６３度以上８０度以下及び１００度以上１１７度以下の範囲にある、ことを特徴とする請求項１〜請求項１０のいずれか一項に記載された化合物半導体電子デバイス。
12. 前記キャリア走行半導体層は、前記スペーサ半導体層と前記支持体との間に位置する、ことを特徴とする請求項１〜請求項１１のいずれか一項に記載された化合物半導体電子デバイス。
13. 複数の化合物半導体電子デバイスを含む化合物半導体集積電子デバイスであって、
    ウルツ鉱構造の第１の化合物半導体からなり、該ウルツ鉱構造のｃ軸方向に延びる基準軸に直交する第１の基準平面に対して傾斜する半極性主面を有する支持体と、
    ウルツ鉱構造の第２の化合物半導体からなり、前記支持体上に設けられたキャリア走行半導体層と、
    ウルツ鉱構造の第３の化合物半導体からなり、前記キャリア走行半導体層にヘテロ接合を成すスペーサ半導体層と、
    前記支持体上に設けられ、第１の化合物半導体電子デバイスのためのソース電極、ドレイン電極及びゲート電極と、
    前記支持体上に設けられ、第２の化合物半導体電子デバイスのためのソース電極、ドレイン電極及びゲート電極と、
    を備え、
    前記ヘテロ接合は、前記基準軸に対して傾斜した第２の基準平面に沿って延びており、
    前記キャリア走行半導体層は圧縮歪みを内包し、
    前記基準軸は、前記半極性主面の法線に対して所定の方向に傾斜しており、
    Ｘ軸、Ｙ軸及びＺ軸を有する直交座標系において、前記半極性主面は、前記Ｘ軸及び前記Ｙ軸によって規定される平面に沿って設けられ、前記半極性主面の前記法線は前記Ｚ軸の方向に延在し、
    前記第１の化合物半導体電子デバイスの前記ソース電極及び前記ゲート電極は、前記半極性主面上において第１の軸に沿って配置されており、
    第２及び第３の軸が前記半極性主面上に延在し、該第２の軸は前記第３の軸に直交すると共に該第２の軸の向きは前記所定の方向であり、前記第３の軸は前記Ｙ軸の方向に延在し、前記第２の軸は前記Ｘ軸の方向に延在し、前記第１の軸は、前記第３の軸に交差し、
    前記第１の化合物半導体電子デバイスの前記ドレイン電極及び前記ゲート電極は、前記半極性主面上において第４の軸に沿って配置されており、
    前記第１及び第４の軸のいずれか一方は前記第３の軸に交差しており、
    前記第２の化合物半導体電子デバイスの前記ソース電極及び前記ゲート電極は、前記半極性主面上において第５の軸に沿って配置されており、
    前記第５の軸の方向は前記第１の軸の方向と異なる、ことを特徴とする化合物半導体集積電子デバイス。
14. 前記第１の化合物半導体電子デバイスのためのソース電極及びゲート電極は、前記第２の軸の方向に配列されており、
    前記第２の化合物半導体電子デバイスのためのソース電極及びゲート電極は、前記第３の軸の方向に配列されている、ことを特徴とする請求項１３に記載された化合物半導体集積電子デバイス。
15. 前記キャリア走行半導体層は窒化ガリウム系半導体からなり、
    前記スペーサ半導体層は窒化ガリウム系半導体からなる、ことを特徴とする請求項１３又は請求項１４に記載された化合物半導体集積電子デバイス。
16. 前記キャリア走行半導体層は、ＧａＮからなり、
    前記スペーサ半導体層は、ＧａＮの格子定数より小さい格子定数の窒化ガリウム系半導体からなる、ことを特徴とする請求項１３〜請求項１５のいずれか一項に記載された化合物半導体集積電子デバイス。
17. 前記基準軸と前記半極性主面の法線との成す傾斜角は、１０度以上８０度以下及び１００度以上１７０度以下の範囲にある、ことを特徴とする請求項１３〜請求項１６のいずれか一項に記載された化合物半導体集積電子デバイス。

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