JP3753068B2 - 電界効果トランジスタ用エピタキシャルウェハの製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、窒化ガリウム系化合物半導体を用いた電界効果トランジスタ用エピタキシャルウェハの製造方法に関するものである。
【０００２】
【従来の技術】
図１１は、窒化ガリウム系化合物半導体を使用した電界効果トランジスタ用エピタキシャルウェハの従来例を示すものである。図１１に示した電界効果トランジスタ用エピタキシャルウェハは、いわゆる高電子移動度トランジスタＨＥＭＴ（High Electron Mobility Transistor）構造用のものであり、サファイア基板１の上に低温堆積層２及びバッファ層３を順次積層し、その上にチャネル層４、電子供給層５を順次積層したＦＥＴ構造を持つ。高電子移動度トランジスタＨＥＭＴは、２次元電子ガス（２ＤＥＧ）を利用する素子であり、ヘテロ構造を有した化合物半導体素子である。
【０００３】
従来、窒化ガリウム（ＧａＮ）の成長は、サファイア（α−Ａｌ₂Ｏ₃）やシリコンカーバイド（ＳｉＣ）基板上へ、気相成長法（ＶＰＥ）（ＭＯＶＰＥ：Metal Organic Vapour Phase Epitaxyを含む）ならびに分子線エピタキシャル法（ＭＢＥ：Molecular Beam Epitaxy）（各種原料によるＭＢＥもこれに含む）により、行われる。ＧａＮ系化合物半導体を用いた電界効果型トランジスタ用エピタキシャルウェハの成長も、同様の方法により成長が行われる。その形成法の詳細を以下に示す。
【０００４】
無処理または何らかの溶液処理を施されたサファイア（またはＳｉＣ）基板を成長炉の中に導入する。最初に、この基板の上に数十ｎｍ程度のＧａＮ、ＡｌＧａＮ、ＡｌＮ低温堆積層２を４００℃〜６００℃の低温で形成する。ついでＧａＮの厚いバッファ層３を成長し、さらにその上に電界効果トランジスタ構造（ＦＥＴ構造）を形成していく。図１１では、チャネル層４にノンドープのＩｎＧａＮ（窒化インジウム・ガリウム）を、そして電子供給層５にｎ型ＡｌＧａＮ（窒化アルミニウム・ガリウム）を使用した選択ドープ構造を用いている。
【０００５】
【発明が解決しようとする課題】
上記したように、従来からあるＧａＮエピタキシャル結晶は、ＧａＮバルク結晶の実現が難しいために、サファイア基板やＳｉＣ基板等に作製されてきた。そして、特に、サファイア基板上でのＧａＮのＭＯＶＰＥ成長では、ＧａＮやＩｎＧａＮの低温堆積層を介し、ＧａＮ結晶が成長される。
【０００６】
しかしながら、この成長において、低温堆積層中に多量のＳｉが混入し、これが電子を発生させ、低温堆積層が低抵抗になるという問題が生じている。これが、デバイスの良好なピンチオフ特性と素子間分離を妨げる。
【０００７】
そこで、本発明の目的は、上記課題を解決し、サファイア基板上に形成する低温堆積層を高抵抗とする電界効果トランジスタ用エピタキシャルウェハの製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、次のように構成したものである。
【０００９】
本発明の電界効果トランジスタ用エピタキシャルウェハの製造方法は、サファイア基板の上に、低温堆積層及びバッファ層を順次設け、その上に電界効果トランジスタ構造を形成した電界効果トランジスタ用エピタキシャルウェハの製造方法において、前記低温堆積層は、Ｚｎをドーピングし、４００〜６００℃の低温で成長させたものであり、前記バッファ層は、ノンドープの窒化ガリウム系化合物半導体であることを特徴とする。
【００１０】
前記Ｚｎのドーピング量を１×１０^１６ｃｍ^−３〜１×１０^２１ｃｍ^−３ とすることが好ましい。
【００１１】
前記低温堆積層にＧａＮ又はＩｎＧａＮを用いることができる。
【００１２】
前記ＩｎＧａＮは、Ｉｎ _X Ｇａ _1-X ＮにおけるＩｎ組成比が０＜ｘ＜０．３、好ましくは０．１≦ｘ＜０．３、さらに好ましくは０．１とすることができる。
【００１３】
前記電界効果トランジスタ構造として、ノンドープのＩｎＧａＮから成るチャネル層と、ｎ型不純物をドープしたＡｌＧａＮから成る電子供給層とを順次成長させたものとすることができる。
【００１６】
＜作用＞
本発明においては、低温堆積層中の電子を補償し低温堆積層を高抵抗とするために、低温堆積層にＺｎをドーピングする。これにより、図１０に示すように、低温堆積層にＧａＮ又はＩｎＧａＮを用いたいずれの構造の場合も、シート抵抗値が１００倍程度に増加し、ＦＥＴデバイスの良好なピンチオフ特性、高い素子間分離抵抗が得られる。
【００１７】
【発明の実施の形態】
以下、本発明を図示の実施形態に基づいて説明する。
【００１８】
＜実施形態１＞
図１に、本発明の第一の実施形態に係る電界効果トランジスタ用エピタキシャルウェハの構造を示す。
【００１９】
この電界効果トランジスタ用エピタキシャルウェハは、従来と同様に、サファイア基板１の上にＺｎドープのＧａＮ低温堆積層２１及びノンドープのＧａＮバッファ層３を順次積層し、その上にＦＥＴ構造としてノンドープのＩｎＧａＮチャネル層４とｎ型ＡｌＧａＮ電子供給層５を順次積層した構造を持つ。従来と異なる点は、この図１の電界効果トランジスタ用エピタキシャルウェハの場合、４００℃〜６００℃の低温で成長されるＧａＮ低温堆積層２１にＺｎがドーピングされており、且つそのＺｎのドーピング量が１×１０¹⁶cm^-3〜１×１０²¹cm^-3の範囲に収められている点にある。
【００２０】
上記Ｚｎのドーピング量を決定するに当たり、試料の作製をＭＯＶＰＥ法により次のようにして行った。
【００２１】
まず基板としてｃ面研磨サファイア基板１を用意し、Ｇａ原料としてトリメチルガリウム（ＴＭＧ）、Ａｌ原料としてトリメチルアルミニウム（ＴＭＡ）、Ｉｎ原料としてトリメチルインジウム（ＴＭＩ）、Ｎ原料としてアンモニア（ＮＨ₃）、Ｚｎ原料としてジメチルジンク（ＤＭＺ）を用いた。
【００２２】
作製した参照サンプルは図２に示した通りである。まず、４５０℃の基板温度でＺｎドープＧａＮ低温堆積層２１を２５ｎｍ成長し、ついで１０２０℃にてアンドープＧａＮバッファ層３を２μｍ成長する。ここでは低温堆積層２１にＧａＮを採用している。
【００２３】
このエピタキシャル成長において、ＧａＮ低温堆積層２１中へのＺｎのドーピング量を変化させ、このサンプルのシート抵抗値を測定した。その結果を図３に示す。Ｚｎのドーピング量はＳＩＭＳ測定によるものである。なおＺｎのドーピング量の単位は、例えば「１．Ｅ+16」で１×１０¹⁶cm^-3を表す。この図３に示すように、Ｚｎのドーピング量の増加とともにシート抵抗値が増加していくことが分かる。
【００２４】
また、図４に結晶中の転位密度とＺｎのドーピング量との関係を示す。この図４から分かるように、１×１０²¹cm^-3程度までは低温堆積層２１へのＺｎのドーピングによる結晶性の変化は見られない。そのドーピング量が混晶レベル（１×１０²²cm^-3程度）になると、転位密度は急激に増加し始める。これは低温堆積層２１成長後の熱処理による核生成過程において、Ｚｎが核密度に影響を与えたためであると考えている。
【００２５】
さらに、図１に示すようなｎ−ＡｌＧａＮ／ＧａＮ選択ドープ構造を作製し、２ＤＥＧ特性のＺｎドーピング量依存性を調べた。その結果が図５である。この結果が示すように、ある程度のＺｎドーピング量のところまでは電子移動度に変化が無いが、転位密度が増加するようなＺｎドーピング量（１×１０²¹cm^-3程度、図４参照）になると、多少の電子移動度の低下が見られる。
【００２６】
以上のことから、図１の電界効果トランジスタ用エピタキシャルウェハの場合、ＧａＮ低温堆積層２１にＺｎをドーピングし、そのＺｎのドーピング量を１×１０¹⁶cm^-3〜１×１０²¹cm^-3の範囲とすることで、シート抵抗値を増加させ、ＦＥＴの良好なピンチオフ特性及び高い素子間分離抵抗が得られることが判る。
【００２７】
＜実施形態２＞
図６に、本発明の第二の実施形態に係る電界効果トランジスタ用エピタキシャルウェハの構造を示す。
【００２８】
この電界効果トランジスタ用エピタキシャルウェハは、サファイア基板１の上にＺｎドープＩｎＧａＮ低温堆積層２２及びアンドープＧａＮバッファ層３を順次積層し、その上にＦＥＴ構造としてノンドープのＩｎＧａＮチャネル層４とｎ型ＡｌＧａＮ電子供給層５を順次積層した構造を持つ。従来と異なる点は、この図６の電界効果トランジスタ用エピタキシャルウェハの場合、４００℃〜６００℃の低温で成長されるＩｎＧａＮ低温堆積層２２にＺｎがドーピングされており、且つそのＺｎのドーピング量が１×１０¹⁶cm^-3〜１×１０²¹cm^-3の範囲に収められている点にある。図１の構造とは、低温堆積層２がＩｎＧａＮから成る点でのみ異なる。
【００２９】
このＺｎのドーピング量を決定する試料の作製も、ＭＯＶＰＥ法により上記と同様にして行った。
【００３０】
具体的には、Ｉｎ_0.1Ｇａ_0.9Ｎ低温堆積層２２を用いた場合の検討を行い、実施形態１で述べたのと同様のサンプル作製、および評価を行った。図７に示すように、このサンプルの場合、シート抵抗はＧａＮ低温堆積層２１（図１）のものよりも高抵抗になることが分かった。この関係を示したのが図１０である。ここで□はＩｎＧａＮ低温堆積層２２の場合であり、◆はＧａＮ低温堆積層２１の場合である。また、図８及び図９にそれぞれ示すように、転位密度の増加、移動度の低下のそれぞれが発生するポイントに関しては、ＧａＮ低温堆積層２１の場合とほぼ同様で、１×１０²¹cm^-3程度である。
【００３１】
以上のことから、図６の電界効果トランジスタ用エピタキシャルウェハの場合、ＩｎＧａＮ低温堆積層２２にＺｎをドーピングし、そのＺｎのドーピング量を１×１０¹⁶cm^-3〜１×１０²¹cm^-3の範囲に定めることで、シート抵抗値を増加させ、ＦＥＴの良好なピンチオフ特性及び高い素子間分離抵抗が得られることが判る。
【００３２】
図６の実施形態の場合、Ｉｎ_xＧａ_1-xＮ低温堆積層のＩｎＮ組成比ｘが０．１であるとして説明したが、ＩｎＮ組成比ｘの値は、０＜ｘ＜０．３、好ましくは０．１≦ｘ＜０．３とすることができる。余り多くなる格子不整合の問題が生じ、少なすぎると歪の緩和効果が生じないため、上記範囲が適当である。
【００３３】
【発明の効果】
以上説明したように本発明によれば、低温堆積層にＺｎをドーピングし、４００〜６００℃の低温で成長させたので、低温堆積層中の電子を補償し低温堆積層を高抵抗とすることができる。
【００３４】
特に、低温堆積層にＧａＮ又はＩｎＧａＮを用い、これらの低温堆積層にＺｎをドーピング量が１×１０¹⁶cm^-3〜１×１０²¹cm^-3の範囲でドーピングすると、シート抵抗値が１００倍程度に増加し、良好なピンチオフ特性、高い素子間分離抵抗が得られる。
【００３５】
よって、本発明はＧａＮ系ＦＥＴの特性向上に寄与し、デバイス特性の向上に大きく貢献するものと期待される。
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係る電界効果トランジスタ用エピタキシャルウェハを示す構造図である。
【図２】本発明の第一の実施形態で用いたＧａＮ単層エピタキシャルウェハの構造図である。
【図３】本発明の第一の実施形態の前提となるＧａＮ低温堆積層におけるをＺｎドーピング量とシート抵抗値との関係を示す図である。
【図４】本発明の第一の実施形態の前提となるＧａＮ低温堆積層におけるをＺｎドーピング量と転位密度との関係を示す図である。
【図５】本発明の第一の実施形態の前提となるＧａＮ低温堆積層におけるをＺｎドーピング量と電子移動度との関係を示す図である。
【図６】本発明の第二の実施形態に係る電界効果トランジスタ用エピタキシャルウェハを示す構造図である。
【図７】本発明の第二の実施形態の前提となるＧａＮ低温堆積層におけるをＺｎドーピング量とシート抵抗値との関係を示す図である。
【図８】本発明の第二の実施形態の前提となるＧａＮ低温堆積層におけるをＺｎドーピング量と転位密度との関係を示す図である。
【図９】本発明の第二の実施形態の前提となるＧａＮ低温堆積層におけるをＺｎドーピング量と電子移動度との関係を示す図である。
【図１０】本発明の第一の実施形態及び第二の実施形態の低温堆積層におけるをＺｎドーピング量とシート抵抗値との関係を示す図である。
【図１１】従来の電界効果トランジスタ用エピタキシャルウェハを示す構造図である。
【符号の説明】
１ サファイア基板
３ アンドープＧａＮバッファ層
４ チャネル層
５ 電子供給層
２１ ＺｎドープＧａＮ低温堆積層
２２ ＺｎドープＩｎＧａＮ低温堆積層

Claims (5)

1. サファイア基板の上に、低温堆積層及びバッファ層を順次設け、その上に電界効果トランジスタ構造を形成した電界効果トランジスタ用エピタキシャルウェハの製造方法において、
   前記低温堆積層は、Ｚｎをドーピングし、４００〜６００℃の低温で成長させたものであり、
   前記バッファ層は、ノンドープの窒化ガリウム系化合物半導体であることを特徴とする電界効果トランジスタ用エピタキシャルウェハの製造方法。
2. 前記Ｚｎのドーピング量が１×１０^１６ｃｍ^−３〜１×１０^２１ｃｍ^−３であることを特徴とする請求項１記載の電界効果トランジスタ用エピタキシャルウェハの製造方法。
3. 前記低温堆積層にＧａＮ又はＩｎＧａＮを用いたことを特徴とする請求項１記載の電界効果トランジスタ用エピタキシャルウェハの製造方法。
4. 前記ＩｎＧａＮは、Ｉｎ _X Ｇａ _1-X ＮにおけるＩｎ組成比が０＜ｘ＜０．３であることを特徴とする請求項３記載の電界効果トランジスタ用エピタキシャルウェハの製造方法。
5. 前記電界効果トランジスタ構造として、ノンドープのＩｎＧａＮから成るチャネル層と、ｎ型不純物をドープしたＡｌＧａＮから成る電子供給層とを順次成長させたことを特徴とする請求項１記載の電界効果トランジスタ用エピタキシャルウェハの製造方法。

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