JP2003218128A - 電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ - Google Patents
電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタInfo
- Publication number
- JP2003218128A JP2003218128A JP2002012472A JP2002012472A JP2003218128A JP 2003218128 A JP2003218128 A JP 2003218128A JP 2002012472 A JP2002012472 A JP 2002012472A JP 2002012472 A JP2002012472 A JP 2002012472A JP 2003218128 A JP2003218128 A JP 2003218128A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- effect transistor
- field effect
- epitaxial wafer
- gan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】ＩｎＧａＮ低温堆積層を用いることにより、Ｇ
ａＮ系電界効果トランジスタのエピタキシャル層の総膜
厚について、反り量を２０μｍ以下に抑えるのに必要な
１μｍ以下にすることを実現可能とすると共に、充分な
デバイス特性を得ること。 【解決手段】サファイア基板６上にＩｎＧａＮ低温堆積
層５を設け、そのＩｎＧａＮ低温堆積層５上に、ＧａＮ
バッファ層４を介して、ＧａＮ系電界効果トランジスタ
構造１〜３を設け、成長層の総膜厚を０．３μｍ以上１
μｍ以下とする。ＩｎxＧａ1-xＮ低温堆積層のＩｎ組成
ｘは０＜ｘ＜０．３の範囲にする。
ａＮ系電界効果トランジスタのエピタキシャル層の総膜
厚について、反り量を２０μｍ以下に抑えるのに必要な
１μｍ以下にすることを実現可能とすると共に、充分な
デバイス特性を得ること。 【解決手段】サファイア基板６上にＩｎＧａＮ低温堆積
層５を設け、そのＩｎＧａＮ低温堆積層５上に、ＧａＮ
バッファ層４を介して、ＧａＮ系電界効果トランジスタ
構造１〜３を設け、成長層の総膜厚を０．３μｍ以上１
μｍ以下とする。ＩｎxＧａ1-xＮ低温堆積層のＩｎ組成
ｘは０＜ｘ＜０．３の範囲にする。
Description
【０００１】
【発明の属する技術分野】本発明は、窒化ガリウム系化
合物半導体を用いた電界効果トランジスタ用エピタキシ
ャルウェハ及び電界効果トランジスタに関するものであ
る。
合物半導体を用いた電界効果トランジスタ用エピタキシ
ャルウェハ及び電界効果トランジスタに関するものであ
る。
【０００２】
【従来の技術】従来、窒化ガリウム（ＧａＮ）の成長
は、サファイア（α−Ａｌ2Ｏ3）やシリコンカーバイド
（ＳｉＣ）基板上へ、気相成長法（ＶＰＥ法）（有機金
属気相成長法（ＭＯＶＰＥ法）を含む）ならびに分子線
エピタキシャル法（ＭＢＥ法）（各種原料によるＭＢＥ
もこれに含む）により行われる。ＧａＮ系化合物半導体
を用いた電界効果型トランジスタの成長も同様の方法に
より成長が行われる。その形成法の詳細を以下に示す。
は、サファイア（α−Ａｌ2Ｏ3）やシリコンカーバイド
（ＳｉＣ）基板上へ、気相成長法（ＶＰＥ法）（有機金
属気相成長法（ＭＯＶＰＥ法）を含む）ならびに分子線
エピタキシャル法（ＭＢＥ法）（各種原料によるＭＢＥ
もこれに含む）により行われる。ＧａＮ系化合物半導体
を用いた電界効果型トランジスタの成長も同様の方法に
より成長が行われる。その形成法の詳細を以下に示す。
【０００３】無処理、または何らかの溶液処理を施され
たサファイア（またはＳｉＣ）基板を成長炉の中に導入
する。最初に、この基板の上に数十ｎｍ程度のＧａＮ、
ＡｌＧａＮ、ＡｌＮ低温堆積層を形成する。ついでＧａ
Ｎの厚いバッファ層を成長し、さらにその上に電界効果
トランジスタ（ＦＥＴ）構造を形成していく。
たサファイア（またはＳｉＣ）基板を成長炉の中に導入
する。最初に、この基板の上に数十ｎｍ程度のＧａＮ、
ＡｌＧａＮ、ＡｌＮ低温堆積層を形成する。ついでＧａ
Ｎの厚いバッファ層を成長し、さらにその上に電界効果
トランジスタ（ＦＥＴ）構造を形成していく。
【０００４】
【発明が解決しようとする課題】従来からあるＧａＮエ
ピタキシャル結晶は、ＧａＮバルク結晶の実現が難しい
ためにサファイア基板やＳｉＣ基板等に作製されてき
た。
ピタキシャル結晶は、ＧａＮバルク結晶の実現が難しい
ためにサファイア基板やＳｉＣ基板等に作製されてき
た。
【０００５】そのため、基板とＧａＮ系化合物半導体の
線膨張係数の差から、室温においてウェハに大きな反り
が発生する。この反りは、デバイスプロセス時に、フォ
トリソグラフィーの焦点ずれ、基板固定を難しくさせる
などの問題を発生させる。
線膨張係数の差から、室温においてウェハに大きな反り
が発生する。この反りは、デバイスプロセス時に、フォ
トリソグラフィーの焦点ずれ、基板固定を難しくさせる
などの問題を発生させる。
【０００６】弾性論計算の上では、エピタキシャル層の
膜厚に比例して、反り量は大きくなる。このことから、
エピタキシャル層の膜厚を薄くすれば、基板反りの問題
は解決されるはずである。デバイスプロセスに影響を与
えない反り量は２０μｍ以下であると言われており、そ
のためのエピタキシャル層の膜厚は１μｍ以下にしなく
てはならない。
膜厚に比例して、反り量は大きくなる。このことから、
エピタキシャル層の膜厚を薄くすれば、基板反りの問題
は解決されるはずである。デバイスプロセスに影響を与
えない反り量は２０μｍ以下であると言われており、そ
のためのエピタキシャル層の膜厚は１μｍ以下にしなく
てはならない。
【０００７】しかしながら、異種基板上への成長である
ことから、基板−エピタキシャル層の界面には高密度の
欠陥が存在し、デバイス特性を低下させることから、総
膜厚を薄くすることが困難となり、従来技術では１μｍ
以上の総膜厚を必要としている。
ことから、基板−エピタキシャル層の界面には高密度の
欠陥が存在し、デバイス特性を低下させることから、総
膜厚を薄くすることが困難となり、従来技術では１μｍ
以上の総膜厚を必要としている。
【０００８】そこで、本発明の目的は、上記課題を解決
し、ＩｎＧａＮ低温堆積層を用いることにより、ＧａＮ
系電界効果トランジスタ用エピタキシャルウェハのエピ
タキシャル層の総膜厚について、反り量を２０μｍ以下
に抑えるのに必要な１μｍ以下にすることを実現可能と
し、さらには電界効果トランジスタの充分なデバイス特
性を得ることある。
し、ＩｎＧａＮ低温堆積層を用いることにより、ＧａＮ
系電界効果トランジスタ用エピタキシャルウェハのエピ
タキシャル層の総膜厚について、反り量を２０μｍ以下
に抑えるのに必要な１μｍ以下にすることを実現可能と
し、さらには電界効果トランジスタの充分なデバイス特
性を得ることある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、次のように構成したものである。
め、本発明は、次のように構成したものである。
【００１０】請求項１の発明に係る電界効果トランジス
タ用エピタキシャルウェハは、サファイア基板上に、Ｉ
ｎＧａＮ低温堆積層を介して、窒化ガリウム（ＧａＮ）
を含む窒化物混晶をチャネル層とする窒化ガリウム系化
合物半導体の電界効果トランジスタ構造を成長し、成長
層の総膜厚を０．３μｍ以上１μｍ以下としたことを特
徴とする。
タ用エピタキシャルウェハは、サファイア基板上に、Ｉ
ｎＧａＮ低温堆積層を介して、窒化ガリウム（ＧａＮ）
を含む窒化物混晶をチャネル層とする窒化ガリウム系化
合物半導体の電界効果トランジスタ構造を成長し、成長
層の総膜厚を０．３μｍ以上１μｍ以下としたことを特
徴とする。
【００１１】請求項２の発明に係る電界効果トランジス
タ用エピタキシャルウェハは、サファイア基板上にＩｎ
ＧａＮ低温堆積層を成長し、この上にＧａＮバッファ層
を成長し、このＧａＮバッファ層上に、窒化物混晶をチ
ャネル層とする窒化ガリウム系電界効果トランジスタ構
造を成長し、成長層の総膜厚を０．３μｍ以上１μｍ以
下としたことを特徴とする。
タ用エピタキシャルウェハは、サファイア基板上にＩｎ
ＧａＮ低温堆積層を成長し、この上にＧａＮバッファ層
を成長し、このＧａＮバッファ層上に、窒化物混晶をチ
ャネル層とする窒化ガリウム系電界効果トランジスタ構
造を成長し、成長層の総膜厚を０．３μｍ以上１μｍ以
下としたことを特徴とする。
【００１２】請求項３の発明は、請求項１又は２記載の
エピタキシャルウェハにおいて、上記窒化ガリウム系化
合物半導体の電界効果トランジスタ構造がｕｎ−ＡｌＧ
ａＮ／ＳｉドープＡｌＧａＮ／ｕｎ−ＡｌＧａＮの積層
構造から成ることを特徴とする。
エピタキシャルウェハにおいて、上記窒化ガリウム系化
合物半導体の電界効果トランジスタ構造がｕｎ−ＡｌＧ
ａＮ／ＳｉドープＡｌＧａＮ／ｕｎ−ＡｌＧａＮの積層
構造から成ることを特徴とする。
【００１３】請求項４の発明は、請求項１〜３のいずれ
かに記載のエピタキシャルウェハにおいて、請求項１に
おいて、ＩｎxＧａ1-xＮ低温堆積層のＩｎ組成ｘが０＜
ｘ＜０．３であることを特徴とする。
かに記載のエピタキシャルウェハにおいて、請求項１に
おいて、ＩｎxＧａ1-xＮ低温堆積層のＩｎ組成ｘが０＜
ｘ＜０．３であることを特徴とする。
【００１４】請求項５の発明は、請求項１〜４のいずれ
かに記載のエピタキシャルウェハにおいて、上記サファ
イア基板の基板膜厚が３００μｍ〜７００μｍ、ウェハ
の直径が５０mm〜２００mmであり、エピタキシャル成長
後のウェハの反りが２０μｍ以下であることを特徴とす
る。
かに記載のエピタキシャルウェハにおいて、上記サファ
イア基板の基板膜厚が３００μｍ〜７００μｍ、ウェハ
の直径が５０mm〜２００mmであり、エピタキシャル成長
後のウェハの反りが２０μｍ以下であることを特徴とす
る。
【００１５】請求項６の発明は、請求項１〜５のいずれ
かに記載のエピタキシャルウェハにおいて、ＩｎＧａＮ
低温堆積層の成長温度が４００℃〜６００℃で成長され
ていることを特徴とする。
かに記載のエピタキシャルウェハにおいて、ＩｎＧａＮ
低温堆積層の成長温度が４００℃〜６００℃で成長され
ていることを特徴とする。
【００１６】請求項７の発明に係る電界効果トランジス
タは、請求項１〜６のいずれかに記載のエピタキシャル
ウェハを用いて作成したことを特徴とする。
タは、請求項１〜６のいずれかに記載のエピタキシャル
ウェハを用いて作成したことを特徴とする。
【００１７】＜発明の要点＞本発明は、ＩｎＧａＮ低温
堆積層を用いることにより、ＧａＮ電界効果トランジス
タ構造の総エピ膜厚（エピタキシャル層の総膜厚）を、
反り量を２０μｍ以下に抑えるのに必要な１μｍ以下
（具体的には０．３μｍ以上１μｍ以下）にすることを
実現可能とし、さらに充分なデバイス特性を得ることを
可能とするエピタキシャル構造である。
堆積層を用いることにより、ＧａＮ電界効果トランジス
タ構造の総エピ膜厚（エピタキシャル層の総膜厚）を、
反り量を２０μｍ以下に抑えるのに必要な１μｍ以下
（具体的には０．３μｍ以上１μｍ以下）にすることを
実現可能とし、さらに充分なデバイス特性を得ることを
可能とするエピタキシャル構造である。
【００１８】ＩｎＧａＮを低温堆積層に用いることによ
り、成長直後の高密度の欠陥が存在する層の膜厚を薄く
することが出来る。そして、薄いＧａＮ層の膜厚におい
て平坦なＧａＮ表面を得ることができ、その結果、総膜
厚の薄い電界効果トランジスタ構造においても高い電子
移動度を維持することが可能となる。
り、成長直後の高密度の欠陥が存在する層の膜厚を薄く
することが出来る。そして、薄いＧａＮ層の膜厚におい
て平坦なＧａＮ表面を得ることができ、その結果、総膜
厚の薄い電界効果トランジスタ構造においても高い電子
移動度を維持することが可能となる。
【００１９】その電子移動度のエピタキシャル層の総膜
厚依存性の様子を図１に曲線ａにて示す。図示するよう
に、エピタキシャル層の総膜厚が０．３μｍ以上１μｍ
以下の範囲で高い電子移動度が得られる。その際のＩｎ
ＧａＮ低温堆積層のＩｎ組成は、図３に示す高い電子移
動度が得られる範囲である０＜Ｉｎ組成＜０．３であ
り、ＩｎＧａＮ低温堆積層の成長温度は４００℃〜６０
０℃である。
厚依存性の様子を図１に曲線ａにて示す。図示するよう
に、エピタキシャル層の総膜厚が０．３μｍ以上１μｍ
以下の範囲で高い電子移動度が得られる。その際のＩｎ
ＧａＮ低温堆積層のＩｎ組成は、図３に示す高い電子移
動度が得られる範囲である０＜Ｉｎ組成＜０．３であ
り、ＩｎＧａＮ低温堆積層の成長温度は４００℃〜６０
０℃である。
【００２０】
【発明の実施の形態】以下、本発明の実施形態について
実施例を中心に説明する。
実施例を中心に説明する。
【００２１】試料の作製はＭＯＶＰＥ法により行った。
基板としてｃ面研磨サファイア基板６を用意し、Ｇａ原
料としてトリメチルガリウム（ＴＭＧ）、Ａｌ原料とし
てトリメチルアルミニウム（ＴＭＡ）、Ｉｎ原料として
トリメチルインジウム、Ｎ原料としてアンモニア（ＮＨ
3）、Ｓｉ原料としてモノシラン（ＳｉＨ4）を用いた。
基板としてｃ面研磨サファイア基板６を用意し、Ｇａ原
料としてトリメチルガリウム（ＴＭＧ）、Ａｌ原料とし
てトリメチルアルミニウム（ＴＭＡ）、Ｉｎ原料として
トリメチルインジウム、Ｎ原料としてアンモニア（ＮＨ
3）、Ｓｉ原料としてモノシラン（ＳｉＨ4）を用いた。
【００２２】作製した参照サンブルは図２に示した通り
である。この構造はｎ−ＡｌＧａＮ／ＧａＮの選択ドー
プ構造である。まず、４５０℃の基板温度でＩｎＧａＮ
低温堆積層５を成長し、ついで１０２０℃にてアンドー
プＧａＮ（ｕｎ−ＧａＮ）バッファ層４を成長する。そ
して、ｕｎ−ＡｌＧａＮ３／ＳｉドープＡｌＧａＮ２／
ｕｎ−ＡｌＧａＮ層１をそれぞれ成長する。この成長に
より、チャネル層になるｕｎ−ＧａＮ層４の上部に二次
元電子ガス（２ＤＥＧ）と呼ばれる、移動度の高い電子
が発生する。
である。この構造はｎ−ＡｌＧａＮ／ＧａＮの選択ドー
プ構造である。まず、４５０℃の基板温度でＩｎＧａＮ
低温堆積層５を成長し、ついで１０２０℃にてアンドー
プＧａＮ（ｕｎ−ＧａＮ）バッファ層４を成長する。そ
して、ｕｎ−ＡｌＧａＮ３／ＳｉドープＡｌＧａＮ２／
ｕｎ−ＡｌＧａＮ層１をそれぞれ成長する。この成長に
より、チャネル層になるｕｎ−ＧａＮ層４の上部に二次
元電子ガス（２ＤＥＧ）と呼ばれる、移動度の高い電子
が発生する。
【００２３】それぞれの層の膜厚は図２に示した通りで
ある。すなわち、サファイア基板６（厚さ６２５μｍ）
上に、ＩｎＧａＮ低温堆積層５（厚さ２５ｎｍ）、ｕｎ
−ＧａＮバッファ層４（厚さ２０００ｎｍ）、ｕｎ−Ａ
ｌＧａＮ層３（厚さ３ｎｍ）、ｎ−ＡｌＧａＮ層２（厚
さ２５ｎｍ）、ｕｎ−ＡｌＧａＮ層１（厚さ３ｎｍ）を
順次成長し積層した構成となっている。
ある。すなわち、サファイア基板６（厚さ６２５μｍ）
上に、ＩｎＧａＮ低温堆積層５（厚さ２５ｎｍ）、ｕｎ
−ＧａＮバッファ層４（厚さ２０００ｎｍ）、ｕｎ−Ａ
ｌＧａＮ層３（厚さ３ｎｍ）、ｎ−ＡｌＧａＮ層２（厚
さ２５ｎｍ）、ｕｎ−ＡｌＧａＮ層１（厚さ３ｎｍ）を
順次成長し積層した構成となっている。
【００２４】この参照サンプルをＨａｌｌ測定により室
温において評価したところ、電子移動度で１３００（cm
2／Ｖｓ）、シートキャリアで１．０×１０13（cm-2）
という値を得た。
温において評価したところ、電子移動度で１３００（cm
2／Ｖｓ）、シートキャリアで１．０×１０13（cm-2）
という値を得た。
【００２５】本発明に基づくエピタキシャル構造では、
低温堆積層５にＩｎＧａＮを採用している。我々はＩｎ
ＧａＮのＩｎ組成（ｘ）の違いで電子移動度が変化する
ことを確認している。それが図３である。この結果か
ら、高い電子移動度を得るＩｎ組成の範囲としては０＜
Ｉｎ組成＜０．３、より好ましくは０．１〜０．２の範
囲が最適であり、Ｉｎ組成がほぼ０．１のときに最大の
電子移動度が得られることがわかる。
低温堆積層５にＩｎＧａＮを採用している。我々はＩｎ
ＧａＮのＩｎ組成（ｘ）の違いで電子移動度が変化する
ことを確認している。それが図３である。この結果か
ら、高い電子移動度を得るＩｎ組成の範囲としては０＜
Ｉｎ組成＜０．３、より好ましくは０．１〜０．２の範
囲が最適であり、Ｉｎ組成がほぼ０．１のときに最大の
電子移動度が得られることがわかる。
【００２６】また、ＩｎＧａＮ低温堆積層（Ｉｎ組成は
０．１）の成長温度を３００℃〜７００℃まで変化させ
て図２の構造のエピタキシャルウェハを作製し、電子移
動度の変化を調べた。その結果を図４に示す。この図か
ら、ＩｎＧａＮ低温堆積層５の成長温度を４００℃〜６
００℃の範囲とした場合に高い電子移動度が得られ、良
好な特性が得られることもわかる。
０．１）の成長温度を３００℃〜７００℃まで変化させ
て図２の構造のエピタキシャルウェハを作製し、電子移
動度の変化を調べた。その結果を図４に示す。この図か
ら、ＩｎＧａＮ低温堆積層５の成長温度を４００℃〜６
００℃の範囲とした場合に高い電子移動度が得られ、良
好な特性が得られることもわかる。
【００２７】上記の技術をもとに、様々なＩｎ組成（Ｉ
ｎ組成０．１）の低温堆積層を用い、選択ドープ構造の
総膜厚を変化させ、電子移動度の総膜厚依存性を調べ
た。その結果を図１に示す。曲線ａがＩｎＧａＮ低温堆
積層５を用いた場合の電子移動度の総膜厚依存性であ
り、曲線ｂがＧａＮ低温堆積層を用いた場合の電子移動
度の総膜厚依存性である。
ｎ組成０．１）の低温堆積層を用い、選択ドープ構造の
総膜厚を変化させ、電子移動度の総膜厚依存性を調べ
た。その結果を図１に示す。曲線ａがＩｎＧａＮ低温堆
積層５を用いた場合の電子移動度の総膜厚依存性であ
り、曲線ｂがＧａＮ低温堆積層を用いた場合の電子移動
度の総膜厚依存性である。
【００２８】この図１の両曲線ａ、ｂの比較から、Ｉｎ
ＧａＮ低温堆積層を採用することにより、電子移動度を
維持する限界の総膜厚が薄くなっていることが分かる。
これは、ＩｎＧａＮ低温堆積層の採用により、基板−エ
ピタキシャル層界面に存在する高密度な欠陥を有する層
の膜厚が薄くなり、デバイスの動作に必要な層を薄膜で
形成可能となったためと思われる。
ＧａＮ低温堆積層を採用することにより、電子移動度を
維持する限界の総膜厚が薄くなっていることが分かる。
これは、ＩｎＧａＮ低温堆積層の採用により、基板−エ
ピタキシャル層界面に存在する高密度な欠陥を有する層
の膜厚が薄くなり、デバイスの動作に必要な層を薄膜で
形成可能となったためと思われる。
【００２９】またこの時作製した、エピタキシャルウェ
ハの基板反り量を測定した結果を図５に示す。ただし、
この実験に用いたサファイア基板の直径は１００mm、膜
厚は６２５μｍである。図５に示すようにエピタキシャ
ル層の層膜厚を薄くすることにより、エピタキシャルウ
ェハの反り量を低減することが可能である。
ハの基板反り量を測定した結果を図５に示す。ただし、
この実験に用いたサファイア基板の直径は１００mm、膜
厚は６２５μｍである。図５に示すようにエピタキシャ
ル層の層膜厚を薄くすることにより、エピタキシャルウ
ェハの反り量を低減することが可能である。
【００３０】本発明の電界効果トランジスタ用エピタキ
シャルウェハにおいては、上記サファイア基板６の基板
膜厚が３００μｍ〜７００μｍ、ウェハの直径が５０mm
〜２００mmである場合に、エピタキシャル成長後のウェ
ハの反りが２０μｍ以下である。
シャルウェハにおいては、上記サファイア基板６の基板
膜厚が３００μｍ〜７００μｍ、ウェハの直径が５０mm
〜２００mmである場合に、エピタキシャル成長後のウェ
ハの反りが２０μｍ以下である。
【００３１】
【発明の効果】以上説明したように本発明によれば、Ｉ
ｎＧａＮ低温堆積層を用いることにより、ＧａＮ電界効
果トランジスタ構造のエピタキシャル層の総膜厚につい
て、反り量を２０μｍ以下に抑えるのに必要な１μｍ以
下にすることが実現可能となる。
ｎＧａＮ低温堆積層を用いることにより、ＧａＮ電界効
果トランジスタ構造のエピタキシャル層の総膜厚につい
て、反り量を２０μｍ以下に抑えるのに必要な１μｍ以
下にすることが実現可能となる。
【００３２】さらに、ＩｎＧａＮを低温堆積層に用いる
ことにより、成長直後の高密度の欠陥が存在する層の膜
厚を薄くすることが出来る。そして、薄いＧａＮ層の膜
厚において平坦なＧａＮ表面を得ることができ、その結
果、総膜厚の薄い電界効果トランジスタ構造においても
高い電子移動度を維持することが可能となる。
ことにより、成長直後の高密度の欠陥が存在する層の膜
厚を薄くすることが出来る。そして、薄いＧａＮ層の膜
厚において平坦なＧａＮ表面を得ることができ、その結
果、総膜厚の薄い電界効果トランジスタ構造においても
高い電子移動度を維持することが可能となる。
【００３３】よって本発明は、ＧａＮ系ＦＥＴのデバイ
スプロセスの際に問題となる基板反りの問題を解決し、
本発明がデバイスの実用化に大きく貢献するものと、期
待される。
スプロセスの際に問題となる基板反りの問題を解決し、
本発明がデバイスの実用化に大きく貢献するものと、期
待される。
【図１】本発明の電界効果トランジスタ用エピタキシャ
ルウェハの電子移動度がエピタキシャル層の総膜厚に依
存する関係を、本発明及びその範囲外にわたって示した
図である。
ルウェハの電子移動度がエピタキシャル層の総膜厚に依
存する関係を、本発明及びその範囲外にわたって示した
図である。
【図２】本発明を適用した電界効果トランジスタ用エピ
タキシャルウェハの構造を示した図である。
タキシャルウェハの構造を示した図である。
【図３】本発明の電界効果トランジスタ用エピタキシャ
ルウェハの電子移動度がＩｎＧａＮ低温堆積層のＩｎ組
成に依存する関係を、本発明及びその範囲外にわたって
示した図である。
ルウェハの電子移動度がＩｎＧａＮ低温堆積層のＩｎ組
成に依存する関係を、本発明及びその範囲外にわたって
示した図である。
【図４】本発明の電界効果トランジスタ用エピタキシャ
ルウェハの電子移動度がＩｎＧａＮ低温堆積層の成長温
度に依存する関係を、本発明及びその範囲外にわたって
示した図である。
ルウェハの電子移動度がＩｎＧａＮ低温堆積層の成長温
度に依存する関係を、本発明及びその範囲外にわたって
示した図である。
【図５】基板反り量がエピタキシャル層の総膜厚に依存
する関係を示した図である。
する関係を示した図である。
１ ｕｎ−ＡｌＧａＮ層
２ ｎ−ＡｌＧａＮ層
３ ｕｎ−ＡｌＧａＮ層
４ ｕｎ−ＧａＮバッファ層
５ ＩｎＧａＮ低温堆積層
６ サファイア基板
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F045 AA04 AB17 AC01 AC08 AC09
AC12 AD08 AD09 AD10 BB07
BB11 BB12 CA05 CA06 CB02
DA53 DA67
5F102 GJ02 GJ10 GK04 GK08 GL04
GM04 GM07 GQ01 HC01
Claims (7)
- 【請求項１】サファイア基板上に、ＩｎＧａＮ低温堆積
層を介して、窒化ガリウムを含む窒化物混晶をチャネル
層とする窒化ガリウム系化合物半導体の電界効果トラン
ジスタ構造を成長し、 成長層の総膜厚を０．３μｍ以上１μｍ以下としたこと
を特徴とする電界効果トランジスタ用エピタキシャルウ
ェハ。 - 【請求項２】サファイア基板上にＩｎＧａＮ低温堆積層
を成長し、 この上にＧａＮバッファ層を成長し、 このＧａＮバッファ層上に、窒化物混晶をチャネル層と
する窒化ガリウム系電界効果トランジスタ構造を成長
し、 成長層の総膜厚を０．３μｍ以上１μｍ以下としたこと
を特徴とする電界効果トランジスタ用エピタキシャルウ
ェハ。 - 【請求項３】請求項１又は２記載のエピタキシャルウェ
ハにおいて、 上記窒化ガリウム系化合物半導体の電界効果トランジス
タ構造がｕｎ−ＡｌＧａＮ／ＳｉドープＡｌＧａＮ／ｕ
ｎ−ＡｌＧａＮの積層構造から成ることを特徴とする電
界効果トランジスタ用エピタキシャルウェハ。 - 【請求項４】請求項１〜３のいずれかに記載のエピタキ
シャルウェハにおいて、 請求項１において、ＩｎxＧａ1-xＮ低温堆積層のＩｎ組
成ｘが０＜ｘ＜０．３であることを特徴とする電界効果
トランジスタ用エピタキシャルウェハ。 - 【請求項５】請求項１〜４のいずれかに記載のエピタキ
シャルウェハにおいて、 上記サファイア基板の基板膜厚が３００μｍ〜７００μ
ｍ、ウェハの直径が５０mm〜２００mmであり、エピタキ
シャル成長後のウェハの反りが２０μｍ以下であること
を特徴とする電界効果トランジスタ用エピタキシャルウ
ェハ。 - 【請求項６】請求項１〜５のいずれかに記載のエピタキ
シャルウェハにおいて、 ＩｎＧａＮ低温堆積層の成長温度が４００℃〜６００℃
で成長されていることを特徴とする電界効果トランジス
タ用エピタキシャルウェハ。 - 【請求項７】請求項１〜６のいずれかに記載のエピタキ
シャルウェハを用いて作成したことを特徴とする電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002012472A JP2003218128A (ja) | 2002-01-22 | 2002-01-22 | 電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002012472A JP2003218128A (ja) | 2002-01-22 | 2002-01-22 | 電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003218128A true JP2003218128A (ja) | 2003-07-31 |
Family
ID=27649671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002012472A Pending JP2003218128A (ja) | 2002-01-22 | 2002-01-22 | 電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003218128A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183551A (ja) * | 2003-12-17 | 2005-07-07 | Nec Corp | 半導体装置、電界効果トランジスタおよび電界効果トランジスタの製造方法 |
| CN109545911A (zh) * | 2018-11-09 | 2019-03-29 | 华灿光电（浙江）有限公司 | 一种发光二极管的外延片的制备方法 |
-
2002
- 2002-01-22 JP JP2002012472A patent/JP2003218128A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183551A (ja) * | 2003-12-17 | 2005-07-07 | Nec Corp | 半導体装置、電界効果トランジスタおよび電界効果トランジスタの製造方法 |
| CN109545911A (zh) * | 2018-11-09 | 2019-03-29 | 华灿光电（浙江）有限公司 | 一种发光二极管的外延片的制备方法 |
| CN109545911B (zh) * | 2018-11-09 | 2020-04-14 | 华灿光电（浙江）有限公司 | 一种发光二极管的外延片的制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9355843B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP5705399B2 (ja) | 転位密度の低いｉｉｉ族窒化物材料及び当該材料に関連する方法 | |
| JP3960957B2 (ja) | 半導体電子デバイス | |
| JP6731584B2 (ja) | 窒化物半導体装置および窒化物半導体基板 | |
| US20130099243A1 (en) | Substrate breakdown voltage improvement for group iii-nitride on a silicon substrate | |
| US20100244100A1 (en) | Compound semiconductor substrate | |
| JP2009231561A (ja) | 窒化物半導体結晶薄膜およびその作製方法、半導体装置およびその製造方法 | |
| JP2010182872A (ja) | 半導体エピタキシャルウェハ及びその製造方法、並びに電界効果トランジスタ | |
| CN102832124A (zh) | 氮化物半导体装置的制造方法 | |
| JP2000294768A (ja) | 半導体素子およびその製造方法 | |
| US20120001195A1 (en) | Semiconductor substrate and semiconductor device | |
| US8994032B2 (en) | III-N material grown on ErAIN buffer on Si substrate | |
| JP3753068B2 (ja) | 電界効果トランジスタ用エピタキシャルウェハの製造方法 | |
| JP2005032823A (ja) | 電界効果トランジスタ用エピタキシャルウェハの製造方法 | |
| JP2006114652A (ja) | 半導体エピタキシャルウェハ及び電界効果トランジスタ | |
| JP4904726B2 (ja) | 半導体エピタキシャルウェハ及びｈｅｍｔ用半導体エピタキシャルウェハの製造方法 | |
| JP2006114655A (ja) | 半導体エピタキシャルウェハ及び電界効果トランジスタ | |
| JP2004289005A (ja) | エピタキシャル基板、半導体素子および高電子移動度トランジスタ | |
| JP2004296701A (ja) | エピタキシャル基板ならびに半導体装置および窒化物系半導体の結晶成長方法 | |
| JP2008244036A (ja) | 半導体結晶および半導体装置 | |
| JP2003218127A (ja) | 電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ並びにその製造方法 | |
| JP2003218128A (ja) | 電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ | |
| JP2002050758A (ja) | 化合物半導体エピタキシャルウェハ及びそれを用いたトランジスタ | |
| JP2005129856A (ja) | 半導体電子デバイス | |
| JP2006196557A (ja) | 半導体エピタキシャルウェハ及び電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040220 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20040220 |
|
| A977 | Report on retrieval |
Effective date: 20050609 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050621 |
|
| A02 | Decision of refusal |
Effective date: 20051018 Free format text: JAPANESE INTERMEDIATE CODE: A02 |