JP2000294768A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 絶縁膜を通過するリーク電流を抑制すること
ができるＦＥＴなどの半導体素子を提供する。 【解決手段】 サファイアよりなる基板１１の上にundo
pe−ＡｌＧａＮよりそれぞれなるバッファ層１２および
下地層１３を介してｎ型ＡｌＧａＮよりなる電子供給層
１４およびｎ型ＧａＮよりなる電子走行層１５が順次積
層されている。電子走行層１５の上にはＡｌＮよりなる
絶縁膜１６を介してゲート電極１７が設けられている。
絶縁膜１６は９００℃以下の温度で成長させたものであ
り、複数の柱状結晶により構成されている。絶縁膜１６
のゲート電極１７側の表面における各柱状結晶塊間の間
隙の最大深さは膜厚の８０％以下、平均深さは膜厚の３
５％以下であり、各柱状結晶塊の平均直径は４０ｎｍ以
下となっている。これによりリーク電流の発生は抑制さ
れる。
ができるＦＥＴなどの半導体素子を提供する。 【解決手段】 サファイアよりなる基板１１の上にundo
pe−ＡｌＧａＮよりそれぞれなるバッファ層１２および
下地層１３を介してｎ型ＡｌＧａＮよりなる電子供給層
１４およびｎ型ＧａＮよりなる電子走行層１５が順次積
層されている。電子走行層１５の上にはＡｌＮよりなる
絶縁膜１６を介してゲート電極１７が設けられている。
絶縁膜１６は９００℃以下の温度で成長させたものであ
り、複数の柱状結晶により構成されている。絶縁膜１６
のゲート電極１７側の表面における各柱状結晶塊間の間
隙の最大深さは膜厚の８０％以下、平均深さは膜厚の３
５％以下であり、各柱状結晶塊の平均直径は４０ｎｍ以
下となっている。これによりリーク電流の発生は抑制さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、窒化物系ＩＩＩ−
Ｖ族化合物半導体によりチャネル層が構成されると共
に、チャネル層と制御電極との間に絶縁膜が設けられた
半導体素子に関する。
Ｖ族化合物半導体によりチャネル層が構成されると共
に、チャネル層と制御電極との間に絶縁膜が設けられた
半導体素子に関する。
【０００２】
【従来の技術】窒化物系ＩＩＩ−Ｖ族化合物半導体であ
るガリウムナイトライド（ＧａＮ）はその禁制帯幅が
３．４ｅＶと大きく、間接遷移伝導帯は更にその上２．
０ｅＶ以上のところにあると考えられている。また、Ｇ
ａＮの飽和速度は約２．５×１０7 ｃｍ／ｓであり、他
の半導体であるシリコン（Ｓｉ）やガリウム砒素（Ｇａ
Ａｓ）や炭化ケイ素（ＳｉＣ）に比べて大きい。更に、
ＧａＮの破壊電場は約５×１０6 Ｖ／ｃｍと、ＳｉやＧ
ａＡｓよりも一桁以上大きく、ＳｉＣよりも大きい。そ
れゆえ、ＧａＮは高周波、高温、大電力用半導体素子を
構成する材料として大きな可能性を持つことが予想され
てきた。
るガリウムナイトライド（ＧａＮ）はその禁制帯幅が
３．４ｅＶと大きく、間接遷移伝導帯は更にその上２．
０ｅＶ以上のところにあると考えられている。また、Ｇ
ａＮの飽和速度は約２．５×１０7 ｃｍ／ｓであり、他
の半導体であるシリコン（Ｓｉ）やガリウム砒素（Ｇａ
Ａｓ）や炭化ケイ素（ＳｉＣ）に比べて大きい。更に、
ＧａＮの破壊電場は約５×１０6 Ｖ／ｃｍと、ＳｉやＧ
ａＡｓよりも一桁以上大きく、ＳｉＣよりも大きい。そ
れゆえ、ＧａＮは高周波、高温、大電力用半導体素子を
構成する材料として大きな可能性を持つことが予想され
てきた。
【０００３】近年では、このようなＧａＮを用いた半導
体素子の試作例も見られるようになった。例えば、電界
効果トランジスタ（Field Effect Transistor ；ＦＥ
Ｔ）に関しては、ショットキーゲート電界効果トランジ
スタ（Metal-Semiconductor Field Effect Transistor
；ＭＥＳＦＥＴ）あるいは高電子移動度トランジスタ
（High Electron Mobility Transistor ；ＨＥＭＴ）な
どの例が報告されている（例えば、Appl. Phys. Lett.,
62 (1993) p.1786 ; Appl. Phys. Lett., 65 (1994)
p.1121 ; Appl. Phys. Lett., 69 (1996) p.794 ; App
l. Phys. Lett., 68 (1996) p.2849）。更に、最近に至
っては、金属−絶縁体−半導体電界効果トランジスタ
（Metal-Insulator-Semiconductor Field Effect Trans
istor ；ＭＩＳＦＥＴ）の例も報告されている（例え
ば、Electron Lett., 34 (1998) p.592 ; J.Appl. Phy
s., 82 (1997) p.5843 ）。
体素子の試作例も見られるようになった。例えば、電界
効果トランジスタ（Field Effect Transistor ；ＦＥ
Ｔ）に関しては、ショットキーゲート電界効果トランジ
スタ（Metal-Semiconductor Field Effect Transistor
；ＭＥＳＦＥＴ）あるいは高電子移動度トランジスタ
（High Electron Mobility Transistor ；ＨＥＭＴ）な
どの例が報告されている（例えば、Appl. Phys. Lett.,
62 (1993) p.1786 ; Appl. Phys. Lett., 65 (1994)
p.1121 ; Appl. Phys. Lett., 69 (1996) p.794 ; App
l. Phys. Lett., 68 (1996) p.2849）。更に、最近に至
っては、金属−絶縁体−半導体電界効果トランジスタ
（Metal-Insulator-Semiconductor Field Effect Trans
istor ；ＭＩＳＦＥＴ）の例も報告されている（例え
ば、Electron Lett., 34 (1998) p.592 ; J.Appl. Phy
s., 82 (1997) p.5843 ）。
【０００４】図８は、従来のＧａＮを用いたＭＩＳＦＥ
Ｔの一例を表すものである（Electron Lett., 34 (199
8) p.592 参照）。このＭＩＳＦＥＴは、例えば、サフ
ァイアよりなる基板１０１の上にＧａＮよりなるバッフ
ァ層１０２，不純物を添加していないアルミニウムガリ
ウムナイトライド（undope−ＡｌＧａＮ；undope−は不
純物を添加していないことを表す）よりなる下地層１０
３およびｎ型ＧａＮよりなるチャネル層としての電子走
行層１０４が順次積層され、電子走行層１０４の上には
アルミニウムナイトライド（ＡｌＮ）よりなる絶縁膜１
０５を介して制御電極としてのゲート電極１０６が形成
された構造を有している。電子走行層１０４の上には、
また、ｎ型ＧａＮよりそれぞれなるソース領域１０７お
よびドレイン領域１０８がゲート電極１０６を間に挟む
ように形成されており、それぞれに対応してソース電極
１０９およびドレイン電極１１０がそれぞれ設けられて
いる。これらソース電極１０９およびドレイン電極１１
０はソース領域１０７およびドレイン領域１０８とそれ
ぞれオーミック接触しており、ゲート電極１０６は絶縁
膜１０５と非オーミック接触状態となっている。
Ｔの一例を表すものである（Electron Lett., 34 (199
8) p.592 参照）。このＭＩＳＦＥＴは、例えば、サフ
ァイアよりなる基板１０１の上にＧａＮよりなるバッフ
ァ層１０２，不純物を添加していないアルミニウムガリ
ウムナイトライド（undope−ＡｌＧａＮ；undope−は不
純物を添加していないことを表す）よりなる下地層１０
３およびｎ型ＧａＮよりなるチャネル層としての電子走
行層１０４が順次積層され、電子走行層１０４の上には
アルミニウムナイトライド（ＡｌＮ）よりなる絶縁膜１
０５を介して制御電極としてのゲート電極１０６が形成
された構造を有している。電子走行層１０４の上には、
また、ｎ型ＧａＮよりそれぞれなるソース領域１０７お
よびドレイン領域１０８がゲート電極１０６を間に挟む
ように形成されており、それぞれに対応してソース電極
１０９およびドレイン電極１１０がそれぞれ設けられて
いる。これらソース電極１０９およびドレイン電極１１
０はソース領域１０７およびドレイン領域１０８とそれ
ぞれオーミック接触しており、ゲート電極１０６は絶縁
膜１０５と非オーミック接触状態となっている。
【０００５】このような構成を有するＭＩＳＦＥＴは、
化学的および熱的に安定でかつ高抵抗のＡｌＮよりなる
絶縁膜１０５をゲート電極１０６と電子走行層１０４と
の間に有しているので、Ｓｉ系の金属−酸化膜−半導体
電界効果トランジスタ（Metal-Oxide-Semiconductor Fi
eld Effect Transistor ；ＭＯＳＦＥＴ）と同様に反転
層をチャネルとして動作させることが可能であり、入力
振幅を大きくとることができるものと期待されていた
（J.Appl.Phys.; 82 (1997) p.5843参照）。
化学的および熱的に安定でかつ高抵抗のＡｌＮよりなる
絶縁膜１０５をゲート電極１０６と電子走行層１０４と
の間に有しているので、Ｓｉ系の金属−酸化膜−半導体
電界効果トランジスタ（Metal-Oxide-Semiconductor Fi
eld Effect Transistor ；ＭＯＳＦＥＴ）と同様に反転
層をチャネルとして動作させることが可能であり、入力
振幅を大きくとることができるものと期待されていた
（J.Appl.Phys.; 82 (1997) p.5843参照）。
【０００６】
【発明が解決しようとする課題】しかしながら、ＡｌＮ
よりなる絶縁膜１０５を用いた従来のＭＩＳＦＥＴで
は、ゲート電極１０６に電圧を印加すると電荷が絶縁膜
１０５を通過してしまい、ゲート電極１０６と電子走行
層１０４との間のリーク電流を少なく押さえることが難
しいという問題があった。そのため、ＭＩＳＦＥＴが有
する本来の性能を十分に得ることができなかった。
よりなる絶縁膜１０５を用いた従来のＭＩＳＦＥＴで
は、ゲート電極１０６に電圧を印加すると電荷が絶縁膜
１０５を通過してしまい、ゲート電極１０６と電子走行
層１０４との間のリーク電流を少なく押さえることが難
しいという問題があった。そのため、ＭＩＳＦＥＴが有
する本来の性能を十分に得ることができなかった。
【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、絶縁膜を通過するリーク電流を少な
くすることができる半導体素子を提供することにある。
ので、その目的は、絶縁膜を通過するリーク電流を少な
くすることができる半導体素子を提供することにある。
【０００８】
【課題を解決するための手段】本発明による半導体素子
は、チャネル層に対応して制御電極が設けられると共
に、チャネル層はＩＩＩ族元素であるガリウム，アルミ
ニウム，ホウ素およびインジウムからなる群のうちの少
なくとも１種と、Ｖ族元素である窒素，リンおよびヒ素
からなる群のうちの少なくとも窒素とを含む窒化物系Ｉ
ＩＩ−Ｖ族化合物半導体よりなるものであって、チャネ
ル層と制御電極との間に設けられ、ＩＩＩ族元素として
少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化
合物半導体よりなる１または２以上の絶縁膜を有すると
共に、絶縁膜のうちの少なくとも１つは結晶よりなり、
その表面において結晶塊の間に存在する間隙の最大深さ
がその膜厚の８０％以下のものである。
は、チャネル層に対応して制御電極が設けられると共
に、チャネル層はＩＩＩ族元素であるガリウム，アルミ
ニウム，ホウ素およびインジウムからなる群のうちの少
なくとも１種と、Ｖ族元素である窒素，リンおよびヒ素
からなる群のうちの少なくとも窒素とを含む窒化物系Ｉ
ＩＩ−Ｖ族化合物半導体よりなるものであって、チャネ
ル層と制御電極との間に設けられ、ＩＩＩ族元素として
少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化
合物半導体よりなる１または２以上の絶縁膜を有すると
共に、絶縁膜のうちの少なくとも１つは結晶よりなり、
その表面において結晶塊の間に存在する間隙の最大深さ
がその膜厚の８０％以下のものである。
【０００９】本発明による他の半導体素子は、チャネル
層に対応して制御電極が設けられると共に、チャネル層
はＩＩＩ族元素であるガリウム，アルミニウム，ホウ素
およびインジウムからなる群のうちの少なくとも１種
と、Ｖ族元素である窒素，リンおよびヒ素からなる群の
うちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化
合物半導体よりなるものであって、チャネル層と制御電
極との間に設けられ、ＩＩＩ族元素として少なくともア
ルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よ
りなる１または２以上の絶縁膜を有すると共に、絶縁膜
のうちの少なくとも１つは結晶よりなり、その表面にお
いて結晶塊の間に存在する間隙の平均深さがその膜厚の
３５％以下のものである。
層に対応して制御電極が設けられると共に、チャネル層
はＩＩＩ族元素であるガリウム，アルミニウム，ホウ素
およびインジウムからなる群のうちの少なくとも１種
と、Ｖ族元素である窒素，リンおよびヒ素からなる群の
うちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化
合物半導体よりなるものであって、チャネル層と制御電
極との間に設けられ、ＩＩＩ族元素として少なくともア
ルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よ
りなる１または２以上の絶縁膜を有すると共に、絶縁膜
のうちの少なくとも１つは結晶よりなり、その表面にお
いて結晶塊の間に存在する間隙の平均深さがその膜厚の
３５％以下のものである。
【００１０】本発明による更に他の半導体素子は、チャ
ネル層に対応して制御電極が設けられると共に、チャネ
ル層はＩＩＩ族元素であるガリウム，アルミニウム，ホ
ウ素およびインジウムからなる群のうちの少なくとも１
種と、Ｖ族元素である窒素，リンおよびヒ素からなる群
のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族
化合物半導体よりなるものであって、チャネル層と制御
電極との間に設けられ、ＩＩＩ族元素として少なくとも
アルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体
よりなる１または２以上の絶縁膜を有すると共に、絶縁
膜のうちの少なくとも１つは結晶よりなり、その表面に
おける結晶塊の平均直径が４０ｎｍ以下のものである。
ネル層に対応して制御電極が設けられると共に、チャネ
ル層はＩＩＩ族元素であるガリウム，アルミニウム，ホ
ウ素およびインジウムからなる群のうちの少なくとも１
種と、Ｖ族元素である窒素，リンおよびヒ素からなる群
のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族
化合物半導体よりなるものであって、チャネル層と制御
電極との間に設けられ、ＩＩＩ族元素として少なくとも
アルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体
よりなる１または２以上の絶縁膜を有すると共に、絶縁
膜のうちの少なくとも１つは結晶よりなり、その表面に
おける結晶塊の平均直径が４０ｎｍ以下のものである。
【００１１】本発明による更に他の半導体素子は、チャ
ネル層に対応して制御電極が設けられると共に、チャネ
ル層はＩＩＩ族元素であるガリウム，アルミニウム，ホ
ウ素およびインジウムからなる群のうちの少なくとも１
種と、Ｖ族元素である窒素，リンおよびヒ素からなる群
のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族
化合物半導体よりなるものであって、チャネル層と制御
電極との間に設けられ、ＩＩＩ族元素として少なくとも
アルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体
よりなる１または２以上の絶縁膜を有すると共に、絶縁
膜のうちの少なくとも１つは非晶質よりなるものであ
る。
ネル層に対応して制御電極が設けられると共に、チャネ
ル層はＩＩＩ族元素であるガリウム，アルミニウム，ホ
ウ素およびインジウムからなる群のうちの少なくとも１
種と、Ｖ族元素である窒素，リンおよびヒ素からなる群
のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族
化合物半導体よりなるものであって、チャネル層と制御
電極との間に設けられ、ＩＩＩ族元素として少なくとも
アルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体
よりなる１または２以上の絶縁膜を有すると共に、絶縁
膜のうちの少なくとも１つは非晶質よりなるものであ
る。
【００１２】本発明による半導体素子の製造方法は、チ
ャネル層に対応して制御電極を設けると共に、チャネル
層をＩＩＩ族元素であるガリウム，アルミニウム，ホウ
素およびインジウムからなる群のうちの少なくとも１種
と、Ｖ族元素である窒素，リンおよびヒ素からなる群の
うちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化
合物半導体により形成するものであって、チャネル層と
制御電極との間に、ＩＩＩ族元素として少なくともアル
ミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体より
なる１または２以上の絶縁膜を形成すると共に、絶縁膜
のうちの少なくとも１つを９００℃以下の温度で形成す
るものである。
ャネル層に対応して制御電極を設けると共に、チャネル
層をＩＩＩ族元素であるガリウム，アルミニウム，ホウ
素およびインジウムからなる群のうちの少なくとも１種
と、Ｖ族元素である窒素，リンおよびヒ素からなる群の
うちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化
合物半導体により形成するものであって、チャネル層と
制御電極との間に、ＩＩＩ族元素として少なくともアル
ミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体より
なる１または２以上の絶縁膜を形成すると共に、絶縁膜
のうちの少なくとも１つを９００℃以下の温度で形成す
るものである。
【００１３】本発明による半導体素子では、絶縁膜のう
ちの少なくとも１つが結晶よりなり、その表面において
結晶塊の間に存在する間隙の最大深さがその膜厚の８０
％以下とされているので、制御電極に電圧が印加されて
も、絶縁膜を通過するリーク電流が抑制される。
ちの少なくとも１つが結晶よりなり、その表面において
結晶塊の間に存在する間隙の最大深さがその膜厚の８０
％以下とされているので、制御電極に電圧が印加されて
も、絶縁膜を通過するリーク電流が抑制される。
【００１４】本発明による他の半導体素子では、絶縁膜
のうちの少なくとも１つが結晶よりなり、その表面にお
いて結晶塊の間に存在する間隙の平均深さがその膜厚の
３５％以下とされているので、制御電極に電圧が印加さ
れても、絶縁膜を通過するリーク電流が抑制される。
のうちの少なくとも１つが結晶よりなり、その表面にお
いて結晶塊の間に存在する間隙の平均深さがその膜厚の
３５％以下とされているので、制御電極に電圧が印加さ
れても、絶縁膜を通過するリーク電流が抑制される。
【００１５】本発明による更に他の半導体素子では、絶
縁膜のうちの少なくとも１つが結晶よりなり、その表面
における結晶塊の平均直径が４０ｎｍ以下とされている
ので、制御電極に電圧が印加されても、絶縁膜を通過す
るリーク電流が抑制される。
縁膜のうちの少なくとも１つが結晶よりなり、その表面
における結晶塊の平均直径が４０ｎｍ以下とされている
ので、制御電極に電圧が印加されても、絶縁膜を通過す
るリーク電流が抑制される。
【００１６】本発明による更に他の半導体素子では、絶
縁膜のうちの少なくとも１つが非晶質により構成されて
いるので、制御電極に電圧が印加されても、絶縁膜を通
過するリーク電流が抑制される。
縁膜のうちの少なくとも１つが非晶質により構成されて
いるので、制御電極に電圧が印加されても、絶縁膜を通
過するリーク電流が抑制される。
【００１７】本発明による半導体素子の製造方法では、
チャネル層と制御電極との間に、ＩＩＩ族元素として少
なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合
物半導体よりなる１または２以上の絶縁膜が形成され
る。その際、絶縁膜のうちの少なくとも１つは９００℃
以下の温度で形成される。
チャネル層と制御電極との間に、ＩＩＩ族元素として少
なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合
物半導体よりなる１または２以上の絶縁膜が形成され
る。その際、絶縁膜のうちの少なくとも１つは９００℃
以下の温度で形成される。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１９】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る半導体素子であるＦＥＴの断面構
成を表すものである。このＦＥＴは、例えば、基板１１
の一面に、バッファ層１２を介して下地層１３，電子供
給層１４およびチャネル層としての電子走行層１５が順
次積層された構成を有している。
１の実施の形態に係る半導体素子であるＦＥＴの断面構
成を表すものである。このＦＥＴは、例えば、基板１１
の一面に、バッファ層１２を介して下地層１３，電子供
給層１４およびチャネル層としての電子走行層１５が順
次積層された構成を有している。
【００２０】基板１１は例えばサファイアにより構成さ
れており、バッファ層１２などは基板１１のｃ面すなわ
ち劈開（０００１）面に形成されている。バッファ層１
２は、例えば、厚さが５０ｎｍであり、不純物を添加し
ないundope−Ａｌ0.15Ｇａ0.85Ｎにより構成されてい
る。このバッファ層１２は非晶質に近い結晶よりなり、
下地層１３を成長させる際の核となる核形成層（nuclea
tion layer）ともいわれるものである。
れており、バッファ層１２などは基板１１のｃ面すなわ
ち劈開（０００１）面に形成されている。バッファ層１
２は、例えば、厚さが５０ｎｍであり、不純物を添加し
ないundope−Ａｌ0.15Ｇａ0.85Ｎにより構成されてい
る。このバッファ層１２は非晶質に近い結晶よりなり、
下地層１３を成長させる際の核となる核形成層（nuclea
tion layer）ともいわれるものである。
【００２１】下地層１３は、例えば、厚さが２μｍであ
り、不純物を添加しないundope−Ａｌ0.15Ｇａ0.85Ｎの
結晶により構成されている。電子供給層１４は、例え
ば、厚さが５ｎｍであり、Ｓｉなどのｎ型不純物が添加
されたｎ型Ａｌ0.15Ｇａ0.85Ｎの結晶により構成されて
いる。この電子供給層１４の不純物濃度は、例えば、２
×１０19／ｃｍ3 程度となっている。電子走行層１５
は、例えば、厚さが１５ｎｍであり、Ｓｉなどのｎ型不
純物が添加されたｎ型ＧａＮの結晶により構成されてい
る。この電子走行層１５の不純物濃度は、例えば、２×
１０19／ｃｍ3 程度となっている。
り、不純物を添加しないundope−Ａｌ0.15Ｇａ0.85Ｎの
結晶により構成されている。電子供給層１４は、例え
ば、厚さが５ｎｍであり、Ｓｉなどのｎ型不純物が添加
されたｎ型Ａｌ0.15Ｇａ0.85Ｎの結晶により構成されて
いる。この電子供給層１４の不純物濃度は、例えば、２
×１０19／ｃｍ3 程度となっている。電子走行層１５
は、例えば、厚さが１５ｎｍであり、Ｓｉなどのｎ型不
純物が添加されたｎ型ＧａＮの結晶により構成されてい
る。この電子走行層１５の不純物濃度は、例えば、２×
１０19／ｃｍ3 程度となっている。
【００２２】なお、電子走行層１５の不純物濃度と厚さ
とをそれぞれ制御することにより、または、後述するゲ
ート電極１７を構成する金属の種類を変えてゲート電極
１７の仕事関数値を変えることにより、ゲート閾値電圧
を適宜に調節することができる。例えば、電子走行層１
５の不純物濃度を高くすればノルマルオン（デプレッシ
ョンモード；depletion mode）となり、不純物濃度を低
くすればノルマルオフ（エンハンスメントモード；enha
ncement mode）となる。ちなみに、本実施の形態ではデ
プレッションモードとなっている。
とをそれぞれ制御することにより、または、後述するゲ
ート電極１７を構成する金属の種類を変えてゲート電極
１７の仕事関数値を変えることにより、ゲート閾値電圧
を適宜に調節することができる。例えば、電子走行層１
５の不純物濃度を高くすればノルマルオン（デプレッシ
ョンモード；depletion mode）となり、不純物濃度を低
くすればノルマルオフ（エンハンスメントモード；enha
ncement mode）となる。ちなみに、本実施の形態ではデ
プレッションモードとなっている。
【００２３】電子走行層１５の基板１１と反対側には、
例えば、絶縁膜１６を介して制御電極としてのゲート電
極１７が形成されている。この絶縁膜１６は、例えば、
厚さが６ｎｍであり、ＩＩＩ族元素としてアルミニウム
（Ａｌ）を少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物
半導体により構成されている。具体的には、例えば、不
純物を添加しないundope−ＡｌＮまたはundope−ＡｌＧ
ａＮなどにより構成されている。なお、絶縁膜１６を構
成する窒化物系ＩＩＩ−Ｖ族化合物半導体におけるアル
ミニウムの組成比は高い方が好ましい。アルミニウムの
組成比が高いほど絶縁障壁が大きくなると共に、格子不
整合が緩和していない場合にはピエゾ効果による界面の
二次元電子生成量が多くなるからである。従って、絶縁
膜１６はＡｌＮにより構成される方がより好ましい。
例えば、絶縁膜１６を介して制御電極としてのゲート電
極１７が形成されている。この絶縁膜１６は、例えば、
厚さが６ｎｍであり、ＩＩＩ族元素としてアルミニウム
（Ａｌ）を少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物
半導体により構成されている。具体的には、例えば、不
純物を添加しないundope−ＡｌＮまたはundope−ＡｌＧ
ａＮなどにより構成されている。なお、絶縁膜１６を構
成する窒化物系ＩＩＩ−Ｖ族化合物半導体におけるアル
ミニウムの組成比は高い方が好ましい。アルミニウムの
組成比が高いほど絶縁障壁が大きくなると共に、格子不
整合が緩和していない場合にはピエゾ効果による界面の
二次元電子生成量が多くなるからである。従って、絶縁
膜１６はＡｌＮにより構成される方がより好ましい。
【００２４】絶縁膜１６は、また、電子走行層１５の側
からゲート電極１７の側に向かって成長された複数の柱
状結晶により構成されている。これら各柱状結晶は、電
子走行層１５の側において全体または一部が一体となり
単結晶となっている場合もある。一方、ゲート電極１７
の側においては、各柱状結晶塊の間に間隙が存在してい
る。ゲート電極１７の側の表面において各柱状結晶塊の
間に存在する間隙の最大深さは絶縁膜１６の膜厚の８０
％以下であり、その平均深さは膜厚の３５％以下となっ
ている。また、ゲート絶縁膜１７の側の表面における各
柱状結晶塊の平均直径は４０ｎｍ以下となっている。こ
の絶縁膜１６は、このような各柱状結晶塊の間に存在す
る間隙の深さおよび各柱状結晶塊の平均直径を有するこ
とにより、通過するリーク電流を抑制することができる
ようになっている。
からゲート電極１７の側に向かって成長された複数の柱
状結晶により構成されている。これら各柱状結晶は、電
子走行層１５の側において全体または一部が一体となり
単結晶となっている場合もある。一方、ゲート電極１７
の側においては、各柱状結晶塊の間に間隙が存在してい
る。ゲート電極１７の側の表面において各柱状結晶塊の
間に存在する間隙の最大深さは絶縁膜１６の膜厚の８０
％以下であり、その平均深さは膜厚の３５％以下となっ
ている。また、ゲート絶縁膜１７の側の表面における各
柱状結晶塊の平均直径は４０ｎｍ以下となっている。こ
の絶縁膜１６は、このような各柱状結晶塊の間に存在す
る間隙の深さおよび各柱状結晶塊の平均直径を有するこ
とにより、通過するリーク電流を抑制することができる
ようになっている。
【００２５】なお、より効果的にリーク電流を抑制する
には、各柱状結晶塊の間に存在する間隙の最大深さは膜
厚の６５％以下であることが好ましく、平均深さは３０
％以下であることが好ましい。また、各柱状結晶塊の平
均直径は２８ｎｍ以下であることが好ましい。ちなみ
に、ここにおいて、各柱状結晶塊の間に存在する間隙の
深さというのは、ゲート電極１７側の表面の平均位置か
らの深さのことである。また、各柱状結晶塊の直径とい
うのは、ゲート電極１７側の表面の平均位置における各
柱状結晶塊の直径のことであり、例えば、走査型プロー
ブ顕微鏡をタッピングモードで用い、表面の凹凸形状を
測定し、その測定画像の結晶塊の大きさを統計的に処理
することにより求められる。更に、絶縁膜１６の膜厚
は、電子走行層１５側の表面の平均位置からゲート電極
１７側の表面の平均位置までの厚さのことである。
には、各柱状結晶塊の間に存在する間隙の最大深さは膜
厚の６５％以下であることが好ましく、平均深さは３０
％以下であることが好ましい。また、各柱状結晶塊の平
均直径は２８ｎｍ以下であることが好ましい。ちなみ
に、ここにおいて、各柱状結晶塊の間に存在する間隙の
深さというのは、ゲート電極１７側の表面の平均位置か
らの深さのことである。また、各柱状結晶塊の直径とい
うのは、ゲート電極１７側の表面の平均位置における各
柱状結晶塊の直径のことであり、例えば、走査型プロー
ブ顕微鏡をタッピングモードで用い、表面の凹凸形状を
測定し、その測定画像の結晶塊の大きさを統計的に処理
することにより求められる。更に、絶縁膜１６の膜厚
は、電子走行層１５側の表面の平均位置からゲート電極
１７側の表面の平均位置までの厚さのことである。
【００２６】ゲート電極１７は、例えば、絶縁膜１６の
側からニッケル（Ｎｉ）層および金（Ａｕ）層を順次積
層した構成を有しており、絶縁膜１６とは非オーミック
接触状態となっている。
側からニッケル（Ｎｉ）層および金（Ａｕ）層を順次積
層した構成を有しており、絶縁膜１６とは非オーミック
接触状態となっている。
【００２７】電子走行層１５の基板１１と反対側には、
また、例えば、ゲート電極１７を間に挟むように絶縁膜
１６を介してソース電極１８とドレイン電極１９とが離
間してそれぞれ設けられている。但し、これらソース電
極１８およびドレイン電極１９は電子走行層１５に直接
設けられていてもよい。ソース電極１８およびドレイン
電極１９は、例えば、絶縁膜１６の側からチタン（Ｔ
ｉ）層，アルミニウム層，白金（Ｐｔ）層および金層を
順次積層して加熱処理により合金化した構造をそれぞれ
有している。これらソース電極１８およびドレイン電極
１９は、電子走行層１５とそれぞれオーミック接触して
いる。
また、例えば、ゲート電極１７を間に挟むように絶縁膜
１６を介してソース電極１８とドレイン電極１９とが離
間してそれぞれ設けられている。但し、これらソース電
極１８およびドレイン電極１９は電子走行層１５に直接
設けられていてもよい。ソース電極１８およびドレイン
電極１９は、例えば、絶縁膜１６の側からチタン（Ｔ
ｉ）層，アルミニウム層，白金（Ｐｔ）層および金層を
順次積層して加熱処理により合金化した構造をそれぞれ
有している。これらソース電極１８およびドレイン電極
１９は、電子走行層１５とそれぞれオーミック接触して
いる。
【００２８】このような構成を有するＦＥＴは、次のよ
うにして製造することができる。
うにして製造することができる。
【００２９】まず、例えば、サファイアよりなるｃ面の
基板１１を用意し、水素（Ｈ2 ）ガス雰囲気中において
１０５０℃でクリーニングする。次いで、基板１１の一
面に、例えば、ＭＯＣＶＤ（Metal Organic Chemical V
apor Deposition ）法により温度を５５０℃に下げて原
料ガスを供給しつつ、undope−Ａｌ0.15Ｇａ0.85Ｎより
なるバッファ層１２を成長させる。続いて、このバッフ
ァ層１２の上に、例えば、同じくＭＯＣＶＤ法により温
度を９９０℃に上げて原料ガスを供給しつつ、undope−
Ａｌ0.15Ｇａ0.85Ｎよりなる下地層１３，ｎ型Ａｌ0.15
Ｇａ0.85Ｎよりなる電子供給層１４，ｎ型ＧａＮよりな
る電子走行層１５を順次成長させる。
基板１１を用意し、水素（Ｈ2 ）ガス雰囲気中において
１０５０℃でクリーニングする。次いで、基板１１の一
面に、例えば、ＭＯＣＶＤ（Metal Organic Chemical V
apor Deposition ）法により温度を５５０℃に下げて原
料ガスを供給しつつ、undope−Ａｌ0.15Ｇａ0.85Ｎより
なるバッファ層１２を成長させる。続いて、このバッフ
ァ層１２の上に、例えば、同じくＭＯＣＶＤ法により温
度を９９０℃に上げて原料ガスを供給しつつ、undope−
Ａｌ0.15Ｇａ0.85Ｎよりなる下地層１３，ｎ型Ａｌ0.15
Ｇａ0.85Ｎよりなる電子供給層１４，ｎ型ＧａＮよりな
る電子走行層１５を順次成長させる。
【００３０】そののち、電子走行層１５の上に、例え
ば、同じくＭＯＣＶＤ法により温度を５５０℃以上９０
０℃以下の範囲内に下げて原料ガスを供給しつつ、undo
pe−ＡｌＮあるいはundope−ＡｌＧａＮよりなる絶縁膜
１６を成長させる。その際、成膜温度は絶縁膜１６の結
晶状態に大きな影響を与える。例えば、成膜温度を低く
するほど絶縁膜１６の各柱状結晶塊の平均直径は小さく
なり、各柱状結晶塊の間に存在する間隙の深さは浅くな
る。ここでは、５５０℃以上９００℃以下の範囲内の温
度で絶縁膜１６を成長させることにより、上述した構造
を有する絶縁膜１６が形成される。
ば、同じくＭＯＣＶＤ法により温度を５５０℃以上９０
０℃以下の範囲内に下げて原料ガスを供給しつつ、undo
pe−ＡｌＮあるいはundope−ＡｌＧａＮよりなる絶縁膜
１６を成長させる。その際、成膜温度は絶縁膜１６の結
晶状態に大きな影響を与える。例えば、成膜温度を低く
するほど絶縁膜１６の各柱状結晶塊の平均直径は小さく
なり、各柱状結晶塊の間に存在する間隙の深さは浅くな
る。ここでは、５５０℃以上９００℃以下の範囲内の温
度で絶縁膜１６を成長させることにより、上述した構造
を有する絶縁膜１６が形成される。
【００３１】すなわち、ゲート電極１７側の表面におい
て各柱状結晶塊の間に存在する間隙の最大深さが膜厚の
８０％以下であり、平均深さが膜厚の３５％以下であ
り、表面における各柱状結晶塊の平均直径が４０ｎｍ以
下の絶縁膜１６が形成される。また、絶縁膜の成膜温度
をより低くすれば、各柱状結晶塊の間に存在する間隙の
深さがより浅くなり、各柱状結晶塊の平均粒径がより小
さくなるので好ましい。例えば、絶縁膜１６の成膜温度
を７５０℃以下とすれば、各柱状結晶塊の間に存在する
間隙の最大深さが膜厚の６５％以下であり、平均深さが
膜厚の３０％以下であり、各柱状結晶塊の平均直径が２
８ｎｍ以下の絶縁膜１６が形成される。
て各柱状結晶塊の間に存在する間隙の最大深さが膜厚の
８０％以下であり、平均深さが膜厚の３５％以下であ
り、表面における各柱状結晶塊の平均直径が４０ｎｍ以
下の絶縁膜１６が形成される。また、絶縁膜の成膜温度
をより低くすれば、各柱状結晶塊の間に存在する間隙の
深さがより浅くなり、各柱状結晶塊の平均粒径がより小
さくなるので好ましい。例えば、絶縁膜１６の成膜温度
を７５０℃以下とすれば、各柱状結晶塊の間に存在する
間隙の最大深さが膜厚の６５％以下であり、平均深さが
膜厚の３０％以下であり、各柱状結晶塊の平均直径が２
８ｎｍ以下の絶縁膜１６が形成される。
【００３２】なお、ＭＯＣＶＤにおける原料ガスには、
例えば、ガリウムの原料としてトリメチルガリウム（Ｇ
ａ（ＣＨ3 ）3 ；ＴＭＧ），アルミニウムの原料として
トリメチルアルミニウム（Ａｌ（ＣＨ3 ）3 ；ＴＭ
Ａ），窒素の原料としてアンモニア（ＮＨ3 ）およびｎ
型不純物の原料としてシラン（ＳｉＨ4 ）をそれぞれ用
いる。各ガスの流量は、例えば、ＴＭＧが４０μｍｏｌ
／ｍｉｎ，ＴＭＡが１０μｍｏｌ／ｍｉｎ，アンモニア
が０．４ｍｏｌ／ｍｉｎおよびシランが約０．０１〜
０．１μｍｏｌ／ｍｉｎである。また、原料ガスと共
に、キャリアガスとして例えば８リットル／ｍｉｎの水
素ガスと８リットル／ｍｉｎの窒素（Ｎ2 ）ガスを流
す。成長圧力は例えば２５０Ｔｏｒｒである。
例えば、ガリウムの原料としてトリメチルガリウム（Ｇ
ａ（ＣＨ3 ）3 ；ＴＭＧ），アルミニウムの原料として
トリメチルアルミニウム（Ａｌ（ＣＨ3 ）3 ；ＴＭ
Ａ），窒素の原料としてアンモニア（ＮＨ3 ）およびｎ
型不純物の原料としてシラン（ＳｉＨ4 ）をそれぞれ用
いる。各ガスの流量は、例えば、ＴＭＧが４０μｍｏｌ
／ｍｉｎ，ＴＭＡが１０μｍｏｌ／ｍｉｎ，アンモニア
が０．４ｍｏｌ／ｍｉｎおよびシランが約０．０１〜
０．１μｍｏｌ／ｍｉｎである。また、原料ガスと共
に、キャリアガスとして例えば８リットル／ｍｉｎの水
素ガスと８リットル／ｍｉｎの窒素（Ｎ2 ）ガスを流
す。成長圧力は例えば２５０Ｔｏｒｒである。
【００３３】このようにして絶縁膜１６を成長させたの
ち、この絶縁膜１６の上に、ソース電極１８およびドレ
イン電極１９の各形成領域にそれぞれ対応してチタン
層，アルミニウム層，白金層および金層を順次蒸着し、
熱処理により合金化を行ってソース電極１８およびドレ
イン電極１９をそれぞれ形成する。そののち、ソース電
極１８とドレイン電極１９との間の絶縁膜１６の上に、
例えば、ニッケル層および金層を順次蒸着してゲート電
極１７を形成する。これにより、図１に示したＦＥＴが
形成される。
ち、この絶縁膜１６の上に、ソース電極１８およびドレ
イン電極１９の各形成領域にそれぞれ対応してチタン
層，アルミニウム層，白金層および金層を順次蒸着し、
熱処理により合金化を行ってソース電極１８およびドレ
イン電極１９をそれぞれ形成する。そののち、ソース電
極１８とドレイン電極１９との間の絶縁膜１６の上に、
例えば、ニッケル層および金層を順次蒸着してゲート電
極１７を形成する。これにより、図１に示したＦＥＴが
形成される。
【００３４】このＦＥＴは、次のように動作する。
【００３５】このＦＥＴでは、デプレッションモードな
ので、ゲート電極１７に負の電圧を印加すると電子走行
層１５内に空乏層が形成され、ソース電極１８とドレイ
ン電極１９との間に流れるドレイン電流が減る。ここで
は、絶縁膜１６のゲート電極１７側の表面において各柱
状結晶塊の間に存在する間隙の最大深さが膜厚の８０％
以下とされ、平均深さが膜厚の３５％以下とされ、表面
における各柱状結晶塊の平均直径が４０ｎｍ以下とされ
ているので、絶縁膜１６を通過するリーク電流が抑制さ
れる。
ので、ゲート電極１７に負の電圧を印加すると電子走行
層１５内に空乏層が形成され、ソース電極１８とドレイ
ン電極１９との間に流れるドレイン電流が減る。ここで
は、絶縁膜１６のゲート電極１７側の表面において各柱
状結晶塊の間に存在する間隙の最大深さが膜厚の８０％
以下とされ、平均深さが膜厚の３５％以下とされ、表面
における各柱状結晶塊の平均直径が４０ｎｍ以下とされ
ているので、絶縁膜１６を通過するリーク電流が抑制さ
れる。
【００３６】なお、ここで具体的な実験結果を示し、こ
のＦＥＴの作用について更に説明する。
のＦＥＴの作用について更に説明する。
【００３７】まず、実施例１として、厚さ６ｎｍのundo
pe−ＡｌＮよりなる絶縁膜１６を成膜温度８００℃で成
長させ、上述のＦＥＴを作成した。なお、絶縁膜１６を
成膜したのち、ゲート電極１７の側の表面状態を走査型
プローブ顕微鏡により測定した。その測定結果の一部を
図２に示す。図２において曲線Ａは絶縁膜１６のゲート
電極１７側の表面における一方向の高低変化すなわち表
面状態を表しており、直線Ｂはその表面の平均位置を表
している。ちなみに、図２において横軸は絶縁膜１６の
ゲート電極１７側の表面に対して平行な方向の距離であ
り、縦軸は絶縁膜１６のゲート電極１７側の表面に対し
て垂直な方向の高さである。図２から、この絶縁膜１６
はゲート電極１７側の表面において各柱状結晶塊の間に
間隙を有していることが分かる。この測定結果に基づ
き、各柱状結晶塊の間に存在する間隙の最大深さ，平均
深さおよび各柱状結晶塊の平均直径をそれぞれ求めた。
それらの結果を表１にそれぞれ示す。表１に示したよう
に、間隙の最大深さは膜厚の７２％、間隙の平均深さは
膜厚の３３％、平均直径は３０ｎｍであった。
pe−ＡｌＮよりなる絶縁膜１６を成膜温度８００℃で成
長させ、上述のＦＥＴを作成した。なお、絶縁膜１６を
成膜したのち、ゲート電極１７の側の表面状態を走査型
プローブ顕微鏡により測定した。その測定結果の一部を
図２に示す。図２において曲線Ａは絶縁膜１６のゲート
電極１７側の表面における一方向の高低変化すなわち表
面状態を表しており、直線Ｂはその表面の平均位置を表
している。ちなみに、図２において横軸は絶縁膜１６の
ゲート電極１７側の表面に対して平行な方向の距離であ
り、縦軸は絶縁膜１６のゲート電極１７側の表面に対し
て垂直な方向の高さである。図２から、この絶縁膜１６
はゲート電極１７側の表面において各柱状結晶塊の間に
間隙を有していることが分かる。この測定結果に基づ
き、各柱状結晶塊の間に存在する間隙の最大深さ，平均
深さおよび各柱状結晶塊の平均直径をそれぞれ求めた。
それらの結果を表１にそれぞれ示す。表１に示したよう
に、間隙の最大深さは膜厚の７２％、間隙の平均深さは
膜厚の３３％、平均直径は３０ｎｍであった。
【００３８】
【表１】
【００３９】次いで、作成したＦＥＴについて、ソース
電極１８およびドレイン電極１９を共に０Ｖにした状態
で、ゲート電極１７の電圧を−１Ｖ〜１Ｖまで変化さ
せ、ゲート電流を測定した。その結果を図３に示す。
電極１８およびドレイン電極１９を共に０Ｖにした状態
で、ゲート電極１７の電圧を−１Ｖ〜１Ｖまで変化さ
せ、ゲート電流を測定した。その結果を図３に示す。
【００４０】また、実施例２として、絶縁膜１６の成膜
温度を７００℃としたことを除き、実施例１と同一の条
件でＦＥＴを作成し、実施例１と同様にして絶縁膜１６
の特性およびゲート電流を調べた。絶縁膜１６の表面状
態の一部を図４に示すと共に、それに基づき求めた各柱
状結晶塊の間に存在する間隙の最大深さ，平均深さおよ
び各柱状結晶塊の平均直径を実施例１と共に表１にそれ
ぞれ示す。また、ゲート電流の測定結果を実施例１と共
に図３に示す。表１に示したように、本実施例において
間隙の最大深さは膜厚の５８％、間隙の平均深さは膜厚
の２７％、平均直径は２５ｎｍであった。
温度を７００℃としたことを除き、実施例１と同一の条
件でＦＥＴを作成し、実施例１と同様にして絶縁膜１６
の特性およびゲート電流を調べた。絶縁膜１６の表面状
態の一部を図４に示すと共に、それに基づき求めた各柱
状結晶塊の間に存在する間隙の最大深さ，平均深さおよ
び各柱状結晶塊の平均直径を実施例１と共に表１にそれ
ぞれ示す。また、ゲート電流の測定結果を実施例１と共
に図３に示す。表１に示したように、本実施例において
間隙の最大深さは膜厚の５８％、間隙の平均深さは膜厚
の２７％、平均直径は２５ｎｍであった。
【００４１】更に、実施例３として、絶縁膜１６の成膜
温度を６５０℃としたことを除き、実施例１と同一の条
件でＦＥＴを作成し、実施例１と同様にして絶縁膜１６
の特性およびゲート電流を調べた。絶縁膜１６の表面状
態の一部を図５に示すと共に、それに基づき求めた各柱
状結晶塊の間に存在する間隙の最大深さ，平均深さおよ
び各柱状結晶塊の平均直径を実施例１と共に表１にそれ
ぞれ示す。また、ゲート電流の測定結果を実施例１と共
に図３に示す。表１に示したように、本実施例において
間隙の最大深さは膜厚の５０％、間隙の平均深さは膜厚
の２３％、平均直径は１５ｎｍであった。
温度を６５０℃としたことを除き、実施例１と同一の条
件でＦＥＴを作成し、実施例１と同様にして絶縁膜１６
の特性およびゲート電流を調べた。絶縁膜１６の表面状
態の一部を図５に示すと共に、それに基づき求めた各柱
状結晶塊の間に存在する間隙の最大深さ，平均深さおよ
び各柱状結晶塊の平均直径を実施例１と共に表１にそれ
ぞれ示す。また、ゲート電流の測定結果を実施例１と共
に図３に示す。表１に示したように、本実施例において
間隙の最大深さは膜厚の５０％、間隙の平均深さは膜厚
の２３％、平均直径は１５ｎｍであった。
【００４２】加えて、比較例として、絶縁膜の成膜温度
を９９０℃としたことを除き、実施例１と同一の条件で
ＦＥＴを作成し、実施例１と同様にして絶縁膜の特性お
よびゲート電流を調べた。絶縁膜の表面状態の一部を図
６に示すと共に、それに基づき求めた各柱状結晶塊の間
に存在する間隙の最大深さ，平均深さおよび各柱状結晶
塊の平均直径を実施例１と共に表１にそれぞれ示す。ま
た、ゲート電流の測定結果を実施例１と共に図３に示
す。表１に示したように、本実施例において間隙の最大
深さは膜厚の８３％、間隙の平均深さは膜厚の３７％、
平均直径は５０ｎｍであった。
を９９０℃としたことを除き、実施例１と同一の条件で
ＦＥＴを作成し、実施例１と同様にして絶縁膜の特性お
よびゲート電流を調べた。絶縁膜の表面状態の一部を図
６に示すと共に、それに基づき求めた各柱状結晶塊の間
に存在する間隙の最大深さ，平均深さおよび各柱状結晶
塊の平均直径を実施例１と共に表１にそれぞれ示す。ま
た、ゲート電流の測定結果を実施例１と共に図３に示
す。表１に示したように、本実施例において間隙の最大
深さは膜厚の８３％、間隙の平均深さは膜厚の３７％、
平均直径は５０ｎｍであった。
【００４３】ここで、図３において各実施例および比較
例を比較してみると、実施例３よりも実施例２、実施例
２よりも実施例１、実施例１よりも比較例の方がそれぞ
れゲート電流の絶対値が大きく、絶縁膜１６を通過する
リーク電流が多いことが分かる。また、ゲート電流の絶
対値は比較例において特に大きくなっていることも分か
る。
例を比較してみると、実施例３よりも実施例２、実施例
２よりも実施例１、実施例１よりも比較例の方がそれぞ
れゲート電流の絶対値が大きく、絶縁膜１６を通過する
リーク電流が多いことが分かる。また、ゲート電流の絶
対値は比較例において特に大きくなっていることも分か
る。
【００４４】すなわち、絶縁膜１６の各柱状結晶塊の間
に存在する間隙の最大深さを膜厚の８０％以下とするこ
とによりリーク電流を抑制できることが分かり、より効
果的には６５％以下が好ましいことが分かる。また、絶
縁膜１６の各柱状結晶塊の間に存在する間隙の平均深さ
を膜厚の３５％以下とすることによりリーク電流を抑制
できることが分かり、より効果的には３０％以下が好ま
しいことが分かる。更に、絶縁膜１６の各柱状結晶塊の
平均直径を４０ｎｍ以下とすることによりリーク電流を
抑制できることが分かり、より効果的には２８ｎｍ以下
が好ましいことが分かる。
に存在する間隙の最大深さを膜厚の８０％以下とするこ
とによりリーク電流を抑制できることが分かり、より効
果的には６５％以下が好ましいことが分かる。また、絶
縁膜１６の各柱状結晶塊の間に存在する間隙の平均深さ
を膜厚の３５％以下とすることによりリーク電流を抑制
できることが分かり、より効果的には３０％以下が好ま
しいことが分かる。更に、絶縁膜１６の各柱状結晶塊の
平均直径を４０ｎｍ以下とすることによりリーク電流を
抑制できることが分かり、より効果的には２８ｎｍ以下
が好ましいことが分かる。
【００４５】このように本実施の形態に係る半導体素子
によれば、絶縁膜１６のゲート電極１７側の表面におい
て各柱状結晶塊の間に存在する間隙の最大深さを膜厚の
８０％以下とするようにし、または平均深さを膜厚の３
５％以下とするようにし、またはゲート電極１７側の表
面における各柱状結晶塊の平均直径を４０ｎｍ以下とす
るようにしたので、絶縁膜１６の信頼性を高めることが
でき、絶縁膜１６を通過するリーク電流の発生を抑制す
ることができる。よって、ゲート電極１７に大きなゲー
ト電圧を印加することができ、反転層の形成などの本来
ＭＩＳＦＥＴが有する性能（J.Appl.Phys.; 82 (1997)
p.5843参照）を十分に得ることができる。
によれば、絶縁膜１６のゲート電極１７側の表面におい
て各柱状結晶塊の間に存在する間隙の最大深さを膜厚の
８０％以下とするようにし、または平均深さを膜厚の３
５％以下とするようにし、またはゲート電極１７側の表
面における各柱状結晶塊の平均直径を４０ｎｍ以下とす
るようにしたので、絶縁膜１６の信頼性を高めることが
でき、絶縁膜１６を通過するリーク電流の発生を抑制す
ることができる。よって、ゲート電極１７に大きなゲー
ト電圧を印加することができ、反転層の形成などの本来
ＭＩＳＦＥＴが有する性能（J.Appl.Phys.; 82 (1997)
p.5843参照）を十分に得ることができる。
【００４６】また、各柱状結晶塊の間に存在する間隙の
最大深さを膜厚の６５％以下とするようにし、または平
均深さを膜厚の３０％以下とするようにし、または各柱
状結晶塊の平均直径を２８ｎｍ以下とするようにすれ
ば、より効果的にリーク電流の発生を抑制することがで
きる。
最大深さを膜厚の６５％以下とするようにし、または平
均深さを膜厚の３０％以下とするようにし、または各柱
状結晶塊の平均直径を２８ｎｍ以下とするようにすれ
ば、より効果的にリーク電流の発生を抑制することがで
きる。
【００４７】更に、本実施の形態に係る半導体素子の製
造方法によれば、絶縁膜１６を５５０℃以上９００℃以
下の範囲内の温度で成長させるようにしたので、本実施
の形態に係る半導体素子を容易に製造することができ、
本実施の形態に係る半導体素子を容易に実現することが
できる。なお、絶縁膜１６を７５０℃以下の温度で成長
させるようにすれば、よりリーク電流の発生を抑制でき
る半導体素子を得ることができる。
造方法によれば、絶縁膜１６を５５０℃以上９００℃以
下の範囲内の温度で成長させるようにしたので、本実施
の形態に係る半導体素子を容易に製造することができ、
本実施の形態に係る半導体素子を容易に実現することが
できる。なお、絶縁膜１６を７５０℃以下の温度で成長
させるようにすれば、よりリーク電流の発生を抑制でき
る半導体素子を得ることができる。
【００４８】（第２の実施の形態）図７は本発明の第２
の実施の形態に係るＦＥＴの断面構成を表すものであ
る。このＦＥＴは、電子走行層１５と絶縁層１６との間
に他の絶縁層２６を更に備えたことを除き、第１の実施
の形態に係るＦＥＴと同一の構成を有している。よっ
て、ここでは、同一の構成要素には同一の符号を付し、
その詳細な説明を省略する。
の実施の形態に係るＦＥＴの断面構成を表すものであ
る。このＦＥＴは、電子走行層１５と絶縁層１６との間
に他の絶縁層２６を更に備えたことを除き、第１の実施
の形態に係るＦＥＴと同一の構成を有している。よっ
て、ここでは、同一の構成要素には同一の符号を付し、
その詳細な説明を省略する。
【００４９】絶縁層２６は、絶縁膜１６と同様に、例え
ば、厚さが６ｎｍであり、ＩＩＩ族元素としてアルミニ
ウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導
体により構成されている。具体的には、例えば、不純物
を添加しないundope−ＡｌＮまたはundope−ＡｌＧａＮ
などにより構成されている。絶縁膜２６についても、絶
縁膜１６と同様に、窒化物系ＩＩＩ−Ｖ族化合物半導体
におけるアルミニウムの組成比は高い方が好ましく、Ａ
ｌＮにより構成される方がより好ましい。
ば、厚さが６ｎｍであり、ＩＩＩ族元素としてアルミニ
ウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導
体により構成されている。具体的には、例えば、不純物
を添加しないundope−ＡｌＮまたはundope−ＡｌＧａＮ
などにより構成されている。絶縁膜２６についても、絶
縁膜１６と同様に、窒化物系ＩＩＩ−Ｖ族化合物半導体
におけるアルミニウムの組成比は高い方が好ましく、Ａ
ｌＮにより構成される方がより好ましい。
【００５０】この絶縁膜２６は、また、絶縁膜１６と同
様に、電子走行層１５の側から絶縁膜１６の側に向かっ
て成長された複数の柱状結晶により構成されている。各
柱状結晶は、絶縁膜１６と同様に、電子走行層１５の側
において全部または一部が一体となっている場合があ
り、絶縁層１６の側において各柱状結晶塊の間に間隙を
有している。但し、絶縁層１６に比べて、絶縁層１６の
側の表面において各柱状結晶塊の間に存在する間隙の最
大深さおよび平均深さは共に深く、各柱状結晶塊の平均
直径は大きくなっている。なお、各柱状結晶塊の間に存
在する間隙の最大深さは絶縁膜２６の膜厚の８０％以下
でもそれよりも大きくてもよく、平均深さは膜厚の３５
％以下でもそれよりも大きくてもよく、各柱状結晶塊の
平均直径は４０ｎｍ以下でもそれよりも大きくてもよ
い。
様に、電子走行層１５の側から絶縁膜１６の側に向かっ
て成長された複数の柱状結晶により構成されている。各
柱状結晶は、絶縁膜１６と同様に、電子走行層１５の側
において全部または一部が一体となっている場合があ
り、絶縁層１６の側において各柱状結晶塊の間に間隙を
有している。但し、絶縁層１６に比べて、絶縁層１６の
側の表面において各柱状結晶塊の間に存在する間隙の最
大深さおよび平均深さは共に深く、各柱状結晶塊の平均
直径は大きくなっている。なお、各柱状結晶塊の間に存
在する間隙の最大深さは絶縁膜２６の膜厚の８０％以下
でもそれよりも大きくてもよく、平均深さは膜厚の３５
％以下でもそれよりも大きくてもよく、各柱状結晶塊の
平均直径は４０ｎｍ以下でもそれよりも大きくてもよ
い。
【００５１】すなわち、このＦＥＴは、電子走行層１５
とゲート電極１７との間に、ＩＩＩ族元素としてアルミ
ニウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半
導体よりなる２つの絶縁膜１６，２６を有しており、絶
縁膜１６，２６のうちの少なくとも一方は、表面におい
て各柱状結晶塊の間に存在する間隙の最大深さが膜厚の
８０％以下であり、平均深さが膜厚の３５％以下であ
り、表面における各柱状結晶塊の平均直径が４０ｎｍ以
下のものである。
とゲート電極１７との間に、ＩＩＩ族元素としてアルミ
ニウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半
導体よりなる２つの絶縁膜１６，２６を有しており、絶
縁膜１６，２６のうちの少なくとも一方は、表面におい
て各柱状結晶塊の間に存在する間隙の最大深さが膜厚の
８０％以下であり、平均深さが膜厚の３５％以下であ
り、表面における各柱状結晶塊の平均直径が４０ｎｍ以
下のものである。
【００５２】このような構成を有するＦＥＴは、絶縁膜
２６を絶縁膜１６の成膜温度よりも高い温度で成長させ
ることを除き、第１の実施の形態と同様にして製造する
ことができる。また、このＦＥＴは、第１の実施の形態
と同様に作用する。
２６を絶縁膜１６の成膜温度よりも高い温度で成長させ
ることを除き、第１の実施の形態と同様にして製造する
ことができる。また、このＦＥＴは、第１の実施の形態
と同様に作用する。
【００５３】このように本実施の形態に係る半導体素子
によれば、ＩＩＩ族元素として少なくともアルミニウム
を含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる複数
の絶縁膜１６，２６を有すると共に、絶縁膜１６，２６
のうちの少なくとも一方については表面において各柱状
結晶塊の間に存在する間隙の最大深さを膜厚の８０％以
下とするようにし、または平均深さを膜厚の３５％以下
とするようにし、または表面における各柱状結晶塊の平
均直径を４０ｎｍ以下とするようにしたので、第１の実
施の形態と同様に、絶縁膜１６，２６を通過するリーク
電流の発生を抑制することができる。
によれば、ＩＩＩ族元素として少なくともアルミニウム
を含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる複数
の絶縁膜１６，２６を有すると共に、絶縁膜１６，２６
のうちの少なくとも一方については表面において各柱状
結晶塊の間に存在する間隙の最大深さを膜厚の８０％以
下とするようにし、または平均深さを膜厚の３５％以下
とするようにし、または表面における各柱状結晶塊の平
均直径を４０ｎｍ以下とするようにしたので、第１の実
施の形態と同様に、絶縁膜１６，２６を通過するリーク
電流の発生を抑制することができる。
【００５４】また、本実施の形態に係る半導体に係る半
導体素子の製造方法によれば、絶縁膜１６，２６のうち
の少なくとも一方を５５０℃以上９００℃以下の範囲内
の温度で成長させるようにしたので、第１の実施の形態
と同様に、容易に本実施の形態に係る半導体素子を製造
することができ、本実施の形態に係る半導体素子を実現
することができる。
導体素子の製造方法によれば、絶縁膜１６，２６のうち
の少なくとも一方を５５０℃以上９００℃以下の範囲内
の温度で成長させるようにしたので、第１の実施の形態
と同様に、容易に本実施の形態に係る半導体素子を製造
することができ、本実施の形態に係る半導体素子を実現
することができる。
【００５５】なお、ここでは、電子走行層１５とゲート
電極１７との間に、ＩＩＩ族元素として少なくともアル
ミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体より
なる２つの絶縁膜１６，２６を設ける場合について説明
したが、ＩＩＩ族元素として少なくともアルミニウムを
含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる３以上
の絶縁膜を設けるようにしてもよい。その場合も、３以
上の絶縁膜のうちの少なくとも１つについては表面にお
いて各柱状結晶塊の間に存在する間隙の最大深さを膜厚
の８０％以下とするようにし、または平均深さを膜厚の
３５％以下とするようにし、または表面における各柱状
結晶塊の平均直径を４０ｎｍ以下とすれば、同様の効果
を得ることができる。
電極１７との間に、ＩＩＩ族元素として少なくともアル
ミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体より
なる２つの絶縁膜１６，２６を設ける場合について説明
したが、ＩＩＩ族元素として少なくともアルミニウムを
含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる３以上
の絶縁膜を設けるようにしてもよい。その場合も、３以
上の絶縁膜のうちの少なくとも１つについては表面にお
いて各柱状結晶塊の間に存在する間隙の最大深さを膜厚
の８０％以下とするようにし、または平均深さを膜厚の
３５％以下とするようにし、または表面における各柱状
結晶塊の平均直径を４０ｎｍ以下とすれば、同様の効果
を得ることができる。
【００５６】（第３の実施の形態）本実施の形態に係る
ＦＥＴは、絶縁膜１６が非晶質（アモルファス）よりな
ることを除き、第１の実施の形態に係るＦＥＴと同一の
構成を有している。よって、ここでは、対応する構成要
素には同一の符号を付し、図１を参照して、同一部分に
ついての詳細な説明を省略する。
ＦＥＴは、絶縁膜１６が非晶質（アモルファス）よりな
ることを除き、第１の実施の形態に係るＦＥＴと同一の
構成を有している。よって、ここでは、対応する構成要
素には同一の符号を付し、図１を参照して、同一部分に
ついての詳細な説明を省略する。
【００５７】すなわち、このＦＥＴでは、絶縁膜１６が
非晶質により構成されているので、第１の実施の形態に
おいて説明したような各柱状結晶塊の間の隙間が存在せ
ず、絶縁膜１６を通過するリーク電流を抑制することが
できるようになっている。このような構成を有するＦＥ
Ｔは、絶縁膜１６を例えば４８０℃以上５５０℃以下の
範囲内の温度で成長させることを除き、第１の実施の形
態と同様にして製造することができる。また、第１の実
施の形態と同様に作用する。
非晶質により構成されているので、第１の実施の形態に
おいて説明したような各柱状結晶塊の間の隙間が存在せ
ず、絶縁膜１６を通過するリーク電流を抑制することが
できるようになっている。このような構成を有するＦＥ
Ｔは、絶縁膜１６を例えば４８０℃以上５５０℃以下の
範囲内の温度で成長させることを除き、第１の実施の形
態と同様にして製造することができる。また、第１の実
施の形態と同様に作用する。
【００５８】このように本実施の形態に係る半導体素子
によれば、絶縁膜１６を非晶質により構成するようにし
たので、第１の実施の形態と同様に、絶縁膜１６の信頼
性を高くすることができ、絶縁膜１６を通過するリーク
電流の発生を抑制することができる。
によれば、絶縁膜１６を非晶質により構成するようにし
たので、第１の実施の形態と同様に、絶縁膜１６の信頼
性を高くすることができ、絶縁膜１６を通過するリーク
電流の発生を抑制することができる。
【００５９】また、本実施の形態に係る半導体素子の製
造方法によれば、絶縁膜１６を４８０℃以上５５０℃以
下の範囲内の温度で成長させるようにしたので、本実施
の形態に係る半導体素子を容易に製造することができ、
本実施の形態に係る半導体素子を容易に実現することが
できる。
造方法によれば、絶縁膜１６を４８０℃以上５５０℃以
下の範囲内の温度で成長させるようにしたので、本実施
の形態に係る半導体素子を容易に製造することができ、
本実施の形態に係る半導体素子を容易に実現することが
できる。
【００６０】なお、ここでは詳細に説明しないが、第２
の実施の形態と同様に、電子走行層１５と絶縁膜１６と
の間に、ＩＩＩ族元素として少なくともアルミニウムを
含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１以上
の他の絶縁膜を設けるようにしてもよい。他の絶縁膜
は、非晶質でも結晶でもよい。
の実施の形態と同様に、電子走行層１５と絶縁膜１６と
の間に、ＩＩＩ族元素として少なくともアルミニウムを
含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１以上
の他の絶縁膜を設けるようにしてもよい。他の絶縁膜
は、非晶質でも結晶でもよい。
【００６１】以上、各実施の形態を挙げて本発明を説明
したが、本発明は上記各実施の形態に限定されるもので
はなく、種々変形可能である。例えば、上記第１および
第２の実施の形態では、絶縁膜１６の表面において各柱
状結晶塊の間に存在する間隙の最大深さが膜厚の８０％
以下であり、かつ平均深さが膜厚の３５％以下であり、
かつ表面における各柱状結晶塊の平均直径が４０ｎｍ以
下である場合について説明したが、本発明はこれらのう
ちの少なくとも１つを充足していればよい。
したが、本発明は上記各実施の形態に限定されるもので
はなく、種々変形可能である。例えば、上記第１および
第２の実施の形態では、絶縁膜１６の表面において各柱
状結晶塊の間に存在する間隙の最大深さが膜厚の８０％
以下であり、かつ平均深さが膜厚の３５％以下であり、
かつ表面における各柱状結晶塊の平均直径が４０ｎｍ以
下である場合について説明したが、本発明はこれらのう
ちの少なくとも１つを充足していればよい。
【００６２】また、上記各実施の形態では、基板１１に
積層したバッファ層１２，下地層１３，電子供給層１４
および電子走行層１５をそれぞれ構成する窒化物系ＩＩ
Ｉ−Ｖ族化合物半導体について具体的に例を挙げて説明
したが、他の窒化物系ＩＩＩ−Ｖ族化合物半導体により
それぞれ構成するようにしてもよい。すなわち、ＩＩＩ
族元素であるガリウム，アルミニウム，ホウ素（Ｂ）お
よびインジウム（Ｉｎ）からなる群のうちの少なくとも
１種と、窒素（Ｎ），リン（Ｐ）およびヒ素（Ａｓ）か
らなる群のうちの少なくとも窒素とを含む他の窒化物系
ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するよう
にしてもよい。
積層したバッファ層１２，下地層１３，電子供給層１４
および電子走行層１５をそれぞれ構成する窒化物系ＩＩ
Ｉ−Ｖ族化合物半導体について具体的に例を挙げて説明
したが、他の窒化物系ＩＩＩ−Ｖ族化合物半導体により
それぞれ構成するようにしてもよい。すなわち、ＩＩＩ
族元素であるガリウム，アルミニウム，ホウ素（Ｂ）お
よびインジウム（Ｉｎ）からなる群のうちの少なくとも
１種と、窒素（Ｎ），リン（Ｐ）およびヒ素（Ａｓ）か
らなる群のうちの少なくとも窒素とを含む他の窒化物系
ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するよう
にしてもよい。
【００６３】更に、上記各実施の形態では、絶縁膜１
６，２６を構成する窒化物系ＩＩＩ−Ｖ族化合物半導体
について具体的に例を挙げて説明したが、ＩＩＩ族元素
として少なくともアルミニウムを含む他の窒化物系ＩＩ
Ｉ−Ｖ族化合物半導体により構成するようにしてもよ
い。すなわち、ＩＩＩ族元素であるガリウム，アルミニ
ウム，ホウ素およびインジウムからなる群のうちの少な
くともアルミニウムと、窒素，リンおよびヒ素からなる
群のうちの少なくとも窒素とを含む他の窒化物系ＩＩＩ
−Ｖ族化合物半導体によりそれぞれ構成するようにして
もよい。
６，２６を構成する窒化物系ＩＩＩ−Ｖ族化合物半導体
について具体的に例を挙げて説明したが、ＩＩＩ族元素
として少なくともアルミニウムを含む他の窒化物系ＩＩ
Ｉ−Ｖ族化合物半導体により構成するようにしてもよ
い。すなわち、ＩＩＩ族元素であるガリウム，アルミニ
ウム，ホウ素およびインジウムからなる群のうちの少な
くともアルミニウムと、窒素，リンおよびヒ素からなる
群のうちの少なくとも窒素とを含む他の窒化物系ＩＩＩ
−Ｖ族化合物半導体によりそれぞれ構成するようにして
もよい。
【００６４】加えて、上記各実施の形態では、電子走行
層１５とゲート電極１７との間に、ＩＩＩ族元素として
少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化
合物半導体よりなる１以上の絶縁膜１６，２６を有する
場合について説明したが、二酸化ケイ素（ＳｉＯ2 ），
窒化ケイ素（Ｓｉ3 Ｎ4 ）または酸化アルミニウム（Ａ
ｌ2 Ｏ3 ）などの他の絶縁材料よりなる絶縁膜を更に有
していてもよい。
層１５とゲート電極１７との間に、ＩＩＩ族元素として
少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化
合物半導体よりなる１以上の絶縁膜１６，２６を有する
場合について説明したが、二酸化ケイ素（ＳｉＯ2 ），
窒化ケイ素（Ｓｉ3 Ｎ4 ）または酸化アルミニウム（Ａ
ｌ2 Ｏ3 ）などの他の絶縁材料よりなる絶縁膜を更に有
していてもよい。
【００６５】更にまた、上記各実施の形態では、ＦＥＴ
の構成について具体的に例を挙げて説明したが、本発明
は、他の構成を有するＦＥＴについても同様に適用され
る。例えば、上記各実施の形態では、デプレッションモ
ードの場合について具体的に説明したが、本発明は、エ
ンハンスメントモードの場合についても同様に適用され
る。その場合、ゲート電極１７に正の電圧を加えると電
子走行層１５内に電荷が誘起されてドレイン電流が流れ
ることを除き、または電子走行層１５と絶縁膜１６，２
６との界面の電子走行層１５側内に電荷が誘起され反転
層が形成されてドレイン電流が流れることを除き、デプ
レッションモードと同様である。
の構成について具体的に例を挙げて説明したが、本発明
は、他の構成を有するＦＥＴについても同様に適用され
る。例えば、上記各実施の形態では、デプレッションモ
ードの場合について具体的に説明したが、本発明は、エ
ンハンスメントモードの場合についても同様に適用され
る。その場合、ゲート電極１７に正の電圧を加えると電
子走行層１５内に電荷が誘起されてドレイン電流が流れ
ることを除き、または電子走行層１５と絶縁膜１６，２
６との界面の電子走行層１５側内に電荷が誘起され反転
層が形成されてドレイン電流が流れることを除き、デプ
レッションモードと同様である。
【００６６】また、上記各実施の形態では、チャネル層
を電子の通路である電子走行層１５とする場合について
説明したが、チャネル層が正孔の通路となるように構成
してもよい。この場合も、デプレッションモードおよび
エンハンスメントモードのいずれでもよい。
を電子の通路である電子走行層１５とする場合について
説明したが、チャネル層が正孔の通路となるように構成
してもよい。この場合も、デプレッションモードおよび
エンハンスメントモードのいずれでもよい。
【００６７】加えてまた、上記各実施の形態では、半導
体素子としてＦＥＴを具体的に説明したが、本発明は、
チャネル層が窒化物系ＩＩＩ−Ｖ族化合物半導体よりな
り、チャネル層と制御電極との間に絶縁膜を有する半導
体素子について広く適用される。
体素子としてＦＥＴを具体的に説明したが、本発明は、
チャネル層が窒化物系ＩＩＩ−Ｖ族化合物半導体よりな
り、チャネル層と制御電極との間に絶縁膜を有する半導
体素子について広く適用される。
【００６８】更にまた、上記各実施の形態では、バッフ
ァ層１２，下地層１３，電子供給層１４，電子走行層１
５および絶縁膜１６，２６をＭＯＣＶＤ法によりそれぞ
れエピタキシャル成長させるようにしたが、分子線エピ
タキシー（Molecular Beam Epitaxy；ＭＢＥ）法，有機
金属分子線エピタキシー（Metal Organic MolecularBea
m Epitaxy；ＭＯＭＢＥ）法あるいはＭＯＣＶＤ法以外
のＣＶＤ法などの他の方法によりエピタキシャル成長さ
せるようにしてもよい。
ァ層１２，下地層１３，電子供給層１４，電子走行層１
５および絶縁膜１６，２６をＭＯＣＶＤ法によりそれぞ
れエピタキシャル成長させるようにしたが、分子線エピ
タキシー（Molecular Beam Epitaxy；ＭＢＥ）法，有機
金属分子線エピタキシー（Metal Organic MolecularBea
m Epitaxy；ＭＯＭＢＥ）法あるいはＭＯＣＶＤ法以外
のＣＶＤ法などの他の方法によりエピタキシャル成長さ
せるようにしてもよい。
【００６９】加えてまた、上記第３の実施の形態では、
非晶質よりなる絶縁膜１６をＭＯＣＶＤ法によりエピタ
キシャル成長させるようにしたが、他の方法、例えばス
パッタリングなどの物理的蒸着（Physical Vapor Depos
ition ；ＰＶＤ）法により形成するようにしてもよい。
なお、上記第３の実施の形態では、非晶質よりなる絶縁
膜１６を４８０℃以上の温度で成長させるようにした
が、例えばＰＶＤ法により形成する場合には特に限定は
なく、４８０℃以下の温度でも形成することができる。
非晶質よりなる絶縁膜１６をＭＯＣＶＤ法によりエピタ
キシャル成長させるようにしたが、他の方法、例えばス
パッタリングなどの物理的蒸着（Physical Vapor Depos
ition ；ＰＶＤ）法により形成するようにしてもよい。
なお、上記第３の実施の形態では、非晶質よりなる絶縁
膜１６を４８０℃以上の温度で成長させるようにした
が、例えばＰＶＤ法により形成する場合には特に限定は
なく、４８０℃以下の温度でも形成することができる。
【００７０】
【発明の効果】以上説明したように請求項１ないし請求
項９のいずれか１に記載の半導体素子によれば、ＩＩＩ
族元素として少なくともアルミニウムを含む窒化物系Ｉ
ＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁
膜を有すると共に、絶縁膜のうちの少なくとも１つにつ
いては表面において結晶塊の間に存在する間隙の最大深
さを膜厚の８０％以下とするようにしたので、または絶
縁膜のうちの少なくとも１つについては表面において結
晶塊の間に存在する間隙の平均深さを膜厚の３５％以下
とするようにしたので、または絶縁膜のうちの少なくと
も１つについては表面における各柱状結晶塊の平均直径
を４０ｎｍ以下とするようにしたので、絶縁膜の信頼性
を高めることができ、絶縁膜を通過するリーク電流の発
生を抑制することができる。よって、制御電極に大きな
電圧を印加することができ、例えば、反転層の形成など
の本来ＭＩＳＦＥＴが有する性能を十分に得ることがで
きるという効果を奏する。
項９のいずれか１に記載の半導体素子によれば、ＩＩＩ
族元素として少なくともアルミニウムを含む窒化物系Ｉ
ＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁
膜を有すると共に、絶縁膜のうちの少なくとも１つにつ
いては表面において結晶塊の間に存在する間隙の最大深
さを膜厚の８０％以下とするようにしたので、または絶
縁膜のうちの少なくとも１つについては表面において結
晶塊の間に存在する間隙の平均深さを膜厚の３５％以下
とするようにしたので、または絶縁膜のうちの少なくと
も１つについては表面における各柱状結晶塊の平均直径
を４０ｎｍ以下とするようにしたので、絶縁膜の信頼性
を高めることができ、絶縁膜を通過するリーク電流の発
生を抑制することができる。よって、制御電極に大きな
電圧を印加することができ、例えば、反転層の形成など
の本来ＭＩＳＦＥＴが有する性能を十分に得ることがで
きるという効果を奏する。
【００７１】また、請求項１０または請求項１１に記載
の半導体素子によれば、ＩＩＩ族元素として少なくとも
アルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体
よりなる１または２以上の絶縁膜を有すると共に、少な
くとも１つの絶縁膜を非晶質により構成するようにした
ので、請求項１ないし請求項９のいずれか１に記載の半
導体素子と同様の効果を奏する。
の半導体素子によれば、ＩＩＩ族元素として少なくとも
アルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体
よりなる１または２以上の絶縁膜を有すると共に、少な
くとも１つの絶縁膜を非晶質により構成するようにした
ので、請求項１ないし請求項９のいずれか１に記載の半
導体素子と同様の効果を奏する。
【００７２】更に、請求項１２ないし請求項１４のいず
れか１に記載の半導体素子の製造方法によれば、少なく
とも１つの絶縁膜を９００℃以下の温度で形成するよう
にしたので、本発明の半導体素子を容易に製造すること
ができ、本発明の半導体素子を容易に実現することがで
きるという効果を奏する。
れか１に記載の半導体素子の製造方法によれば、少なく
とも１つの絶縁膜を９００℃以下の温度で形成するよう
にしたので、本発明の半導体素子を容易に製造すること
ができ、本発明の半導体素子を容易に実現することがで
きるという効果を奏する。
【図１】本発明の第１の実施の形態に係るＦＥＴの構成
を表す断面図である。
を表す断面図である。
【図２】実施例１における絶縁膜のゲート電極側の表面
状態を表す特性図である。
状態を表す特性図である。
【図３】各実施例および比較例におけるゲート電流とゲ
ート電圧との関係を表す特性図である。
ート電圧との関係を表す特性図である。
【図４】実施例２における絶縁膜のゲート電極側の表面
状態を表す特性図である。
状態を表す特性図である。
【図５】実施例３における絶縁膜のゲート電極側の表面
状態を表す特性図である。
状態を表す特性図である。
【図６】比較例における絶縁膜のゲート電極側の表面状
態を表す特性図である。
態を表す特性図である。
【図７】本発明の第２の実施の形態に係るＦＥＴの構成
を表す断面図である。
を表す断面図である。
【図８】従来のＦＥＴの一構成例を表す断面図である。
１１，１０１…基板、１２，１０２…バッファ層、１
３，１０３…下地層、１４…電子供給層、１５，１０４
…電子走行層（チャネル層）、１６，２６，１０５…絶
縁膜、１７，１０６…ゲート電極（制御電極）、１８，
１０９…ソース電極、１９，１１０…ドレイン電極、１
０７…ソース領域、１０８…ドレイン領域
３，１０３…下地層、１４…電子供給層、１５，１０４
…電子走行層（チャネル層）、１６，２６，１０５…絶
縁膜、１７，１０６…ゲート電極（制御電極）、１８，
１０９…ソース電極、１９，１１０…ドレイン電極、１
０７…ソース領域、１０８…ドレイン領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１２月１７日（１９９９．１２．
１７）
１７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は、窒化物系ＩＩＩ−
Ｖ族化合物半導体によりチャネル層が構成されると共
に、チャネル層と制御電極との間に絶縁膜が設けられた
半導体素子およびその製造方法に関する。
Ｖ族化合物半導体によりチャネル層が構成されると共
に、チャネル層と制御電極との間に絶縁膜が設けられた
半導体素子およびその製造方法に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、絶縁膜を通過するリーク電流を少な
くすることができる半導体素子およびその製造方法を提
供することにある。
ので、その目的は、絶縁膜を通過するリーク電流を少な
くすることができる半導体素子およびその製造方法を提
供することにある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】すなわち、このＦＥＴでは、絶縁膜１６が
非晶質により構成されているので、第１の実施の形態に
おいて説明したような各柱状結晶塊の間の隙間が存在せ
ず、絶縁膜１６を通過するリーク電流を抑制することが
できるようになっている。このような構成を有するＦＥ
Ｔは、絶縁膜１６を例えば５５０℃以下の範囲内の温度
で成膜させることを除き、第１の実施の形態と同様にし
て製造することができる。また、第１の実施の形態と同
様に作用する。
非晶質により構成されているので、第１の実施の形態に
おいて説明したような各柱状結晶塊の間の隙間が存在せ
ず、絶縁膜１６を通過するリーク電流を抑制することが
できるようになっている。このような構成を有するＦＥ
Ｔは、絶縁膜１６を例えば５５０℃以下の範囲内の温度
で成膜させることを除き、第１の実施の形態と同様にし
て製造することができる。また、第１の実施の形態と同
様に作用する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】また、本実施の形態に係る半導体素子の製
造方法によれば、絶縁膜１６を５５０℃以下の範囲内の
温度で成膜させるようにしたので、本実施の形態に係る
半導体素子を容易に製造することができ、本実施の形態
に係る半導体素子を容易に実現することができる。
造方法によれば、絶縁膜１６を５５０℃以下の範囲内の
温度で成膜させるようにしたので、本実施の形態に係る
半導体素子を容易に製造することができ、本実施の形態
に係る半導体素子を容易に実現することができる。
フロントページの続き (72)発明者 中村 文彦 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 河合 弘治 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F040 DA19 EA05 ED01 ED03 EE04 FC05 5F102 FA01 GB01 GC01 GD10 GJ10 GK04 GL04 GM04 GQ02 GR01
Claims (14)
- 【請求項１】 チャネル層に対応して制御電極が設けら
れると共に、前記チャネル層はＩＩＩ族元素であるガリ
ウム（Ｇａ），アルミニウム（Ａｌ），ホウ素（Ｂ）お
よびインジウム（Ｉｎ）からなる群のうちの少なくとも
１種と、Ｖ族元素である窒素（Ｎ），リン（Ｐ）および
ヒ素（Ａｓ）からなる群のうちの少なくとも窒素とを含
む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる半導体素
子であって、 前記チャネル層と前記制御電極との間に設けられ、ＩＩ
Ｉ族元素として少なくともアルミニウムを含む窒化物系
ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶
縁膜を有すると共に、前記絶縁膜のうちの少なくとも１
つは結晶よりなり、その表面において結晶塊の間に存在
する間隙の最大深さがその膜厚の８０％以下であること
を特徴とする半導体素子。 - 【請求項２】 前記絶縁膜のうちの少なくとも１つは結
晶よりなり、その表面において結晶塊の間に存在する間
隙の最大深さがその膜厚の６５％以下であることを特徴
とする請求項１記載の半導体素子。 - 【請求項３】 前記絶縁膜は、ＡｌＮおよびＡｌＧａＮ
のうちの少なくとも一方よりなることを特徴とする請求
項１記載の半導体素子。 - 【請求項４】 チャネル層に対応して制御電極が設けら
れると共に、前記チャネル層はＩＩＩ族元素であるガリ
ウム（Ｇａ），アルミニウム（Ａｌ），ホウ素（Ｂ）お
よびインジウム（Ｉｎ）からなる群のうちの少なくとも
１種と、Ｖ族元素である窒素（Ｎ），リン（Ｐ）および
ヒ素（Ａｓ）からなる群のうちの少なくとも窒素とを含
む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる半導体素
子であって、 前記チャネル層と前記制御電極との間に設けられ、ＩＩ
Ｉ族元素として少なくともアルミニウムを含む窒化物系
ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶
縁膜を有すると共に、前記絶縁膜のうちの少なくとも１
つは結晶よりなり、その表面において結晶塊間の間隙の
平均深さがその膜厚の３５％以下であることを特徴とす
る半導体素子。 - 【請求項５】 前記絶縁膜のうちの少なくとも１つは結
晶よりなり、その表面において結晶塊の間に存在する間
隙の平均深さがその膜厚の３０％以下であることを特徴
とする請求項４記載の半導体素子。 - 【請求項６】 前記絶縁膜は、ＡｌＮおよびＡｌＧａＮ
のうちの少なくとも一方よりなることを特徴とする請求
項４記載の半導体素子。 - 【請求項７】 チャネル層に対応して制御電極が設けら
れると共に、前記チャネル層はＩＩＩ族元素であるガリ
ウム（Ｇａ），アルミニウム（Ａｌ），ホウ素（Ｂ）お
よびインジウム（Ｉｎ）からなる群のうちの少なくとも
１種と、Ｖ族元素である窒素（Ｎ），リン（Ｐ）および
ヒ素（Ａｓ）からなる群のうちの少なくとも窒素とを含
む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる半導体素
子であって、 前記チャネル層と前記制御電極との間に設けられ、ＩＩ
Ｉ族元素として少なくともアルミニウムを含む窒化物系
ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶
縁膜を有すると共に、前記絶縁膜のうちの少なくとも１
つは結晶よりなり、その表面における結晶塊の平均直径
が４０ｎｍ以下であることを特徴とする半導体素子。 - 【請求項８】 前記絶縁膜のうちの少なくとも１つは結
晶よりなり、その表面における結晶塊の平均直径が２８
ｎｍ以下であることを特徴とする請求項７記載の半導体
素子。 - 【請求項９】 前記絶縁膜は、ＡｌＮおよびＡｌＧａＮ
のうちの少なくとも一方よりなることを特徴とする請求
項７記載の半導体素子。 - 【請求項１０】 チャネル層に対応して制御電極が設け
られると共に、前記チャネル層はＩＩＩ族元素であるガ
リウム（Ｇａ），アルミニウム（Ａｌ），ホウ素（Ｂ）
およびインジウム（Ｉｎ）からなる群のうちの少なくと
も１種と、Ｖ族元素である窒素（Ｎ），リン（Ｐ）およ
びヒ素（Ａｓ）からなる群のうちの少なくとも窒素とを
含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる半導体
素子であって、 前記チャネル層と前記制御電極との間に設けられ、ＩＩ
Ｉ族元素として少なくともアルミニウムを含む窒化物系
ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶
縁膜を有すると共に、前記絶縁膜のうちの少なくとも１
つは非晶質よりなることを特徴とする半導体素子。 - 【請求項１１】 前記絶縁膜は、ＡｌＮおよびＡｌＧａ
Ｎのうちの少なくとも一方よりなることを特徴とする請
求項１０記載の半導体素子。 - 【請求項１２】 チャネル層に対応して制御電極を設け
ると共に、チャネル層をＩＩＩ族元素であるガリウム
（Ｇａ），アルミニウム（Ａｌ），ホウ素（Ｂ）および
インジウム（Ｉｎ）からなる群のうちの少なくとも１種
と、Ｖ族元素である窒素（Ｎ），リン（Ｐ）およびヒ素
（Ａｓ）からなる群のうちの少なくとも窒素とを含む窒
化物系ＩＩＩ−Ｖ族化合物半導体により形成する半導体
素子の製造方法であって、 チャネル層と制御電極との間に、ＩＩＩ族元素として少
なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合
物半導体よりなる１または２以上の絶縁膜を形成すると
共に、絶縁膜のうちの少なくとも１つを９００℃以下の
温度で形成することを特徴とする半導体素子の製造方
法。 - 【請求項１３】 絶縁膜のうちの少なくとも１つを７５
０℃以下の温度で形成することを特徴とする請求項１２
記載の半導体素子の製造方法。 - 【請求項１４】 絶縁膜のうちの少なくとも１つを４８
０℃以上の温度でエピタキシャル成長させることを特徴
とする請求項１２記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09475599A JP4577460B2 (ja) | 1999-04-01 | 1999-04-01 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09475599A JP4577460B2 (ja) | 1999-04-01 | 1999-04-01 | 半導体素子およびその製造方法 |
Publications (2)
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