CN102576679A - 半导体元件、hemt元件以及半导体元件的制造方法 - Google Patents

半导体元件、hemt元件以及半导体元件的制造方法 Download PDF

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市村干也
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Abstract

本发明提供一种抑制反向漏电流并充分强化栅极和外延基板的肖特基接合的半导体元件。该半导体元件具备：外延基板，在衬底上以使(0001)结晶面与基板面大致平行的方式层叠形成III族氮化物层组；肖特基电极。其中，外延基板具备：沟道层，其由具有Inx1Aly1Gaz1N(x1+y1+z1＝1、z1＞0)；组成的第一III族氮化物构成，势垒层，其由具有Inx2Aly2N(x2+y2＝1、x2＞0、y2＞0)的组成的第二III族氮化物构成；接触层，其由具有绝缘性的第三III族氮化物构成且与势垒层相邻。肖特基电极接合在接触层上。进而，在形成栅极后在氮气氛围下进行热处理。

Description

半导体元件、HEMT元件以及半导体元件的制造方法
技术领域
本发明涉及一种半导体元件，特别是涉及一种具有外延基板和金属电极之间的肖特基二极管接合的半导体元件，该外延基板由III族氮化物半导体所构成并具有多层结构。
背景技术
由于氮化物半导体具有高的绝缘击穿电场和高的电子饱和速度，因此作为新一代高频/大功率设备用半导体材料而倍受瞩目。例如，对由AlGaN构成的势垒层和由GaN构成的沟道层进行层叠而成的HEMT(高电子迁移率晶体管)元件利用以下特征：通过氮化物材料特有的大极化效应(自发极化效应和压电极化效应)来在层叠界面(异质界面)上生成高浓度的二维电子气(2DEG)(例如，参照非专利文献1)。
作为HEMT元件用基板的衬底，有时使用例如硅或SiC等具有与III族氮化物不同组成的单晶(异种单晶)。此时，通常应变超晶格层或低温生长缓冲层等的缓冲层形成在衬底上作为初期生长层。从而，在衬底上外延形成势垒层、沟道层、缓冲层，这是使用由异种单晶构成的衬底的HEMT元件用基板的最基本的构成方式。进而，以促进二维电子气的空间性封入为目的，在势垒层和沟道层之间还可以设置厚度1nm左右的隔离层。隔离层例如由AlN等构成。进而，以改善HEMT元件用基板最表面的能级控制或与电极接触特性为目的，也可以在势垒层上形成例如由n型GaN层或超晶格层构成的保护层。
众所周知在用GaN形成沟道层、用AlGaN形成势垒层的这种最通常结构的氮化物HEMT元件的情况，存在于HEMT元件用基板中的二维电子气的浓度随着形成势垒层的AlGaN的AlN摩尔比的增加而增加(例如，参照非专利文献2)。可知如果能够大幅提高二维电子气浓度，则能够大幅提高HEMT元件的可控制电流密度即可使用电力密度。
另外，如用GaN形成沟道层、用InAlN形成势垒层的HEMT元件那样，具有如下结构的HEMT元件也备受瞩目：对压电极化效应的依赖小、能够几乎只利用自发极化以高浓度生成二维电子气、且应变少(例如，参照非专利文献3)。
在通过用GaN形成沟道层、用InAlN形成势垒层来制作HEMT元件的情况下，栅极和势垒层的接合通常采用肖特基接合。然而，该情况下，根据InAlN层的组成或形成条件，向肖特基接合施加反方向电压时有时发生很大的漏电流。
另外，在使用III族氮化物半导体来制作具有肖特基二极管接合的半导体元件过程中，由Pd、Pt、Ni等功函数高的金属材料构成的肖特基电极通过蒸镀形成在半导体层上，通常在蒸镀之后不进行热处理。这是因为如果进行热处理，则肖特基性受损并增加反向漏电流。然而，在只蒸镀金属电极的状态下，无法得到金属/半导体层的良好的电接触，会引起反向漏电流的增加或金属膜的剥离。
现有技术文献：
【非专利文献】
【非专利文献1】″Highly Reliable 250W High Electron MobilityTransistor Power Amplifier″，TOSHIHIDE KIKKAWA，Jpn.J.Appl.Phys.44，(2005)，4896
【非专利文献2】″Gallium Nitride Based High PowerHeterojuncion Field Effect Transistors：process Development andPresent Status at USCB″，Stacia Keller，Yi-Feng Wu，Giacinta Parish，Naiqian Ziang，Jane J.Xu，Bernd P.Keller，Steven P.DenBaars，andUmesh K.Mishra，IEEE Trans.Electron Devices 48，(2001)，552
【非专利文献3】″Can InAlN/GaN be an alternative to highpower/high temperature AlGaN/GaN devices？″，F.Medjdoub，J.-F.Carlin，M.Gonschorek，E.Feltin，M.A.Py，D.Ducatteau，C.Gaquiere，N.Grandjean，and E.Kohn，IEEE IEDM Tech.Digest in IEEE IEDM2006，673
发明内容
本发明鉴于以上所述的课题而提出的，其目的在于，提供一种抑制反向漏电流并充分强化了栅极和外延基板的肖特基接合的半导体元件。
为了解决上述的课题，本发明的第一方面的半导体元件，其具备：外延基板，在衬底上以使(0001)结晶面与基板面大致平行的方式层叠形成III族氮化物层组；肖特基电极。其中，所述外延基板具备：沟道层，其由具有Inx1Aly1Gaz1N(x1+y1+z1＝1、z1＞0)组成的第一III族氮化物构成；势垒层，其由具有Inx2Aly2N(x2+y2＝1、x2＞0、y2＞0)的组成的第二III族氮化物构成；接触层，其由具有绝缘性的第三III族氮化物构成且与所述势垒层相邻。所述肖特基电极接合在所述接触层上。
本发明的第二方面如下：在第一方面的半导体元件中，所述第二III族氮化物的带隙大于所述第一III族氮化物的带隙。
本发明的第三方面如下：在第一或第二方面的半导体元件中，所述第三III族氮化物的带隙大于所述第二III族氮化物的带隙。
本发明的第四方面如下：在第一至第三方面的半导体元件中，以使所述第三III族氮化物为AlN。
本发明的第五方面如下：在第一至第四的任一方面的半导体元件中，所述肖特基电极和所述接触层的肖特基接合通过氮气氛围下的热处理来强化。
本发明的第六方面如下：在第五方面的半导体元件中，在所述肖特基电极和所述接触层之间具备通过所述热处理来形成的界面层。
本发明的第七方面如下：在第六方面的半导体元件中，所述界面层包括所述接触层的构成元素和所述肖特基电极的构成元素。
本发明的第八方面如下：在第六或第七方面的半导体元件中，所述肖特基电极包括Ni、Pt、Pd、Au中的至少一种，所述界面层是通过Ni、Pt、Pd、Au中的至少一种固溶于所述第三III族氮化物而形成。
本发明的第九方面如下：在第一至第八的任一方面的半导体元件中，所述接触层的均方根粗糙度为0.5nm以下。
本发明的第十方面如下：在第九方面的半导体元件中，所述接触层的膜厚为0.5nm以上且6nm以下。
本发明的第十一方面如下：在第一至第十的任一方面的半导体元件中，所述第二III族氮化物为Inx2Aly2N(x2+y2＝1、0.14≤x2≤0.24)。
本发明的第十二方面如下：在第一至第十一的任一方面的半导体元件中，所述第一III族氮化物为Aly1Gaz1N(y1+z1＝1、z1＞0)。
本发明的第十三方面如下：在第十二方面的半导体元件中，所述第一III族氮化物为GaN。
本发明的第十四方面如下：在第十二或第十三方面的半导体元件中，在所述沟道层和所述势垒层之间还具备由第四III族氮化物构成的隔离层，该第四III族氮化物具有Inx4Aly4Gaz4N(x4+y4+z4＝1、y4＞0)的组成，而且第四III族氮化物的带隙大于所述第二III族氮化物的带隙。
本发明的第十五方面如下：在第十四方面的半导体元件中，所述第四III族氮化物为AlN。
本发明的第十六方面如下：在第一至第十五的任一方面的半导体元件中，欧姆电极接合在所述肖特基电极所接合的所述接触层上。
本发明的第十七方面如下：在第十六方面的半导体元件的HEMT元件中，所述肖特基电极为栅极，所述欧姆电极为源极和漏极。
本发明的第十八方面的半导体元件的制造方法中，所述半导体元件具备：外延基板，在衬底上以使(0001)结晶面与基板面大致平行的方式层叠形成III族氮化物层组；肖特基电极。其中，所述方法具备：沟道层形成工序，在衬底上由具有Inx1Aly1Gaz1N(x1+y1+z1＝1、z1＞0)组成的第一III族氮化物形成沟道层；势垒层形成工序，在所述沟道层上由具有Inx2Aly2N(x2+y2＝1、x2＞0、y2＞0)组成的第二III族氮化物形成势垒层；接触层形成工序，由具有绝缘性的第三III族氮化物与所述势垒层相邻而形成接触层；肖特基电极形成工序，在所述接触层接合形成肖特基电极。
本发明的第十九方面如下：在第十八方面的半导体元件的制造方法中，所述第二III族氮化物的带隙大于所述第一III族氮化物的带隙。
本发明的第二十方面如下：在第十八或第十九方面的半导体元件的制造方法中，所述第三III族氮化物的带隙大于所述第二III族氮化物的带隙。
本发明的第二十一方面如下：在第十八或第二十的任一方面的半导体元件的制造方法中，所述第三III族氮化物为AlN。
本发明的第二十二方面如下：在第十八至第二十一的任一方面的半导体元件的制造方法中，所述方法还具备热处理工序，在氮气氛围下对接合形成有所述肖特基电极的半导体元件进行热处理。
本发明的第二十三方面如下：在第二十二方面的半导体元件的制造方法中，所述热处理工序中，所述肖特基制造电极和所述接触层之间形成界面层。
本发明的第二十四方面如下：在第二十三方面的半导体元件的制造方法中，以使所述界面层包括所述接触层的构成元素和所述肖特基电极的构成元素。
本发明的第二十五方面如下：在对第二十三或第二十四方面案的半导体元件的制造方法中，在所述肖特基电极形成工序中，将所述肖特基电极以包括Ni、Pt、Pd、Au中的至少一种的方式形成；在所述热处理工序中，将所述界面层以Ni、Pt、Pd、Au中的至少一种固溶于所述第三III族氮化物的方式形成。
本发明的第二十六方面如下：在第十八至第二十五的任一方面的半导体元件的制造方法中，所述第二III族氮化物为Inx2Aly2N(x2+y2＝1、0.14≤x2≤0.24)。
本发明的第二十七方面如下：在第十八至第二十六的任一方面的半导体元件的制造方法中，所述第一III族氮化物为Aly1Gaz1N(y1+z1＝1、z1＞0)。
本发明的第二十八方面如下：在第二十七方面的半导体元件的制造方法中，所述第一III族氮化物为GaN。
本发明的第二十九方面如下：在第二十七或第二十八方面的半导体元件的制造方法中，在所述沟道层和所述势垒层之间还具备由第四III族氮化物构成的隔离层，该第四III族氮化物具有Inx4Aly4Gaz4N(x4+y4+z4＝1、y4＞0)的组成，而且第四III族氮化物的带隙大于所述第二III族氮化物的带隙。
本发明的第三十方面如下：在第二十九方面的半导体元件的制造方法中，所述第四III族氮化物为AlN。
本发明的第三十一方面如下：在第十八至于第三十的任一方面的半导体元件的制造方法中，所述方法还具备欧姆电极形成工序，在将用于形成所述肖特基电极的所述接触层上接合形成欧姆电极。
根据本发明的第一至第三十一的方面，在势垒层上设置绝缘性的接触层，通过肖特基接合在该接触层上形成电极，形成MIS接合，由此，实现了与通过肖特基接合在势垒层上直接形成电极的情况相比，更能抑制反向漏电流的半导体元件。
另外，若根据本发明的第五至第八、以及第二十二至第二十五的方面，则在通过肖特基接合形成电极之后，在氮气氛围下进行热处理，由此肖特基接合电极得到强化，防止了剥离。以这种方式，能够稳定地得到可靠性高的半导体元件。
尤其是，若根据本发明的第六至第八、和第二十三至第二十五方面，则通过热处理形成界面层，因此肖特基接合电极进一步得到强化，防止了剥离。
附图说明
图1是简要表示本发明实施方案的半导体元件的一方案的HEMT元件20结构的剖面模式图。
图2是接触层6的表面粗糙度与其厚度的关系曲线图。
图3是反向漏电流与接触层6的厚度的关系曲线图。
图4是欧姆电极的接触电阻和接触层6的厚度的关系曲线图。
图5是表示通过俄歇电子分光法测定而得到的HEMT元件20的深度剖面(depth profile)的图。
具体实施方式
<HEMT元件的构成>
图1是简要表示本发明实施方案的半导体元件的一方案的HEMT元件20结构的剖面模式图。HEMT元件20大体上具有在外延基板10上设有源极7、漏极8、栅极9的结构。具体而言，外延基板10具有层叠形成有衬底1、缓冲层2、沟道层3、隔离层4、势垒层5、接触层6的结构构成。并且，在接触层6上形成有源极7、漏极8以及栅极9。此外，图1中的各层厚度比率并不反映实际比率。缓冲层2、沟道层3、隔离层4、势垒层5、接触层6均通过MOCVD法(有机金属化学的气相生长法)外延形成(后文有详细说明)的例子是一个优选例。
以下，在各层的形成中使用MOCVD法的情况进行说明，但只要是能够以使各层具有良好的结晶性的形成各层的方法，可以使用其他外延生长方法、例如，MBE、HVPE、LPE等各种气相生长法或液相生长法中选择的适合的方法，也可组合不同的生长法而使用。
对于衬底1，只要是能够在其上形成结晶性良好的氮化物半导体层的，就无特别限定。使用单晶6H-SiC基板是一个优选例，但是也可以使用由蓝宝石、Si、GaAs、尖晶石、MgO、ZnO、铁素体等构成的基板。
另外，缓冲层2是由AlN以数百nm左右的厚度形成的层，用于使在其上形成的沟道层3、隔离层4、势垒层5、和接触层6的结晶品质优异。例如，缓冲层2以200nm的厚度形成是一个优选例。
沟道层3是由Inx1Aly1Gaz1N(x1+y1+z1＝1)组成的III族氮化物(第1第一III族氮化物)以数μm左右的厚度形成的层。优选地，沟道层3由具有Aly1Gaz1N(y1+z1＝1、z1＞0)组成的III族氮化物形成，更优选地，由GaN形成。
一方面，势垒层5是由具有Inx2Aly2N(x2+y2＝1、x2＞、y2＞0)组成的III族氮化物(第二III族氮化物)以数nm-数十nm左右的厚度形成的层。优选地0.14≤x2≤0.24。当x2的值在该范围之外时，作用于势垒层5的应变将会超过±0.5％，结晶应变对肖特基接合的可靠性产生的影响开始变大，因此不优选。
此外，沟道层3和势垒层5满足如下组成范围而形成：与构成前者(沟道层3)的第一III族氮化物的带隙(band gap)相比构成后者(势垒层5)的第二III族氮化物的带隙更大。
另外，接触层6是由具有绝缘性的III族氮化物(第三III族氮化物)形成的层。在本实施方案中，所谓III族氮化物具有绝缘性，是指比电阻为108Ωcm以上。如果具有该范围的比电阻，则恰好地形成后述的MIS接合。只要满足该比电阻，就允许导电性杂质的存在。以满足如下关系的方式选择接触层6的组成：第三III族氮化物的带隙大于第二III族氮化物的带隙。优选地，接触层6由AlN形成。对HEMT元件20具有上述接触层6时的作用效果在下文中进行叙述。
图1是简要表示本发明实施方案的半导体元件的一方案的HEMT元件20结构的剖面模式图。HEMT元件20大体上具有在外延基板10上设有源极7、漏极8、栅极9的结构。具体而言，外延基板10具有层叠形成有衬底1、缓冲层2、沟道层3、隔离层4、势垒层5、接触层6的结构构成。并且，在接触层6上形成有源极7、漏极8以及栅极9。此外，图1中的各层厚度比率并不反映实际比率。缓冲层2、沟道层3、隔离层4、势垒层5、接触层6均通过MOCVD法(有机金属化学的气相生长法)外延形成(后文有详细说明)的例子是一个优选例。
以下，在各层的形成中使用MOCVD法的情况进行说明，但只要是能够以使各层具有良好的结晶性的形成各层的方法，可以使用其他外延生长方法、例如，MBE、HVPE、LPE等各种气相生长法或液相生长法中选择的适合的方法，也可组合不同的生长法而使用。
对于衬底1，只要是能够在其上形成结晶性良好的氮化物半导体层的，就无特别限定。使用单晶6H-SiC基板是一个优选例，但是也可以使用由蓝宝石、Si、GaAs、尖晶石、MgO、ZnO、铁素体等构成的基板。
另外，缓冲层2是由AlN以数百nm左右的厚度形成的层，用于使在其上形成的沟道层3、隔离层4、势垒层5、和接触层6的结晶品质优异。例如，缓冲层2以200nm的厚度形成是一个优选例。
沟道层3是由Inx1Aly1Gaz1N(x1+y1+z1＝1)组成的III族氮化物(第1第一III族氮化物)以数μm左右的厚度形成的层。优选地，沟道层3由具有Aly1Gaz1N(y1+z1＝1、z1＞0)组成的III族氮化物形成，更优选地，由GaN形成。
一方面，势垒层5是由具有Inx2Aly2N(x2+y2＝1、x2＞、y2＞0)组成的III族氮化物(第二III族氮化物)以数nm-数十nm左右的厚度形成的层。优选地0.14≤x2≤0.24。当x2的值在该范围之外时，作用于势垒层5的应变将会超过±0.5％，结晶应变对肖特基接合的可靠性产生的影响开始变大，因此不优选。
此外，沟道层3和势垒层5满足如下组成范围而形成：与构成前者(沟道层3)的第一III族氮化物的带隙(band gap)相比构成后者(势垒层5)的第二III族氮化物的带隙更大。
另外，接触层6是由具有绝缘性的III族氮化物(第三III族氮化物)形成的层。在本实施方案中，所谓III族氮化物具有绝缘性，是指比电阻为108Ωcm以上。如果具有该范围的比电阻，则恰好地形成后述的MIS接合。只要满足该比电阻，就允许导电性杂质的存在。以满足如下关系的方式选择接触层6的组成：第三III族氮化物的带隙大于第二III族氮化物的带隙。优选地，接触层6由AlN形成。对HEMT元件20具有上述接触层6时的作用效果在下文中进行叙述。
进而，在沟道层3和势垒层5之间设有隔离层4。隔离层4是由具有Inx4Aly4Gaz4N(x4+y4+z4＝1)的组成的、至少含有Al(满足y4＞0)III族氮化物(第四III族氮化物)，以0.5nm-1.5nm范围的厚度形成的层。
在具有这种层结构的外延基板10中，在沟道层3和隔离层4的界面(更详细地讲，在沟道层3的该界面附近)形成有二维电子气区域3e，在该二维电子气区域3e中存在高浓度的二维电子气。
优选地，隔离层4和势垒层5分别满足如下范围而形成：构成前者(隔离层4)的第四III族氮化物的带隙为构成后者(势垒层5)的第二III族氮化物带隙以上。此时，合金散射效应受到抑制，从而二维电子气的浓度和迁移率得到提高。更优选地，隔离层4由AlN(x4＝0、y4＝1、z4＝0)所形成。此时，隔离层4为Al和N的二元化合物，因此与包含Ga的三元化合物的情况相比，合金散射效应进一步受到抑制，从而二维电子气的浓度和迁移率得到提高。此外，在上述组成范围的讨论中，并未排除隔离层4含有杂质的情况。
此外，外延基板10并非必须具备隔离层4，在沟道层3上直接形成势垒层5也是可以的。此时，在沟道层3和势垒层5的界面形成二维电子气区域3e。
源极7和漏极8为，各自的金属层具有十几nm-百几十nm程度的厚度的多层金属电极，在与接触层6之间具有欧姆接触。用于源极7和漏极8的金属只要是与外延基板10(对接触层6)之间可得到良好的欧姆接触的金属材料即可。优选地，将由Ti/Al/Ni/Au构成的多层金属电极作为源极7和漏极8，但不限定于此，例如由Ti/Al/Pt/Au或Ti/Al等构成的多层金属电极也可。源极7和漏极8的形成可通过光刻工艺和真空蒸镀法来进行。
一方面，栅极9是一个或多个金属层以十几nm-百几十nm左右的厚度形成的单层或多层金属电极，栅极9与势垒层5之间具有肖特基接触。优选地，栅极9将Pd、Pt、Ni、Au等高功函数金属作为形成材料而形成。或者，作为由上述的各金属或各金属和Al等构成的多层金属膜而形成也是可以的。此外，在由AlN形成接触层6的情况下，除了上述的情况之外，包含Ti/Al的多层金属膜等用于在与III族氮化物半导体之间形成欧姆接合时使用的金属材料也能作为栅极9的形成材料而利用。这是因为，在此情况下，由于带隙大的AlN与功函数较小的金属材料进行接合，因此较容易得到肖特基接触。栅极9的形成能通过光刻工艺和真空蒸镀法来进行。
<接触层和栅极的肖特基接合>
在具有如上所述结构的HEMT元件20中，通过栅极9、接触层6、势垒层5形成所谓的MIS(metal-insulator-semiconductor：金属绝缘体半导体)接合。通过具有这种MIS接合，HEMT元件20与现有HEMT元件相比，在原理上更能抑制反向漏电流，该现有HEMT元件是通过肖特基接合在势垒层5上直接接合栅极9的元件。具体值根据各部分的组成或厚度等而不同，但是如本实施方案那样构成HEMT元件20时，例如施加-100V时的漏电流被抑制至在势垒层上直接形成栅极时的1/100-1/1000程度。
此外，接触层6的厚度优选为0.5nm以上且6nm以下。通过形成为0.5nm以上的厚度得到降低漏电流的效果。另外，与势垒层5的表面相比接触层6的表面更平坦。一方面，将接触层6厚度的上限定在以下范围即可：使在接触层6上的作为欧姆电极的源极7和漏极8的形成不影响接触电阻。例如，接触层6的厚度优选为大概6nm以下。
从其他观点来看，可以说本实施方案的HEMT元件20的特征还在于，接触层6形成在势垒层5的整个面上，不仅在栅极9的正下方形成，而且在源极7和漏极8的正下方也同样形成。本来，接触层6仅存在于栅极9的正下方，就能得到降低反向漏电流的作用效果，但要实现这种构成需要光刻工艺或蚀刻工艺等，从而成本变高。在本实施方案中，将接触层6形成在势垒层5的整个面上即可，不必进行上述的工艺，因此可以说既实现了成本的降低也实现了HEMT元件的特性优异。
<HEMT元件的制作方法>
其次，对具有如上所述的结构的HEMT元件20的制作的方法进行说明。
首先，外延基板10的制作能通过使用公知的MOCVD炉来进行。具体而言，使用以能够将In、Al、Ga的有机金属(MO)原料气体(TMI、TMA、TMG)、氨气、氢气、氮气向反应器内供应的方式构成的MOCVD炉。
首先，准备例如(0001)面方位的直径为2英寸的6H-SiC基板等作为衬底1，将该衬底1设置于在MOCVD炉的反应器内设置的基座上。在反应器内进行真空排气置换之后，保持反应器内压力为5kPa-50kPa之间的规定值，在形成氢/氮混合流状态的氛围的情况下，通过加热基座使基板升温。
如果基座温度达到作为缓冲层形成温度的950℃-1250℃之间的规定温度(例如1050℃)，则向反应器内导入Al原料气体和NH3气体，形成作为缓冲层2的AlN层。
在形成AlN层之后，将基座温度保持为规定的沟道层形成温度，向反应器内导入与沟道层3的组成相对应的有机金属原料气体和氨气，从而形成作为沟道层3的Inx1Aly1Gaz1N层(但是，x1＝0、0≤y1≤0.3)。在此，沟道层形成温度T1是从950℃以上且1250℃以下的温度范围中，根据沟道层3的AlN摩尔分率y1值所确定的值。此外，在形成沟道层3时，对反应器压力无特别限定，可从10kPa-大气压(100kPa)的范围内适当选择。
在形成Inx1Aly1Gaz1N层之后，接着，在保持基座温度的同时，保持反应器内处于氮气氛围，在使反应器压力变为10kPa之后向反应器内导入有机金属原料气体和氨气，以规定厚度形成作为隔离层4的Inx4Aly4Gaz4N层。
在形成Inx4Aly4Gaz4N层之后，为了形成作为势垒层5的Inx2Aly2N，将基座温度保持为650℃以上且800℃以下的规定势垒层形成温度，并将反应器内压力保持在1kPa-30kPa之间的规定值。然后，向反应器内导入氨气和与势垒层5的组成相对应的流量比的有机金属原料气体，以使所谓的V/III比变为3000以上且20000以下之间的规定值。
在形成Inx4Aly4Gaz4N层之后，接着，在使基座温度变为规定的接触层形成温度的基础上，与接触层6的组成相对应地调整有机金属原料气体的流量比，以规定厚度形成接触层6。当完成接触层6的形成，就等于完成了外延基板10的制作。此外，如上所述，接触层6只要以具有108Ωcm以上的比电阻的方式形成即可，无需必须具有高结晶性，因此接触层形成温度可以与势垒层形成温度大致相同或在势垒层形成温度以上。如果接触层6具有充分的结晶性并具有更高的比电阻，则接触层形成温度优选设定在1050℃-1200℃程度的温度。
在形成外延基板10之后，使用该外延基板10形成HEMT元件。此后的各工序利用公知的方法来实现。
首先，使用光刻工艺和真空蒸镀法在接触层6的形成对象物的部位形成作为源极7和漏极8的多层金属图案。
接着，为了使源极7和漏极8具有优异的欧姆性，对于形成有这些源极7和漏极8的外延基板10，在650℃-1000℃的规定温度的氮气氛围中实施数十秒的热处理。
接着，使用光刻工艺和真空蒸镀法在接触层6的形成对象物的部位形成作为栅极9的多层金属图案。
只要以具有108Ωcm以上的比电阻的方式形成即可，无需必须具有高结晶性，因此接触层形成温度可以与势垒层形成温度大致相同或在势垒层形成温度以上。如果接触层6具有充分的结晶性并具有更高的比电阻，则接触层形成温度优选设定在1050℃-1200℃程度的温度。
在形成外延基板10之后，使用该外延基板10形成HEMT元件。此后的各工序利用公知的方法来实现。
首先，使用光刻工艺和真空蒸镀法在接触层6的形成对象物的部位形成作为源极7和漏极8的多层金属图案。
接着，为了使源极7和漏极8具有优异的欧姆性，对于形成有这些源极7和漏极8的外延基板10，在650℃-1000℃的规定温度的氮气氛围中实施数十秒的热处理。
接着，使用光刻工艺和真空蒸镀法在接触层6的形成对象物的部位形成作为栅极9的多层金属图案。
之后，通过冲切(dicing)以规定大小切成片状，由此得到多个HEMT元件20。对得到的HEMT元件20适当实施小片接合(die bonding)或引线接合(wire bonding)。
<根据热处理的电极剥离的抑制>
通过上述的方案能够得到降低了反向漏电流的HEMT元件20，优选地，在制作过程中，以强化栅极9的接合(防止栅极9的剥离)为目的，将HEMT元件20作为对象进而进行氮气氛围下的热处理。
具体而言，将完成栅极9的形成为止的HEMT元件20保持在500℃-900℃之间的规定温度的氮气氛围中，实施数十秒的热处理。
在用一张母基板同时制作多个HEMT元件20的情况下，也就是在采用所谓的获取多个的方法的情况下，将栅极9被剥离的HEMT元件20的比率作为剥离率时，未实施热处理时候的剥离率根据栅极9的形成材料不同而不同，低的达到30％左右，高的达到70％以上。与此相对，在用相同形成材料形成栅极9且实施了热处理时，剥离率几乎为0％。这是因为，由于热处理，电极金属材料扩散固溶于势垒层5，由此形成在势垒层5和栅极9的接合界面I的界面层有助于两者紧贴性的提高。即，上述的热处理可称为形成该界面层的工序。
一方面，在如上所述那样实施了热处理的情况下，与未实施热处理的情况大致相同地抑制了反向漏电流。这意味着，通过实施热处理，栅极9以充分的结合强度肖特基接合于势垒层5，且以高成品率得到反向漏电流充分小的HEMT元件20。
如上所述，在本实施方案中，在势垒层上设置绝缘性的接触层，通过肖特基接合在该接触层上形成栅极，从而形成MIS接合，由此，与通过肖特基接合直接在势垒层上形成栅极的情况相比，实现了大幅度地降低了反向漏电流的HEMT元件。另外，在形成栅极之后，在氮气氛围下进行热处理，由此防止栅极的剥离，因此能够稳定地得到肖特基特性优异的HEMT元件。
<变形例>
在上述的实施方案中，以HEMT元件为对象进行了说明，但在栅极和势垒层之间形成MIS接合的方法可同样适用于采用肖特基接合的其他电子设备，例如肖特基势垒二极管、光敏器件等。
(实施例1)
本实施例中，作为上述的实施方案的HEMT元件20，制作了势垒层5的组成、栅极9的构成、和栅极9的热处理的有无该三个制作条件的组合分别不同的24种HEMT元件20。此外，关于各种类，分别使用一个母基板制作50个HEMT元件。并且，对于得到的各种类的HEMT元件20，评价了栅极9的剥离率和反向漏电流。在表1一览表示了各HEMT元件20的固有的形成条件、栅极的剥离率、施加-100V时的反向漏电流的测定结果。
首先，制作了用于各HEMT元件20的外延基板10。此时，直到完成隔离层4的形成为止，对全部外延基板10以相同条件进行了处理。
具体而言，首先，作为衬底1准备了多张(0001)面方位的直径为2英寸的6H-SiC基板。厚度为300μm。将各基板设置在MOCVD炉反应器内，置换为真空气体之后，使反应器内压力变为30kPa，形成了氢气/氮气混合流动状态的氛围。其次，通过加热基座来对衬底1进行升温。
在上述的实施方案中，以HEMT元件为对象进行了说明，但在栅极和势垒层之间形成MIS接合的方法可同样适用于采用肖特基接合的其他电子设备，例如肖特基势垒二极管、光敏器件等。
(实施例1)
本实施例中，作为上述的实施方案的HEMT元件20，制作了势垒层5的组成、栅极9的构成、和栅极9的热处理的有无该三个制作条件的组合分别不同的24种HEMT元件20。此外，关于各种类，分别使用一个母基板制作50个HEMT元件。并且，对于得到的各种类的HEMT元件20，评价了栅极9的剥离率和反向漏电流。在表1一览表示了各HEMT元件20的固有的形成条件、栅极的剥离率、施加-100V时的反向漏电流的测定结果。
首先，制作了用于各HEMT元件20的外延基板10。此时，直到完成隔离层4的形成为止，对全部外延基板10以相同条件进行了处理。
具体而言，首先，作为衬底1准备了多张(0001)面方位的直径为2英寸的6H-SiC基板。厚度为300μm。将各基板设置在MOCVD炉反应器内，置换为真空气体之后，使反应器内压力变为30kPa，形成了氢气/氮气混合流动状态的氛围。其次，通过加热基座来对衬底1进行升温。
如果基座温度达到1050℃，向反应器内导入TMA鼓泡气体和氨气，形成厚度为200nm的AlN层作为缓冲层。
接着，使基座温度变为规定温度，以规定流量比向反应器内导入作为有机金属原料气体的TMG鼓泡气体和氨气，以2μm的厚度形成了GaN层作为沟道层3。
在得到沟道层3之后，使反应器压力变为10kPa，接着向反应器内导入TMA鼓泡气体和氨气，形成4厚度为1nm的AlN层作为隔离层4。
在形成隔离层4之后，接着形成势垒层5。势垒层5的组成具有In0.14Al0.86N、In0.18Al0.82N、In0.24Al0.76N的三个不同水平。此外，在各试料中的基座温度为，770℃、745℃、720℃。另外，势垒层5的厚度均为15nm。
在形成势垒层5之后，再次将基座温度调为1050℃之后，以3nm的厚度形成了AlN层作为接触层6。即，就全部HEMT元件20而言，接触层6的形成条件相同。此外，事先确认了如下事实：以这种方式得到的接触层6的比电阻为1015Ωcm左右，AlN层具有绝缘性(也相同于以下实施例中)。
在形成接触层6之后，将基座温度降至接近于室温的温度，将反应器内恢复为大气压之后，取出所制作的外延基板10。通过以上的顺序得到各外延基板10。
接着，在接触层6上面的、形成源极7和漏极8的部位，使用光刻工艺和真空蒸镀法形成了由Ti/Al/Ni/Au(各膜厚为25/75/15/100nm)构成的电极图案。此后，在氮气中以800℃进行30秒的热处理。
接着，接触层6上面的形成栅极9的部位使用光刻工艺和真空蒸镀法而形成了栅极9的图案。作为栅极9，形成了Ni/Au(膜厚6nm/12nm)、Pd/Au(6nm/12nm)以及Pt/Au(6nm/12nm)的3种多层金属电极，和只由Au构成的单层金属电极(12nm)共4种。此外，栅极9以其与接触层6的接合部具有1mm×1mm的大小的方式形成。
在形成栅极9的图案后，只对设定为“有”栅极9的热处理的HEMT元件20，在氮气中以600℃进行30秒的热处理。
最后，通过冲切来切成片状，从而得到了50个HEMT元件20。
对得到的HEMT元件20，通过肉眼观察有无栅极9的剥离情况的同时使用显微镜进行了评价，剥离率通过确认有栅极9的剥离情况的HEMT元件20的个数相对于全部数量50个的比而求出。另外，在进行了小片接合和引线接合的基础上，测定了施加-100V时的反向漏电流。由此得到了在表1中表示的结果。此外，关于反向漏电流，表示了对栅极9未被剥离的HEMT元件20进行测定而得到的测定结果的平均值。
(比较例)
作为比较例，不设置接触层6，在势垒层5上面直接形成源极7、漏极、和栅极9，除此之外，在与实施例1的HEMT元件20相同的制作条件下制作了24种HEMT元件。在表2中表示了比较例的HEMT元件的固有的形成条件和剥离率以及反向漏电流的评价结果。
(实施例1和比较例的对比)
从表1和表2所述的结果可知，实施例1的全部HEMT元件20中，其反向漏电流被抑制为，以相同条件制作接触层6以外的比较例的HEMT元件的反向漏电流的1/100至1/1000程度。该结果表示，设置接触层6对降低反向漏电流有效果。
另外，虽然根据栅极9的形成材料的种类其剥离情况多少有差异，但是，就在形成栅极9之后未进行热处理的HEMT元件20而言，无论实施例1还是比较例，栅极9均以较高比率被剥离。低的剥离率也有20-30％程度，高的剥离率超过70％。与此相对，就进行了热处理的HEMT元件20而言，在使用任何电极形成材料的情况下均未发现剥离现象。
但是，比较例中，未进行热处理的情况下10-5-10-6A量级(order)的反向漏电流在进行热处理的情况下显著增大为10-2-10-3A量级。
这意味着，对于没有具备接触层6的HEMT元件，如果在形成栅极之后进行热处理，虽然获得防止栅极剥离的效果，但使反向漏电流明显增大，因此无法达到得到肖特基接合特性优异的HEMT元件的目的。
对此，在实施例1中，与栅极9的形成材料的种类无关地，未进行热处理的HEMT元件20的反向漏电流为10-8-10-9A量级，充分小于比较例，就进行过热处理的HEMT元件20而言，该值也几乎无变化。
以上结果表示：如实施例1的HEMT元件那样，在势垒层上设置接触层，通过肖特基接合将栅极接合在接触层上，从而形成MIS接合，由此，能实现与势垒层上通过肖特基接合直接形成栅极的HEMT元件相比，反向漏电流显著被抑制的HEMT元件；以及通过在形成栅极之后进行热处理，能够基本可靠地防止栅极的剥离。
(实施例2)
在本实施例中，制作了包括不设置接触层6的情况在内的、使接触层6采用各种厚度的HEMT元件20。具体而言，使接触层6采用0nm、0.1nm、0.5nm、1.5nm、3nm、6nm、8nm、10nm的8个水准的厚度，另一方面，栅极9的形成材料只采用Ni/Au(膜厚6nm/12nm)，所有的HEMT元件20在形成栅极之后都进行热处理，除此之外，以与实施例1相同的顺序制作了HEMT元件。
此外，在该HEMT元件的制作过程中，在得到外延基板10的时候通过AFM(原子间力显微镜)测定了接触层6的表面粗糙度(RMS值)。测定范围为3μm×3μm。
另外，对于得到的HEMT元件，与实施例1同样地测定了反向漏电流。
图2是接触层6的表面粗糙度与其厚度的曲线图。另外，图3是反向漏电流与接触层6的厚度的曲线图。
将图2和图3进行对比，在任何情况下，都是当接触层6的厚度为0nm时(即，未设置接触层6时)值最大，并在接触层6的厚度变为0.5nm为止期间，值急剧下降，接触层6的厚度在0.5nm以上范围时，以与其厚度为0nm时更小的值大致保持平稳。这意味着，通过以0.5nm以上的厚度形成接触层6来能提高其表面的平坦性，而且通过在该表面平坦性优异的接触层6上设置栅极9来能降低反向漏电流。
进而，对各HEMT元件测定了欧姆电极(源极7和漏极8)的接触电阻。图4是得到的接触电阻与接触层6厚度关系的曲线图。
从图4中可知，接触层6的厚度在6nm以下的范围中接触电阻在1.0×10-5/Ωcm2以下，大致保持恒定，与此相对，如果接触层6的厚度超过6nm，则接触电阻急剧增大。该结果表示，从将欧姆电极的接触电阻保持为足够小的值的观点来讲，接触层6的厚度优选为6nm以下。
(实施例3)
关于实施例1的HEMT元件中、势垒层5的组成均为In0.18Al0.82N的HEMT元件，分别以进行过热处理的HEMT元件和未进行热处理的HEMT元件为对象，用俄歇电子分光法测定了主要元素的深度剖面。图5是表示通过该测定得到的深度剖面的图。此外，图5中，将进行过热处理的表示为“热处理之后”、未进行热处理的表示为“热处理前”。图5所示的结果明确表示，通过进行热处理，构成栅极9的金属元素(Ni/Au、Pt/Au、Pd/Au、Au)在AlN表面附近扩散固溶，在两者的接合界面I形成界面层。该结果启示，界面层的形成有助于防止经过热处理的栅极9的剥离。
附图标记
1  衬底
2  缓冲层
3  沟道层
3e 二维电子气区域
4  隔离层
5  势垒层
6  接触层
7  源极
8  漏极
9  栅极
10 外延基板
20 HEMT元件
I  接合界面
【表1】
【表2】
Figure GDA0000151744280000191

Claims (31)

1.一种半导体元件，其具备：外延基板，在衬底上以使(0001)结晶面与基板面大致平行的方式层叠形成III族氮化物层组；肖特基电极，其特征在于，
所述外延基板具备：
沟道层，其由具有Inx1Aly1Gaz1N组成的第一III族氮化物构成，其中x1+y1+z1＝1、z1＞0；
势垒层，其由具有Inx2Aly2N的组成的第二III族氮化物构成，其中x2+y2＝1、x2＞0、y2＞0；
接触层，其由具有绝缘性的第三III族氮化物构成且与所述势垒层相邻，
所述肖特基电极接合在所述接触层上。
2.权利要求1所述的半导体元件，其特征在于，所述第二III族氮化物的带隙大于所述第一III族氮化物的带隙。
3.权利要求1或2所述的半导体元件，其特征在于，所述第三III族氮化物的带隙大于所述第二III族氮化物的带隙。
4.权利要求1-3中任一项所述的半导体元件，其特征在于，所述第三III族氮化物为AlN。
5.权利要求1-4中任一项所述的半导体元件，其特征在于，所述肖特基电极和所述接触层的肖特基接合通过氮气氛围下的热处理来强化。
6.权利要求5所述的半导体元件，其特征在于，在所述肖特基电极和所述接触层之间具备通过所述热处理来形成的界面层。
7.权利要求6所述的半导体元件，其特征在于，所述界面层包括所述接触层的构成元素和所述肖特基电极的构成元素。
8.权利要求6或7所述的半导体元件，其特征在于，
所述肖特基电极包括Ni、Pt、Pd、Au中的至少一种，
所述界面层是通过Ni、Pt、Pd、Au中的至少一种固溶于所述第三III族氮化物而形成，
所述界面层是通过Ni、Pt、Pd、Au中的至少一种固溶于所述第三III族氮化物而形成。
9.权利要求1-8中任一项所述的半导体元件，其特征在于，所述接触层的均方根粗糙度为0.5nm以下。
10.权利要求9所述的半导体元件，其特征在于，所述接触层的膜厚为0.5nm以上且6nm以下。
11.权利要求1-10中任一项所述的半导体元件，其特征在于，所述第二III族氮化物为Inx2Aly2N，其中x2+y2＝1、0.14≤x2≤0.24。
12.权利要求1-11中任一项所述的半导体元件，其特征在于，所述第一III族氮化物为Aly1Gaz1N，其中y1+z1＝1、z1＞0。
13.权利要求12所述的半导体元件，其特征在于，所述第一III族氮化物为GaN。
14.权利要求12或13所述的半导体元件，其特征在于，在所述沟道层和所述势垒层之间还具备由第四III族氮化物构成的隔离层，该第四III族氮化物具有Inx4Aly4Gaz4N的组成，其中x4+y4+z4＝1、y4＞0，而且第四III族氮化物的带隙大于所述第二III族氮化物的带隙。
15.权利要求14所述的半导体元件，其特征在于，所述第四III族氮化物为AlN。
16.权利要求1-15中任一项所述的半导体元件，其特征在于，欧姆电极接合在所述肖特基电极所接合的所述接触层上。
17.一种HEMT元件，是权利要求16所述的半导体元件，其特征在于，所述肖特基电极为栅极，所述欧姆电极为源极和漏极。
18.一种半导体元件的制造方法，所述半导体元件具备：外延基板，在衬底上以使(0001)结晶面与基板面大致平行的方式层叠形成III族氮化物层组；肖特基电极，其特征在于，
所述方法具备：
沟道层形成工序，在衬底上由具有Inx1Aly1Gaz1N组成的第一III族氮化物形成沟道层，其中x1+y1+z1＝1、z1＞0；
势垒层形成工序，在所述沟道层上由具有Inx2Aly2N组成的第二III族氮化物形成势垒层，其中x2+y2＝1、x2＞0、y2＞0；
接触层形成工序，由具有绝缘性的第三III族氮化物与所述势垒层相邻而形成接触层；
肖特基电极形成工序，在所述接触层接合形成肖特基电极。
19.权利要求18所述的半导体元件的制造方法，其特征在于，所述第二III族氮化物的带隙大于所述第一III族氮化物的带隙。
20.权利要求18或19所述的半导体元件的制造方法，其特征在于，所述第三III族氮化物的带隙大于所述第二III族氮化物的带隙。
21.权利要求18-20中任一项所述的半导体元件的制造方法，其特征在于，所述第三III族氮化物为AlN。
22.权利要求18-21所述的半导体元件的制造方法，其特征在于，所述方法还具备热处理工序，在氮气氛围下对接合形成有所述肖特基电极的半导体元件进行热处理。
23.权利要求22所述的半导体元件的制造方法，其特征在于，在所述热处理工序中，所述肖特基制造电极和所述接触层之间形成界面层。
24.权利要求23所述的半导体元件的制造方法，其特征在于，所述界面层包括所述接触层的构成元素和所述肖特基电极的构成元素。
25.权利要求23或24所述的半导体元件的制造方法，其特征在于，
在所述肖特基电极形成工序中，将所述肖特基电极以包括Ni、Pt、Pd、Au中的至少一种的方式形成；
在所述热处理工序中，将所述界面层以Ni、Pt、Pd、Au中的至少一种固溶于所述第三III族氮化物的方式形成。
26.权利要求18-25中任一项所述的半导体元件的制造方法，其特征在于，所述第二III族氮化物为Inx2Aly2N，其中x2+y2＝1、0.14≤x2≤0.24。
27.权利要求18-26中任一项所述的半导体元件的制造方法，其特征在于，所述第一III族氮化物为Aly1Gaz1N，其中y1+z1＝1、z1＞0。
28.权利要求27所述的半导体元件的制造方法，其特征在于，所述第一III族氮化物为GaN。
29.权利要求27或28所述的半导体元件的制造方法，其特征在于，在所述沟道层和所述势垒层之间还具备由第四III族氮化物构成的隔离层，该第四III族氮化物具有Inx4Aly4Gaz4N的组成，其中x4+y4+z4＝1、y4＞0，而且第四III族氮化物的带隙大于所述第二III族氮化物的带隙。
30.权利要求29所述的半导体元件的制造方法，其特征在于，所述第四III族氮化物为AlN。
31.权利要求18-30所述的任一半导体元件的制造方法，其特征在于，所述方法还具备欧姆电极形成工序，在将用于形成所述肖特基电极的所述接触层上接合形成欧姆电极。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103828030A (zh) * 2012-08-10 2014-05-28 日本碍子株式会社 半导体元件、hemt元件、以及半导体元件的制造方法
CN104393038A (zh) * 2014-10-23 2015-03-04 西安电子科技大学 高击穿电压InAlN/AlGaN高电子迁移率晶体管及其制作方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103109369B (zh) * 2010-06-24 2016-04-06 富士通株式会社 半导体装置
JP5970736B2 (ja) * 2012-04-27 2016-08-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
CN104538302B (zh) * 2014-12-09 2017-05-31 电子科技大学 一种增强型hemt器件的制备方法
JP2016207748A (ja) * 2015-04-17 2016-12-08 住友電気工業株式会社 半導体装置の製造方法および半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294768A (ja) * 1999-04-01 2000-10-20 Sony Corp 半導体素子およびその製造方法
US20050156189A1 (en) * 2004-01-20 2005-07-21 Nichia Corporation Semiconductor light emitting element
US20060108606A1 (en) * 2004-11-23 2006-05-25 Saxler Adam W Cap layers and/or passivation layers for nitride-based transistors, transistor structures and methods of fabricating same
JP2009302370A (ja) * 2008-06-16 2009-12-24 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
US20100078679A1 (en) * 2008-09-30 2010-04-01 Ngk Insulators, Ltd. Light-receiving device and manufacturing method for a light-receiving device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2924239B2 (ja) * 1991-03-26 1999-07-26 三菱電機株式会社 電界効果トランジスタ
JP4022708B2 (ja) * 2000-06-29 2007-12-19 日本電気株式会社 半導体装置
WO2005043587A2 (en) * 2003-10-10 2005-05-12 The Regents Of The University Of California Design methodology for multiple channel heterostructures in polar materials
US8039740B2 (en) * 2007-06-20 2011-10-18 Rosestreet Labs Energy, Inc. Single P-N junction tandem photovoltaic device
JPWO2009119356A1 (ja) * 2008-03-24 2011-07-21 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
US8309987B2 (en) * 2008-07-15 2012-11-13 Imec Enhancement mode semiconductor device
JP2011077386A (ja) * 2009-09-30 2011-04-14 Sumitomo Electric Ind Ltd 高電子移動度トランジスタ、エピタキシャル基板、及び高電子移動度トランジスタを作製する方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294768A (ja) * 1999-04-01 2000-10-20 Sony Corp 半導体素子およびその製造方法
US20050156189A1 (en) * 2004-01-20 2005-07-21 Nichia Corporation Semiconductor light emitting element
US20060108606A1 (en) * 2004-11-23 2006-05-25 Saxler Adam W Cap layers and/or passivation layers for nitride-based transistors, transistor structures and methods of fabricating same
JP2009302370A (ja) * 2008-06-16 2009-12-24 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
US20100078679A1 (en) * 2008-09-30 2010-04-01 Ngk Insulators, Ltd. Light-receiving device and manufacturing method for a light-receiving device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103828030A (zh) * 2012-08-10 2014-05-28 日本碍子株式会社 半导体元件、hemt元件、以及半导体元件的制造方法
US9478650B2 (en) 2012-08-10 2016-10-25 Ngk Insulators, Ltd. Semiconductor device, HEMT device, and method of manufacturing semiconductor device
CN104393038A (zh) * 2014-10-23 2015-03-04 西安电子科技大学 高击穿电压InAlN/AlGaN高电子迁移率晶体管及其制作方法

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