WO2011161791A1 - 半導体装置 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device.
  • HEMT high electron mobility transistor
  • AlGaN layer and a GaN layer are formed by crystal growth above a substrate, and the GaN layer functions as an electron transit layer.
  • the band gap of GaN is 3.4 eV, which is larger than the band gap of Si (1.1 eV) and the band gap of GaAs (1.4 eV).
  • the GaN-based HEMT has a high withstand voltage and is promising as a high withstand voltage power device for automobiles and the like.
  • a body diode inevitably exists in a Si-based field effect transistor.
  • the body diode is connected to the transistor so as to be in antiparallel, and functions as a freewheeling diode in a full bridge circuit system used for a high power supply.
  • a body diode does not necessarily exist in a GaN-based HEMT. Therefore, a structure in which a pn junction diode in which a p-type layer and an n-type layer are stacked in the thickness direction of the substrate is connected to a GaN-based HEMT has been proposed.
  • the operation of the diode is likely to be delayed. And with a delay, before a diode operate
  • An object of the present invention is to provide a semiconductor device that can appropriately operate a diode connected to a transistor.
  • a substrate a transistor including a first electron transit layer and an electron supply layer stacked in the thickness direction of the substrate, and the first electron transit layer above the substrate And a second electron transit layer formed in parallel with the electron supply layer, an anode electrode that is Schottky joined to the second electron transit layer, a cathode electrode that is ohmic joined to the second electron transit layer, Is provided.
  • the anode electrode is connected to the source of the transistor, and the cathode electrode is connected to the drain of the transistor.
  • FIG. 1A is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment.
  • FIG. 1B is a plan view showing the positional relationship of the electrodes in the first embodiment.
  • FIG. 2 is a schematic diagram showing the positional relationship of the electrodes in three dimensions.
  • FIG. 3A is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3B is a cross-sectional view illustrating a method for manufacturing the semiconductor device following FIG. 3A.
  • FIG. 3C is a cross-sectional view illustrating a method for manufacturing the semiconductor device following FIG. 3B.
  • FIG. 3D is a cross-sectional view illustrating a method for manufacturing the semiconductor device following FIG. 3C.
  • FIG. 3E is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 3D.
  • FIG. 4 is a diagram showing the configuration of the MOCVD apparatus.
  • FIG. 5A is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment.
  • FIG. 5B is a plan view showing the positional relationship of the electrodes in the second embodiment.
  • FIG. 6A is a cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • 6B is a cross-sectional view illustrating a method for manufacturing the semiconductor device, following FIG. 6A.
  • 6C is a cross-sectional view illustrating a method for manufacturing the semiconductor device, following FIG. 6B.
  • FIG. 6A is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment.
  • FIG. 5B is a plan view showing the positional relationship of the electrodes in the second embodiment.
  • FIG. 6A is a cross-sectional view illustrating the
  • FIG. 6D is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG. 6C.
  • FIG. 6E is a cross-sectional view illustrating a method for manufacturing the semiconductor device, following FIG. 6D.
  • FIG. 7A is a cross-sectional view showing a modification of the first embodiment.
  • FIG. 7B is a cross-sectional view showing a modification of the second embodiment.
  • FIG. 1A is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment
  • FIG. 1B is a plan view showing the positional relationship of the electrodes in the first embodiment
  • FIG. 2 is a schematic diagram showing the positional relationship of the electrodes in three dimensions.
  • FIG. 1A shows a cross section taken along line II in FIG. 1B.
  • a buffer layer 2 an electron transit layer 3 (second electron transit layer), an insulating layer 4, an electron transit layer 5 (first electron transit) are formed on a substrate 1.
  • Layer the electron supply layer 6, the cap layer 7, and the insulating layer 8 are formed in this order.
  • the substrate 1 is, for example, an n-type Si substrate.
  • the electron transit layer 3 for example, a GaN layer is formed, and the thickness thereof is, for example, 10 nm to 5000 nm.
  • the insulating layer 4 for example, an AlN layer is formed, and the thickness thereof is, for example, 10 nm to 5000 nm.
  • the electron transit layer 5 for example, a GaN layer is formed, and the thickness thereof is, for example, 10 nm to 5000 nm.
  • the electron supply layer 6 for example, an Al 0.25 Ga 0.75 N layer is formed, and the thickness thereof is, for example, 1 nm to 100 nm.
  • the cap layer 7, for example, an n-type GaN layer is formed, and the thickness thereof is, for example, 1 nm to 100 nm.
  • the cap layer 7 is doped with Si, for example.
  • the insulating layer 8 for example, a silicon nitride layer is formed.
  • An opening 10 g for the gate electrode is formed in the insulating layer 8, and an opening 10 s for the source electrode and an opening 10 d for the drain electrode are formed in the insulating layer 8 and the cap layer 7.
  • an opening 9 a for the anode electrode and an opening 9 k for the cathode electrode are formed in the electron supply layer 6, the electron transit layer 5, and the insulating layer 4.
  • the opening 9a is connected to the opening 10s, and the opening 9k is connected to the opening 10d.
  • an insulating layer 11 that covers the electron supply layer 6, the electron transit layer 5, and the insulating layer 4 is formed on the side surfaces of the opening 9a and the opening 9k.
  • the opening 10g is located closer to the opening 10s than the opening 10d.
  • An anode electrode 12a that is in Schottky contact with the electron transit layer 3 is formed at the bottom of the opening 9a.
  • the anode electrode 12a for example, a stacked body of a Ni film in contact with the electron transit layer 3 and an Au film positioned thereon is formed.
  • a source electrode 13s located on the anode electrode 12a and in ohmic contact with the electron supply layer 6 is formed in the opening 9a and the opening 10s.
  • the source electrode 13s for example, a stacked body of a Ta film in contact with the anode electrode 12a and the electron supply layer 6 and an Al film located thereon is formed.
  • a cathode / drain electrode 13d that is in ohmic contact with the electron transit layer 3 and the electron supply layer 6 is formed in the opening 9k and the opening 10d.
  • a cathode / drain electrode 13d for example, a stacked body of a Ta film in contact with the electron transit layer 3 and the electron supply layer 6 and an Al film positioned thereon is formed.
  • a gate electrode 13g is formed in the opening 10g.
  • the gate electrode 13g for example, a stacked body of a Ni film in contact with the cap layer 7 and an Au film located thereon is formed.
  • a surface protective layer 14 covering the gate electrode 13g, the source electrode 13s, and the cathode / drain electrode 13d is formed on the insulating layer 8.
  • the surface protective layer 14 for example, a silicon nitride layer is formed.
  • the gate electrode 13g, the source electrode 13s, and the cathode / drain electrode 13d are arranged in a comb shape.
  • the gate electrode 13g is connected to the gate pad 15g
  • the source electrode 13s is connected to the source pad 15s
  • the cathode / drain electrode 13d is connected to the drain pad 15d.
  • the surface protective layer 14 is formed with openings that expose the gate pad 15g, the source pad 15s, and the drain pad 15d, respectively.
  • GaN-based HEMT including the gate electrode 13g, the source electrode 13s, the cathode / drain electrode 13d, the electron supply layer 6, and the electron transit layer 5.
  • a Schottky barrier diode including the anode electrode 12a, the cathode / drain electrode 13d, and the electron transit layer 3 and connected in antiparallel to the HEMT.
  • the Schottky barrier diode functions as a free wheel diode.
  • the cathode electrode of the Schottky barrier diode is integrated with the drain electrode of the HEMT, and the anode electrode is in direct contact with the source electrode. Therefore, the Schottky barrier diode operates before a large current flows through the HEMT, and an increase in power consumption can be suppressed.
  • a large positive voltage is applied to the cathode / drain electrode 13d, electrons move from the anode electrode 12a to the cathode / drain electrode 13d via the electron transit layer 3, and the cathode / drain electrode 13d to the anode electrode 12a. Current flows toward That is, the Schottky barrier diode functions as a protection diode. Therefore, it is possible to prevent HEMT failure.
  • 3A to 3E are cross-sectional views showing a method of manufacturing the semiconductor device according to the first embodiment in the order of steps.
  • a buffer layer 2, an electron transit layer 3, an insulating layer 4, an electron transit layer 5, an electron supply layer 6, and a cap layer 7 are disposed on the substrate 1 in this order, for example, organic chemical vapor. It is formed by phase deposition (MOCVD: metal-organic-chemical-vapor-deposition) method.
  • MOCVD metal-organic-chemical-vapor-deposition
  • FIG. 4 is a diagram showing the configuration of the MOCVD apparatus.
  • a high frequency coil 41 is disposed around the quartz reaction tube 40, and a carbon susceptor 42 for placing the substrate 101 is disposed inside the reaction tube 40.
  • Two gas introduction pipes 44 and 45 are connected to the upstream end of the reaction tube 40 (the left end portion in FIG. 4), and the source gas of the compound is supplied.
  • NH 3 gas is introduced from the gas introduction pipe 44 as the N source gas
  • organic group III compound raw materials such as trimethylaluminum (TMA) and trimethylgallium (TMA) are introduced from the gas introduction pipe 45 as the source gas of the group III element. Is done.
  • TMA trimethylaluminum
  • TMA trimethylgallium
  • Crystal growth is performed on the substrate 101, and excess gas is discharged from the gas discharge pipe 46 to the detoxification tower.
  • the gas discharge pipe 46 is connected to a vacuum pump, and the discharge port of the vacuum pump is connected to a detoxification tower.
  • Conditions for forming an Al 0.25 Ga 0.75 N layer as the electron supply layer 6 are set as follows, for example. Trimethylgallium (TMG) flow rate: 0-50 sccm, Trimethylaluminum (TMA) flow rate: 0-50 sccm, Ammonia (NH3) flow rate: 20 slm, Pressure: 100 Torr, Temperature: 1100 ° C.
  • TMG Trimethylgallium
  • TMA Trimethylaluminum
  • NH3 Ammonia
  • an insulating layer 8 is formed on the cap layer 7.
  • the insulating layer 8 can be formed by, for example, a plasma CVD method.
  • an opening 10 g, a source electrode opening, and a drain electrode opening are formed in the insulating layer 8.
  • selective etching using SF 6 gas is performed using a resist pattern as a mask.
  • openings 10 s and 10 d are formed in the cap layer 7.
  • selective etching using Cl 2 gas is performed using a resist pattern as a mask.
  • the openings 9a and 9k are formed. Also in the formation of the openings 9a and 9k, for example, selective etching using Cl 2 gas is performed using a resist pattern as a mask.
  • the insulating layer 11 is formed on the side surfaces of the openings 9a and 9k, the gate electrode 13g is formed in the opening 10g, and the anode electrode 12a is formed on the bottom of the opening 9a.
  • the insulating layer 11 is formed before the anode electrode 12a.
  • One of the gate electrode 13g and the anode electrode 12a may be formed first, or both may be formed simultaneously.
  • the gate electrode 13g and the anode electrode 12a can be formed by, for example, a lift-off method.
  • a source electrode 13s is formed in the openings 9a and 10s, and a cathode / drain electrode 13d is formed in the openings 9k and 10d.
  • One of the source electrode 13s and the cathode / drain electrode 13d may be formed first, or both may be formed simultaneously.
  • the source electrode 13s and the cathode / drain electrode 13d can be formed by, for example, a lift-off method.
  • a surface protective layer 14 covering the gate electrode 13g, the source electrode 13s, and the cathode / drain electrode 13d is formed on the insulating layer 8.
  • the surface protective layer 14 can be formed by, for example, a plasma CVD method.
  • the back surface of the substrate is polished so that the substrate has a predetermined thickness. Further, an opening for exposing the gate pad, an opening for exposing the source pad, and an opening for exposing the drain pad are formed in the surface protective layer 14.
  • the semiconductor device according to the first embodiment can be completed.
  • FIG. 5A is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment
  • FIG. 5B is a plan view showing the positional relationship of the electrodes in the second embodiment.
  • FIG. 5A shows a cross section taken along the line II in FIG. 5B.
  • a buffer layer 22, an electron transit layer 23 (first electron transit layer), an electron supply layer 24, a cap layer 25, an insulating layer 26, and an electron are formed on a substrate 21.
  • a traveling layer 27 (second electron traveling layer) and an insulating layer 28 are formed in this order.
  • the substrate 21 is, for example, an n-type Si substrate.
  • an Al 0.25 Ga 0.75 N layer is formed, and the thickness thereof is, for example, 1 nm to 100 nm.
  • the cap layer 25 for example, an n-type GaN layer is formed, and the thickness thereof is, for example, 1 nm to 100 nm.
  • the cap layer 25 is doped with, for example, Si.
  • the electron transit layer 27 for example, a GaN layer is formed, and the thickness thereof is, for example, 10 nm to 5000 nm.
  • the insulating layer 28 for example, a silicon nitride layer is formed.
  • an opening 30s for a source electrode, an opening 30d for a drain electrode, an opening 29a for an anode electrode, and an opening 29k for a cathode electrode are formed.
  • the opening 30s and the opening 30d are also formed in the electron transit layer 27, the insulating layer 26, and the cap layer 25.
  • the opening 30s and the opening 29a are connected to each other, and it is not necessary to clarify the boundary between them.
  • the opening 30d and the opening 29k are connected to each other, and it is not necessary to clarify the boundary between them.
  • a recess 10g for the gate electrode is formed in the cap layer 25. The recess 30g is located closer to the opening 30s than the opening 30d.
  • a gate electrode 33g is formed in the recess 30g.
  • the gate electrode 33g for example, a stacked body of a Ni film located at the bottom of the recess 30g and an Au film located thereon is formed. Openings connected to the opening 29a and the opening 30s are formed at positions where the electron transit layer 27 and the insulating layer 26 are aligned with the recess 10g in plan view, and an insulating layer covering the gate electrode 33g is formed in the opening. 31 is formed.
  • the insulating layer 31 for example, an AlN layer is formed.
  • An anode electrode 32 a that is in Schottky contact with the electron transit layer 27 is formed in the opening 29 a and on the insulating layer 31.
  • anode electrode 32a for example, a stacked body of a Ni film in contact with the electron transit layer 27 and an Au film positioned thereon is formed. Further, a source electrode 33 s that is in contact with the anode electrode 32 a and is in ohmic contact with the electron supply layer 24 is formed in the opening 29 a and the opening 30 s. As the source electrode 33s, for example, a stacked body of a Ta film in contact with the anode electrode 32a and the electron supply layer 24 and an Al film positioned thereon is formed. Furthermore, a cathode / drain electrode 33d that is in ohmic contact with the electron transit layer 27 and the electron supply layer 24 is formed in the opening 29k and the opening 30d. As the cathode / drain electrode 33d, for example, a stacked body of a Ta film in contact with the electron transit layer 27 and the electron supply layer 24 and an Al film positioned thereon is formed.
  • a surface protective layer 34 covering the source electrode 33s and the cathode / drain electrode 33d is formed on the insulating layer 2.
  • the surface protective layer 34 for example, a silicon nitride layer is formed.
  • the gate electrode 33g, the source electrode 33s, and the cathode / drain electrode 33d are arranged in a comb shape.
  • the gate electrode 33g is connected to the gate pad
  • the source electrode 33s is connected to the source pad
  • the cathode / drain electrode 33d is connected to the drain pad.
  • the surface protective layer 34 is formed with openings that expose the gate pad, source pad, and drain pad, respectively.
  • GaN-based HEMT including the gate electrode 33g, the source electrode 33s, the cathode / drain electrode 33d, the electron supply layer 24, and the electron transit layer 23.
  • a Schottky barrier diode that includes the anode electrode 32a, the cathode / drain electrode 33d, and the electron transit layer 27, and is connected in antiparallel to the HEMT.
  • the Schottky barrier diode functions as a free wheel diode.
  • the cathode electrode of the Schottky barrier diode is integrated with the drain electrode of the HEMT, and the anode electrode is in direct contact with the source electrode. Therefore, the Schottky barrier diode operates before a large current flows through the HEMT, and an increase in power consumption can be suppressed.
  • a large positive voltage is applied to the cathode / drain electrode 33d, electrons move from the anode electrode 32a to the cathode / drain electrode 33d via the electron transit layer 27, and the cathode / drain electrode 33d to the anode electrode 32a. Current flows toward That is, the Schottky barrier diode functions as a protection diode. Therefore, it is possible to prevent HEMT failure.
  • 6A to 6E are cross-sectional views illustrating a method of manufacturing the semiconductor device according to the second embodiment in the order of steps.
  • a buffer layer 22, an electron transit layer 23, an electron supply layer 24, a cap layer 25, an insulating layer 26, and an electron transit layer 27 are formed on the substrate 21 in this order, for example, by MOCVD.
  • the insulating layer 28 is formed on the electron transit layer 27.
  • the insulating layer 28 can be formed by, for example, a plasma CVD method.
  • openings 30 s, 30 d, 29 a, and 29 k are formed in the insulating layer 28.
  • selective etching using SF 6 gas is performed using a resist pattern as a mask.
  • the openings 30g, 30s, and 30d are formed.
  • an opening connected to the opening 30 g is also formed in the electron transit layer 27 and the insulating layer 26.
  • selective etching using Cl 2 gas is performed using a resist pattern as a mask.
  • a gate electrode 33g is formed in the recess 30g.
  • the insulating layer 31 is formed on the gate electrode 33g.
  • an anode electrode 32 a is formed on the insulating layer 31.
  • the gate electrode 33g and the anode electrode 32a can be formed by, for example, a lift-off method.
  • the source electrode 33s is formed in the openings 29a and 30s, and the cathode / drain electrode 33d is formed in the openings 29k and 30d.
  • One of the source electrode 33s and the cathode / drain electrode 33d may be formed first, or both may be formed simultaneously.
  • the source electrode 33s and the cathode / drain electrode 33d can be formed by, for example, a lift-off method.
  • a surface protective layer 34 covering the source electrode 33 s and the cathode / drain electrode 33 d is formed on the insulating layer 28.
  • the surface protective layer 34 can be formed by, for example, a plasma CVD method.
  • the back surface of the substrate is polished so that the substrate has a predetermined thickness. Further, an opening for exposing the gate pad, an opening for exposing the source pad, and an opening for exposing the drain pad are formed in the surface protective layer 34.
  • the semiconductor device according to the second embodiment can be completed.
  • the material, thickness, impurity concentration, etc. of the substrate and each layer are not particularly limited.
  • a sapphire substrate, a SiC substrate, a GaN substrate, or the like may be used as the substrate in addition to the Si substrate.
  • a layer containing a p-type or n-type semiconductor may be used, and at least two kinds of semiconductors having different lattice constants such as GaN or AlGaN are contained. A thing may be used.
  • an insulating layer that insulates the electron transit layer included in the Schottky barrier diode and the HEMT at least AlN, AlGaN, p-type GaN, Fe-doped GaN, Si oxide, Al oxide, Si nitride, or C You may use what contains 1 type.
  • examples of the material of the anode electrode that is in Schottky contact with the electron transit layer include Ni, Pd, and Pt, and these may be used in combination.
  • an insulating layer 41 made of AlN or AlGaN and an n-type GaN layer 42 may be stacked on the cap layer 7 made of n-type GaN.
  • the cap layer 25 made of n-type GaN is located below the gate electrode 33g, and the insulating layer 51 made of AlN or AlGaN and the n-type GaN layer are placed on such a cap layer 25. 52 may be laminated.
  • These semiconductor devices can be used for switching semiconductor elements, for example. Moreover, such a switching element can be used for a switching power supply or an electronic device. Further, these semiconductor devices can be used as components for a full-bridge power supply circuit such as a server power supply circuit.
  • the diode connected to the transistor can be appropriately operated.

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Abstract

　基板（１）の厚さ方向に積層された電子走行層（５）及び電子供給層（６）を備えたトランジスタと、基板（１）の上方に、電子走行層（５）及び電子供給層（６）と平行に形成された電子走行層（３）と、電子走行層（３）にショットキー接合するアノード電極（１２ａ）と、電子走行層（３）にオーミック接合するカソード電極（１３ｄ）と、が設けられている。アノード電極（１２ａ）がトランジスタのソースに接続され、カソード電極（１３ｄ）がトランジスタのドレインに接続されている。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、基板の上方に結晶成長によりＡｌＧａＮ層及びＧａＮ層が形成され、ＧａＮ層が電子走行層として機能する高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）についての研究が行われている。ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮ系のＨＥＭＴの耐圧は高く、自動車用等の高耐圧電力デバイスとして有望である。
　Ｓｉ系の電界効果トランジスタには必然的にボディダイオードが存在する。ボディダイオードは逆並列となるようにトランジスタに接続されており、大電力電源に用いられるフルブリッジ回路方式において、還流ダイオードとして機能する。しかし、ＧａＮ系のＨＥＭＴには、このようなボディダイオードが必然的には存在しない。そこで、基板の厚さ方向にｐ型層及びｎ型層が積層されたｐｎ接合ダイオードが、ＧａＮ系のＨＥＭＴに接続された構造が提案されている。
　しかしながら、これまで提案された構造では、ダイオードの動作に遅延が生じやすい。そして、遅延に伴って、ダイオードが還流ダイオードとして動作する前にＨＥＭＴに逆電流が流れ、消費電力が増大してしまう。また、遅延のために、ＨＥＭＴのソース及びドレイン間に過電圧が印加された場合には、ダイオードが保護回路として動作しない。
特開２００９－１６４１５８号公報 特開２００９－４３９８号公報
　本発明は、トランジスタと接続されるダイオードを適切に動作させることができる半導体装置を提供することを目的とする。
　半導体装置の一態様には、基板と、前記基板の厚さ方向に積層された第１の電子走行層及び電子供給層を備えたトランジスタと、前記基板の上方に、前記第１の電子走行層及び前記電子供給層と並行に形成された第２の電子走行層と、前記第２の電子走行層にショットキー接合するアノード電極と、前記第２の電子走行層にオーミック接合するカソード電極と、が設けられている。前記アノード電極が前記トランジスタのソースに接続され、前記カソード電極が前記トランジスタのドレインに接続されている。
図１Ａは、第１の実施形態に係る半導体装置の構造を示す断面図である。 図１Ｂは、第１の実施形態における電極の位置関係を示す平面図である。 図２は、電極の位置関係を立体的に示す模式図である。 図３Ａは、第１の実施形態に係る半導体装置を製造する方法を示す断面図である。 図３Ｂは、図３Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図３Ｃは、図３Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図３Ｄは、図３Ｃに引き続き、半導体装置を製造する方法を示す断面図である。 図３Ｅは、図３Ｄに引き続き、半導体装置を製造する方法を示す断面図である。 図４は、ＭＯＣＶＤ装置の構成を示す図である。 図５Ａは、第２の実施形態に係る半導体装置の構造を示す断面図である。 図５Ｂは、第２の実施形態における電極の位置関係を示す平面図である。 図６Ａは、第２の実施形態に係る半導体装置を製造する方法を示す断面図である。 図６Ｂは、図６Ａに引き続き、半導体装置を製造する方法を示す断面図である。 図６Ｃは、図６Ｂに引き続き、半導体装置を製造する方法を示す断面図である。 図６Ｄは、図６Ｃに引き続き、半導体装置を製造する方法を示す断面図である。 図６Ｅは、図６Ｄに引き続き、半導体装置を製造する方法を示す断面図である。 図７Ａは、第１の実施形態の変形例を示す断面図である。 図７Ｂは、第２の実施形態の変形例を示す断面図である。
　以下、実施形態について、添付の図面を参照して具体的に説明する。
　（第１の実施形態）
　先ず、第１の実施形態について説明する。図１Ａは、第１の実施形態に係る半導体装置の構造を示す断面図であり、図１Ｂは、第１の実施形態における電極の位置関係を示す平面図である。また、図２は、電極の位置関係を立体的に示す模式図である。なお、図１Ａは、図１Ｂ中のＩ－Ｉ線に沿った断面を示している。
　第１の実施形態では、図１Ａに示すように、基板１上に、バッファ層２、電子走行層３（第２の電子走行層）、絶縁層４、電子走行層５（第１の電子走行層）、電子供給層６、キャップ層７、及び絶縁層８がこの順で形成されている。基板１は、例えばｎ型のＳｉ基板である。バッファ層２としては、例えばＡｌＮ層が形成されており、その厚さは、例えば１ｎｍ～１０００ｎｍである。電子走行層３としては、例えばＧａＮ層が形成されており、その厚さは、例えば１０ｎｍ～５０００ｎｍである。絶縁層４としては、例えばＡｌＮ層が形成されており、その厚さは、例えば１０ｎｍ～５０００ｎｍである。電子走行層５としては、例えばＧａＮ層が形成されており、その厚さは、例えば１０ｎｍ～５０００ｎｍである。電子供給層６としては、例えばＡｌ０．２５Ｇａ０．７５Ｎ層が形成されており、その厚さは、例えば１ｎｍ～１００ｎｍである。キャップ層７としては、例えばｎ型のＧａＮ層が形成されており、その厚さは、例えば１ｎｍ～１００ｎｍである。キャップ層７には、例えばＳｉがドーピングされている。絶縁層８としては、例えばシリコン窒化物層が形成されている。
　絶縁層８にゲート電極用の開口部１０ｇが形成され、絶縁層８及びキャップ層７に、ソース電極用の開口部１０ｓ及びドレイン電極用の開口部１０ｄが形成されている。また、電子供給層６、電子走行層５、及び絶縁層４に、アノード電極用の開口部９ａ及びカソード電極用の開口部９ｋが形成されている。開口部９ａは開口部１０ｓと繋がっており、開口部９ｋは開口部１０ｄと繋がっている。また、開口部９ａ及び開口部９ｋの側面には、電子供給層６、電子走行層５、及び絶縁層４を覆う絶縁層１１が形成されている。絶縁層１１としては、例えばＡｌＮ層が形成されている。開口部１０ｇは、開口部１０ｄよりも開口部１０ｓ側に位置している。
　開口部９ａの底部に、電子走行層３とショットキー接触するアノード電極１２ａが形成されている。アノード電極１２ａとしては、例えば、電子走行層３と接触するＮｉ膜と、その上に位置するＡｕ膜との積層体が形成されている。また、開口部９ａ及び開口部１０ｓ内に、アノード電極１２ａ上に位置し、電子供給層６とオーミック接触するソース電極１３ｓが形成されている。ソース電極１３ｓとしては、例えばアノード電極１２ａ及び電子供給層６と接触するＴａ膜と、その上に位置するＡｌ膜との積層体が形成されている。更に、開口部９ｋ及び開口部１０ｄ内に、電子走行層３及び電子供給層６とオーミック接触するカソード・ドレイン電極１３ｄが形成されている。カソード・ドレイン電極１３ｄとしては、例えば電子走行層３及び電子供給層６と接触するＴａ膜と、その上に位置するＡｌ膜との積層体が形成されている。開口部１０ｇ内にゲート電極１３ｇが形成されている。ゲート電極１３ｇとしては、例えば、キャップ層７と接触するＮｉ膜と、その上に位置するＡｕ膜との積層体が形成されている。
　そして、ゲート電極１３ｇ、ソース電極１３ｓ、及びカソード・ドレイン電極１３ｄを覆う表面保護層１４が絶縁層８上に形成されている。表面保護層１４としては、例えばシリコン窒化物層が形成されている。図１Ｂ及び図２に示すように、ゲート電極１３ｇ、ソース電極１３ｓ、及びカソード・ドレイン電極１３ｄは、櫛歯状に配置されている。そして、ゲート電極１３ｇはゲートパッド１５ｇに接続され、ソース電極１３ｓはソースパッド１５ｓに接続され、カソード・ドレイン電極１３ｄはドレインパッド１５ｄに接続されている。また、表面保護層１４には、夫々が、ゲートパッド１５ｇ、ソースパッド１５ｓ、ドレインパッド１５ｄを露出する開口部が形成されている。
　このように構成された第１の実施形態には、ゲート電極１３ｇ、ソース電極１３ｓ、カソード・ドレイン電極１３ｄ、電子供給層６、及び電子走行層５を含むＧａＮ系のＨＥＭＴが存在する。また、アノード電極１２ａ、カソード・ドレイン電極１３ｄ及び電子走行層３を含み、ＨＥＭＴに逆並列に接続されたショットキーバリアダイオードも存在する。そして、カソード・ドレイン電極１３ｄに負の電圧が印加されると、電子走行層３を介して、カソード・ドレイン電極１３ｄからアノード電極１２ａに電子が移動し、アノード電極１２ａからカソード・ドレイン電極１３ｄに向けて電流が流れる。即ち、ショットキーバリアダイオードが還流ダイオードとして機能する。このとき、ショットキーバリアダイオードのカソード電極はＨＥＭＴのドレイン電極と一体化されており、また、アノード電極はソース電極と直接接触している。従って、ＨＥＭＴに大電流が流れる前にショットキーバリアダイオードが動作し、消費電力の上昇を抑制することができる。また、カソード・ドレイン電極１３ｄに正の大きな電圧が印加されると、電子走行層３を介して、アノード電極１２ａからカソード・ドレイン電極１３ｄに電子が移動し、カソード・ドレイン電極１３ｄからアノード電極１２ａに向けて電流が流れる。即ち、ショットキーバリアダイオードが保護ダイオードとして機能する。従って、ＨＥＭＴの故障を防止することができる。
　次に、第１の実施形態に係る半導体装置を製造する方法について説明する。図３Ａ乃至図３Ｅは、第１の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
　先ず、図３Ａに示すように、基板１上に、バッファ層２、電子走行層３、絶縁層４、電子走行層５、電子供給層６、及びキャップ層７をこの順で、例えば有機化学気相堆積（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により形成する。
　ここで、ＭＯＣＶＤ装置について説明する。図４は、ＭＯＣＶＤ装置の構成を示す図である。石英製反応管４０の周囲に高周波コイル４１が配置され、反応管４０の内側に基板１０１を載置するためのカーボンサセプタ４２が配置されている。反応管４０の上流端（図４中の左側の端部）に、２本のガス導入管４４及び４５が接続され、化合物のソースガスが供給される。例えば、ガス導入管４４からＮソースガスとしてＮＨ３ガスが導入され、ガス導入管４５からＩＩＩ族元素のソースガスとしてトリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＡ）等の有機ＩＩＩ族化合物原料が導入される。基板１０１上で結晶成長が行われ、余剰のガスはガス排出管４６から除害塔へ排出される。なお、ＭＯＣＶＤ法による結晶成長を減圧雰囲気で行う場合は、ガス排出管４６は真空ポンプへ接続され、真空ポンプの排出口が除害塔に接続される。
　電子供給層６としてＡｌ０．２５Ｇａ０．７５Ｎ層を形成する場合の条件は、例えば、以下のように設定する。
　トリメチルガリウム（ＴＭＧ）の流量：０～５０ｓｃｃｍ、
　トリメチルアルミニウム（ＴＭＡ）の流量：０～５０ｓｃｃｍ、
　アンモニア（ＮＨ３）の流量：２０ｓｌｍ、
　圧力：１００Ｔｏｒｒ、
　温度：１１００℃。
　キャップ層７を形成した後には、キャップ層７上に絶縁層８を形成する。絶縁層８は、例えばプラズマＣＶＤ法により形成することができる。
　次いで、図３Ｂに示すように、絶縁層８に、開口部１０ｇ、ソース電極用の開口部、及びドレイン電極用の開口部を形成する。これらの開口部の形成では、例えば、レジストパターンをマスクとし、ＳＦ６ガスを用いた選択エッチングを行う。これらの開口部を形成した後には、キャップ層７に開口部１０ｓ及び１０ｄを形成する。開口部１０ｓ及び１０ｄの形成では、例えば、レジストパターンをマスクとし、Ｃｌ２ガスを用いた選択エッチングを行う。開口部１０ｓ及び１０ｄを形成した後には、開口部９ａ及び９ｋを形成する。開口部９ａ及び９ｋの形成でも、例えば、レジストパターンをマスクとし、Ｃｌ２ガスを用いた選択エッチングを行う。
　その後、図３Ｃに示すように、開口部９ａ及び９ｋの側面に絶縁層１１を形成し、開口部１０ｇ内にゲート電極１３ｇを形成し、開口部９ａの底部にアノード電極１２ａを形成する。絶縁層１１はアノード電極１２ａよりも先に形成する。ゲート電極１３ｇ及びアノード電極１２ａについては、一方を先に形成してもよく、両方を同時に形成してもよい。ゲート電極１３ｇ及びアノード電極１２ａは、例えばリフトオフ法により形成することができる。
　続いて、図３Ｄに示すように、開口部９ａ及び１０ｓ内にソース電極１３ｓを形成し、開口部９ｋ及び１０ｄ内にカソード・ドレイン電極１３ｄを形成する。ソース電極１３ｓ及びカソード・ドレイン電極１３ｄについては、一方を先に形成してもよく、両方を同時に形成してもよい。ソース電極１３ｓ及びカソード・ドレイン電極１３ｄは、例えばリフトオフ法により形成することができる。
　次いで、図３Ｅに示すように、ゲート電極１３ｇ、ソース電極１３ｓ、及びカソード・ドレイン電極１３ｄを覆う表面保護層１４を絶縁層８上に形成する。表面保護層１４は、例えばプラズマＣＶＤ法により形成することができる。
　その後、必要に応じて、基板の裏面を研磨することにより、基板の厚さを所定の厚さにする。また、表面保護層１４に、ゲートパッドを露出する開口部、ソースパッドを露出する開口部、及びドレインパッドを露出する開口部を形成する。
　このようにして第１の実施形態に係る半導体装置を完成させることができる。
　（第２の実施形態）
　先ず、第２の実施形態について説明する。図５Ａは、第２の実施形態に係る半導体装置の構造を示す断面図であり、図５Ｂは、第２の実施形態における電極の位置関係を示す平面図である。なお、図５Ａは、図５Ｂ中のＩ－Ｉ線に沿った断面を示している。
　第２の実施形態では、図５Ａに示すように、基板２１上に、バッファ層２２、電子走行層２３（第１の電子走行層）、電子供給層２４、キャップ層２５、絶縁層２６、電子走行層２７（第２の電子走行層）、及び絶縁層２８がこの順で形成されている。基板２１は、例えばｎ型のＳｉ基板である。バッファ層２２としては、例えばＡｌＮ層が形成されており、その厚さは、例えば１ｎｍ～１０００ｎｍである。電子走行層２３としては、例えばＧａＮ層が形成されており、その厚さは、例えば１０ｎｍ～５０００ｎｍである。電子供給層２４としては、例えばＡｌ０．２５Ｇａ０．７５Ｎ層が形成されており、その厚さは、例えば１ｎｍ～１００ｎｍである。キャップ層２５としては、例えばｎ型のＧａＮ層が形成されており、その厚さは、例えば１ｎｍ～１００ｎｍである。キャップ層２５には、例えばＳｉがドーピングされている。絶縁層２６としては、例えばＡｌＮ層が形成されており、その厚さは、例えば１０ｎｍ～５０００ｎｍである。電子走行層２７としては、例えばＧａＮ層が形成されており、その厚さは、例えば１０ｎｍ～５０００ｎｍである。絶縁層２８としては、例えばシリコン窒化物層が形成されている。
　絶縁層２８に、ソース電極用の開口部３０ｓ、ドレイン電極用の開口部３０ｄ、アノード電極用の開口部２９ａ及びカソード電極用の開口部２９ｋが形成されている。開口部３０ｓ及び開口部３０ｄは、電子走行層２７、絶縁層２６、及びキャップ層２５にも形成されている。開口部３０ｓ及び開口部２９ａは互いに繋がっており、これらの境界を明確にする必要はない。同様に、開口部３０ｄ及び開口部２９ｋは互いに繋がっており、これらの境界を明確にする必要はない。更に、キャップ層２５にゲート電極用の凹部１０ｇが形成されている。凹部３０ｇは、開口部３０ｄよりも開口部３０ｓ側に位置している。
　凹部３０ｇ内にゲート電極３３ｇが形成されている。ゲート電極３３ｇとしては、例えば、凹部３０ｇの底部に位置するＮｉ膜と、その上に位置するＡｕ膜との積層体が形成されている。電子走行層２７及び絶縁層２６の、平面視で凹部１０ｇと整合する位置に、開口部２９ａ及び開口部３０ｓと繋がる開口部が形成されており、この開口部内に、ゲート電極３３ｇを覆う絶縁層３１が形成されている。絶縁層３１としては、例えばＡｌＮ層が形成されている。開口部２９ａ内かつ絶縁層３１上に、電子走行層２７とショットキー接触するアノード電極３２ａが形成されている。アノード電極３２ａとしては、例えば、電子走行層２７と接触するＮｉ膜と、その上に位置するＡｕ膜との積層体が形成されている。また、開口部２９ａ及び開口部３０ｓ内に、アノード電極３２ａと接触し、電子供給層２４とオーミック接触するソース電極３３ｓが形成されている。ソース電極３３ｓとしては、例えばアノード電極３２ａ及び電子供給層２４と接触するＴａ膜と、その上に位置するＡｌ膜との積層体が形成されている。更に、開口部２９ｋ及び開口部３０ｄ内に、電子走行層２７及び電子供給層２４とオーミック接触するカソード・ドレイン電極３３ｄが形成されている。カソード・ドレイン電極３３ｄとしては、例えば電子走行層２７及び電子供給層２４と接触するＴａ膜と、その上に位置するＡｌ膜との積層体が形成されている。
　そして、ソース電極３３ｓ及びカソード・ドレイン電極３３ｄを覆う表面保護層３４が絶縁層２上に形成されている。表面保護層３４としては、例えばシリコン窒化物層が形成されている。図５Ｂに示すように、ゲート電極３３ｇ、ソース電極３３ｓ、及びカソード・ドレイン電極３３ｄは、櫛歯状に配置されている。そして、第１の実施形態と同様に、ゲート電極３３ｇはゲートパッドに接続され、ソース電極３３ｓはソースパッドに接続され、カソード・ドレイン電極３３ｄはドレインパッドに接続されている。また、表面保護層３４には、夫々が、ゲートパッド、ソースパッド、ドレインパッドを露出する開口部が形成されている。
　このように構成された第２の実施形態には、ゲート電極３３ｇ、ソース電極３３ｓ、カソード・ドレイン電極３３ｄ、電子供給層２４、及び電子走行層２３を含むＧａＮ系のＨＥＭＴが存在する。また、アノード電極３２ａ、カソード・ドレイン電極３３ｄ及び電子走行層２７を含み、ＨＥＭＴに逆並列に接続されたショットキーバリアダイオードも存在する。そして、カソード・ドレイン電極３３ｄに負の電圧が印加されると、電子走行層２７を介して、カソード・ドレイン電極３３ｄからアノード電極３２ａに電子が移動し、アノード電極３２ａからカソード・ドレイン電極３３ｄに向けて電流が流れる。即ち、ショットキーバリアダイオードが還流ダイオードとして機能する。このとき、ショットキーバリアダイオードのカソード電極はＨＥＭＴのドレイン電極と一体化されており、また、アノード電極はソース電極と直接接触している。従って、ＨＥＭＴに大電流が流れる前にショットキーバリアダイオードが動作し、消費電力の上昇を抑制することができる。また、カソード・ドレイン電極３３ｄに正の大きな電圧が印加されると、電子走行層２７を介して、アノード電極３２ａからカソード・ドレイン電極３３ｄに電子が移動し、カソード・ドレイン電極３３ｄからアノード電極３２ａに向けて電流が流れる。即ち、ショットキーバリアダイオードが保護ダイオードとして機能する。従って、ＨＥＭＴの故障を防止することができる。
　一般的に、半導体層が積層された場合、表面に位置する半導体層にトラップが生じてしまう。そして、トラップはＨＥＭＴの特性を低下させる要因となり得る。しかし、第２の実施形態では、ＨＥＭＴ上にショットキーバリアダイオードを構成する半導体層が形成されているため、ＨＥＭＴを構成する半導体層にはトラップが生じにくい。従って、より良好な特性のＨＥＭＴを得ることができる。
　次に、第２の実施形態に係る半導体装置を製造する方法について説明する。図６Ａ乃至図６Ｅは、第２の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
　先ず、図６Ａに示すように、基板２１上に、バッファ層２２、電子走行層２３、電子供給層２４、キャップ層２５、絶縁層２６、及び電子走行層２７をこの順で、例えばＭＯＣＶＤ法により形成する。次いで、電子走行層２７上に絶縁層２８を形成する。絶縁層２８は、例えばプラズマＣＶＤ法により形成することができる。
　次いで、図６Ｂに示すように、絶縁層２８に、開口部３０ｓ、３０ｄ、２９ａ、及び２９ｋを形成する。開口部３０ｓ、３０ｄ、２９ａ、及び２９ｋの形成では、例えば、レジストパターンをマスクとし、ＳＦ６ガスを用いた選択エッチングを行う。開口部３０ｓ、３０ｄ、２９ａ、及び２９ｋを形成した後には、開口部３０ｇ、３０ｓ及び３０ｄを形成する。このとき、電子走行層２７及び絶縁層２６には、開口部３０ｇに繋がる開口部も形成する。これらの開口部の形成では、例えば、レジストパターンをマスクとし、Ｃｌ２ガスを用いた選択エッチングを行う。
　その後、図６Ｃに示すように、凹部３０ｇ内にゲート電極３３ｇを形成する。続いて、ゲート電極３３ｇ上に絶縁層３１を形成する。次いで、絶縁層３１上にアノード電極３２ａを形成する。ゲート電極３３ｇ及びアノード電極３２ａは、例えばリフトオフ法により形成することができる。
　その後、図６Ｄに示すように、開口部２９ａ及び３０ｓ内にソース電極３３ｓを形成し、開口部２９ｋ及び３０ｄ内にカソード・ドレイン電極３３ｄを形成する。ソース電極３３ｓ及びカソード・ドレイン電極３３ｄについては、一方を先に形成してもよく、両方を同時に形成してもよい。ソース電極３３ｓ及びカソード・ドレイン電極３３ｄは、例えばリフトオフ法により形成することができる。
　次いで、図６Ｅに示すように、ソース電極３３ｓ及びカソード・ドレイン電極３３ｄを覆う表面保護層３４を絶縁層２８上に形成する。表面保護層３４は、例えばプラズマＣＶＤ法により形成することができる。
　その後、必要に応じて、基板の裏面を研磨することにより、基板の厚さを所定の厚さにする。また、表面保護層３４に、ゲートパッドを露出する開口部、ソースパッドを露出する開口部、及びドレインパッドを露出する開口部を形成する。
　このようにして第２の実施形態に係る半導体装置を完成させることができる。
　なお、基板及び各層の材料、厚さ及び不純物濃度等は特に限定されない。例えば、基板として、Ｓｉ基板の他に、サファイア基板、ＳｉＣ基板、ＧａＮ基板等を用いてもよい。ショットキーバリアダイオードに含まれる電子走行層として、ｐ型又はｎ型の半導体を含有するものを用いてもよく、また、ＧａＮ又はＡｌＧａＮ等の互いに格子定数が相違する少なくとも２種類の半導体を含有するものを用いてもよい。更に、ショットキーバリアダイオードに含まれる電子走行層とＨＥＭＴとを絶縁する絶縁層として、ＡｌＮ、ＡｌＧａＮ、ｐ型ＧａＮ、ＦｅドープＧａＮ、Ｓｉ酸化物、Ａｌ酸化物、Ｓｉ窒化物、又はＣの少なくとも１種を含有するものを用いてもよい。また、電子走行層とショットキー接触するアノード電極の材料としては、Ｎｉ、Ｐｄ、及びＰｔが挙げられ、これらを組み合わせて用いてもよい。
　また、図７Ａに示すように、第１の実施形態において、ｎ型ＧａＮからなるキャップ層７上に、ＡｌＮ又はＡｌＧａＮからなる絶縁層４１及びｎ型ＧａＮ層４２が積層されていてもよい。同様に、図７Ｂに示すように、ｎ型ＧａＮからなるキャップ層２５がゲート電極３３ｇよりも下方に位置し、このようなキャップ層２５に、ＡｌＮ又はＡｌＧａＮからなる絶縁層５１及びｎ型ＧａＮ層５２が積層されていてもよい。
　これらの半導体装置は、例えば、スイッチング半導体素子に用いることができる。また、このようなスイッチング素子は、スイッチング電源又は電子機器に用いることができる。更に、これらの半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。
　これらの半導体装置等によれば、トランジスタと接続されるダイオードを適切に動作させることができる。

Claims (19)

  1. 　基板と、
    　前記基板の厚さ方向に積層された第１の電子走行層及び電子供給層を備えたトランジスタと、
    　前記基板の上方に、前記第１の電子走行層及び前記電子供給層と並行に形成された第２の電子走行層と、
    　前記第２の電子走行層にショットキー接合するアノード電極と、
    　前記第２の電子走行層にオーミック接合するカソード電極と、
    　を有し、
    　前記アノード電極が前記トランジスタのソースに接続され、
    　前記カソード電極が前記トランジスタのドレインに接続されていることを特徴とする半導体装置。
  2. 　前記トランジスタは、前記電子供給層上に形成されたｎ型ＧａＮ層を有することを特徴とする請求項１に記載の半導体装置。
  3. 　前記トランジスタは、
    　前記ｎ型ＧａＮ層上に形成され、ＡｌＮ又はＡｌＧａＮからなる絶縁層と、
    　前記絶縁層上に形成された第２のｎ型ＧａＮ層と、
    　を有することを特徴とする請求項２に記載の半導体装置。
  4. 　前記トランジスタは、前記基板と前記第２の電子走行層との間に位置していることを特徴とする請求項１に記載の半導体装置。
  5. 　前記第２の電子走行層は、前記基板と前記トランジスタとの間に位置していることを特徴とする請求項１に記載の半導体装置。
  6. 　前記第２の電子走行層は、ｐ型又はｎ型の半導体を含有することを特徴とする請求項１に記載の半導体装置。
  7. 　前記第２の電子走行層は、互いに格子定数が相違する少なくとも２種類の半導体を含有することを特徴とする請求項１に記載の半導体装置。
  8. 　前記第２の電子走行層は、ＧａＮ又はＡｌＧａＮを含有することを特徴とする請求項１に記載の半導体装置。
  9. 　前記トランジスタと前記第２の電子走行層とを絶縁する絶縁層を有することを特徴とする請求項１に記載の半導体装置。
  10. 　前記絶縁層は、ＡｌＮ、ＡｌＧａＮ、ｐ型ＧａＮ、ＦｅドープＧａＮ、Ｓｉ酸化物、Ａｌ酸化物、Ｓｉ窒化物、及びＣからなる群から選択された少なくとも１種を含有することを特徴とする請求項５記載の半導体装置。
  11. 　前記アノード電極は、Ｎｉ、Ｐｄ、及びＰｔからなる群から選択された少なくとも１種を含有することを特徴とする請求項１に記載の半導体装置。
  12. 　基板と、
    　前記基板上に形成されたバッファ層と、
    　前記バッファ層上に形成された第２の電子走行層と、
    　前記第２の電子走行層上に形成された絶縁層と、
    　前記絶縁層上に形成された第１の電子走行層と、
    　前記第１の電子走行層上方に形成された電子供給層と、
    　前記電子供給層上に形成されたキャップ層と、
    　を有することを特徴とする半導体装置。
  13. 　前記キャップ層、前記電子供給層、前記第１の電子走行層、及び前記絶縁層に、前記第２の電子走行層まで達するソース電極及びアノード電極用の開口部が形成され、
    　前記キャップ層、前記電子供給層、前記第１の電子走行層、及び前記絶縁層に前記第２の電子走行層まで達するドレイン電極及びカソード電極用の開口部が形成され、
    　前記ソース電極及び前記アノード電極用の開口部内に、前記第２の電子走行層にショットキー接合するアノード電極が形成され、
    　前記ドレイン電極及び前記カソード電極用の開口部内に、前記第２の電子走行層にオーミック接合するカソード電極が形成され、
    　前記アノード電極が前記電子供給層に接続され、
    　前記カソード電極が前記電子供給層に接続され、
    　前記アノード電極と前記カソード電極との間において、前記電子供給層上方にゲート電極が形成されていることを特徴とする請求項１２に記載の半導体装置。
  14. 　前記電子供給層上に形成されたｎ型ＧａＮ層を更に有することを特徴とする請求項１２に記載の半導体装置。
  15. 　前記ｎ型ＧａＮ層上に形成され、ＡｌＮ又はＡｌＧａＮからなる絶縁層と、
    　前記絶縁層上に形成された第２のｎ型ＧａＮ層と、
    　を更に有することを特徴とする請求項１４に記載の半導体装置。
  16. 　基板と、
    　前記基板上に形成されたバッファ層と、
    　前記バッファ層上に形成された第１の電子走行層と、
    　前記第１の電子走行層上方に形成された電子供給層と、
    　前記電子供給層上に形成されたキャップ層と、
    　前記キャップ層上に形成された絶縁層と、
    　前記絶縁層上に形成された第２の電子走行層と、
    　を有することを特徴とする半導体装置。
  17. 　前記第２の電子走行層、前記絶縁層、前記キャップ層、及び前記電子供給層に、前記第１の電子走行層まで達するソース電極及びアノード電極用の開口部が形成され、
    　前記第２の電子走行層、前記絶縁層、前記キャップ層、及び前記電子供給層に、前記第１の電子走行層まで達するドレイン電極及びカソード電極用の開口部が形成され、
    　前記ソース電極及び前記アノード電極用の開口部内に、前記第２の電子走行層にショットキー接合するアノード電極が形成され、
    　前記ドレイン電極及び前記カソード電極用の開口部内に、前記第２の電子走行層にオーミック接合するカソード電極が形成され、
    　前記アノード電極が前記電子供給層に接続され、
    　前記カソード電極が前記電子供給層に接続され、
    　前記アノード電極と前記カソード電極との間において、前記電子供給層上方にゲート電極が形成されていることを特徴とする請求項１６に記載の半導体装置。
  18. 　前記電子供給層上に形成されたｎ型ＧａＮ層を更に有することを特徴とする請求項１６に記載の半導体装置。
  19. 　前記ｎ型ＧａＮ層上に形成され、ＡｌＮ又はＡｌＧａＮからなる絶縁層と、
    　前記絶縁層上に形成された第２のｎ型ＧａＮ層と、
    　を更に有することを特徴とする請求項１８に記載の半導体装置。
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