JPH0680793B2 - ３次元集積回路 - Google Patents
３次元集積回路Info
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- JPH0680793B2 JPH0680793B2 JP14227385A JP14227385A JPH0680793B2 JP H0680793 B2 JPH0680793 B2 JP H0680793B2 JP 14227385 A JP14227385 A JP 14227385A JP 14227385 A JP14227385 A JP 14227385A JP H0680793 B2 JPH0680793 B2 JP H0680793B2
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- JP
- Japan
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- semiconductor layer
- layer
- electron gas
- dimensional
- dimensional electron
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ヘテロ接合を有する電界効果トランジスタの
３次元集積回路に関する。
３次元集積回路に関する。
（従来の技術） 従来ｎ型AlGaAs/アンドープGaAsヘテロ構造は低温にお
いて極めて大きな電子移動度をもつばかりでなく、常温
においても通常のｎ型GaAsよりも大きな電子移動度をも
つから、高速素子として注目を集めている。一般にこの
種のデバイスはHigh Electron Mability Transistor
（HEMT）と総称されている。このHEMTを用いた集積回路
（以下IC）は1984年IEEE GaAs ICシンポジウムダイジエ
スト第125頁から第128頁に発表されている。このHEMTIC
は４キロビツトのスタテイクランダムアクセスメモリ
（SRAM）である。その大きさは4.76mm×4.35mmであり、
77Kにおいてアクセス時間2nSが実現されている。
いて極めて大きな電子移動度をもつばかりでなく、常温
においても通常のｎ型GaAsよりも大きな電子移動度をも
つから、高速素子として注目を集めている。一般にこの
種のデバイスはHigh Electron Mability Transistor
（HEMT）と総称されている。このHEMTを用いた集積回路
（以下IC）は1984年IEEE GaAs ICシンポジウムダイジエ
スト第125頁から第128頁に発表されている。このHEMTIC
は４キロビツトのスタテイクランダムアクセスメモリ
（SRAM）である。その大きさは4.76mm×4.35mmであり、
77Kにおいてアクセス時間2nSが実現されている。
（発明が解決しようとする問題点） 通常、コンピュータ等のメモリに用いるICには64キロビ
ツトから１メガビツト程度の集積度が必要である。しか
しながら、従来構造のHEMTICでは前述したように４キロ
ビツトでチツプ寸法は既に4.76mm×4.35mmに達している
から、通常半導体ICとして歩留りを考えた場合のチツプ
寸法の限界である1cm×1cmの寸法内には高々16キロビツ
トの集積度としか望めない。さらに、HEMTのような電界
効果トランジスタはバイポーラトランジスタと異なり電
流駆動能力が低いから、寄生容量の介在を極力避ける必
要がある。そこで、配線長をできる限り短くしないとHE
MT本来の高性能は発揮できない。従つて、HEMTICにおい
て集積度を上げることと、配線長を短くすることを同時
に実現して行かなければならない。
ツトから１メガビツト程度の集積度が必要である。しか
しながら、従来構造のHEMTICでは前述したように４キロ
ビツトでチツプ寸法は既に4.76mm×4.35mmに達している
から、通常半導体ICとして歩留りを考えた場合のチツプ
寸法の限界である1cm×1cmの寸法内には高々16キロビツ
トの集積度としか望めない。さらに、HEMTのような電界
効果トランジスタはバイポーラトランジスタと異なり電
流駆動能力が低いから、寄生容量の介在を極力避ける必
要がある。そこで、配線長をできる限り短くしないとHE
MT本来の高性能は発揮できない。従つて、HEMTICにおい
て集積度を上げることと、配線長を短くすることを同時
に実現して行かなければならない。
集積度を上げ、かつ配線長を短くするために、３次元IC
の構想がある。この構想は主としてシリコンICを対象と
したものであり昭和58年の電子通信学会誌、66巻,8号第
831頁〜第834頁に『３次元ICの構想』として発表されて
いる。シリコンICの場合、Siを用いて高抵抗層を実現で
きないという大きな欠点がある。このため従来の構想で
は層間絶縁膜としてSiO2のような非晶質誘導体を用い、
この非晶質誘導体上に再び単結晶Siを成長させなければ
ならず、この点で３次元IC実現の上で大きな難点となつ
ていた。一方、化合物半導体においては比較的簡単に単
結晶高抵抗層を実現できるから、互いに独立した多層の
電子チヤンネルを基板表面に平行して設けることは容易
である。しかしながら多層の電子チヤンネル層を各々独
立に制御するためには制御電極が個別に必要となるが従
来は制御電極を半導体層中に設けることは極めて困難で
あつた。そこで、第５図に断面図で示すようなHEMT3次
元ICが提案されていた。
の構想がある。この構想は主としてシリコンICを対象と
したものであり昭和58年の電子通信学会誌、66巻,8号第
831頁〜第834頁に『３次元ICの構想』として発表されて
いる。シリコンICの場合、Siを用いて高抵抗層を実現で
きないという大きな欠点がある。このため従来の構想で
は層間絶縁膜としてSiO2のような非晶質誘導体を用い、
この非晶質誘導体上に再び単結晶Siを成長させなければ
ならず、この点で３次元IC実現の上で大きな難点となつ
ていた。一方、化合物半導体においては比較的簡単に単
結晶高抵抗層を実現できるから、互いに独立した多層の
電子チヤンネルを基板表面に平行して設けることは容易
である。しかしながら多層の電子チヤンネル層を各々独
立に制御するためには制御電極が個別に必要となるが従
来は制御電極を半導体層中に設けることは極めて困難で
あつた。そこで、第５図に断面図で示すようなHEMT3次
元ICが提案されていた。
第５図ICの原理は、日本国公開特許公報、昭57−30374
（公開昭和57年２月18日）において半導体装置及び製造
方法と題して発表されている。
（公開昭和57年２月18日）において半導体装置及び製造
方法と題して発表されている。
第５図は、この特許公報の第７図に多少修正を加え説明
しやすくしてある。第５図において電子親和力の比較的
小さいｎ型半導体層57,59は電子親和力の比較的大きい
高純度半導体層58,60に接しており、これにより２次元
電子ガス層62および61が生じる。この２次元電子ガス層
を個別に制御するために、選択的にエツチングされ、面
出しされた各層57,59にゲート電極51,52がそれぞれ設け
られている。各２次元電子ガス層62,61にはそれぞれド
レイン電極54,55、ソース電極53,56が設けられている。
なお、第５図においては２次元電子ガス層62と61が平行
しているように書かれているが、前記特許公報の第７図
には複数の２次元電子ガス層は各々或る幅を持ちかつ互
いに一定の角度で交差している。これは各２次元電子ガ
ス層間の電磁的結合を避けるためと説明されている。し
かしながら、これは２次元電子ガス層間の距離を該特許
公報では800Å程度としているからであり、3000Å程度
以上の距離を離せばこの結合は実用上無視できる。また
距離が800Å程度と接近している場合でも２次元電子層
を一層おきにアース層として用いれば結合を無くすこと
ができる。したがつて前記電子層の交差は本質点問題で
ない。いずれにせよ、このような第５図の従来構造にお
いては、複数個の電界効果トランジスタを１つの基板上
に設けることは可能であるが、ゲート電極が各々エツチ
ングによつて選択的に面出しされた層上に設けられてい
るから、実質的集積度は上がらず、さらに配線長はかえ
つて長くなる傾向にあり、３次元ICとしての特徴は出せ
ない。
しやすくしてある。第５図において電子親和力の比較的
小さいｎ型半導体層57,59は電子親和力の比較的大きい
高純度半導体層58,60に接しており、これにより２次元
電子ガス層62および61が生じる。この２次元電子ガス層
を個別に制御するために、選択的にエツチングされ、面
出しされた各層57,59にゲート電極51,52がそれぞれ設け
られている。各２次元電子ガス層62,61にはそれぞれド
レイン電極54,55、ソース電極53,56が設けられている。
なお、第５図においては２次元電子ガス層62と61が平行
しているように書かれているが、前記特許公報の第７図
には複数の２次元電子ガス層は各々或る幅を持ちかつ互
いに一定の角度で交差している。これは各２次元電子ガ
ス層間の電磁的結合を避けるためと説明されている。し
かしながら、これは２次元電子ガス層間の距離を該特許
公報では800Å程度としているからであり、3000Å程度
以上の距離を離せばこの結合は実用上無視できる。また
距離が800Å程度と接近している場合でも２次元電子層
を一層おきにアース層として用いれば結合を無くすこと
ができる。したがつて前記電子層の交差は本質点問題で
ない。いずれにせよ、このような第５図の従来構造にお
いては、複数個の電界効果トランジスタを１つの基板上
に設けることは可能であるが、ゲート電極が各々エツチ
ングによつて選択的に面出しされた層上に設けられてい
るから、実質的集積度は上がらず、さらに配線長はかえ
つて長くなる傾向にあり、３次元ICとしての特徴は出せ
ない。
そこで、本発明の目的は、上記HEMTICの欠点を除去し、
集積度が高く、配線長が短い３次元集積回路を提供する
ことにある。
集積度が高く、配線長が短い３次元集積回路を提供する
ことにある。
（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段
は、半絶縁性基板上にｎ型の半導体層とこのｎ型半導体
層より電子親和力の大きい高純度半導体層との接合界面
が積層状に複数設けられ、前記各接合界面の高純度半導
体層側に生ずる２次元電子ガス層が前記高純度半導体層
その他の高抵抗層により互いに電気的に絶縁された構造
を有し、前記２次元電子ガス層を生成する半導体積層構
造の表面が前記ｎ型半導体層のうちの１つの第１のｎ型
半導体層でなる３次元半導体集積回路において、前記半
絶縁性基板から最も離れた位置すなわち表面側にある第
１の２次元電子ガス層のキャリア数を制御する電圧が印
加されるゲート電極は，該表面に設けられた金属または
ｐ型半導体層から成り、前記第１の２次元電子ガス層以
外の２次元電子ガス層のキャリア数を制御する電圧が印
加されるｐ型半導体層が，前記第１のｎ型半導体層以外
の前記ｎ型半導体層の両層面のうちで前記高純度半導体
層に接合しない側の層面に接合して設けてあることを特
徴とする。
は、半絶縁性基板上にｎ型の半導体層とこのｎ型半導体
層より電子親和力の大きい高純度半導体層との接合界面
が積層状に複数設けられ、前記各接合界面の高純度半導
体層側に生ずる２次元電子ガス層が前記高純度半導体層
その他の高抵抗層により互いに電気的に絶縁された構造
を有し、前記２次元電子ガス層を生成する半導体積層構
造の表面が前記ｎ型半導体層のうちの１つの第１のｎ型
半導体層でなる３次元半導体集積回路において、前記半
絶縁性基板から最も離れた位置すなわち表面側にある第
１の２次元電子ガス層のキャリア数を制御する電圧が印
加されるゲート電極は，該表面に設けられた金属または
ｐ型半導体層から成り、前記第１の２次元電子ガス層以
外の２次元電子ガス層のキャリア数を制御する電圧が印
加されるｐ型半導体層が，前記第１のｎ型半導体層以外
の前記ｎ型半導体層の両層面のうちで前記高純度半導体
層に接合しない側の層面に接合して設けてあることを特
徴とする。
（実施例） 第１図は本発明の一実施例の３次元集積回路を示す断面
図である。図において2,48は小電子親和力ｎ型半導体層
であり、AlGaAs/GaAs系を考えた場合にはｎ型AlGaAsに
相当する。この2,4,8に接して大電子親和力高純度半導
体層3,9が設けられている。AlGaAs/GaAs系ではこの3,9
はノンドープGaAs層に相当する。この場合、小電子親和
力ｎ型半導体層と大電子親和力高純度半導体層との接合
界面の高純度半導体層側には２次元電子ガス層10,11,12
が生じている。この２次元電子ガス層のうち、半絶縁性
基板16より最も離れた（表面側）もの10を制御するシヨ
ツトキー金属（例えばアルミニウム）１からなるゲート
電極が半導体層２の表面に設けられ、２次元電子ガス層
11,12を制御するためのｐ型半導体層（GaAs又はAlGaAs
のどちらでもよい）5,7からなるゲート電極郡が半導体
層中に設けられている。これらのゲート電極群には信号
電圧13,14,15が各々個別に加えられている。
図である。図において2,48は小電子親和力ｎ型半導体層
であり、AlGaAs/GaAs系を考えた場合にはｎ型AlGaAsに
相当する。この2,4,8に接して大電子親和力高純度半導
体層3,9が設けられている。AlGaAs/GaAs系ではこの3,9
はノンドープGaAs層に相当する。この場合、小電子親和
力ｎ型半導体層と大電子親和力高純度半導体層との接合
界面の高純度半導体層側には２次元電子ガス層10,11,12
が生じている。この２次元電子ガス層のうち、半絶縁性
基板16より最も離れた（表面側）もの10を制御するシヨ
ツトキー金属（例えばアルミニウム）１からなるゲート
電極が半導体層２の表面に設けられ、２次元電子ガス層
11,12を制御するためのｐ型半導体層（GaAs又はAlGaAs
のどちらでもよい）5,7からなるゲート電極郡が半導体
層中に設けられている。これらのゲート電極群には信号
電圧13,14,15が各々個別に加えられている。
第１図の構造におけるコンダクシヨンバンドの様子を示
したのが第２図である。第２図では説明しやすくするた
めにAlGaAs/GaAs系としている。図より先ず、アルミニ
ウム１とｎ−AlGaAs2との界面にはシヨツトキー接合が
形成されており、ｎ−AlGaAs2とノンドープGaAs3の接合
界面では電子親和力の差からバンドの不連続が生じ、こ
のため２次元電子ガス層10が生ずる。21はフエルミ準位
である。同じくノンドーブGaAs3およびｎ−AlGaAs4の接
合界面には２次元電子ガス層11が生ずる。ｎ−AlGaAs4
およびｐ−GaAs5の接合界面ではいわゆるｐ−ｎ接合が
形成されている。ノンドープGaAs6は、ほぼ絶縁体と見
なすことができ、ｐ−GaAs5とｐ−GaAs7とのバツフアー
層の役目を持つ。ｐ−GaAs7とｎ−AlGaAs8とはｐ−ｎ接
合を形成し、ｎ−AlGaAs8とノンドープGaAs9の間には２
次元電子ガス層12が生じている。この構造において、第
１図に示されるように個別に信号を入力した場合の、バ
ンドの変化を第３図に示す。
したのが第２図である。第２図では説明しやすくするた
めにAlGaAs/GaAs系としている。図より先ず、アルミニ
ウム１とｎ−AlGaAs2との界面にはシヨツトキー接合が
形成されており、ｎ−AlGaAs2とノンドープGaAs3の接合
界面では電子親和力の差からバンドの不連続が生じ、こ
のため２次元電子ガス層10が生ずる。21はフエルミ準位
である。同じくノンドーブGaAs3およびｎ−AlGaAs4の接
合界面には２次元電子ガス層11が生ずる。ｎ−AlGaAs4
およびｐ−GaAs5の接合界面ではいわゆるｐ−ｎ接合が
形成されている。ノンドープGaAs6は、ほぼ絶縁体と見
なすことができ、ｐ−GaAs5とｐ−GaAs7とのバツフアー
層の役目を持つ。ｐ−GaAs7とｎ−AlGaAs8とはｐ−ｎ接
合を形成し、ｎ−AlGaAs8とノンドープGaAs9の間には２
次元電子ガス層12が生じている。この構造において、第
１図に示されるように個別に信号を入力した場合の、バ
ンドの変化を第３図に示す。
第３図の（ａ）は、アルミニウム１と２次元電子ガス層
10のみに一定の信号電圧（逆バイアス）を加えた状態に
おける第１図実施例のバンド構造を示す図である。この
場合には２次元電子ガス層10は消滅（ピンチオフ）して
いるが他の２次元電子ガス層11および12は存在してい
る。２次元電子ガス層11および12は前記逆バイアス電圧
によつてもちろん影響を受けるがその度合は２次元電子
ガス層10に対するものよりはるかに小さい。特に２次元
電子ガス層10および11の距離を3000Å程度離せば、実用
上その影響は無視できる。第３図（ｂ）は、ｐ−GaAs層
５にのみ一定の信号電圧（逆バイアス）を加えた状態に
おける本実施例のバンド構造を示す図である。この場合
は２次元電子ガス層11のみが消滅（ピンチオフ）してい
る。このときも２次元電子ガス層11および12の距離が30
00Å程度離れていれば実用上、前記電子ガス層11のみが
消滅し、他には影響を与えないとすることができる。第
３図の（ｃ）は、ｐ−GaAs層７にのみ一定の信号電圧
（逆バイアス）が加えられた場合における本実施のバン
ド構造を示す図であり、２次元電子ガス層12のみが消滅
している。
10のみに一定の信号電圧（逆バイアス）を加えた状態に
おける第１図実施例のバンド構造を示す図である。この
場合には２次元電子ガス層10は消滅（ピンチオフ）して
いるが他の２次元電子ガス層11および12は存在してい
る。２次元電子ガス層11および12は前記逆バイアス電圧
によつてもちろん影響を受けるがその度合は２次元電子
ガス層10に対するものよりはるかに小さい。特に２次元
電子ガス層10および11の距離を3000Å程度離せば、実用
上その影響は無視できる。第３図（ｂ）は、ｐ−GaAs層
５にのみ一定の信号電圧（逆バイアス）を加えた状態に
おける本実施例のバンド構造を示す図である。この場合
は２次元電子ガス層11のみが消滅（ピンチオフ）してい
る。このときも２次元電子ガス層11および12の距離が30
00Å程度離れていれば実用上、前記電子ガス層11のみが
消滅し、他には影響を与えないとすることができる。第
３図の（ｃ）は、ｐ−GaAs層７にのみ一定の信号電圧
（逆バイアス）が加えられた場合における本実施のバン
ド構造を示す図であり、２次元電子ガス層12のみが消滅
している。
以上述べてきたように、各２次元電子ガス層は各ゲート
電極により個別に制御することができる。このゲート電
極は表面に設けられたものを除いて、全ての半導体層中
に組み込まれているから、３次元ICを構成した場合、容
易に集積度を上げ、配線長を短くすることができる。
電極により個別に制御することができる。このゲート電
極は表面に設けられたものを除いて、全ての半導体層中
に組み込まれているから、３次元ICを構成した場合、容
易に集積度を上げ、配線長を短くすることができる。
第４図（ａ）は、本発明を集積回路の基本構成要素であ
るインバータに適用して実施した例の断面図である。同
図（ａ）において、表面からｎ−AlGaAs32、ノンドープ
GaAs33、ｎ−AlGaAs34、ｐ−GaAs35、半絶縁性（SI）Ga
As36の順に選択ドープされてなる半導体層の表面には、
AuGe−Niから成るソース電極41、ドレイン電極42,45が
設けられ、AgMn−Auから成るドレイン電極43が設けられ
ている。このAgMn−AuはP+層と、AuGe−NiはN+層とオー
ミツクコンタクトをとるために用いている。ドレイン電
極42と43とはTiPtAuから成る配線金属で接続されてい
る。ソース電極41の下部にはイオン注入（又は拡散又は
選択エピタキシヤル成長）により形成されたN+層が存在
し、２次元電子ガス層48と接続している。ドレイン電極
42の下部にもN+層39が設けられ、２次元電子ガス層48お
よび50と接続している。アルミゲート電極31、ソース電
極41、ドレイン電極42から第１の電界効果トランジスタ
が構成されている。ドレイン電極43の下部にはP+層40が
設けられ、ｐ−GaAs層35と接続している。ドレイン電極
45の下部にはN+層37が設けられ、２次元電子ガス層50と
接続している。ドレイン電極45とソース電極41の間に
は、イオン注入によつてB+,H+等が打ち込まれた絶縁層4
9が設けられ、２次元電子ガス層48を遮断している。ア
イソレーシヨンのための絶縁層46および47が、前記B+,H
+等のイオン注入により形成されている。
るインバータに適用して実施した例の断面図である。同
図（ａ）において、表面からｎ−AlGaAs32、ノンドープ
GaAs33、ｎ−AlGaAs34、ｐ−GaAs35、半絶縁性（SI）Ga
As36の順に選択ドープされてなる半導体層の表面には、
AuGe−Niから成るソース電極41、ドレイン電極42,45が
設けられ、AgMn−Auから成るドレイン電極43が設けられ
ている。このAgMn−AuはP+層と、AuGe−NiはN+層とオー
ミツクコンタクトをとるために用いている。ドレイン電
極42と43とはTiPtAuから成る配線金属で接続されてい
る。ソース電極41の下部にはイオン注入（又は拡散又は
選択エピタキシヤル成長）により形成されたN+層が存在
し、２次元電子ガス層48と接続している。ドレイン電極
42の下部にもN+層39が設けられ、２次元電子ガス層48お
よび50と接続している。アルミゲート電極31、ソース電
極41、ドレイン電極42から第１の電界効果トランジスタ
が構成されている。ドレイン電極43の下部にはP+層40が
設けられ、ｐ−GaAs層35と接続している。ドレイン電極
45の下部にはN+層37が設けられ、２次元電子ガス層50と
接続している。ドレイン電極45とソース電極41の間に
は、イオン注入によつてB+,H+等が打ち込まれた絶縁層4
9が設けられ、２次元電子ガス層48を遮断している。ア
イソレーシヨンのための絶縁層46および47が、前記B+,H
+等のイオン注入により形成されている。
第４図（ｂ）は同図（ａ）の構造の３次元集積回路の等
価回路図である。参照番号は図（ａ），（ｂ）で共通で
ある。ゲート31、ドレイン42、ソース41の電極を有する
駆動用電界効果トランジスタの負荷として、ゲート35、
ドレイン45、ソース42の電極を有する負荷用電界効果ト
ランジスタが接続され、負荷用電界効果トランジスタの
ゲート35およびソース電極42は接続されている。
価回路図である。参照番号は図（ａ），（ｂ）で共通で
ある。ゲート31、ドレイン42、ソース41の電極を有する
駆動用電界効果トランジスタの負荷として、ゲート35、
ドレイン45、ソース42の電極を有する負荷用電界効果ト
ランジスタが接続され、負荷用電界効果トランジスタの
ゲート35およびソース電極42は接続されている。
インバータにおいて、駆動用電界効果トランジスタに関
しては、ゲート長をできるかぎり短くしてゲート・ソー
ス間容量を極力減らし、かつ相互コンダクタンスを極力
大きくする必要があるが、負荷用電界効果トランジスタ
に関してはもともとゲート・ソース間を短絡して使うか
らゲート・ソース間容量を減らす必要がなく、さらに負
荷抵抗としての役目を果すのみであるから相互コンダク
タンスも大きくする必要はない。このように集積回路に
おいては必ずしもすべてのトランジスタを短チヤンネル
化する必要はない。第４図で示した本発明の実施例にお
いては、駆動用電界効果トランジスタは、短ゲート長を
実現しやすい表面にゲート電極を設けており、その下側
には、ゲート長が長くても特性に影響を与えない負荷用
電界効果トランジスタが設けられている。このように本
ICでは特性を低下させることなく、３次元化を行い、集
積度を上げている。さらに、第４図（ａ）のN+層39が示
しているように、２次元電子ガス層48と50とはこのN+層
39によって3000Å程度の距離を直接に結ばれており、配
線長が短かくできる。
しては、ゲート長をできるかぎり短くしてゲート・ソー
ス間容量を極力減らし、かつ相互コンダクタンスを極力
大きくする必要があるが、負荷用電界効果トランジスタ
に関してはもともとゲート・ソース間を短絡して使うか
らゲート・ソース間容量を減らす必要がなく、さらに負
荷抵抗としての役目を果すのみであるから相互コンダク
タンスも大きくする必要はない。このように集積回路に
おいては必ずしもすべてのトランジスタを短チヤンネル
化する必要はない。第４図で示した本発明の実施例にお
いては、駆動用電界効果トランジスタは、短ゲート長を
実現しやすい表面にゲート電極を設けており、その下側
には、ゲート長が長くても特性に影響を与えない負荷用
電界効果トランジスタが設けられている。このように本
ICでは特性を低下させることなく、３次元化を行い、集
積度を上げている。さらに、第４図（ａ）のN+層39が示
しているように、２次元電子ガス層48と50とはこのN+層
39によって3000Å程度の距離を直接に結ばれており、配
線長が短かくできる。
なお、前述の実施例においては、表面に設けられたゲー
トはシヨツトキー金属から構成されているが、このゲー
トは金属に限らず、ｐ型半導体層でもよいことはいうま
でもない。さらに、本実施例においてはAlGaAs/GaAs系
を例に挙げたが、半導体系はこれに限らず、電子親和力
に差があり、格子定数がほぼ一致していればどのような
半導体のペアでもよい。
トはシヨツトキー金属から構成されているが、このゲー
トは金属に限らず、ｐ型半導体層でもよいことはいうま
でもない。さらに、本実施例においてはAlGaAs/GaAs系
を例に挙げたが、半導体系はこれに限らず、電子親和力
に差があり、格子定数がほぼ一致していればどのような
半導体のペアでもよい。
（発明の効果） このように、本発明によれば、従来のHEMTICの欠点を除
去し、２次元電子ガス層の制御電極が半導体層中に設け
られて集積度が上がり、配線長が短くなつた３次元集積
回路が得られる。そこで、本発明は、超高速、高集積半
導体ICにおいて用いられると、その効果は極めて著し
い。
去し、２次元電子ガス層の制御電極が半導体層中に設け
られて集積度が上がり、配線長が短くなつた３次元集積
回路が得られる。そこで、本発明は、超高速、高集積半
導体ICにおいて用いられると、その効果は極めて著し
い。
第１図は本発明の一実施例を示す断面図、第２図は第１
図実施例におけるコンダクシヨンバンドを示す図、第３
図（ａ）〜（ｃ）は第１図実施例において互いに異なる
ゲート電極に信号電圧を加えた場合におけるコンダクシ
ヨンバンドをそれぞれ示す図、第４図（ａ）は本発明の
別の実施例を示す断面図、同図（ｂ）は本図（ａ）の等
価回路図、第５図は従来の３次元ICの一例を示す断面図
である。 2,4,8,32,34,57,59……小電力親和力ｎ型半導体層、3,
9,3358,60……大電子親和力高純度半導体層、5,7,35…
…ｐ型半導体層、１……シヨツトキー金属。
図実施例におけるコンダクシヨンバンドを示す図、第３
図（ａ）〜（ｃ）は第１図実施例において互いに異なる
ゲート電極に信号電圧を加えた場合におけるコンダクシ
ヨンバンドをそれぞれ示す図、第４図（ａ）は本発明の
別の実施例を示す断面図、同図（ｂ）は本図（ａ）の等
価回路図、第５図は従来の３次元ICの一例を示す断面図
である。 2,4,8,32,34,57,59……小電力親和力ｎ型半導体層、3,
9,3358,60……大電子親和力高純度半導体層、5,7,35…
…ｐ型半導体層、１……シヨツトキー金属。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (2)
- 【請求項１】半絶縁性基板上にｎ型の半導体層とこのｎ
型半導体層より電子親和力の大きい高純度半導体層との
接合界面が積層状に複数設けられ、前記各接合界面の高
純度半導体層側に生ずる２次元電子ガス層が前記高純度
半導体層その他の高抵抗層により互いに電気的に絶縁さ
れた構造を有し、前記２次元電子ガス層を生成する半導
体積層構造の表面が前記ｎ型半導体層のうちの１つの第
１のｎ型半導体層でなる３次元半導体集積回路におい
て、前記半絶縁性基板から最も離れた位置すなわち表面
側にある第１の２次元電子ガス層のキャリア数を制御す
る電圧が印加されるゲート電極は，該表面に設けられた
金属またはｐ型半導体層から成り、前記第１の２次元電
子ガス層以外の２次元電子ガス層のキャリア数を制御す
る電圧が印加されるｐ型半導体層が，前記第１のｎ型半
導体層以外の前記ｎ型半導体層の両層面のうちで前記高
純度半導体層に接合しない側の層面に接合して設けてあ
ることを特徴とする３次元集積回路。 - 【請求項２】前記半絶縁性基板上にこの半絶縁性基板に
接した側から順に前記ｐ型半導体層である第１の半導体
層、この第１の半導体層よりも電子親和力の小さい前記
ｎ型半導体層である第２の半導体層、前記高純度半導体
層である第３の半導体層、前記ｎ型半導体層である第４
の半導体層が設けられ、この第４の半導体層の表面に前
記ゲート電極をはさんで第１のソース電極及び第１のド
レイン電極が設けてあり、前記第１のソース電極が前記
ゲート電極と第２のドレイン電極との間に位置するよう
に第２のドレイン電極が設けてあり、前記第１のソース
電極と前記第２のドレイン電極との間には前記第４の半
導体層表面から前記第３の半導体層の中間部にまで達す
る絶縁領域が設けてあり、前記第１のソース電極の下部
にはｎ型不純物が前記第４の半導体層表面から前記第４
及び第３の半導体層の界面に生ずる２次元電子ガス層に
接触する位置までドープしてあり、前記第１のドレイン
電極の一部分の下部にはｎ型不純物が前記第４の半導体
層表面から前記第２及び第３の半導体層の界面に生ずる
２次元電子ガス層に接触する位置までドープしてあり、
前記第１のドレイン電極の他の一部分にはｐ型不純物が
前記第４の半導体層表面から前記第１の半導体層に達す
るまでドープしてあり、前記第２のドレイン電極の下部
にはｎ型不純物が前記第４の半導体層表面から前記第２
及び第３の半導体層の界面に生ずる２次元電子ガス層に
接触する位置までドープしてあることを特徴とする特許
請求の範囲第１項記載の３次元集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14227385A JPH0680793B2 (ja) | 1985-06-28 | 1985-06-28 | ３次元集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14227385A JPH0680793B2 (ja) | 1985-06-28 | 1985-06-28 | ３次元集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS622646A JPS622646A (ja) | 1987-01-08 |
| JPH0680793B2 true JPH0680793B2 (ja) | 1994-10-12 |
Family
ID=15311515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14227385A Expired - Lifetime JPH0680793B2 (ja) | 1985-06-28 | 1985-06-28 | ３次元集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680793B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103109369B (zh) | 2010-06-24 | 2016-04-06 | 富士通株式会社 | 半导体装置 |
| JP5845568B2 (ja) | 2010-11-02 | 2016-01-20 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2011249821A (ja) * | 2011-07-12 | 2011-12-08 | Renesas Electronics Corp | 半導体装置 |
-
1985
- 1985-06-28 JP JP14227385A patent/JPH0680793B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS622646A (ja) | 1987-01-08 |
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