JPS622646A - ３次元集積回路 - Google Patents
３次元集積回路Info
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- JPS622646A JPS622646A JP14227385A JP14227385A JPS622646A JP S622646 A JPS622646 A JP S622646A JP 14227385 A JP14227385 A JP 14227385A JP 14227385 A JP14227385 A JP 14227385A JP S622646 A JPS622646 A JP S622646A
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- Japan
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- semiconductor layer
- layer
- layers
- type
- electron gas
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ヘテロ接合を有する電界効果トランジスタの
３次元集積回路に関する。
３次元集積回路に関する。
（従来の技術）
従来ｎ型ＡｊＧａＡｓ ／アンドープＧａＡｓ ヘテロ
構造は低温において極めて大きな電子移動度をもつばか
りでなく、常温においても通常のｎ型ＧａＡｓよシも大
きな電子移動度をもつから、高速素子として注目を集め
ている。一般にこの種のデバイスはＨｌｇｈ Ｅｌｅｃ
ｔｒｏｎ ＭｏｂｉＩｉｔｙ Ｔｒａｎｓｉｓｔｏｒ（
ＨＫＭＴ）と総称されている。このＨＩＭＴを用いた集
積回路（以下ＸＣ）は１９８４年ＩＫＫＥＧａＡｓＩＣ
シンポジウムダイジェスト第１２５頁から第１２８頁に
発表されている。このＨＥＭＴＩＣは４キロピツドのス
タテイクランダムアクセスメモＩＪ （Ｓ ＲＡ Ｍ
）である。その大きさｌｄ４．７６ｗＸ４．３５＋ｍで
あり、７７Ｋにおいてアクセス時間２ｎｓが実現されて
いる。
構造は低温において極めて大きな電子移動度をもつばか
りでなく、常温においても通常のｎ型ＧａＡｓよシも大
きな電子移動度をもつから、高速素子として注目を集め
ている。一般にこの種のデバイスはＨｌｇｈ Ｅｌｅｃ
ｔｒｏｎ ＭｏｂｉＩｉｔｙ Ｔｒａｎｓｉｓｔｏｒ（
ＨＫＭＴ）と総称されている。このＨＩＭＴを用いた集
積回路（以下ＸＣ）は１９８４年ＩＫＫＥＧａＡｓＩＣ
シンポジウムダイジェスト第１２５頁から第１２８頁に
発表されている。このＨＥＭＴＩＣは４キロピツドのス
タテイクランダムアクセスメモＩＪ （Ｓ ＲＡ Ｍ
）である。その大きさｌｄ４．７６ｗＸ４．３５＋ｍで
あり、７７Ｋにおいてアクセス時間２ｎｓが実現されて
いる。
（発明が解決しようとする問題点）
通常、コンピュータ等のメモリに用いるＩＣには６４キ
ロビツトから１メガビット程度の集積度が必要である。
ロビツトから１メガビット程度の集積度が必要である。
しかしながら、従来構造のＨＲＭＴＩＣでは前述したよ
うに４キロビツトでチップ寸法は既に４．７６ｍＸ ４
．３５ｍＫ達しているから、通常半導体ＩＣとして歩留
りを考えだ場合のチップ寸法の限界である１ｍＸ１ｃＩ
ＩＬの寸法内には高々１６キロビツトの集積度としか望
めない。さらに、ＨＫＭＴのような電界効果トランジス
タはバイポーラトランジスタと異なＩ）を流駆動能力が
低いから、寄生容量の介在を極力避ける必要がある。そ
こで、配線長をできる限り短くしないとＨＫＭＴ本来の
高性能は発揮できない。従って、ＨＥＭＴＩＣにおいて
は集積度を上げることと、配線長を短くすることを同時
に実現して行かなければならない。
うに４キロビツトでチップ寸法は既に４．７６ｍＸ ４
．３５ｍＫ達しているから、通常半導体ＩＣとして歩留
りを考えだ場合のチップ寸法の限界である１ｍＸ１ｃＩ
ＩＬの寸法内には高々１６キロビツトの集積度としか望
めない。さらに、ＨＫＭＴのような電界効果トランジス
タはバイポーラトランジスタと異なＩ）を流駆動能力が
低いから、寄生容量の介在を極力避ける必要がある。そ
こで、配線長をできる限り短くしないとＨＫＭＴ本来の
高性能は発揮できない。従って、ＨＥＭＴＩＣにおいて
は集積度を上げることと、配線長を短くすることを同時
に実現して行かなければならない。
集積度を上げ、かつ配線長を短くするために、３次元Ｉ
Ｃの構想がある。この構想は主としてシリコンエＣを対
象としたものであり昭和５８年の電子通信学会誌、６６
巻、８号第８３１頁〜第８３４頁に「３次元ＩＣの構想
」として発表されている。シリコ７ＩＣの場合、Ｓｉを
用いて高抵抗層を実現できないという大きな欠点がある
。このため従来の構想では層間絶縁膜としてＳ１０．の
ような非晶質誘電体を用い、この非晶質防電体上に再び
単結晶Ｓ１を成長させなければならず、この点で３次元
ＩＣ実現の上で大きな難点となっていた。一方、化合物
半導体においては比較的簡単に単結晶高抵抗層を実現で
きるから、互いに独立した多層の電子チャンネルを基板
表面に平行して設けることは容易である。しかしながら
多層の電子チャンネル層を各々独立に制御するためには
制御電極が個別に必要となるが従来は制御電極を半導体
層中に設けることが極めて困難であった。そこで、第５
図に断面図で示すようなＨＥＭＴ ３次元ＩＣが提案
されていた。
Ｃの構想がある。この構想は主としてシリコンエＣを対
象としたものであり昭和５８年の電子通信学会誌、６６
巻、８号第８３１頁〜第８３４頁に「３次元ＩＣの構想
」として発表されている。シリコ７ＩＣの場合、Ｓｉを
用いて高抵抗層を実現できないという大きな欠点がある
。このため従来の構想では層間絶縁膜としてＳ１０．の
ような非晶質誘電体を用い、この非晶質防電体上に再び
単結晶Ｓ１を成長させなければならず、この点で３次元
ＩＣ実現の上で大きな難点となっていた。一方、化合物
半導体においては比較的簡単に単結晶高抵抗層を実現で
きるから、互いに独立した多層の電子チャンネルを基板
表面に平行して設けることは容易である。しかしながら
多層の電子チャンネル層を各々独立に制御するためには
制御電極が個別に必要となるが従来は制御電極を半導体
層中に設けることが極めて困難であった。そこで、第５
図に断面図で示すようなＨＥＭＴ ３次元ＩＣが提案
されていた。
第５図ＩＣの原理は、日本国公開特許公報、昭５７−３
０３７４（公開昭和５７年２月１８日）において半導体
装置及び製造方法と題して発表されている。
０３７４（公開昭和５７年２月１８日）において半導体
装置及び製造方法と題して発表されている。
第５図は、この特許公報の第７図に多少修正を加え説明
しやすくしである。Ｗ；５図において電子親和力の比較
的小さいｎ型半導体層５７．５９は電子親和力の比較的
大きい高純度半導体層５８゜６０に接しておシ、これに
より２次元電子ガス層６２および６１が生ずる。この２
次元電子ガス層を個別に制御するために、選択的にエツ
チングされ、面出しされた各層５Ｌ５９にゲート電極５
１．５２がそれぞれ設けられている。各２次元電子ガス
層６２．６１にはそれぞれドレイン電極５４．５５、ソ
ース電極５３．５６が設けられている。なお、第５図に
おいては２次元電子ガス層６２と６１が平行しているよ
うに書かれているが、前記特許公報の第７図には複数の
２次元電子ガス層は各々成る幅を持ちかつ互いに一定の
角度で交差している。これは各２次元電子ガス層間の電
磁的結合を避けるためと説明されている。しかしながら
、これは２次元電子ガス層間の距離を該特許公報では８
００人程度としているからであり、３０００λ程度以上
の距離を離せばこの結合は実用上無視できる。また距離
が８００λ程度と接近している場合でも２次元電子層を
一層おきにアー°ス層として用いれば結合を無くするこ
とができる。
しやすくしである。Ｗ；５図において電子親和力の比較
的小さいｎ型半導体層５７．５９は電子親和力の比較的
大きい高純度半導体層５８゜６０に接しておシ、これに
より２次元電子ガス層６２および６１が生ずる。この２
次元電子ガス層を個別に制御するために、選択的にエツ
チングされ、面出しされた各層５Ｌ５９にゲート電極５
１．５２がそれぞれ設けられている。各２次元電子ガス
層６２．６１にはそれぞれドレイン電極５４．５５、ソ
ース電極５３．５６が設けられている。なお、第５図に
おいては２次元電子ガス層６２と６１が平行しているよ
うに書かれているが、前記特許公報の第７図には複数の
２次元電子ガス層は各々成る幅を持ちかつ互いに一定の
角度で交差している。これは各２次元電子ガス層間の電
磁的結合を避けるためと説明されている。しかしながら
、これは２次元電子ガス層間の距離を該特許公報では８
００人程度としているからであり、３０００λ程度以上
の距離を離せばこの結合は実用上無視できる。また距離
が８００λ程度と接近している場合でも２次元電子層を
一層おきにアー°ス層として用いれば結合を無くするこ
とができる。
したがって前記電子層の交差は本質点問題でない。
いずれにせよ、このような第５図の従来構造においては
、複数個の電界効果トランジスタを１つの基板上に設け
ることは可能であるが、ゲート電極が各々エツチングに
よって選択的に面出しされた層上に設けられているから
、実質的集積度は上がらず、さらに配線長はかえって長
くなる傾向にあり、３次元ＩＣとしての特徴は出せない
。
、複数個の電界効果トランジスタを１つの基板上に設け
ることは可能であるが、ゲート電極が各々エツチングに
よって選択的に面出しされた層上に設けられているから
、実質的集積度は上がらず、さらに配線長はかえって長
くなる傾向にあり、３次元ＩＣとしての特徴は出せない
。
そこで、本発明の目的は、上記１（ＥＭＴ ＩＣの欠点
を除去し、集積度が高く、配線長が短い３次元集積回路
を提供することにある。
を除去し、集積度が高く、配線長が短い３次元集積回路
を提供することにある。
（問題点を解決するだめの手段）
前述の問題点を解決するために本発明が提供する手段は
、ｎ型の半導体層と前記ｎ型半導体層より電子親和力の
大きい高純度半導体層との接合界面に生ずる２次元電子
ガス層が高抵抗層を間にはさんで複数層にわたって高抵
抗基板上に設けられた３次元半導体集積回路において、
前記高抵抗基板から最も離れた位置にある第１の２次元
電子ガス層のキャリア数を制御する電圧が印加されるゲ
ート電極は、基板の表面に設けられた金属またはｐ型半
導体層から成り、前記第゛１の２次元電子ガス層以外の
２次元電子ガス層のキャリア数を制御する電圧が印加さ
れるｐ型半導体層が、前記ｎ型半導体層の前記接合界面
と反対側に設けてあることを特徴とする。
、ｎ型の半導体層と前記ｎ型半導体層より電子親和力の
大きい高純度半導体層との接合界面に生ずる２次元電子
ガス層が高抵抗層を間にはさんで複数層にわたって高抵
抗基板上に設けられた３次元半導体集積回路において、
前記高抵抗基板から最も離れた位置にある第１の２次元
電子ガス層のキャリア数を制御する電圧が印加されるゲ
ート電極は、基板の表面に設けられた金属またはｐ型半
導体層から成り、前記第゛１の２次元電子ガス層以外の
２次元電子ガス層のキャリア数を制御する電圧が印加さ
れるｐ型半導体層が、前記ｎ型半導体層の前記接合界面
と反対側に設けてあることを特徴とする。
（実施例）
第１図は本発明の一実施例の３次元集積回路を示す断面
図である。図において２． ４． ８は小電子親和力ｎ
型半導体層であシ、ＡｊＧａＡｓ ／ ＧａＡｓ系を考
えた場合にはｎ型ＡｚＧａＡθに相当する。この２、
４． ８に接して大電子親和力高純度半導体層３．９が
設けられている。ＡｊＧａＡｓ ／ ＧａＡｓ系ではこ
の３，９はノンドーグＧａＡｓ層に相当する。この場合
、小電子親和力ｎ型半導体層と大電子親和力高純度半導
体層との接合界面の高純度半導体層側には２次元電子ガ
ス層１０．１１．１２が生じている。この２次元電子ガ
ス層のうち、半絶縁性基板１６より最も離れた（表面側
）もの１０を制御するショットキー金属（例えばアルミ
ニウム）１からなるゲート電極が半導体層２の表面に設
けられ、２次元電子ガス層１１．１２を制御するための
ｐ型半導体層（ＧａＡｇ又はＡＪＧａＡＢのどちらでも
よい）５，７からなるゲート電極群が半導体層中に設け
られている。これらのゲート電極群には信号電圧１３’
、１４．１５が各々個別に加えられている。
図である。図において２． ４． ８は小電子親和力ｎ
型半導体層であシ、ＡｊＧａＡｓ ／ ＧａＡｓ系を考
えた場合にはｎ型ＡｚＧａＡθに相当する。この２、
４． ８に接して大電子親和力高純度半導体層３．９が
設けられている。ＡｊＧａＡｓ ／ ＧａＡｓ系ではこ
の３，９はノンドーグＧａＡｓ層に相当する。この場合
、小電子親和力ｎ型半導体層と大電子親和力高純度半導
体層との接合界面の高純度半導体層側には２次元電子ガ
ス層１０．１１．１２が生じている。この２次元電子ガ
ス層のうち、半絶縁性基板１６より最も離れた（表面側
）もの１０を制御するショットキー金属（例えばアルミ
ニウム）１からなるゲート電極が半導体層２の表面に設
けられ、２次元電子ガス層１１．１２を制御するための
ｐ型半導体層（ＧａＡｇ又はＡＪＧａＡＢのどちらでも
よい）５，７からなるゲート電極群が半導体層中に設け
られている。これらのゲート電極群には信号電圧１３’
、１４．１５が各々個別に加えられている。
第１図の構造におけるコンダクションバンドの様子を示
したのが第２図である。第２図では説明しやすくするた
めにＡｌＧａＡｓ ／ ＧａＡｓ 系としている。図
より先ず、アルミニウム１とｎ −ＡｊＧａＡｓ２との
界面にはクヨットキー接合が形成されており、ｎ −Ａ
ｌＧａＡａ ２とノンドープＧａＡａ ３ の接合界
面では電子親和力の差からバンドの不連続が生じ、この
ため２次元電子ガス層１０が生ずる。
したのが第２図である。第２図では説明しやすくするた
めにＡｌＧａＡｓ ／ ＧａＡｓ 系としている。図
より先ず、アルミニウム１とｎ −ＡｊＧａＡｓ２との
界面にはクヨットキー接合が形成されており、ｎ −Ａ
ｌＧａＡａ ２とノンドープＧａＡａ ３ の接合界
面では電子親和力の差からバンドの不連続が生じ、この
ため２次元電子ガス層１０が生ずる。
２１はフェルミ準位である。同じくノンドープＧａＡｓ
３およびｎ −ｋｌ ＧａＡｓ ４の接合界面には２
次元電子ガス層１１が生ずる。ｎ −ｋｌ ＧａＡｓ
４およびｐ −ＧａＡｓ ５の接合界面ではいわゆるｐ
−ｎ接合が形成されている。ノンドープＧａＡｓ ６
は、はぼ絶縁体と見なすことができ、ｐ −ＧａＡｓ
５とｐ −ＧａＡｓ ７とのバッファ一層の役目を持つ
。ｐ−ＧａＡａ ７とｎ−んｇＧａＡｓ ８とはｐ−ｎ
接合を形成し、ｎ −ＡＡ！ ＧａＡｓ ８とノンドー
プＧａＡｓ ９の間には２次元電子ガス層１２が生じて
いる。この構造において、第１図に示されるように個別
に信号を入力した場合の、バンドの変化を第３図に示す
。
３およびｎ −ｋｌ ＧａＡｓ ４の接合界面には２
次元電子ガス層１１が生ずる。ｎ −ｋｌ ＧａＡｓ
４およびｐ −ＧａＡｓ ５の接合界面ではいわゆるｐ
−ｎ接合が形成されている。ノンドープＧａＡｓ ６
は、はぼ絶縁体と見なすことができ、ｐ −ＧａＡｓ
５とｐ −ＧａＡｓ ７とのバッファ一層の役目を持つ
。ｐ−ＧａＡａ ７とｎ−んｇＧａＡｓ ８とはｐ−ｎ
接合を形成し、ｎ −ＡＡ！ ＧａＡｓ ８とノンドー
プＧａＡｓ ９の間には２次元電子ガス層１２が生じて
いる。この構造において、第１図に示されるように個別
に信号を入力した場合の、バンドの変化を第３図に示す
。
第３図の（ａ）は、アルミニウム１と２次元電子ガス層
ｌＯのみに一定の信号電圧（逆バイアス）を加えた状態
における第１図実施例のバンド構造を示す図である。こ
の場合には２次元電子ガス層１０は消滅（ｌ；″ンチオ
フ）しているが他の２次元電子ガス層１１および１２は
存在している。２次元電子ガス層１１および１２は前記
逆バイアス電圧によってもちろん影響を受けるがその度
合は２次元電子ガス層１０に対するものよりはるかに・
〕＼さい・特に２次元電子ガス層ｌＯおよび１１の距離
を３ｏｏｏＪ程度離せば、実用上その影響は無視できる
。第３図（ｋｌ）は、ｐ −ＧａＡｓ層５にのみ一定の
信号電圧（逆バイアス）を加えた状態における本実施例
のバンド構造を示す図である。この場合は２次元電子ガ
ス層１１のみが消滅（ビ／チオフ）している。このとき
も２次元電子ガス層１１および１２の距離が３０００λ
程度離れていれば実用上、前記電子ガス層１１のみが消
滅し、他には影響を与えないとすることができる。第３
図の（Ｃ）は、ｐ−ＧａＡｓ層７にのみ一定の信号電圧
（逆バイアス）が加えられた場合における本実施のバン
ド構造を示す図であり、２次元電子ガス層１２のみが消
滅しているう 以上述べてきたように、各２次元電子ガス層は各ゲート
電極により個別に制御することができる。
ｌＯのみに一定の信号電圧（逆バイアス）を加えた状態
における第１図実施例のバンド構造を示す図である。こ
の場合には２次元電子ガス層１０は消滅（ｌ；″ンチオ
フ）しているが他の２次元電子ガス層１１および１２は
存在している。２次元電子ガス層１１および１２は前記
逆バイアス電圧によってもちろん影響を受けるがその度
合は２次元電子ガス層１０に対するものよりはるかに・
〕＼さい・特に２次元電子ガス層ｌＯおよび１１の距離
を３ｏｏｏＪ程度離せば、実用上その影響は無視できる
。第３図（ｋｌ）は、ｐ −ＧａＡｓ層５にのみ一定の
信号電圧（逆バイアス）を加えた状態における本実施例
のバンド構造を示す図である。この場合は２次元電子ガ
ス層１１のみが消滅（ビ／チオフ）している。このとき
も２次元電子ガス層１１および１２の距離が３０００λ
程度離れていれば実用上、前記電子ガス層１１のみが消
滅し、他には影響を与えないとすることができる。第３
図の（Ｃ）は、ｐ−ＧａＡｓ層７にのみ一定の信号電圧
（逆バイアス）が加えられた場合における本実施のバン
ド構造を示す図であり、２次元電子ガス層１２のみが消
滅しているう 以上述べてきたように、各２次元電子ガス層は各ゲート
電極により個別に制御することができる。
このゲート電極は表面に設けられたものを除いて、全て
半導体層中に組み込まれているから、３次元ＩＣを構成
した場合、容易に集積度を上げ、配線長を短くすること
ができる。
半導体層中に組み込まれているから、３次元ＩＣを構成
した場合、容易に集積度を上げ、配線長を短くすること
ができる。
第４図（ａ）は、本発明を集積回路の基本構成要素であ
るインバータに適用して実施した例の断面図である。同
図（ａ）において、表面からｎ −ｆｔＧａＡｓ３２、
／’７ドーブＧａＡｓ ３３、ｎ −ＡｊＧａＡｓ ３
４、ｐ −ＧａＡｓ ３５、半絶縁性（ＳＩ ） Ｇａ
Ａｓ ３６の順に選択ドープされてなる半導体層の表面
には、ＡｕＧθ−Ｎ１から成るソース電極４１． ド
レイン電極４２．４５が設けられ、ＡｐＭｎ−Ａｕから
成るドレイン電極４３が設けられている。このＡ、９Ｍ
ｎ −ＡｕはＰ＋層と、ＡｕＧ５−Ｎ１はＮＮとオーミ
ックコンタクトをとるために用いている。ドレイン電極
４２と４３とはＴｉＰｔＡｕから成る配線金属で接続さ
れている。ソース電極４１の下部にはイオン注入（又は
拡散又は選択エピタキシャル成長）に＋ ゛ より形成されたＮ 層が存在し、２次元電子ガス層４８
と接続している。ドレイン電極、極４２の下部にもＮ＋
層３９が設けられ、２次元電子ガス層４８および５０と
接続している。アルミゲート電極３１、ソース電極４１
． ドレイン電極４２から第１の電界効果トランジス
タが構成されている。
るインバータに適用して実施した例の断面図である。同
図（ａ）において、表面からｎ −ｆｔＧａＡｓ３２、
／’７ドーブＧａＡｓ ３３、ｎ −ＡｊＧａＡｓ ３
４、ｐ −ＧａＡｓ ３５、半絶縁性（ＳＩ ） Ｇａ
Ａｓ ３６の順に選択ドープされてなる半導体層の表面
には、ＡｕＧθ−Ｎ１から成るソース電極４１． ド
レイン電極４２．４５が設けられ、ＡｐＭｎ−Ａｕから
成るドレイン電極４３が設けられている。このＡ、９Ｍ
ｎ −ＡｕはＰ＋層と、ＡｕＧ５−Ｎ１はＮＮとオーミ
ックコンタクトをとるために用いている。ドレイン電極
４２と４３とはＴｉＰｔＡｕから成る配線金属で接続さ
れている。ソース電極４１の下部にはイオン注入（又は
拡散又は選択エピタキシャル成長）に＋ ゛ より形成されたＮ 層が存在し、２次元電子ガス層４８
と接続している。ドレイン電極、極４２の下部にもＮ＋
層３９が設けられ、２次元電子ガス層４８および５０と
接続している。アルミゲート電極３１、ソース電極４１
． ドレイン電極４２から第１の電界効果トランジス
タが構成されている。
ドレイン電極４３の下部には２層４０が設けられ、ｐ
−ＧａＡｓ層３５と接続している。ドレイン電極４５の
下部にはＮ 層３７が設けられ、２次元電子ガス層５０
と接続している。ドレイン電極４５とソース電極４１の
間には、イオン注入によってＢ、Ｈ等が打ち込まれた絶
縁層４９が設けられ、２次元電子ガス層４８を遮断して
いる。アイソレーションのための絶縁層４６および４７
が、前記Ｂ”、 Ｈ＋等のイオン注入により形成されて
いる。
−ＧａＡｓ層３５と接続している。ドレイン電極４５の
下部にはＮ 層３７が設けられ、２次元電子ガス層５０
と接続している。ドレイン電極４５とソース電極４１の
間には、イオン注入によってＢ、Ｈ等が打ち込まれた絶
縁層４９が設けられ、２次元電子ガス層４８を遮断して
いる。アイソレーションのための絶縁層４６および４７
が、前記Ｂ”、 Ｈ＋等のイオン注入により形成されて
いる。
第４図（ｂ）は同図（ａ）の構造の３次元集積回路の等
価回路図である。参照番号は図（ａ）、 （ｂ）で共通
である。ゲート３１、ドレイン４２、ソース４１の電極
を有する駆動用電界効果トランジスタの負荷として、ゲ
ート３５、ドレイン４５、ソース４２の電極を有する負
荷用電界効果トランジスタが接続され、負荷用電界効果
トランジスタのゲート３５およびソース電極４２は接続
されている。
価回路図である。参照番号は図（ａ）、 （ｂ）で共通
である。ゲート３１、ドレイン４２、ソース４１の電極
を有する駆動用電界効果トランジスタの負荷として、ゲ
ート３５、ドレイン４５、ソース４２の電極を有する負
荷用電界効果トランジスタが接続され、負荷用電界効果
トランジスタのゲート３５およびソース電極４２は接続
されている。
インバータにおいて、駆動用電界効果トランジスタに関
しては、ゲート長をできるかぎり短り］−でゲート・ソ
ース間容量を極力減らし、かつ相互コンダクタンスを極
力大きくする必要があるが、負荷用電界効果トランジス
タに関してはもともとゲート・ソース間を短絡して使う
からゲート・ソース間容量を減らす必要がなく、さらに
負荷抵抗としての役目を果すのみであるから相互コンダ
クタンスも大きくする必要はない。このように集積回路
においては必ずしもすべてのトランジスタを短チャンネ
ル化する必要はない。第４図で示した本発明の実施例に
おいては、駆動用電界効果トランジスタは、短ゲート長
を実現しやすい表面にゲート電極を設けておシ、その下
側には、ゲート長が長くても特性に影響を与えない負荷
用電界効果トランジスタが設けられている。このように
本ＸＣでは特性を低下させることなく、３次元化を行い
、集積度を上げている。さらに、第４図（ａ）のＮ 層
３９が示しているように、２次元電子ガス層４８と５０
とはこのＮ 層３９によって３０００人程度０距離を直
接に結ばれており、配線長が短かくできる。
しては、ゲート長をできるかぎり短り］−でゲート・ソ
ース間容量を極力減らし、かつ相互コンダクタンスを極
力大きくする必要があるが、負荷用電界効果トランジス
タに関してはもともとゲート・ソース間を短絡して使う
からゲート・ソース間容量を減らす必要がなく、さらに
負荷抵抗としての役目を果すのみであるから相互コンダ
クタンスも大きくする必要はない。このように集積回路
においては必ずしもすべてのトランジスタを短チャンネ
ル化する必要はない。第４図で示した本発明の実施例に
おいては、駆動用電界効果トランジスタは、短ゲート長
を実現しやすい表面にゲート電極を設けておシ、その下
側には、ゲート長が長くても特性に影響を与えない負荷
用電界効果トランジスタが設けられている。このように
本ＸＣでは特性を低下させることなく、３次元化を行い
、集積度を上げている。さらに、第４図（ａ）のＮ 層
３９が示しているように、２次元電子ガス層４８と５０
とはこのＮ 層３９によって３０００人程度０距離を直
接に結ばれており、配線長が短かくできる。
なお、前述の実施例においては、表面に設けられたゲー
トはショットキー金属から構成されているが、このゲー
トは金属に限らず、ｐ型半導体層でもよいことはいうま
でもない。さらに、本実施例においてはＡｊＧａＡｓ／
ＧａＡｓ系を例に挙げたが、半導体系はこれに限らず
、電子親和力に差があり、格子定数がほぼ一致していれ
ばどのような半導体のベアでもよい。
トはショットキー金属から構成されているが、このゲー
トは金属に限らず、ｐ型半導体層でもよいことはいうま
でもない。さらに、本実施例においてはＡｊＧａＡｓ／
ＧａＡｓ系を例に挙げたが、半導体系はこれに限らず
、電子親和力に差があり、格子定数がほぼ一致していれ
ばどのような半導体のベアでもよい。
（発明の効果〕
このように、本発明によれば、従来のＨＥＭＴＩＣの欠
点を除去し、２次元電子ガス層の制御電極が半導体層中
に設けられて集積度が上がシ、配線長が短くなった３次
元集積回路が得られる。そこで、本発明は、超高速、高
集積半導体ＸＣにおいて用いられると、その効果は極め
て著しい。
点を除去し、２次元電子ガス層の制御電極が半導体層中
に設けられて集積度が上がシ、配線長が短くなった３次
元集積回路が得られる。そこで、本発明は、超高速、高
集積半導体ＸＣにおいて用いられると、その効果は極め
て著しい。
第１図は本発明の一実施例を示す断面図、第２図は第１
図実施例におけるコンダクションバンドを示す図、第３
図（ａ）〜（Ｃ）は第１図実施例において互いに異なる
ゲート電極に信号電圧を加えた場合におけるコンダクシ
ョンバンドをそれぞれ示す図、第４図（ａ）は本発明の
別の実施例を示す断面図、同図（ｂ）は本図（ａ）の等
価回路図、第５図は従来の３次元ＩＣの一例を示す断面
図である。 ２、 ４． ８． ３２． ３４． ５７１ ５９・・
・小電力親和力ｎ型半導体層、３． ９１ ３３． ５
８． ６０・・・大電子親和力高純度半導体層、５，７
．３５・・・ｐ型半導体層、１・・・ショットキー金属
。 代理人 弁理士 本 庄 伸 弁 箱１図 シー・ントキー全塊も 西化浅千を渭シ着 第３図 第４図
図実施例におけるコンダクションバンドを示す図、第３
図（ａ）〜（Ｃ）は第１図実施例において互いに異なる
ゲート電極に信号電圧を加えた場合におけるコンダクシ
ョンバンドをそれぞれ示す図、第４図（ａ）は本発明の
別の実施例を示す断面図、同図（ｂ）は本図（ａ）の等
価回路図、第５図は従来の３次元ＩＣの一例を示す断面
図である。 ２、 ４． ８． ３２． ３４． ５７１ ５９・・
・小電力親和力ｎ型半導体層、３． ９１ ３３． ５
８． ６０・・・大電子親和力高純度半導体層、５，７
．３５・・・ｐ型半導体層、１・・・ショットキー金属
。 代理人 弁理士 本 庄 伸 弁 箱１図 シー・ントキー全塊も 西化浅千を渭シ着 第３図 第４図
Claims (2)
- （１）ｎ型の半導体層と前記ｎ型半導体層より電子親和
力の大きい高純度半導体層との接合界面に生ずる２次元
電子ガス層が高抵抗層を間にはさんで複数層にわたつて
高抵抗基板上に設けられた３次元半導体集積回路におい
て、前記高抵抗基板から最も離れた位置にある第１の２
次元電子ガス層のキャリア数を制御する電圧が印加され
るゲート電極は、基板の表面に設けられた金属またはｐ
型半導体層から成り、前記第１の２次元電子ガス層以外
の２次元電子ガス層のキャリア数を制御する電圧が印加
されるｐ型半導体層が、前記ｎ型半導体層の前記接合界
面と反対側に設けてあることを特徴とする３次元集積回
路。 - （２）前記高抵抗層上にこの高抵抗層に接した側から順
に前記ｐ型半導体層である第１の半導体層、この第１の
半導体層よりも電子親和力の小さい前記ｎ型半導体層で
ある第２の半導体層、前記高純度半導体層である第３の
半導体層、前記ｎ型半導体層である第４の半導体層が設
けられ、この第４の半導体層の表面に前記ゲート電極を
はさんで第１のソース電極及び第１のドレイン電極が設
けてあり、前記第１のソース電極が前記ゲート電極と第
２のドレイン電極との間に位置するように第２のドレイ
ン電極が設けてあり、前記第１のソース電極と前記第２
のドレイン電極との間には前記第４の半導体層表面から
前記第３の半導体層の中間部にまで達する絶縁領域が設
けてあり、前記第１のソース電極の下部にはｎ型不純物
が前記第４の半導体層表面から前記第４及び第３の半導
体層の界面に接触する位置までドープしてあり、前記第
１のドレイン電極の一部分の下部にはｎ型不純物が前記
第４の半導体層表面から前記第２及び第３の半導体層の
界面に接触する位置までドープしてあり、前記第１のド
レイン電極の他の一部分にはｐ型不純物が前記第４の半
導体層表面から前記第１の半導体層に達するまでドープ
してあり、前記第２のドレイン電極の下部にはｎ型不純
物が前記第４の半導体層表面から前記第２及び第３の半
導体層の界面に接触する位置までドープしてあることを
特徴とする特許請求の範囲第１項記載の３次元集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14227385A JPH0680793B2 (ja) | 1985-06-28 | 1985-06-28 | ３次元集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14227385A JPH0680793B2 (ja) | 1985-06-28 | 1985-06-28 | ３次元集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS622646A true JPS622646A (ja) | 1987-01-08 |
| JPH0680793B2 JPH0680793B2 (ja) | 1994-10-12 |
Family
ID=15311515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14227385A Expired - Lifetime JPH0680793B2 (ja) | 1985-06-28 | 1985-06-28 | ３次元集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680793B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011249821A (ja) * | 2011-07-12 | 2011-12-08 | Renesas Electronics Corp | 半導体装置 |
| JP2012099674A (ja) * | 2010-11-02 | 2012-05-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPWO2011161791A1 (ja) * | 2010-06-24 | 2013-08-19 | 富士通株式会社 | 半導体装置 |
-
1985
- 1985-06-28 JP JP14227385A patent/JPH0680793B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2011161791A1 (ja) * | 2010-06-24 | 2013-08-19 | 富士通株式会社 | 半導体装置 |
| US9190507B2 (en) | 2010-06-24 | 2015-11-17 | Fujitsu Limited | Semiconductor device |
| US10453948B2 (en) | 2010-06-24 | 2019-10-22 | Fujitsu Limited | Semiconductor device which comprises transistor and diode |
| JP2012099674A (ja) * | 2010-11-02 | 2012-05-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8941116B2 (en) | 2010-11-02 | 2015-01-27 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| JP2011249821A (ja) * | 2011-07-12 | 2011-12-08 | Renesas Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680793B2 (ja) | 1994-10-12 |
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