JP2022016951A - 半導体装置 - Google Patents

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Abstract

【課題】シート抵抗を低減することができる半導体装置を提供する。【解決手段】半導体装置は、第１窒化物半導体の下地と、前記下地の上に設けられ、前記下地の厚さ方向に垂直な面内方向で前記下地から圧縮応力を受ける第２窒化物半導体の第１バッファ層と、前記第１バッファ層の上に設けられ、前記面内方向で前記第１バッファ層から圧縮応力を受ける第３窒化物半導体の第２バッファ層と、前記第２バッファ層の上に設けられ、前記面内方向で前記第２バッファ層から圧縮応力を受ける第４窒化物半導体のチャネル層と、前記チャネル層の上方に設けられた第５窒化物半導体のバリア層と、を有する。【選択図】図９

Description

本開示は、半導体装置に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。例えば、窒化物半導体の一種であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮは、高い破壊電界強度を有しており、高電圧動作及び高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系ＨＥＭＴでは、ＧａＮをチャネル層、ＡｌＧａＮをバリア層として用いたＡｌＧａＮ／ＧａＮ－ＨＥＭＴが注目されている。
移動度の向上のために、ＡｌＮとＧａＮとの間の大きなバンドオフセットを用いる量子閉じ込め構造トランジスタも提案されている。
特開２０１９－３３１２２号公報 国際公開第２００７／０７７６６６号
しかしながら、従来の量子閉じ込め構造トランジスタでは、シート抵抗を低減することが困難である。
本開示の目的は、シート抵抗を低減することができる半導体装置を提供することにある。
本開示の一形態によれば、第１窒化物半導体の下地と、前記下地の上に設けられ、前記下地の厚さ方向に垂直な面内方向で前記下地から圧縮応力を受ける第２窒化物半導体の第１バッファ層と、前記第１バッファ層の上に設けられ、前記面内方向で前記第１バッファ層から圧縮応力を受ける第３窒化物半導体の第２バッファ層と、前記第２バッファ層の上に設けられ、前記面内方向で前記第２バッファ層から圧縮応力を受ける第４窒化物半導体のチャネル層と、前記チャネル層の上方に設けられた第５窒化物半導体のバリア層と、を有する半導体装置が提供される。
本開示によれば、シート抵抗を低減することができる。
第１参考例に係る半導体装置の一部を示す断面図である。 第１参考例に係る半導体装置のバンド構造を示す図である。 第２参考例に係る半導体装置の一部を示す断面図である。 第２参考例に係る半導体装置のバンド構造を示す図である。 第３参考例に係る半導体装置の一部を示す断面図である。 第３参考例に係る半導体装置のバンド構造を示す図である。 第４参考例に係る半導体装置の一部を示す断面図である。 第４参考例に係る半導体装置のバンド構造を示す図である。 第１実施形態に係る半導体装置を示す断面図である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第２実施形態に係るディスクリートパッケージを示す図である。 第３実施形態に係るＰＦＣ回路を示す結線図である。 第４実施形態に係る電源装置を示す結線図である。 第５実施形態に係る増幅器を示す結線図である。
（量子閉じ込め構造トランジスタの概要）
先ず、量子閉じ込め構造トランジスタの概要について説明する。図１は、量子閉じ込め構造トランジスタを含む第１参考例に係る半導体装置の一部を示す断面図である。
第１参考例に係る半導体装置９１０では、図１に示すように、ＡｌＮ基板（図示せず）の上に、ＡｌＮのバッファ層９０２、ＧａＮのチャネル層９０５及びＡｌ０．５Ｇａ０．５Ｎのバリア層９０６が形成されている。バリア層９０６の上には、ソース電極、ゲート電極及びドレイン電極（図示せず）が形成されている。チャネル層９０５の厚さは５０ｎｍ以下である。図２に、第１参考例に係る半導体装置９１０のバンド構造を示す。図２中のＥｆはフェルミレベルを示し、Ｅｃは伝導帯の下端を示し、Ｅｖは価電子帯の上端を示す。
図２中の円１で示すように、第１参考例においては、チャネル層９０５のバッファ層９０２との界面近傍において、価電子帯がフェルミ準位Ｅｆと重なっている。このため、チャネル層９０５のバッファ層９０２との界面近傍に正孔が生成される。これは、ＡｌＮのバッファ層９０２の強い分極電荷によって、ＧａＮのチャネル層９０５に強い電界が印加されるためである。このような正孔が存在すると、シート抵抗が高くなる。このため、電子と正孔との相互作用によって電子の移動度及び飽和速度が低くなる。更に、ゲート電極に負の電圧を印加しても空乏層が形成されず、リーク電流が生じやすい。
ＡｌＮのバッファ層９０２とＧａＮのチャネル層９０５との間にＡｌ組成が高いＡｌ０．８６Ｇａ０．１４Ｎのバッファ層を設けることで、チャネル層９０５に印加される電界を緩和することができる。図３は、量子閉じ込め構造トランジスタを含む第２参考例に係る半導体装置の一部を示す断面図である。
第２参考例に係る半導体装置９２０では、図３に示すように、ＡｌＮのバッファ層９０２とＧａＮのチャネル層９０５との間にＡｌ０．８６Ｇａ０．１４Ｎのバッファ層９０３が設けられている。その他の構成は第１参考例と同様である。図４に、第２参考例に係る半導体装置９２０のバンド構造を示す。
図４に示すように、第２参考例においては、第１参考例と比較して、チャネル層９０５に印加される電界が緩和されている。しかしながら、電界が緩和されても、円１で示すように、価電子帯がフェルミ準位Ｅｆと重なっており、チャネル層９０５のバッファ層９０２との界面近傍に正孔が存在する。
Ａｌ０．８６Ｇａ０．１４Ｎのバッファ層９０３とＧａＮのチャネル層９０５との間にＡｌ組成が低いＡｌ０．３０Ｇａ０．７０Ｎのバッファ層を設けることで、チャネル層９０５に印加される電界を更に緩和することができる。図５は、量子閉じ込め構造トランジスタを含む第３参考例に係る半導体装置の一部を示す断面図である。
第３参考例に係る半導体装置９３０では、図５に示すように、Ａｌ０．８６Ｇａ０．１４Ｎのバッファ層９０３とＧａＮのチャネル層９０５との間にＡｌ０．３０Ｇａ０．７０Ｎのバッファ層９３４が設けられている。ここでは、バッファ層９３４はバッファ層９０３に格子整合しておらず、バッファ層９３４にはバッファ層９０３からの応力が作用していない。その他の構成は第２参考例と同様である。図６に、第３参考例に係る半導体装置９３０のバンド構造を示す。
図６に示すように、第３参考例においては、第２参考例と比較して、チャネル層９０５に印加される電界が緩和されている。しかしながら、チャネル層９０５を構成するＧａＮの自発分極によって内部電界が生じ、円１で示すように、正孔が生成される。
バッファ層９３４に代えて、バッファ層９０３に格子整合し、面内方向においてバッファ層９０３からの圧縮応力が作用するＡｌ０．３０Ｇａ０．７０Ｎのバッファ層が用いられることで、ピエゾ分極によってＧａＮの自発分極を抑制することができる。図７は、量子閉じ込め構造トランジスタを含む第４参考例に係る半導体装置の一部を示す断面図である。
第４参考例に係る半導体装置９４０では、図７に示すように、バッファ層９３４に代えて、バッファ層９０３に格子整合し、面内方向においてバッファ層９０３からの圧縮応力が作用するＡｌ０．３０Ｇａ０．７０Ｎのバッファ層９０４が設けられている。その他の構成は第３参考例と同様である。図８に、第４参考例に係る半導体装置９４０のバンド構造を示す。
図８に示すように、第４参考例によれば、チャネル層９０５のバッファ層９０２との界面近傍での正孔の生成を抑制することができる。また、図８中の円２で示すように、チャネル層９０５のバリア層９０６との界面近傍において、伝導帯がフェルミ準位Ｅｆと重なっている。このため、チャネル層９０５のバリア層９０６との界面近傍に電子が生成される。つまり、二次元電子ガス（two-dimensional gas：２ＤＥＧ）が生成される。
本発明者らは、これらの知見に基づいて、以下のような実施形態に想到した。以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
（第１実施形態）
第１実施形態について説明する。第１実施形態は、量子閉じ込め構造の高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）を含む半導体装置に関する。図９は、第１実施形態に係る半導体装置を示す断面図である。
第１実施形態に係る半導体装置１００では、図９に示すように、基板１０１の上方に窒化物半導体積層構造１３０が形成されている。窒化物半導体積層構造１３０には、バッファ層１０２、バッファ層１０３、バッファ層１０４、チャネル層１０５及びバリア層１０６が含まれる。バッファ層１０２は基板１０１の上に形成されている。バッファ層１０３はバッファ層１０２の上に形成されている。バッファ層１０４はバッファ層１０３の上に形成されている。チャネル層１０５はバッファ層１０４の上に形成されている。バリア層１０６はチャネル層１０５の上に形成されている。
基板１０１は、例えばＡｌＮ自立基板であり、基板１０１の上面はＡｌ極性面である。つまり、基板１０１の上面のミラー指数は（０００１）である。バッファ層１０２は、例えば厚さが５０ｎｍ～１５０ｎｍのＡｌＮ層である。バッファ層１０３は、例えば厚さが５ｎｍ～２０ｎｍのＡｌｘ１Ｇａ１－ｘ１Ｎ層（０．８０≦ｘ１≦０．９５）である。バッファ層１０４は、例えば厚さが２５ｎｍ～７５ｎｍのＡｌｘ２Ｇａ１－ｘ２Ｎ層（０．２０≦ｘ２≦０．４０）である。チャネル層１０５は、例えば厚さが５０ｎｍ以下のＧａＮ層である。バリア層１０６は、例えば厚さが４ｎｍ～２０ｎｍのＡｌｘ３Ｇａ１－ｘ３Ｎ層（０．５０≦ｘ３≦１．００）である。チャネル層１０５の厚さは好ましくは５０ｎｍ以下であり、より好ましくは２０ｎｍ以下である。優れた量子閉じ込め効果を得るためである。例えば、バッファ層１０３はバッファ層１０２に格子整合し、バッファ層１０４はバッファ層１０３に格子整合し、チャネル層１０５はバッファ層１０４に格子整合する。バリア層１０６がチャネル層１０５に格子整合してもよい。バッファ層１０２～１０４、チャネル層１０５及びバリア層１０６の上面のミラー指数も（０００１）である。
バッファ層１０３には、基板１０１及びバッファ層１０２の厚さ方向に垂直な面内方向でバッファ層１０２から圧縮応力が印加される。バッファ層１０４には、上記面内方向でバッファ層１０３から圧縮応力が印加される。チャネル層１０５には、上記面内方向でバッファ層１０４から圧縮応力が印加される。バリア層１０６には、上記面内方向でチャネル層１０５から引張応力が印加されてもよい。
バッファ層１０２は下地の一例であり、バッファ層１０２のＡｌＮは第１窒化物半導体の一例である。下地に基板１０１が含まれてもよい。バッファ層１０３は第１バッファ層の一例であり、バッファ層１０３のＡｌｘ１Ｇａ１－ｘ１Ｎ（０．８０≦ｘ１≦０．９５）は第２窒化物半導体の一例である。バッファ層１０４は第２バッファ層の一例であり、バッファ層１０４のＡｌｘ２Ｇａ１－ｘ２Ｎ（０．２０≦ｘ２≦０．４０）は第３窒化物半導体の一例である。チャネル層１０５のＧａＮは第４窒化物半導体の一例である。バリア層１０６のＡｌｘ３Ｇａ１－ｘ３Ｎ（０．５０≦ｘ３≦１．００）は第５窒化物半導体の一例である。
窒化物半導体積層構造１３０に、素子領域を画定する素子分離領域が形成されており、素子領域内において、バリア層１０６にソース用の開口部１１１ｓ及びドレイン用の開口部１１１ｄが形成されている。開口部１１１ｓにソース電極１ｓが形成され、開口部１１１ｄにドレイン電極１ｄが形成されている。ソース電極１ｓ及びドレイン電極１ｄは窒化物半導体積層構造１３０にオーミック接触している。バリア層１０６の上に、ソース電極１ｓ及びドレイン電極１ｄを覆うパッシベーション膜１１０が形成されている。パッシベーション膜１１０には、平面視でソース電極１ｓ及びドレイン電極１ｄの間に位置する開口部１１２が形成されており、開口部１１２を通じてバリア層１０６と接するゲート電極１ｇがパッシベーション膜１１０の上に形成されている。
ソース電極１ｓ及びドレイン電極１ｄは、例えば厚さが１０ｎｍ～５０ｎｍのＴａ膜及びその上の厚さが１００ｎｍ～５００ｎｍのＡｌ膜を含む。ゲート電極１ｇは、例えば厚さが１０ｎｍ～５０ｎｍのＮｉ膜及びその上の厚さが３００ｎｍ～５００ｎｍのＡｕ膜を含み、窒化物半導体積層構造１３０とショットキー接触している。パッシベーション膜１１０は、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物の膜であり、好ましくはＳｉ窒化物（ＳｉＮ）の膜である。パッシベーション膜１１０の厚さは、例えば２ｎｍ～５００ｎｍであり、好ましくは１００ｎｍ程度である。
第１実施形態に係る半導体装置１００においては、バッファ層１０２、バッファ層１０３、バッファ層１０４、チャネル層１０５及びバリア層１０６が、第４参考例におけるバッファ層９０２、バッファ層９０３、バッファ層９０４、チャネル層９０５及びバリア層９０６と同様のバンド構造（図８参照）を有する。従って、高濃度の二次元電子ガス（２ＤＥＧ）がチャネル層１０５のバリア層１０６との界面近傍に存在し、チャネル層１０５のバッファ層１０４との界面近傍には正孔が存在しない。このため、シート抵抗及びリーク電流を低減することができる。
次に、第１実施形態に係る半導体装置１００の製造方法について説明する。図１０～図１１は、第１実施形態に係る半導体装置１００の製造方法を示す断面図である。
まず、図１０（ａ）に示すように、基板１０１の（０００１）面上に窒化物半導体積層構造１３０を形成する。窒化物半導体積層構造１３０の形成では、バッファ層１０２、バッファ層１０３、バッファ層１０４、チャネル層１０５及びバリア層１０６を、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法により形成する。窒化物半導体積層構造１３０の形成に際して、原料ガスとして、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡｌ）ガスと、Ｇａ源であるトリメチルガリウム（ＴＭＧａ）ガスと、Ｎ源であるアンモニア（ＮＨ３）ガスとの混合ガスを用いる。キャリアガスとして水素（Ｈ２）ガス又は窒素（Ｎ２）ガスを用いる。成長させる窒化物半導体層の組成に応じて、ＴＭＡｌガス及びＴＭＧａガスの供給の有無及び流量を適宜設定する。例えば、成長圧力は１ｋＰａ～１００ｋＰａ程度、成長温度は７００℃～１５００℃程度とする。窒化物半導体層にＩｎが含まれる場合、Ｉｎ源としてトリメチルインジウム（Ｉｎ）を用いることができる。特に、バッファ層１０３をバッファ層１０２と格子整合させるために、バッファ層１０３の成長温度は、７００℃～９５０℃とすることが好ましい。また、バッファ層１０４をバッファ層１０３と格子整合させるために、バッファ層１０４の成長温度は、７００℃～９５０℃とすることが好ましい。
次いで、窒化物半導体積層構造１３０に、素子領域を画定する素子分離領域を形成する。素子分離領域の形成では、例えば、素子分離領域を形成する予定の領域を露出するフォトレジストのパターンを窒化物半導体積層構造１３０上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
その後、図１０（ｂ）に示すように、バリア層１０６にソース用の開口部１１１ｓ及びドレイン用の開口部１１１ｄを形成する。開口部１１１ｓ及び１１１ｄの形成では、例えば、フォトリソグラフィにより開口部１１１ｓ及び１１１ｄを形成する予定の領域を露出するフォトレジストのパターンをバリア層１０６の上に形成し、このパターンをエッチングマスクとして弗素系ガス又は塩素系ガスを用いたドライエッチングを行う。この結果、チャネル層１０５が開口部１１１ｓ及び１１１ｄに露出する。
続いて、図１１（ａ）に示すように、開口部１１１ｓ内にソース電極１ｓを形成し、開口部１１１ｄ内にドレイン電極１ｄを形成する。ソース電極１ｓ及びドレイン電極１ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極１ｓ及びドレイン電極１ｄを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｔａ膜を形成し、その上にＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃～１０００℃、好ましくは５５０℃程度で熱処理を行い、オーミック特性を確立する。
続いて、図１１（ｂ）に示すように、バリア層１０６の上にソース電極１ｓ及びドレイン電極１ｄを覆うパッシベーション膜１１０を形成する。パッシベーション膜１１０は、例えばプラズマＣＶＤ法により形成することができる。パッシベーション膜１１０は、ＡＬＤ法又はスパッタ法により形成してもよい。次いで、パッシベーション膜１１０に開口部１１２を形成する。開口部１１２の形成では、例えば、フォトリソグラフィにより開口部１１２を形成する予定の領域を露出するフォトレジストのパターンをパッシベーション膜１１０の上に形成し、このパターンをエッチングマスクとして弗素系ガス又は塩素系ガスを用いたドライエッチングを行う。ドライエッチングに代えて、弗酸又はバッファード弗酸等を用いたウェットエッチングを行ってもよい。
その後、開口部１１２を通じてバリア層１０６に接するゲート電極１ｇをパッシベーション膜１１０上に形成する（図９参照）。ゲート電極１ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｎｉ膜を形成し、その上にＡｕ膜を形成する。
このようにして、第１実施形態に係る半導体装置１００を製造することができる。
バッファ層１０２（下地）がＡｌＮ層であり、チャネル層１０５がＧａＮ層である場合、ＡｌＧａＮのバッファ層１０３のＡｌ組成ｘ１は０．８０以上０．９５以下であり、ＡｌＧａＮのバッファ層１０４のＡｌ組成ｘ２は０．２０以上０．４０以下であることが好ましい。Ａｌ組成ｘ１が０．８０未満であると、バッファ層１０３をバッファ層１０２に格子整合させにくいことがある。Ａｌ組成ｘ１が０．９５超であると、バッファ層１０４をバッファ層１０３に格子整合させにくいことがある。また、Ａｌ組成ｘ２が０．２０未満であると、バッファ層１０４をバッファ層１０３に格子整合させにくいことがある。Ａｌ組成ｘ２が０．４０超であると、チャネル層１０５をバッファ層１０４に格子整合させにくいことがある。なお、バッファ層１０３及び１０４の材料はＡｌＧａＮに限定されず、応力の関係が適切であれば、ＩｎＡｌＧａＮがバッファ層１０３及び１０４に用いられてもよい。
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１２は、第２実施形態に係るディスクリートパッケージを示す図である。
第２実施形態では、図１２に示すように、第１実施形態と同様の構造を備えた半導体装置１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１ｄが接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１ｓに接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１ｇに接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及び半導体装置１２１０等がモールド樹脂１２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。まず、半導体装置１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１３は、第３実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１実施形態と同様の構造を備えた半導体装置が用いられている。
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
（第４実施形態）
次に、第４実施形態について説明する。第４実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図１４は、第４実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
一次側回路１２６１には、第３実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１実施形態と同様の構造を備えた半導体装置が用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第５実施形態）
次に、第５実施形態について説明する。第５実施形態は、ＨＥＭＴを備えた増幅器に関する。図１５は、第５実施形態に係る増幅器を示す結線図である。
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１実施形態と同様の構造を備えた半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。
本開示において、基板として、炭化シリコン（ＳｉＣ）基板、サファイヤ基板、シリコン基板、ＡｌＮ基板、ＧａＮ基板又はダイヤモンド基板を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。電子走行層を基板上に形成できる場合、基板が下地として用いられてもよい。
ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極の形成後に熱処理を行ってもよい。
ゲート電極の構造として、上記の実施形態ではショットキー型ゲート構造が用いられているが、ＭＩＳ（metal-insulator-semiconductor）型ゲート構造が用いられてもよい。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
第１窒化物半導体の下地と、
前記下地の上に設けられ、前記下地の厚さ方向に垂直な面内方向で前記下地から圧縮応力を受ける第２窒化物半導体の第１バッファ層と、
前記第１バッファ層の上に設けられ、面内方向で前記第１バッファ層から圧縮応力を受ける第３窒化物半導体の第２バッファ層と、
前記第２バッファ層の上に設けられ、面内方向で前記第２バッファ層から圧縮応力を受ける第４窒化物半導体のチャネル層と、
前記チャネル層の上方に設けられた第５窒化物半導体のバリア層と、
を有することを特徴とする半導体装置。
（付記２）
前記第２窒化物半導体は、Ａｌ及びＧａを含み、
前記第３窒化物半導体は、Ａｌ及びＧａを含み、
前記第２窒化物半導体のＡｌ組成は、前記第３窒化物半導体のＡｌ組成よりも高いことを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１バッファ層は、前記下地に格子整合し、
前記第２バッファ層は、前記第１バッファ層に格子整合し、
前記チャネル層は、前記第２バッファ層に格子整合することを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記バリア層は、前記チャネル層に格子整合することを特徴とする付記３に記載の半導体装置。
（付記５）
前記チャネル層の厚さが５０ｎｍ以下であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記第１窒化物半導体は、ＡｌＮであることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記下地の表面が（０００１）面であることを特徴とする付記６に記載の半導体装置。
（付記８）
前記第２窒化物半導体の組成は、Ａｌｘ１Ｇａ１－ｘ１Ｎ（０．８０≦ｘ１≦０．９５）で表され
前記第３窒化物半導体の組成は、Ａｌｘ２Ｇａ１－ｘ２Ｎ（０．２０≦ｘ２≦０．４０）で表され
前記第４窒化物半導体は、ＧａＮであることを特徴とする付記６又は７に記載の半導体装置。
（付記９）
付記１乃至８のいずれか１項に記載の半導体装置を有することを特徴とする増幅器。
（付記１０）
付記１乃至８のいずれか１項に記載の半導体装置を有することを特徴とする電源装置。
１ｓ：ソース電極
１ｄ：ドレイン電極
１ｇ：ゲート電極
１００：半導体装置
１０１：基板
１０２、１０３、１０４：バッファ層
１０５：チャネル層
１０６：バリア層

Claims (5)

  1. 第１窒化物半導体の下地と、
    前記下地の上に設けられ、前記下地の厚さ方向に垂直な面内方向で前記下地から圧縮応力を受ける第２窒化物半導体の第１バッファ層と、
    前記第１バッファ層の上に設けられ、前記面内方向で前記第１バッファ層から圧縮応力を受ける第３窒化物半導体の第２バッファ層と、
    前記第２バッファ層の上に設けられ、前記面内方向で前記第２バッファ層から圧縮応力を受ける第４窒化物半導体のチャネル層と、
    前記チャネル層の上方に設けられた第５窒化物半導体のバリア層と、
    を有することを特徴とする半導体装置。
  2. 前記第２窒化物半導体は、Ａｌ及びＧａを含み、
    前記第３窒化物半導体は、Ａｌ及びＧａを含み、
    前記第２窒化物半導体のＡｌ組成は、前記第３窒化物半導体のＡｌ組成よりも高いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１バッファ層は、前記下地に格子整合し、
    前記第２バッファ層は、前記第１バッファ層に格子整合し、
    前記チャネル層は、前記第２バッファ層に格子整合することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記チャネル層の厚さが５０ｎｍ以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第１窒化物半導体は、ＡｌＮであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
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