JP2022016952A - 半導体装置 - Google Patents

Abstract

【課題】オン耐圧を向上することができる半導体装置を提供する。【解決手段】半導体装置は、化合物半導体の半導体積層構造と、前記半導体積層構造の上方に設けられたソース電極、ゲート電極及びドレイン電極と、を有し、前記半導体積層構造は、下地と、前記下地の上に設けられた電子走行層と、前記電子走行層の上に設けられた電子供給層と、平面視で前記ゲート電極と前記ドレイン電極との間に設けられたｎ型層と、を有し、前記ｎ型層は、前記下地に接する下面と、前記下地と前記電子走行層との界面よりも上方に位置する上面と、を有する。【選択図】図１

Description

本開示は、半導体装置に関する。

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。例えば、窒化物半導体の一種であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮは、高い破壊電界強度を有しており、高電圧動作及び高出力を得る電源用の半導体デバイスの材料として極めて有望である。

窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系ＨＥＭＴでは、ＧａＮを電子走行層（チャネル層）、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ－ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ－ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。そして、この歪みにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、ＡｌＧａＮ／ＧａＮ－ＨＥＭＴは、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイス等として期待されている。

国際公開第２０１８／０３７５３０号

耐圧の向上を目的とした技術として、フィールドプレート構造による電界緩和を図る構造、ドレイン電極側の領域の電子密度を意図的に低減させて電界緩和を図る構造等が提案されている。これらの技術によれば、トランジスタがオフ状態における耐圧（オフ耐圧）を向上できる。しかしながら、オフ耐圧が高いトランジスタに、オフ状態であれば破壊が生じない程度のドレイン電圧が印加されている場合であっても、オン状態で大きなドレイン電流が流れると、破壊が生じることがある。

本開示の目的は、オン耐圧を向上することができる半導体装置を提供することにある。

本開示の一形態によれば、化合物半導体の半導体積層構造と、前記半導体積層構造の上方に設けられたソース電極、ゲート電極及びドレイン電極と、を有し、前記半導体積層構造は、下地と、前記下地の上に設けられた電子走行層と、前記電子走行層の上に設けられた電子供給層と、平面視で前記ゲート電極と前記ドレイン電極との間に設けられたｎ型層と、を有し、前記ｎ型層は、前記下地に接する下面と、前記下地と前記電子走行層との界面よりも上方に位置する上面と、を有する半導体装置が提供される。

本開示によれば、オン耐圧を向上することができる。

第１実施形態に係る半導体装置を示す断面図である。 第２実施形態に係る半導体装置を示す断面図である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 第３実施形態に係る半導体装置を示す断面図である。 第３実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第３実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第３実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第４実施形態に係る半導体装置を示す断面図である。 第４実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第４実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 参考例に係る半導体装置を示す断面図である。 ドレイン電圧と飽和出力との関係を示す図である。 平面視でのゲート電極とｎ型層との間の距離とオフリーク電流との関係を示す図である。 第５実施形態に係るディスクリートパッケージを示す図である。 第６実施形態に係るＰＦＣ回路を示す結線図である。 第７実施形態に係る電源装置を示す結線図である。 第８実施形態に係る増幅器を示す結線図である。

まず、電子が高エネルギを持つことにより発生する破壊のメカニズムについて簡単に説明する。電子は電界によってある一方へ向かって加速される。散乱を受けずに加速が継続されると、電子は高い運動エネルギを有することになる。この運動エネルギが非常に高くなった状態から電子が結晶格子に衝突を起こすと、結晶構成原子から電子の電離を引き起こし、一つの電子から二つの電子が発生する（インパクトイオン化）。更に、この二つの電子が再度加速され、非常に高いエネルギを有することになれば、インパクトイオン化の連鎖が発生し得る。この現象は雪崩現象とよばれ、電子の数が急激に増加する正のループとなる。また、２次元電子ガスは電子走行層の電子供給層との界面近傍に発生するが、インパクトイオン化が生じると、電子は電子走行層の厚さ方向の全体に広がり得る。つまり、電子は電子走行層の下面近傍を走行し得る。このように、インパクトイオン化が生じるとドレイン電流が急激に増加する。そして、ドレイン電流の急激な増加によりトランジスタが破壊され得る。本願発明者は、上記の雪崩現象を抑制すべく鋭意検討を行った。この結果、電子が高いエネルギを有することを意図的に制限することで、オン耐圧を向上できることに想到した。

以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

（第１実施形態）
まず、第１実施形態について説明する。第１実施形態は、高電子移動度トランジスタ（ＨＥＭＴ）を含む半導体装置に関する。図１は、第１実施形態に係る半導体装置を示す断面図である。

第１実施形態に係る半導体装置１００は、図１に示すように、化合物半導体の半導体積層構造１０１と、半導体積層構造１０１の上方に設けられたソース電極１ｓ、ゲート電極１ｇ及びドレイン電極１ｄと、を有する。半導体積層構造１０１は、下地１１０と、下地１１０の上に設けられた電子走行層１２０と、電子走行層１２０の上に設けられた電子供給層１３０と、平面視でゲート電極１ｇとドレイン電極１ｄとの間に設けられたｎ型層１４０とを有する。ｎ型層１４０は、下地１１０に接する下面１４１と、下地１１０と電子走行層１２０との界面１０２よりも上方に位置する上面１４２とを有する。

半導体装置１００では、電子走行層１２０の電子供給層１３０との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。オン状態では、２ＤＥＧを介してソース電極１ｓからドレイン電極１ｄに向けて電子が移動する。このとき、平面視で、ゲート電極１ｇとドレイン電極１ｄとの間にｎ型層１４０が存在し、ｎ型層１４０中にイオン化したドナー型不純物が存在する。従って、ゲート電極１ｇの下方を通過した電子は、ｎ型層１４０に突入するか、ｎ型層１４０の近傍を走行する際に、ドナー型不純物により散乱されやすい。このような電子の散乱は、電子がドレイン電極１ｄに到達するまでに頻繁に生じる。電子の運動エネルギは散乱のたびに低下するため、電子が高い運動エネルギを有することが制限され、インパクトイオン化の発生が抑制される。更に、ｎ型層１４０の下面１４１が下地１１０に接しているため、電子のｎ型層１４０の下方の迂回も抑制できる。従って、第１実施形態によれば、インパクトイオン化を起因とする破壊を抑制できる。すなわち、オン耐圧を向上することができ、大きなドレイン電流が流れても破壊されにくくなる。

（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、ＧａＮ系ＨＥＭＴを含む半導体装置に関する。図２は、第２実施形態に係る半導体装置を示す断面図である。

第２実施形態に係る半導体装置２００は、図２に示すように、基板２１１と、基板２１１上に設けられた化合物半導体の半導体積層構造２０１とを有する。半導体積層構造２０１は、例えば、初期層２１２と、バッファ層２１３と、電子走行層２２０と、電子供給層２３０と、キャップ層２５０と、ｎ型層２４０とを有する。

基板２１１は、例えばＳｉ基板である。初期層２１２は、例えば厚さが１００ｎｍ～２００ｎｍのＡｌＮ層である。バッファ層２１３は、例えば厚さが４００ｎｍ～６００ｎｍのＡｌ_ｘＧａ_１－ｘＮ層である。バッファ層２１３のＡｌ組成ｘは、例えばバッファ層２１３の下面で０．２、上面で０．８であり、下面から上面にかけて段階的に高くなっている。電子走行層２２０は、例えば厚さが１００ｎｍ～１０００ｎｍで不純物の意図的なドーピングが行われていないＧａＮ層（ｉ－ＧａＮ層）である。電子供給層２３０は、例えば厚さが２０ｎｍ～１００ｎｍのｎ型のＡｌ_ｙＧａ_１－ｙＮ層（ｎ－ＡｌＧａＮ層）である。電子供給層２３０のＡｌ組成ｙは、例えば０．２である。電子供給層２３０には、例えばＳｉが５×１０^１８ｃｍ^－３程度の濃度でドーピングされている。キャップ層２５０は、例えば厚さが１ｎｍ～１０ｎｍのＧａＮ層である。キャップ層２５０にＳｉ等のｎ型不純物がドーピングされていてもよい。バッファ層２１３は下地の一例である。

電子走行層２２０及びバッファ層２１３に、凹部２４５が形成されている。凹部２４５は、電子走行層２２０の上面からバッファ層２１３の厚さ方向の途中にかけて形成されている。凹部２４５のバッファ層２１３の上面を基準とした深さは、例えば１５０ｎｍ～２５０ｎｍである。ｎ型層２４０は凹部２４５内に形成されている。ｎ型層２４０は、バッファ層２１３に接する下面２４１と、バッファ層２１３と電子走行層２２０との界面２０２よりも上方に位置する上面２４２とを有する。上面２４２は、電子走行層２２０の上面より３０ｎｍ～１００ｎｍ程度下方に位置し、電子供給層２３０の一部が凹部２４５内に入り込み、ｎ型層２４０の上面２４２に接している。ｎ型層２４０は、ｎ型のＧａＮ層（ｎ－ＧａＮ層）であり、Ｓｉ又はＧｅ等のイオン化したドナー型不純物を含有する。ｎ型層２４０のドナー型不純物の濃度は、例えば１×１０^１６ｃｍ^－３～１×１０^１９ｃｍ^－３である。ドナー型不純物の濃度の下限は、好ましくは１×１０^１７ｃｍ^－３であり、ドナー型不純物の濃度の上限は、好ましくは１×１０^１８ｃｍ^－３である。

半導体積層構造２０１に、素子領域を画定する素子分離領域が形成されており、素子領域内において、キャップ層２５０及び電子供給層２３０にソース用のリセス２６０ｓ及びドレイン用のリセス２６０ｄが形成されている。リセス２６０ｓ及び２６０ｄは、キャップ層２５０の上面から電子供給層２３０の厚さ方向の途中にかけて形成されている。リセス２６０ｓ内にソース電極１ｓが形成され、リセス２６０ｄ内にドレイン電極１ｄが形成されている。キャップ層２５０上に、ソース電極１ｓ及びドレイン電極１ｄを覆うパッシベーション膜２７０が形成されている。パッシベーション膜２７０には、平面視でソース電極１ｓ及びドレイン電極１ｄの間に位置する開口部２６０ｇが形成されており、開口部２６０ｇを通じてキャップ層２５０と接するゲート電極１ｇが形成されている。ゲート電極１ｇはパッシベーション膜２７０の上に乗り上げるように形成されていてもよい。

ソース電極１ｓ及びドレイン電極１ｄは、例えば厚さが５０ｎｍ～１５０ｎｍのＴｉ膜及びその上の厚さが１００ｎｍ～５００ｎｍのＡｌ膜を含む。ゲート電極１ｇは、例えば厚さが１０ｎｍ～５０ｎｍのＮｉ膜及びその上の厚さが３００ｎｍ～５００ｎｍのＡｕ膜を含み、半導体積層構造２０１とショットキー接触している。パッシベーション膜２７０は、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物の膜であり、好ましくはＳｉ窒化物（ＳｉＮ）の膜である。パッシベーション膜２７０の厚さは、例えば２ｎｍ～５００ｎｍであり、好ましくは１００ｎｍ程度である。

平面視で、ｎ型層２４０は、ゲート電極１ｇとドレイン電極１ｄとの間に位置し、ゲート電極１ｇとｎ型層２４０との間の距離Ｌは５０ｎｍ以上であることが好ましい。この距離Ｌが５０ｎｍ未満であると、ゲート電極１ｇの周辺のポテンシャル分布がｎ型層２４０の影響を受けやすくなる。このため、ドレイン電極１ｄ側のゲート電極端において空乏層が伸びにくくなり、オフリーク電流が大きくなるおそれがある。また、例えば、ゲート電極１ｇとドレイン電極１ｄとの間の距離は５μｍ程度であり、電子が走行する方向でのｎ型層２４０の寸法は３００ｎｍ～５００ｎｍ程度である。

半導体装置２００では、電子走行層２２０の電子供給層２３０との界面近傍に２ＤＥＧが生成される。オン状態では、２ＤＥＧを介してソース電極１ｓからドレイン電極１ｄに向けて電子が移動する。このとき、平面視で、ゲート電極１ｇとドレイン電極１ｄとの間にｎ型層２４０が存在し、ｎ型層２４０中にイオン化したドナー型不純物が存在する。従って、第１実施形態と同様に、インパクトイオン化の発生が抑制される。更に、ｎ型層２４０の下面２４１がバッファ層２１３に接しているため、電子のｎ型層２４０の下方の迂回も抑制できる。従って、第２実施形態によれば、インパクトイオン化を起因とする破壊を抑制できる。すなわち、オン耐圧を向上することができ、大きなドレイン電流が流れても破壊されにくくなる。

次に、第２実施形態に係る半導体装置２００の製造方法について説明する。図３～図８は、第２実施形態に係る半導体装置２００の製造方法を示す断面図である。

まず、図３に示すように、Ｓｉの基板２１１上に、初期層２１２、バッファ層２１３及び電子走行層２２０を形成する。初期層２１２、バッファ層２１３及び電子走行層２２０は、例えば有機金属気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法及び分子線エピタキシー（molecular beam epitaxy：ＭＢＥ）法等の結晶成長法により形成することができる。

ＭＯＣＶＤ法により初期層２１２、バッファ層２１３及び電子走行層２２０等の窒化物半導体層を形成する場合、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ_３）ガスの混合ガスを用いる。このとき、成長させる窒化物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各窒化物半導体層に共通の原料であるアンモニアガスの流量は、例えば１００ｃｃｍ～１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ～３００Ｔｏｒｒ程度、成長温度は１０００℃～１２００℃程度とする。

次いで、図４に示すように、電子走行層２２０及びバッファ層２１３に、凹部２４５を形成する。凹部２４５は、電子走行層２２０の上面からバッファ層２１３の厚さ方向の途中にかけて形成する。凹部２４５の形成では、例えば、凹部２４５を形成しようとする領域に開口を有するフォトレジストのパターンを電子走行層２２０上に形成し、このパターンをマスクとして塩素系ガスを用いたドライエッチングを行う。そして、フォトレジストのパターンを除去する。

その後、図５に示すように、凹部２４５内にｎ型層２４０を形成する。ｎ型層２４０の形成では、例えば、凹部２４５に対応する開口を有するフォトレジストのパターンを電子走行層２２０上に形成し、このパターンをマスクとしてｎ型層２４０を成長させる。そして、フォトレジストのパターンを除去する。ｎ型層２４０は、例えばＭＯＣＶＤ法及びＭＢＥ法等の結晶成長法により形成することができる。ＭＯＣＶＤ法によりｎ型層２４０を形成する場合、例えば、Ｓｉ源としてのモノシラン（ＳｉＨ_４）ガス又はＧｅ源としてのモノゲルマン（ＧｅＨ_４）ガスを、トリメチルガリウムガス及びアンモニアガスの混合ガスに加える。凹部２４５の形成に用いたフォトレジストのパターンを除去せずに、このパターンを、ｎ型層２４０を形成する際に用いてもよい。

続いて、図６に示すように、電子走行層２２０及びｎ型層２４０の上に電子供給層２３０及びキャップ層２５０を形成する。電子供給層２３０及びキャップ層２５０は、例えばＭＯＣＶＤ法及びＭＢＥ法等の結晶成長法により形成することができる。このようにして、初期層２１２と、バッファ層２１３と、電子走行層２２０と、電子供給層２３０と、キャップ層２５０と、ｎ型層２４０とを有する半導体積層構造２０１が形成される。

次いで、図７に示すように、ソース電極１ｓの下方になる領域及びドレイン電極１ｄの下方になる領域のそれぞれにおいて、キャップ層２５０と、電子供給層２３０の表層部とを除去する。この除去は、例えば、レジストマスクを用いたドライエッチングにより行うことができる。この結果、半導体積層構造２０１に電子供給層２３０を露出するソース用のリセス２６０ｓ及びドレイン用のリセス２６０ｄが形成される。

その後、図８に示すように、リセス２６０ｓ内にソース電極１ｓを形成し、リセス２６０ｄ内にドレイン電極１ｄを形成する。ソース電極１ｓ及びドレイン電極１ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極１ｓを形成する予定の領域及びドレイン電極１ｄを形成する予定の領域を露出し、他の領域を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが５０ｎｍ～１５０ｎｍのＴｉ膜を形成し、その上に厚さが１００ｎｍ～５００ｎｍのＡｌ膜を形成する。次いで、例えば、Ｎ_２の雰囲気中にて４００℃～１０００℃（例えば６００℃）で熱処理（例えば急速加熱処理（rapid thermal annealing：ＲＴＡ））を行い、オーミック接触を得る。

続いて、図８に示すように、キャップ層２５０上にソース電極１ｓ及びドレイン電極１ｄを覆うパッシベーション膜２７０を形成する。パッシベーション膜２７０は、例えばプラズマＣＶＤ法により形成することができる。パッシベーション膜２７０は、ＡＬＤ法又はスパッタ法により形成してもよい。次いで、ソース電極１ｓ及びドレイン電極１ｄの間において、パッシベーション膜２７０に開口部２６０ｇを形成する。そして、開口部２６０ｇ内にゲート電極１ｇを形成する。ゲート電極１ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが１０ｎｍ～５０ｎｍのＮｉ膜を形成し、その上に厚さが３００ｎｍ～５００ｎｍのＡｕ膜を形成する。

このようにして、第２実施形態に係る半導体装置２００を製造することができる。

（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、ＧａＮ系ＨＥＭＴを含む半導体装置に関する。図９は、第３実施形態に係る半導体装置を示す断面図である。

第３実施形態に係る半導体装置３００では、図９に示すように、凹部２４５に代えて、凹部３４５がバッファ層２１３に形成されている。凹部３４５のバッファ層２１３の上面を基準とした深さは、例えば１５０ｎｍ～２５０ｎｍである。ｎ型層２４０はバッファ層２１３の上面から上方に突出するようにして凹部３４５内に形成されている。電子走行層２２０はｎ型層２４０の上面２４２を覆うように形成されている。電子供給層２３０は電子走行層２２０の上に形成されており、ｎ型層２４０の上面２４２には接していない。他の構成は第２実施形態と同様である。

第３実施形態によっても第２実施形態と同様の効果が得られる。

次に、第３実施形態に係る半導体装置３００の製造方法について説明する。図１０～図１２は、第３実施形態に係る半導体装置３００の製造方法を示す断面図である。

まず、図１０に示すように、第２実施形態と同様にして、バッファ層２１３の形成までの処理を行う。次いで、バッファ層２１３に凹部３４５を形成する。その後、図１１に示すように、バッファ層２１３の上面から上方に突出するようにしてｎ型層２４０を凹部３４５内に形成する。続いて、図１２に示すように、バッファ層２１３及びｎ型層２４０の上に電子走行層２２０、電子供給層２３０及びキャップ層２５０を形成する。その後、ソース用のリセス２６０ｓ及びドレイン用のリセス２６０ｄの形成以降の処理を、第２実施形態と同様に行う。

このようにして、第３実施形態に係る半導体装置３００を製造することができる。

（第４実施形態）
次に、第４実施形態について説明する。第４実施形態は、ＧａＮ系ＨＥＭＴを含む半導体装置に関する。図１３は、第４実施形態に係る半導体装置を示す断面図である。

第４実施形態に係る半導体装置４００は、図１３に示すように、ｎ型層２４０の上面２４２を覆う絶縁膜４８０を凹部２４５内に有する。絶縁膜４８０はｎ型層２４０と電子供給層２３０との間に介在する。絶縁膜４８０は、例えば厚さが５ｎｍ～２０ｎｍのＳｉ酸化膜又はＳｉ窒化膜である。他の構成は第２実施形態と同様である。

第４実施形態によっても第２実施形態と同様の効果が得られる。また、第４実施形態では、電子供給層２３０とｎ型層２４０との間を流れるゲートリーク電流を大幅に低減することができる。

電子供給層２３０の絶縁膜４８０との界面近傍はアモルファスであってもよい。この場合、電子供給層２３０の全体が結晶である場合と比べて、ゲート電極１ｇとドレイン電極１ｄとの間の２ＤＥＧが少なくなり、電界集中を緩和することができる。

なお、絶縁膜４８０の上面が電子走行層２２０の上面より上方にあってもよい。

次に、第４実施形態に係る半導体装置４００の製造方法について説明する。図１４～図１５は、第４実施形態に係る半導体装置４００の製造方法を示す断面図である。

まず、図１４に示すように、第２実施形態と同様にして、凹部２４５の形成までの処理を行う。次いで、凹部２４５内にｎ型層２４０及び絶縁膜４８０を形成する。ｎ型層２４０及び絶縁膜４８０の形成では、例えば、凹部２４５に対応する開口を有するフォトレジストのパターンを電子走行層２２０上に形成し、このパターンをマスクとしてｎ型層２４０を成長させ、ｎ型層２４０の上に絶縁膜４８０を形成する。そして、フォトレジストのパターンを除去する。ｎ型層２４０は、例えばＭＯＣＶＤ法及びＭＢＥ法等の結晶成長法により形成することができる。絶縁膜４８０は、例えばＣＶＤ法により形成することができる。凹部２４５の形成に用いたフォトレジストのパターンを除去せずに、このパターンを、ｎ型層２４０及び絶縁膜４８０を形成する際に用いてもよい。

次いで、図１５に示すように、電子走行層２２０及び絶縁膜４８０の上に電子供給層２３０及びキャップ層２５０を形成する。電子供給層２３０の絶縁膜４８０との界面近傍は結晶化せずにアモルファスとなってもよい。その後、ソース用のリセス２６０ｓ及びドレイン用のリセス２６０ｄの形成以降の処理を、第２実施形態と同様に行う。

このようにして、第４実施形態に係る半導体装置４００を製造することができる。

ここで、本願発明者らが行った第１シミュレーションについて説明する。第１シミュレーションでは、第２実施形態に係る半導体装置２００と、図１６に示す参考例に係る半導体装置９００とについてドレイン電圧と飽和出力との関係を計算した。この結果を図１７に示す。図１６は、参考例に係る半導体装置を示す断面図である。図１７は、ドレイン電圧と飽和出力との関係を示す図である。図１７に示すように、参考例に係る半導体装置９００では４０Ｖ程度のドレイン電圧で破壊が生じるのに対し、第２実施形態では７０Ｖ程度のドレイン電圧でも動作可能である。

次に、本願発明者らが行った第２シミュレーションについて説明する。第２シミュレーションでは、第２実施形態に係る半導体装置２００について、平面視でのゲート電極１ｇとｎ型層２４０との間の距離Ｌとオフリーク電流との関係を計算した。この結果を図１８に示す。図１８は、平面視でのゲート電極１ｇとｎ型層２４０との間の距離Ｌとオフリーク電流との関係を示す図である。図１８に示すように、距離Ｌが５０ｎｍ以上であると、オフリーク電流が非常に小さい。

（第５実施形態）
次に、第５実施形態について説明する。第５実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１９は、第５実施形態に係るディスクリートパッケージを示す図である。

第５実施形態では、図１９に示すように、第１～第４実施形態のいずれかと同様の構造を備えた半導体装置１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１ｄが接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１ｓに接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１ｇに接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及び半導体装置１２１０等がモールド樹脂１２３１によりパッケージングされている。

このようなディスクリートパッケージは、例えば、次のようにして製造することができる。まず、半導体装置１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。

（第６実施形態）
次に、第６実施形態について説明する。第６実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図２０は、第６実施形態に係るＰＦＣ回路を示す結線図である。

ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１～第４実施形態のいずれかと同様の構造を備えた半導体装置が用いられている。

ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。

（第７実施形態）
次に、第７実施形態について説明する。第７実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図２１は、第７実施形態に係る電源装置を示す結線図である。

電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。

一次側回路１２６１には、第６実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。

二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。

本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１～第４実施形態のいずれかと同様の構造を備えた半導体装置が用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。

（第８実施形態）
次に、第８実施形態について説明する。第８実施形態は、ＨＥＭＴを備えた増幅器に関する。図２２は、第８実施形態に係る増幅器を示す結線図である。

増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。

ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１～第４実施形態のいずれかと同様の構造を備えた半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。

本開示において、基板として、炭化シリコン（ＳｉＣ）基板、サファイヤ基板、シリコン基板、ＡｌＮ基板、ＧａＮ基板又はダイヤモンド基板を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。電子走行層を基板上に形成できる場合、基板が下地として用いられてもよい。

ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極の形成後に熱処理を行ってもよい。

ゲート電極の構造として、上記の実施形態ではショットキー型ゲート構造が用いられているが、ＭＩＳ（metal-insulator-semiconductor）型ゲート構造が用いられてもよい。

以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。

以下、本開示の諸態様を付記としてまとめて記載する。

（付記１）
化合物半導体の半導体積層構造と、
前記半導体積層構造の上方に設けられたソース電極、ゲート電極及びドレイン電極と、
を有し、
前記半導体積層構造は、
下地と、
前記下地の上に設けられた電子走行層と、
前記電子走行層の上に設けられた電子供給層と、
平面視で前記ゲート電極と前記ドレイン電極との間に設けられたｎ型層と、
を有し、
前記ｎ型層は、
前記下地に接する下面と、
前記下地と前記電子走行層との界面よりも上方に位置する上面と、
を有することを特徴とする半導体装置。
（付記２）
前記下地の上面に凹部が形成され、
前記ｎ型層は、前記凹部内に設けられていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記電子走行層に、前記ｎ型層の上面を露出する開口が形成されていることを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記開口内に設けられ、前記ｎ型層の上面を覆う絶縁膜を有することを特徴とする付記３に記載の半導体装置。
（付記５）
平面視で、前記ゲート電極と前記ｎ型層との間の距離は５０ｎｍ以上であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記ｎ型層は、１×１０^１６ｃｍ^－３以上１×１０^１９ｃｍ^－３以下の濃度でドナー型不純物を含むことを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記ｎ型層の上面は、前記電子走行層の上面よりも下方に位置することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）
付記１乃至７のいずれか１項に記載の半導体装置を有することを特徴とする増幅器。
（付記９）
付記１乃至７のいずれか１項に記載の半導体装置を有することを特徴とする電源装置。

１ｓ：ソース電極
１ｄ：ドレイン電極
１ｇ：ゲート電極
１００、２００、３００、４００：半導体装置
１０１、２０１：半導体積層構造
１１０：下地
１２０、２２０：電子走行層
１３０、２３０：電子供給層
１４０、２４０：ｎ型層
１４１、２４１：下面
１４２、２４２：上面
２１３：バッファ層
２４５、３４５：凹部

Claims (6)

1. 化合物半導体の半導体積層構造と、
   前記半導体積層構造の上方に設けられたソース電極、ゲート電極及びドレイン電極と、
   を有し、
   前記半導体積層構造は、
   下地と、
   前記下地の上に設けられた電子走行層と、
   前記電子走行層の上に設けられた電子供給層と、
   平面視で前記ゲート電極と前記ドレイン電極との間に設けられたｎ型層と、
   を有し、
   前記ｎ型層は、
   前記下地に接する下面と、
   前記下地と前記電子走行層との界面よりも上方に位置する上面と、
   を有することを特徴とする半導体装置。
2. 前記下地の上面に凹部が形成され、
   前記ｎ型層は、前記凹部内に設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記電子走行層に、前記ｎ型層の上面を露出する開口が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記開口内に設けられ、前記ｎ型層の上面を覆う絶縁膜を有することを特徴とする請求項３に記載の半導体装置。
5. 平面視で、前記ゲート電極と前記ｎ型層との間の距離は５０ｎｍ以上であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記ｎ型層は、１×１０^１６ｃｍ^－３以上１×１０^１９ｃｍ^－３以下の濃度でドナー型不純物を含むことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。

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