JP2013074069A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】基板11の上に形成された第1の半導体層12と、第1の半導体層12の上に形成された第2の半導体層13と、第2の半導体層13の上に形成された下部絶縁膜31と、下部絶縁膜31の上に、p型の導電性を有する酸化物により形成された酸化物膜33と、酸化物膜33の上に形成された上部絶縁膜34と、上部絶縁膜34の上に形成されたゲート電極41と、を有し、ゲート電極41の直下において、下部絶縁膜31の表面には凹部が形成されている半導体装置。
【選択図】図3
Description
(半導体装置及び半導体装置の製造方法)
第1の実施の形態における半導体装置の製造方法について、図1〜図3に基づき説明する。
次に、本実施の形態における半導体装置における特性を従来の構造の半導体装置である比較例1〜3における半導体装置と比較しつつ説明する。尚、実施例1として記載されているものは、本実施の形態における半導体装置であり、上述した製造方法により製造されたものである。
比較例1における半導体装置は、図4に示されるようにゲートリセスが形成されたHEMTである。比較例1における半導体装置は、以下の製造方法により作製されたものである。
本実施の形態における半導体装置である実施例1における半導体装置と、比較例1における半導体装置との電気的特性について、図5に基づき説明する。図5(a)は、Id(ドレイン電流)−Vgs(ゲート電圧)特性を示し、図5(b)は、Ig(ゲートリーク電流)−Vgs(ゲート電圧)特性を示す。尚、Id(ドレイン電流)とはドレイン−ソース間を流れる電流である。比較例1における半導体装置では、ゲート電圧が0Vの場合においても、ドレイン電流が僅かながら流れており、完全なノーマリーオフにはなっていない。また、比較例1における半導体装置では、ゲートリセス913aを形成する際のドライエッチングの制御が困難であり、所望の深さのゲートリセス913aを形成することが難しく、歩留りの低下が懸念される。更に、ゲートリセス913aを形成する際には、ドライエッチングによるプラズマダメージ等が生じるため、閾値電圧の変動、ゲートリーク電流の増加、電子捕獲準位の増加等が懸念される。これに対し、実施例1における半導体装置では、ゲート電圧が0Vの場合には、殆どドレイン電流が流れていないため、略完全にノーマリーオフにすることができ、ゲートリーク電流も低い。
次に、比較例2における半導体装置は、図6に示されるようにゲート電極の直下にp−GaN層が形成されたHEMTである。比較例2における半導体装置は、以下の製造方法により作製されたものである。
本実施の形態における半導体装置である実施例1における半導体装置と、比較例2における半導体装置との電気的特性について、図7に基づき説明する。図7(a)は、Id(ドレイン電流)−Vgs(ゲート電圧)特性を示し、図7(b)は、Ig(ゲートリーク電流)−Vgs(ゲート電圧)特性を示す。比較例2における半導体装置では、ゲート電圧が0Vの場合には、殆どドレイン電流が流れていないため、ノーマリーオフにはなってはいるものの、ゲート電圧を高くした場合に流れるドレイン電流は低く、大電流を流すことができない。また、ゲートリーク電流も極めて高い。更に、比較例2における半導体装置では、電子供給層913等にダメージを与えることなく、p−GaN層951をエッチングにより除去することは困難であり、また、p−GaN層951の結晶成長自体が容易ではないため、歩留りの低下等が懸念される。これに対し、実施例1における半導体装置では、ゲート電圧が0Vの場合には、殆どドレイン電流が流れていないため、略完全にノーマリーオフすることができる。また、ゲート電圧に正の電圧を印加した場合に流れるドレイン電流も高く、ゲートリーク電流も低い。
次に、比較例3における半導体装置は、図8に示されるようにゲート電極の直下にp−NiO層が形成されたHEMTである。比較例3における半導体装置は、以下の製造方法により作製されたものである。
本実施の形態における半導体装置である実施例1における半導体装置と、比較例3における半導体装置との電気的特性について、図9に基づき説明する。図9(a)は、Id(ドレイン電流)−Vgs(ゲート電圧)特性を示し、図9(b)は、Ig(ゲートリーク電流)−Vgs(ゲート電圧)特性を示す。比較例3における半導体装置では、ゲート電圧が0Vの場合には、殆どドレイン電流が流れていないため、ノーマリーオフにはなってはいるものの、ゲート電圧を高くした場合において流れるドレイン電流は低く、大電流を流すことができない。また、ゲートリーク電流が比較的高い。更に、比較例3における半導体装置では、電子供給層913等にダメージを与えることなく、NiO層952をエッチングにより除去することは困難であり、また、NiO層952は絶縁性が高くないため、高電圧に対応することができない。これに対し、実施例1における半導体装置では、ゲート電圧が0Vの場合には、殆どドレイン電流が流れていないため、略完全にノーマリーオフにすることができる。また、ゲート電圧に正の電圧を印加した場合に流れるドレイン電流も高く、ゲートリーク電流も低い。
上述した本実施の形態における半導体装置の製造方法では、キャップ層14上に第1の絶縁膜31及び第2の絶縁膜32を形成する方法について説明したが、本実施の形態における半導体装置は他の方法でも製造することが可能である。具体的には、キャップ層14上に下部絶縁膜を形成し、ゲート電極41が形成される領域の直下となる領域の下部絶縁膜の一部を除去する方法であってもよい。
また、本実施の形態における半導体装置は、半導体層にゲートリセスを形成した構造のものであってもよい。具体的には、図11に示すように、電子走行層13及びキャップ層14において、ゲート電極41の直下における領域にゲートリセス60を形成したものであってもよい。このようなゲートリセス60を形成することにより、ノーマリーオフ動作をより一層させやすくなる。尚、ゲートリセス60をドライエッチング等により形成する場合には、ゲートリセス60が形成された領域はプラズマダメージを受ける場合がある。しかしながら、プラズマダメージを受ける領域は狭く、また、ゲート電極41の直下においては、酸化物膜33を電子走行層12に、より近い位置に形成することができる。従って、一層ゲート電極41の直下における2DEG12aの電子を消失させることができるため、ダメージよりも本実施の形態により得られる効果の方が高いものと考えられる。
第2の実施の形態における半導体装置の製造方法について、図12〜図14に基づき説明する。
第3の実施の形態における半導体装置の製造方法について、図15〜図17に基づき説明する。
次に、第4の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
(付記1)
基板の上に形成された第1の半導体層と、
前記第1の半導体層の上に形成された第2の半導体層と、
前記第2の半導体層の上に形成された下部絶縁膜と、
前記下部絶縁膜の上に、p型の導電性を有する酸化物により形成された酸化物膜と、
前記酸化物膜の上に形成された上部絶縁膜と、
前記上部絶縁膜の上に形成されたゲート電極と、
を有し、
前記ゲート電極の直下において、前記下部絶縁膜の表面には凹部が形成されていることを特徴とする半導体装置。
(付記2)
前記酸化物膜は、前記下部絶縁膜における前記凹部内に形成されており、前記凹部を除く領域においては、前記下部絶縁膜は、前記上部絶縁膜と接していることを特徴とする付記1に記載の半導体装置。
(付記3)
前記下部絶縁膜は、前記凹部が形成される領域に開口部を有する第1の絶縁膜と、前記開口部及び前記第1の絶縁膜の上に形成された第2の絶縁膜と、を有するものであることを特徴とする付記1または2に記載の半導体装置。
(付記4)
基板の上に形成された第1の半導体層と、
前記第1の半導体層の上に形成された第2の半導体層と、
前記第2の半導体層の上に形成された下部絶縁膜と、
前記ゲート電極の直下における前記下部絶縁膜の上に、p型の導電性を有する酸化物により形成された酸化物膜と、
前記酸化物膜の上に形成された上部絶縁膜と、
前記上部絶縁膜の上に形成されたゲート電極と、
を有することを特徴とする半導体装置。
(付記5)
前記上部絶縁膜は、窒素成分を含む絶縁体により形成されていることを特徴とする付記1から4のいずれかに記載の半導体装置。
(付記6)
前記上部絶縁膜は、SiN、AlN、SiON、AlONのいずれかを含むものにより形成されていることを特徴とする付記5に記載の半導体装置。
(付記7)
前記第2の半導体層に接してソース電極及びドレイン電極が設けられていることを特徴とする付記1から6のいずれかに記載の半導体装置。
(付記8)
前記下部絶縁膜は、Al2O3、SiN、SiO2、HfO2、Ta2O5、ZrO2、MgOのうちから選ばれる1また2以上のものを含む材料により形成されていることを特徴とする付記1から7のいずれかに記載の半導体装置。
(付記9)
前記酸化物膜は、NiO、Cu2O、CuAlO2、Ga2O3、CuGaO2のうちから選ばれる1また2以上のものを含む材料により形成されていることを特徴とする付記1から8のいずれかに記載の半導体装置。
(付記10)
前記第2の半導体層と前記下部絶縁膜との間には、第3の半導体層が設けられていることを特徴とする付記1から9のいずれかに記載の半導体装置。
(付記11)
前記第1の半導体層は、GaNを含む材料により形成されていることを特徴とする付記1から10のいずれかに記載の半導体装置。
(付記12)
前記第2の半導体層は、AlGaNを含む材料により形成されていることを特徴とする付記1から11のいずれかに記載の半導体装置。
(付記13)
基板上に、第1の半導体層及び第2の半導体層を順次形成する工程と、
前記第2の半導体層の上に、ゲート電極が形成される領域の直下において、表面に凹部が形成された下部絶縁膜を形成する工程と、
前記下部絶縁膜の上に、p型の導電性を有する酸化物により形成された酸化物膜を形成する工程と、
前記酸化物膜の上に、上部絶縁膜を形成する工程と、
前記上部絶縁膜の上に、前記ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記14)
前記酸化物膜を形成する工程の後、
前記下部絶縁膜の前記凹部に形成されている酸化物膜を除き、前記酸化物膜を除去する工程を有し、
前記酸化物膜を除去する工程の後、前記上部絶縁膜を形成する工程を行なうことを特徴とする付記13に記載の半導体装置の製造方法。
(付記15)
前記下部絶縁膜を形成する工程は、
前記凹部が形成される領域に、開口部を有する第1の絶縁膜を形成する工程と、
前記開口部及び前記第1の絶縁膜の上に、第2の絶縁膜を形成する工程と、
を含むものであることを特徴とする付記13または14に記載の半導体装置の製造方法。
(付記16)
基板上に、第1の半導体層及び第2の半導体層を順次形成する工程と、
前記第2の半導体層の上に、下部絶縁膜を形成する工程と、
前記ゲート電極が形成される領域の直下における前記下部絶縁膜の上に、p型の導電性を有する酸化物により形成された酸化物膜を形成する工程と、
前記酸化物膜及び前記下部酸化物膜上に、上部絶縁膜を形成する工程と、
前記上部絶縁膜の上に、ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記17)
前記上部絶縁膜は、窒素成分を含む絶縁体により形成されていることを特徴とする付記13から16のいずれかに記載の半導体装置の製造方法。
(付記18)
前記第2の半導体層に接してソース電極及びドレイン電極を形成する工程を有することを特徴とする付記13から17のいずれかに記載の半導体装置の製造方法。
(付記19)
付記1から12のいずれかに記載の半導体装置を有することを特徴とする電源装置。
(付記20)
付記1から12のいずれかに記載の半導体装置を有することを特徴とする増幅器。
12 電子走行層(第1の半導体層)
12a 2DEG
13 電子供給層(第2の半導体層)
14 キャップ層(第3の半導体層)
21 素子間分離溝
31 第1の絶縁膜
31a 開口部
32 第2の絶縁膜
32a 凹部
33 酸化物膜
34 第3の絶縁膜
41 ゲート電極
42 ソース電極
43 ドレイン電極
Claims (10)
- 基板の上に形成された第1の半導体層と、
前記第1の半導体層の上に形成された第2の半導体層と、
前記第2の半導体層の上に形成された下部絶縁膜と、
前記下部絶縁膜の上に、p型の導電性を有する酸化物により形成された酸化物膜と、
前記酸化物膜の上に形成された上部絶縁膜と、
前記上部絶縁膜の上に形成されたゲート電極と、
を有し、
前記ゲート電極の直下において、前記下部絶縁膜の表面には凹部が形成されていることを特徴とする半導体装置。 - 前記酸化物膜は、前記下部絶縁膜における前記凹部内に形成されており、前記凹部を除く領域においては、前記下部絶縁膜は、前記上部絶縁膜と接していることを特徴とする請求項1に記載の半導体装置。
- 前記下部絶縁膜は、前記凹部が形成される領域に開口部を有する第1の絶縁膜と、前記開口部及び前記第1の絶縁膜の上に形成された第2の絶縁膜と、を有するものであることを特徴とする請求項1または2に記載の半導体装置。
- 基板の上に形成された第1の半導体層と、
前記第1の半導体層の上に形成された第2の半導体層と、
前記第2の半導体層の上に形成された下部絶縁膜と、
前記ゲート電極の直下における前記下部絶縁膜の上に、p型の導電性を有する酸化物により形成された酸化物膜と、
前記酸化物膜の上に形成された上部絶縁膜と、
前記上部絶縁膜の上に形成されたゲート電極と、
を有することを特徴とする半導体装置。 - 前記上部絶縁膜は、窒素成分を含む絶縁体により形成されていることを特徴とする請求項1から4のいずれかに記載の半導体装置。
- 前記第2の半導体層に接してソース電極及びドレイン電極が設けられていることを特徴とする請求項1から5のいずれかに記載の半導体装置。
- 前記酸化物膜は、NiO、Cu2O、CuAlO2、Ga2O3、CuGaO2のうちから選ばれる1また2以上のものを含む材料により形成されていることを特徴とする請求項1から6のいずれかに記載の半導体装置。
- 基板上に、第1の半導体層及び第2の半導体層を順次形成する工程と、
前記第2の半導体層の上に、ゲート電極が形成される領域の直下において、表面に凹部が形成された下部絶縁膜を形成する工程と、
前記下部絶縁膜の上に、p型の導電性を有する酸化物により形成された酸化物膜を形成する工程と、
前記酸化物膜の上に、上部絶縁膜を形成する工程と、
前記上部絶縁膜の上に、前記ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記下部絶縁膜を形成する工程は、
前記凹部が形成される領域に、開口部を有する第1の絶縁膜を形成する工程と、
前記開口部及び前記第1の絶縁膜の上に、第2の絶縁膜を形成する工程と、
を含むものであることを特徴とする請求項8に記載の半導体装置の製造方法。 - 基板上に、第1の半導体層及び第2の半導体層を順次形成する工程と、
前記第2の半導体層の上に、下部絶縁膜を形成する工程と、
前記ゲート電極が形成される領域の直下における前記下部絶縁膜の上に、p型の導電性を有する酸化物により形成された酸化物膜を形成する工程と、
前記酸化物膜及び前記下部酸化物膜上に、上部絶縁膜を形成する工程と、
前記上部絶縁膜の上に、ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
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