KR20130033965A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 과제는, 게이트 리크 전류가 저감되고, 또한 노멀리 오프 동작하는 반도체 장치를 제공하는 것이다.
기판 상에 형성된 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 반도체층과, 상기 제2 반도체층 상에 형성된 하부 절연막과, 상기 하부 절연막 상에, p형의 도전성을 갖는 산화물에 의해 형성된 산화물막과, 상기 산화물막 상에 형성된 상부 절연막과, 상기 상부 절연막 상에 형성된 게이트 전극을 갖고, 상기 게이트 전극의 바로 아래에 있어서, 상기 하부 절연막의 표면에는 오목부가 형성되어 있는 것을 특징으로 하는 반도체 장치에 의해 상기 과제를 해결한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
질화물 반도체인 GaN, AlN, InN 등 또는, 이들의 혼정인 재료는, 넓은 밴드갭을 갖고 있고, 고출력 전자 디바이스 또는 단파장 발광 디바이스 등으로서 이용되고 있다. 이 중, 고출력 디바이스로서는, 전계 효과형 트랜지스터(FET : Field-Effect Transistor), 특히, 고전자 이동도 트랜지스터(HEMT : High Electron Mobility Transistor)에 관한 기술이 개발되어 있다(예를 들면, 특허문헌 1). 이러한 질화물 반도체를 이용한 HEMT는, 고출력·고효율 증폭기, 대전력 스위칭 디바이스 등에 이용된다.
이러한 질화물 반도체를 이용한 HEMT는, 기판 상에, 질화알루미늄갈륨/질화갈륨(AlGaN/GaN) 헤테로 구조가 형성되어 있고, GaN층을 전자 주행층으로 하는 것이다. 또한, 기판으로서는, 사파이어, 실리콘카바이드(SiC), 질화갈륨(GaN), 실리콘(Si) 등에 의해 형성되는 기판이 이용된다.
GaN의 밴드갭은 3.4eV로, Si의 밴드갭(1.1eV)이나, GaAs(1.4eV)보다도 크고, 높은 파괴 전압 강도를 갖고 있다. 또한, 포화 전자 속도가 커, 고전압 동작, 또한 고출력을 얻을 수 있으므로, 고효율 스위칭 소자, 전기 자동차용 등에 있어서의 고내압 전력 디바이스 등에 이용할 수 있다. 또한, 트랜지스터에 있어서의 리크 전류를 억제하기 위해, 게이트 전극의 아래에 절연막을 형성한 절연 게이트 구조의 디바이스도 개시되어 있다(예를 들면, 특허문헌 2).
일본 특허 출원 공개 제2002-359256호 공보 일본 특허 출원 공개 제2010-199481호 공보
그런데, 전력용 스위칭 소자에 있어서는, 게이트 전압이 0V인 경우에 반도체 소자에 전류가 흐르지 않는 노멀리 오프 동작이 요구되고 있다. 이러한 노멀리 오프 동작을 위해서는, 게이트 임계값 전압을 플러스 방향으로 시프트시킬 필요가 있고, p-GaN 캡층을 설치한 구조인 것이나 게이트 리세스를 형성한 구조인 것의 검토가 행해지고 있다. 그러나, p-GaN 캡층을 설치한 구조의 경우, 결정 성장이 곤란하다고 하는 문제점을 갖고 있고, 게이트 리세스를 형성한 구조의 경우, 에칭 데미지 등을 받기 쉽고, 또한 게이트 리세스의 깊이 제어가 어렵다고 하는 문제점을 갖고 있다.
또한, 게이트 리크 전류를 억제하기 위해 게이트 전극의 바로 아래에 절연막을 형성한 절연 게이트 구조의 경우에서는, 반도체층과 게이트 전극 사이에, 절연막을 형성함으로써, 전자 채널을 차단하기 위해 필요한 게이트 임계값 전압이 마이너스 방향으로 시프트해 버린다. 이로 인해, 노멀리 오프 동작시키는 것이 곤란해진다고 하는 문제점을 갖고 있다.
또한, 게이트 전극의 바로 아래에 형성되는 절연막으로서, P형이 되는 NiO막을 반도체층 상에 형성함으로써, 노멀리 오프 동작과 게이트 리크 전류의 저감을 양립시키는 것의 검토가 행해지고 있다. 그러나 NiO의 밴드갭이 SiO2나 Al2O3과 비교하여 좁기 때문에, 게이트 리크 전류를 충분히 저감시킬 수는 없다고 하는 새로운 문제점이 발생해 버린다.
따라서, 반도체 재료로서 GaN 등의 질화물 반도체를 이용한 전계 효과 트랜지스터 등의 반도체 장치에 있어서, 게이트 리크 전류가 저감되고, 또한 노멀리 오프 동작하는 반도체 장치 및 반도체 장치의 제조 방법이 요구되고 있다.
본 실시 형태의 일 관점에 따르면, 기판 상에 형성된 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 반도체층과, 상기 제2 반도체층 상에 형성된 하부 절연막과, 상기 하부 절연막 상에, p형의 도전성을 갖는 산화물에 의해 형성된 산화물막과, 상기 산화물막 상에 형성된 상부 절연막과, 상기 상부 절연막 상에 형성된 게이트 전극을 갖고, 상기 게이트 전극의 바로 아래에 있어서, 상기 하부 절연막의 표면에는 오목부가 형성되어 있는 것을 특징으로 한다.
또한, 본 실시 형태의 다른 일 관점에 따르면, 기판 상에 형성된 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 반도체층과, 상기 제2 반도체층 상에 형성된 하부 절연막과, 상기 게이트 전극의 바로 아래에 있어서의 상기 하부 절연막 상에, p형의 도전성을 갖는 산화물에 의해 형성된 산화물막과, 상기 산화물막 상에 형성된 상부 절연막과, 상기 상부 절연막 상에 형성된 게이트 전극을 갖는 것을 특징으로 한다.
또한, 본 실시 형태의 다른 일 관점에 따르면, 기판 상에, 제1 반도체층 및 제2 반도체층을 순차 형성하는 공정과, 상기 제2 반도체층 상에, 게이트 전극이 형성되는 영역의 바로 아래에 있어서, 표면에 오목부가 형성된 하부 절연막을 형성하는 공정과, 상기 하부 절연막 상에, p형의 도전성을 갖는 산화물에 의해 형성된 산화물막을 형성하는 공정과, 상기 산화물막 상에, 상부 절연막을 형성하는 공정과, 상기 상부 절연막 상에, 상기 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 본 실시 형태의 다른 일 관점에 따르면, 기판 상에, 제1 반도체층 및 제2 반도체층을 순차 형성하는 공정과, 상기 제2 반도체층 상에, 하부 절연막을 형성하는 공정과, 상기 게이트 전극이 형성되는 영역의 바로 아래에 있어서의 상기 하부 절연막 상에, p형의 도전성을 갖는 산화물에 의해 형성된 산화물막을 형성하는 공정과, 상기 산화물막 및 상기 하부 산화물막 상에, 상부 절연막을 형성하는 공정과, 상기 상부 절연막 상에, 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 한다.
개시된 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 반도체 재료로서 GaN 등의 질화물 반도체를 이용한 전계 효과 트랜지스터 등의 반도체 장치에 있어서, 게이트 리크 전류를 저감시킬 수 있고, 또한 노멀리 오프 동작을 행하게 할 수 있다.
도 1은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(1).
도 2는 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(2).
도 3은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(3).
도 4는 비교예 1에 있어서의 반도체 장치의 구조도.
도 5는 본 실시 형태에 있어서의 반도체 장치와 비교예 1에 있어서의 반도체 장치의 특성도.
도 6은 비교예 2에 있어서의 반도체 장치의 구조도.
도 7은 본 실시 형태에 있어서의 반도체 장치와 비교예 2에 있어서의 반도체 장치의 특성도.
도 8은 비교예 3에 있어서의 반도체 장치의 구조도.
도 9는 본 실시 형태에 있어서의 반도체 장치와 비교예 3에 있어서의 반도체 장치의 특성도.
도 10은 제1 실시 형태에 있어서의 다른 반도체 장치의 제조 방법의 설명도.
도 11은 제1 실시 형태에 있어서의 또 다른 반도체 장치의 설명도.
도 12는 제2 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(1).
도 13은 제2 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(2).
도 14는 제2 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(3).
도 15는 제3 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(1).
도 16은 제3 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(2).
도 17은 제3 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(3).
도 18은 제4 실시 형태에 있어서의 디스크리트 패키지된 반도체 디바이스의 설명도.
도 19는 제4 실시 형태에 있어서의 전원 장치의 회로도.
도 20은 제4 실시 형태에 있어서의 고출력 증폭기의 구조도.
실시하기 위한 형태에 대해, 이하에 설명한다. 또한, 동일한 부재에 대해서는 동일한 부호를 붙이고 설명을 생략한다.
〔제1 실시 형태〕
(반도체 장치 및 반도체 장치의 제조 방법)
제1 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해, 도 1～도 3에 기초하여 설명한다.
우선, 도 1의 (a)에 도시한 바와 같이, 기판(11) 상에, 반도체층이 되는 도시하지 않은 버퍼층, 전자 주행층(12), 전자 공급층(13), 캡층(14)을 순차적으로 MOVPE(Metal Organic Vapor Phase Epitaxy)법에 의해 에피택셜 성장시킴으로써 형성한다.
기판(11)으로서는, Si, 사파이어, SiC, GaN, AlN 등의 기판을 이용할 수 있다.
전자 주행층(12)은, 제1 반도체층이 되는 층이며, 두께가 3㎛인 의도적으로 언도프된 GaN에 의해 형성되어 있다.
전자 공급층(13)은, 제2 반도체층이 되는 층이며, 두께가 20㎚인 의도적으로 언도프된 Al0 .25Ga0 .75N에 의해 형성되어 있다. 또한, 전자 공급층(13)은, 부분적으로 Si 등의 불순물 원소를 도프하여, n형으로 한 것을 이용해도 된다.
캡층(14)은, 제3 반도체층이 되는 층이며, 불순물 원소로서 Si 등의 불순물 원소가 도프된 n-GaN에 의해 형성되어 있다. 캡층(14)은, 반도체층의 표면을 안정시키기 위해 형성되는 것이며, 의도적으로 언도프된 GaN(i-GaN)이어도 되고, AlxGa1-xN(x는 Al 조성, 전자 공급층(13)의 AlGaN의 Al 조성과 다름)으로 이루어지는 다층 캡 구조여도 된다. 또한, 캡층(14)을 형성하지 않는 구조의 것이어도 된다. 이에 의해, 전자 주행층(12)에 있어서, 전자 주행층(12)과 전자 공급층(13)의 계면 근방에는, 2DEG(12a)가 형성된다.
본 실시 형태에 있어서의 MOVPE에서는, Ga의 원료 가스에는 TMG(트리메틸갈륨)가, Al의 원료 가스에는 TMA(트리메틸알루미늄)가, N의 원료 가스에는 NH3(암모니아)이 이용되고, Si의 원료 가스에는 SiH3(모노실란) 등이 이용된다. 또한, 이들 원료 가스는, 수소(H2)를 캐리어 가스로 하여 MOVPE 장치의 반응로에 공급된다.
다음으로, 도 1의 (b)에 도시한 바와 같이, 형성된 반도체층에 소자간 분리 영역(21)을 형성한다. 구체적으로는, 캡층(14) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소자 분리 영역(21)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 염소계 가스를 이용한 드라이 에칭, 혹은 이온 주입법에 의해 소자간 분리 영역(21)을 형성한다. 소자간 분리 영역(21)을 형성한 후에는, 레지스트 패턴은 유기 용제 등에 의해 제거한다.
다음으로, 도 1의 (c)에 도시한 바와 같이, 개구부(31a)를 갖는 제1 절연막(31)을 형성한다. 제1 절연막(31)은, 절연성을 갖는 산화물, 질화물 등에 의해 형성되어 있고, 구체적으로는, Al2O3, SiN, SiO2, HfO2, Ta2O5, ZrO2, MgO 중으로부터 선택되는 1 또는 2 이상의 것을 포함하는 재료에 의해 형성되어 있다. 본 실시 형태에서는, 제1 절연막(31)은, 원자층 퇴적(ALD : Atomic Layer Deposition)법에 의해 성막된 Al2O3에 의해 형성되어 있다. 이 ALD에 의한 성막에서는, Al의 원료로서는 TMA가 이용되고, 산소의 원료로서는 물, 산소 플라즈마, 오존 등이 이용된다. 제1 절연막(31)을 성막할 때의 온도는, 200℃～600℃가 바람직하지만, 이 범위 이외의 온도여도 된다. 제1 절연막(31)을 성막한 후, 제1 절연막(31)의 표면에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 후술하는 게이트 전극(41)이 형성되는 영역의 바로 아래가 되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 웨트 에칭에 의해 레지스트 패턴의 개구에 있어서 노출되어 있는 제1 절연막(31)을 제거하여, 개구부(31a)를 형성한다. 이에 의해, 제1 절연막(31)에 있어서, 게이트 전극(41)이 형성되는 영역의 바로 아래가 되는 영역에 개구부(31a)를 형성한다. 이후, 도시되지 않은 레지스트 패턴은 유기 용제 등에 의해 제거한다. 본 실시 형태에 있어서는, 제1 절연막(31)은 웨트 에칭에 의해 제거되므로, 캡층(14)에 거의 데미지를 부여하는 일은 없다.
다음으로, 도 2의 (a)에 도시한 바와 같이, 제1 절연막(31) 및 노출되어 있는 캡층(14) 상에, 제2 절연막(32)을 형성한다. 제2 절연막(32)은, 절연성을 갖는 산화물, 질화물 등에 의해 형성되어 있고, 구체적으로는, Al2O3, SiN, SiO2, HfO2, Ta2O5, ZrO2, MgO 중으로부터 선택되는 1 또는 2 이상의 것을 포함하는 재료에 의해 형성되어 있다. 본 실시 형태에서는, 제2 절연막(32)은, ALD법에 의해 성막된 Al2O3에 의해 형성되어 있다. 이 ALD에 의한 성막에서는, Al의 원료로서는 TMA가 이용되고, 산소의 원료로서는 물, 산소 플라즈마, 오존 등이 이용된다. 제2 절연막(32)을 성막할 때의 온도는, 200℃～600℃가 바람직하지만, 이 범위 이외의 온도여도 된다.
또한, 제1 절연막(31) 및 제2 절연막(32)을 형성한 후에, 열처리를 행해도 되고, 이때의 열처리 온도는, 350℃～1000℃가 바람직하다. 또한, 제1 절연막(31) 및 제2 절연막(32)의 형성 방법은, ALD법 이외에도, 플라즈마 CVD(Chemical Vapor Deposition)나 스퍼터링에 의해 형성해도 된다. 또한, 본 실시 형태에 있어서는, 이와 같이 형성된 제1 절연막(31) 및 제2 절연막(32)을 하부 절연막이라 기재하는 경우가 있다. 이와 같이, 제1 절연막(31)과 제2 절연막(32)에 의해 형성되는 하부 절연막의 표면에 있어서, 후술하는 게이트 전극(41)이 형성되는 영역의 바로 아래가 되는 영역에는, 오목부(32a)가 형성된다.
다음으로, 도 2의 (b)에 도시한 바와 같이, 제2 절연막(32) 상에, 산화물막(33)을 형성한다. 산화물막(33)은, p형의 도전성을 갖는 산화물에 의해 형성되어 있고, 구체적으로는, NiO, Cu2O, CuAlO2, Ga2O3, CuGaO2 중으로부터 선택되는 1 또는 2 이상의 것을 포함하는 재료에 의해 형성되어 있다. 또한, 이들 산화물은, 불순물 원소를 도프하지 않아도 p형의 도전성을 나타내는 것이지만, 보다 좋은 효과를 얻기 위해 이들 산화물에 p형이 되는 불순물 원소를 도프한 것이어도 된다. 또한, 본 실시 형태에 있어서는, 산화물막(33)은, 스퍼터링에 의해 성막된 막 두께가 40㎚인 NiO에 의해 형성되어 있다. 또한, 성막 방법은, 진공 증착 등이어도 된다. 또한, 성막 후에 산소, 질소 분위기 중에서 300℃～1000℃에서 열처리를 행해도 된다.
다음으로, 도 2의 (c)에 도시한 바와 같이, 산화물막(33) 상에, 제3 절연막(34)을 형성한다. 제3 절연막(34)은, 절연성을 갖는 것이며, 질소를 함유하는 재료에 의해 형성되어 있고, 구체적으로는, SiN, AlN 등의 질화물, SiON, AlON 등의 산질화물에 의해 형성되어 있다. 본 실시 형태에서는, 제3 절연막(34)은, 플라즈마 CVD에 의해 성막된 5㎚의 SiN에 의해 형성되어 있다. 또한, 제3 절연막(34)에서는, 질소가 포함되어 있는 것이 중요하다. 발명자에 의한 실험 등에 있어서는, 제3 절연막(34)에, 질소 성분을 포함하지 않는 SiO2나 Al2O3을 이용한 경우에는, 전기적 특성의 향상은 보이지 않았지만, 질소 성분을 포함하는 절연막을 이용함으로써, 반도체 장치에 있어서의 전기적 특성이 향상되는 것이 발견되었다. 따라서, 이 실험 등에 기초하면, 제3 절연막(34)은, 절연성을 갖는 것이며, 질소를 함유하는 재료에 의해 형성되어 있는 것인 것이 바람직하다. 또한, 본 실시 형태에 있어서는, 제3 절연막(34)을 상부 절연막이라 기재하는 경우가 있다.
다음으로, 도 3의 (a)에 도시한 바와 같이, 반도체층과 접하는 소스 전극(42) 및 드레인 전극(43)을 형성한다. 구체적으로는, 제3 절연막(34) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(42) 및 드레인 전극(43)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 염소 성분을 포함하는 가스를 이용한 RIE(Reactive Ion Etching) 등의 드라이 에칭을 행함으로써, 제3 절연막(34), 산화물층(33), 제2 절연막(32), 제1 절연막(31) 및 캡층(14)을 제거하여, 전자 공급층(13)의 표면을 노출시킨다. 다음으로, 이 레지스트 패턴을 제거한 후, 다시, 제3 절연막(34)의 표면에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(42) 및 드레인 전극(43)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 진공 증착에 의해 Ta/Al/Ta가 적층된 금속막을 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 형성된 금속막을 레지스트 패턴과 함께 리프트오프에 의해 제거한다. 이에 의해, 전자 공급층(13) 상에 있어서, 레지스트 패턴이 형성되어 있지 않은 영역에, Ta/Al/Ta에 의해 형성된 소스 전극(42) 및 드레인 전극(43)을 형성할 수 있다. 이후, 600℃ 이하의 온도에서 열처리를 행함으로써, 소스 전극(42) 및 드레인 전극(43)을 오믹 컨택트시킬 수 있다.
다음으로, 도 3의 (b)에 도시한 바와 같이, 제3 절연막(34) 상에 게이트 전극(41)을 형성한다. 구체적으로는, 제3 절연막(34) 상에, 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(41)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 레지스트 패턴은, 레지스트 패턴의 개구의 바로 아래에, 제1 절연막(31)에 형성된 개구부(31a) 및 제2 절연막(32)에 형성된 오목부(32a)가 위치하도록 형성한다. 이후, 진공 증착 등에 의해 Ni/Au가 적층된 금속막을 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 형성된 금속막을 레지스트 패턴과 함께 리프트오프에 의해 제거한다. 이에 의해, 제3 절연막(34)의 소정의 영역 상의 레지스트 패턴이 형성되어 있지 않은 영역에, Ni/Au에 의해 형성된 게이트 전극(41)을 형성할 수 있다. 이와 같이 형성된 게이트 전극(41)의 제3 절연막(34) 및 산화물막(33)을 개재한 바로 아래에는, 제1 절연막(31)에 형성된 개구부(31a) 및 제2 절연막(32)에 형성된 오목부(32a)가 존재하고 있다. 또한, 본 실시 형태에 있어서, 게이트 전극(41)의 바로 아래라 함은, 제3 절연막(34) 등을 개재한 아래의 영역, 또는 제3 절연막(34), 산화물막(33), 제2 절연막(32), 캡층(14), 전자 공급층(13) 등을 개재한 아래의 영역을 포함하는 것이다.
이상에 의해, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다. 본 실시 형태에서는, 캡층(14) 등의 반도체층 표면이 드라이 에칭 등에 의한 플라즈마에 노출되는 공정을 포함하지 않으므로, 원하는 특성의 반도체 장치를 안정적이고, 높은 수율로 제조할 수 있다.
도 3의 (b)에 도시되는 본 실시 형태에 있어서의 반도체 장치에서는, p형의 도전성을 갖는 산화물막(33)은, 게이트 전극(41)의 바로 아래에 있어서, 전자 주행층(12)에 가까운 위치에 존재하고 있으므로, 게이트 전극(41)의 바로 아래에 있어서의 2DEG(12a)의 전자를 소실시킬 수 있다. 이에 의해, 노멀리 오프로 할 수 있다. 또한, 산화물막(33)과 캡층(14) 사이에는, 제2 절연막(32)이 형성되어 있고, 산화물막(33)과 게이트 전극(41) 사이에는, 질소 성분을 포함하는 제3 절연막(34)이 형성되어 있으므로, 게이트 리크 전류를 줄이는 동시에 산화물막의 표면이 보호되어, 전자 포획 준위를 감소시킬 수 있다.
(실시예)
다음으로, 본 실시 형태에 있어서의 반도체 장치에 있어서의 특성을 종래의 구조의 반도체 장치인 비교예 1～3에 있어서의 반도체 장치와 비교하면서 설명한다. 또한, 실시예 1로서 기재되어 있는 것은, 본 실시 형태에 있어서의 반도체 장치이며, 상술한 제조 방법에 의해 제조된 것이다.
(비교예 1)
비교예 1에 있어서의 반도체 장치는, 도 4에 도시된 바와 같이 게이트 리세스가 형성된 HEMT이다. 비교예 1에 있어서의 반도체 장치는, 이하의 제조 방법에 의해 제작된 것이다.
우선, 기판(911) 상에, MOVPE법에 의해, 반도체층으로서 전자 주행층(912) 및 전자 공급층(913)을 순차적으로 적층 형성한다. 전자 주행층(912)은, 두께가 약 3㎛인 의도적으로 언도프된 GaN에 의해 형성되어 있고, 전자 공급층(913)은 두께가 약 20㎚인 의도적으로 언도프된 Al0 .25Ga0 .75N에 의해 형성되어 있다. 이후, 전자 공급층(913) 상에, 소자간 분리 영역(921)이 형성되는 영역에 개구를 갖는 레지스트 패턴을 형성하고, 염소 성분을 포함하는 가스를 이용한 드라이 에칭, 혹은 이온 주입을 행함으로써, 반도체층에 소자간 분리 영역(921)을 형성한다.
다음으로, 전자 공급층(913) 상에, 소스 전극(942) 및 드레인 전극(943)이 형성되는 영역에 개구를 갖는 레지스트 패턴을 형성하고, 또한 Ti/Al이 적층된 금속막을 형성한 후, 리프트오프에 의해 레지스트 패턴 상에 형성된 금속막을 제거한다. 이에 의해, 전자 공급층(913) 상에 소스 전극(942) 및 드레인 전극(943)을 형성한다. 이후, 약 700℃의 온도에서 열처리를 행함으로써, 형성된 소스 전극(942) 및 드레인 전극(943)을 오믹 컨택트시킨다.
다음으로, 전자 공급층(913) 상에, 게이트 리세스(931a)가 형성되는 영역에 개구를 갖는 레지스트 패턴을 형성하고, RIE 등의 드라이 에칭을 행함으로써, 레지스트 패턴이 형성되어 있지 않은 영역의 전자 공급층(913)의 일부를 제거한다. 이에 의해, 전자 공급층(913)에 게이트 리세스(913a)를 형성한다. 이후, 레지스트 패턴을 제거하고, 전자 공급층(913) 상에, 플라즈마 CVD에 의해 게이트 절연막이 되는 절연막(931)으로서, Al2O3을 성막한다. 이후, 절연막(931)을 개재한 게이트 리세스(913a)가 형성되어 있는 영역에 개구를 갖는 레지스트 패턴을 형성하고, 또한, Ni/Au가 적층된 금속막을 형성한 후, 리프트오프에 의해 레지스트 패턴 상에 형성된 금속막을 제거한다. 이에 의해, 게이트 리세스(913a)가 형성되어 있는 영역 상에, 절연막(931)을 개재하여 게이트 전극(941)을 형성한다.
이상의 공정에 의해, 비교예 1이 되는 반도체 장치인 HEMT를 제작하였다.
(비교예 1과의 비교)
본 실시 형태에 있어서의 반도체 장치인 실시예 1에 있어서의 반도체 장치와, 비교예 1에 있어서의 반도체 장치의 전기적 특성에 대해 도 5에 기초하여 설명한다. 도 5의 (a)는, Id(드레인 전류)-Vgs(게이트 전압) 특성을 나타내고, 도 5의 (b)는, Ig(게이트 리크 전류)-Vgs(게이트 전압) 특성을 나타낸다. 또한, Id(드레인 전류)라 함은, 드레인-소스간을 흐르는 전류이다. 비교예 1에 있어서의 반도체 장치에서는, 게이트 전압이 0V인 경우에 있어서도, 드레인 전류가 약간이지만 흐르고 있어, 완전한 노멀리 오프로는 되어 있지 않다. 또한, 비교예 1에 있어서의 반도체 장치에서는, 게이트 리세스(913a)를 형성할 때의 드라이 에칭의 제어가 곤란하여, 원하는 깊이의 게이트 리세스(913a)를 형성하는 것이 어려워, 수율의 저하가 우려된다. 또한, 게이트 리세스(913a)를 형성할 때에는, 드라이 에칭에 의한 플라즈마 데미지 등이 발생하므로, 임계값 전압의 변동, 게이트 리크 전류의 증가, 전자 포획 준위의 증가 등이 우려된다. 이것에 대해, 실시예 1에 있어서의 반도체 장치에서는, 게이트 전압이 0V인 경우에는, 거의 드레인 전류가 흐르고 있지 않으므로, 거의 완전히 노멀리 오프로 할 수 있고, 게이트 리크 전류도 낮다.
(비교예 2)
다음으로, 비교예 2에 있어서의 반도체 장치는, 도 6에 도시된 바와 같이 게이트 전극의 바로 아래에 p-GaN층이 형성된 HEMT이다. 비교예 2에 있어서의 반도체 장치는, 이하의 제조 방법에 의해 제작된 것이다.
우선, 기판(911) 상에, MOVPE법에 의해, 반도체층으로서 전자 주행층(912), 전자 공급층(913), p-GaN층(951)을 순차적으로 적층 형성한다. 전자 주행층(912)은, 두께가 약 3㎛인 의도적으로 언도프된 GaN에 의해 형성되어 있고, 전자 공급층(913)은 두께가 약 20㎚의 의도적으로 언도프된 Al0 .25Ga0 .75N에 의해 형성되어 있다. 또한, p-GaN층(951)은 두께가 20㎚인 GaN이고, p형이 되는 불순물 원소로서 Mg가 약 1×1019cm-3의 농도로 되도록 도프되어 있다. 이후, p-GaN층(951) 상에, 소자간 분리 영역(921)이 형성되는 영역에 개구를 갖는 레지스트 패턴을 형성하고, 염소 성분을 포함하는 가스를 이용한 드라이 에칭, 혹은 이온 주입을 행함으로써, 반도체층에 소자간 분리 영역(921)을 형성한다.
다음으로, p-GaN층(951) 상에, 소스 전극(942) 및 드레인 전극(943)이 형성되는 영역에 개구를 갖는 레지스트 패턴을 형성하고, 레지스트 패턴이 형성되어 있지 않은 영역의 p-GaN층(951)을 제거하여 전자 공급층(913)을 노출시킨다. 이후, Ti/Al이 적층된 금속막을 형성한 후, 리프트오프에 의해 레지스트 패턴 상에 형성된 금속막을 제거한다. 이에 의해, 전자 공급층(913) 상에 소스 전극(942) 및 드레인 전극(943)을 형성한다. 이후, 약 700℃의 온도에서 열처리를 행함으로써, 형성된 소스 전극(942) 및 드레인 전극(943)을 오믹 컨택트시킨다.
다음으로, p-GaN층(951) 상의 게이트 전극(941)이 형성되는 영역에 레지스트가 잔존하는 레지스트 패턴을 형성하고, RIE 등의 드라이 에칭을 행함으로써, 레지스트 패턴이 형성되어 있지 않은 영역의 p-GaN층(951)을 제거한다. 이후, 레지스트 패턴을 제거한다. 다음으로, 게이트 전극(941)이 형성되는 영역, 즉, 잔존하고 있는 p-GaN층(951) 상에 개구를 갖는 레지스트 패턴을 형성하고, 또한 Ni/Au가 적층된 금속막을 형성한 후, 리프트오프에 의해 레지스트 패턴 상에 형성된 금속막을 제거한다. 이에 의해, 전자 공급층(913) 상에, p-GaN층(951)과 게이트 전극(941)이 적층된 구조의 것이 형성된다.
이상의 공정에 의해, 비교예 2가 되는 반도체 장치인 HEMT를 제작하였다.
(비교예 2와의 비교)
본 실시 형태에 있어서의 반도체 장치인 실시예 1에 있어서의 반도체 장치와, 비교예 2에 있어서의 반도체 장치의 전기적 특성에 대해, 도 7에 기초하여 설명한다. 도 7의 (a)는, Id(드레인 전류)-Vgs(게이트 전압) 특성을 나타내고, 도 7의 (b)는, Ig(게이트 리크 전류)-Vgs(게이트 전압) 특성을 나타낸다. 비교예 2에 있어서의 반도체 장치에서는, 게이트 전압이 0V인 경우에는, 거의 드레인 전류가 흐르고 있지 않으므로, 노멀리 오프로는 되어 있기는 하지만, 게이트 전압을 높게 한 경우에 흐르는 드레인 전류는 낮아, 대전류를 흘릴 수 없다. 또한, 게이트 리크 전류도 매우 높다. 또한, 비교예 2에 있어서의 반도체 장치에서는, 전자 공급층(913) 등에 데미지를 부여하는 일 없이, p-GaN층(951)을 에칭에 의해 제거하는 것은 곤란하고, 또한 p-GaN층(951)의 결정 성장 자체가 용이하지 않으므로, 수율의 저하 등이 우려된다. 이것에 대해, 실시예 1에 있어서의 반도체 장치에서는, 게이트 전압이 0V인 경우에는, 거의 드레인 전류가 흐르고 있지 않으므로, 거의 완전히 노멀리 오프할 수 있다. 또한, 게이트 전압에 플러스 전압을 인가한 경우에 흐르는 드레인 전류도 높아, 게이트 리크 전류도 낮다.
(비교예 3)
다음으로, 비교예 3에 있어서의 반도체 장치는, 도 8에 도시된 바와 같이 게이트 전극의 바로 아래에 p-NiO층이 형성된 HEMT이다. 비교예 3에 있어서의 반도체 장치는, 이하의 제조 방법에 의해 제작된 것이다.
우선, 기판(911) 상에, MOVPE법에 의해, 반도체층으로서 전자 주행층(912), 전자 공급층(913)을 순차적으로 적층 형성한다. 전자 주행층(912)은, 두께가 약 3㎛인 의도적으로 언도프된 GaN에 의해 형성되어 있고, 전자 공급층(913)은 두께가 약 20㎚인 의도적으로 언도프된 Al0 .25Ga0 .75N에 의해 형성되어 있다. 이후, 전자 공급층(913) 상에, 소자간 분리 영역(921)이 형성되는 영역에 개구를 갖는 레지스트 패턴을 형성하고, 염소 성분을 포함하는 가스를 이용한 드라이 에칭, 혹은 이온 주입을 행함으로써, 반도체층에 소자간 분리 영역(921)을 형성한다.
다음으로, 전자 공급층(913) 상에, 소스 전극(942) 및 드레인 전극(943)이 형성되는 영역에 개구를 갖는 레지스트 패턴을 형성하고, Ti/Al이 적층된 금속막을 형성한 후, 리프트오프에 의해 레지스트 패턴 상에 형성된 금속막을 제거한다. 이에 의해, 전자 공급층(913) 상에 소스 전극(942) 및 드레인 전극(943)을 형성한다. 이후, 약 700℃의 온도에서 열처리를 행함으로써, 형성된 소스 전극(942) 및 드레인 전극(943)을 오믹 컨택트시킨다.
다음으로, 전자 공급층(913) 상에, 두께가 약 30㎚인 NiO막(952)을 스퍼터링에 의해 성막한다. 이후, NiO막(952) 상에 있어서, 게이트 전극(941)이 형성되는 영역에 레지스트가 잔존하는 레지스트 패턴을 형성하고, RIE 등의 드라이 에칭을 행함으로써, 레지스트 패턴이 형성되어 있지 않은 영역의 NiO막(952)을 제거한다. 이후, 레지스트 패턴을 제거한다. 다음으로, 게이트 전극(941)이 형성되는 영역, 즉, 잔존하고 있는 NiO막(952) 상에 개구를 갖는 레지스트 패턴을 형성하고, 또한 Ni/Au가 적층된 금속막을 형성한 후, 리프트오프에 의해 레지스트 패턴 상에 형성된 금속막을 제거한다. 이에 의해, 전자 공급층(913) 상에, NiO막(952)과 게이트 전극(941)이 적층된 구조의 것이 형성된다.
이상의 공정에 의해, 비교예 3이 되는 반도체 장치인 HEMT를 제작하였다.
(비교예 3과의 비교)
본 실시 형태에 있어서의 반도체 장치인 실시예 1에 있어서의 반도체 장치와, 비교예 3에 있어서의 반도체 장치의 전기적 특성에 대해, 도 9에 기초하여 설명한다. 도 9의 (a)는, Id(드레인 전류)-Vgs(게이트 전압) 특성을 나타내고, 도 9의 (b)는, Ig(게이트 리크 전류)-Vgs(게이트 전압) 특성을 나타낸다. 비교예 3에 있어서의 반도체 장치에서는, 게이트 전압이 0V인 경우에는, 거의 드레인 전류가 흐르고 있지 않으므로, 노멀리 오프로 되어 있기는 하지만, 게이트 전압을 높게 한 경우에 흐르는 드레인 전류는 낮아, 대전류를 흘릴 수 없다. 또한, 게이트 리크 전류가 비교적 높다. 또한, 비교예 3에 있어서의 반도체 장치에서는, 전자 공급층(913) 등에 데미지를 부여하는 일 없이, NiO층(952)을 에칭에 의해 제거하는 것은 곤란하며, 또한 NiO층(952)은 절연성이 높지 않으므로, 고전압에 대응할 수 없다. 이것에 대해, 실시예 1에 있어서의 반도체 장치에서는, 게이트 전압이 0V인 경우에는, 거의 드레인 전류가 흐르고 있지 않으므로, 거의 완전히 노멀리 오프로 할 수 있다. 또한, 게이트 전압에 플러스의 전압을 인가한 경우에 흐르는 드레인 전류도 높아, 게이트 리크 전류도 낮다.
(다른 반도체 장치의 제조 방법)
전술한 본 실시 형태에 있어서의 반도체 장치의 제조 방법에서는, 캡층(14) 상에 제1 절연막(31) 및 제2 절연막(32)을 형성하는 방법에 대해 설명하였지만, 본 실시 형태에 있어서의 반도체 장치는 다른 방법으로도 제조하는 것이 가능하다. 구체적으로는, 캡층(14) 상에 하부 절연막을 형성하고, 게이트 전극(41)이 형성되는 영역의 바로 아래가 되는 영역의 하부 절연막의 일부를 제거하는 방법이어도 된다.
구체적으로는, 도 1의 (b)에 도시하는 공정 후, 도 10의 (a)에 도시한 바와 같이, 하부 절연막(30)을 형성한다. 하부 절연막(30)은, 제1 절연막(31) 및 제2 절연막(32)과 마찬가지의 재료 및 마찬가지의 방법에 의해 형성되어 있고, 제1 절연막(31)의 막 두께와 제2 절연막(32)의 막 두께의 합과 대략 동일한 막 두께로 되도록 형성한다.
다음으로, 도 10의 (b)에 도시한 바와 같이, 게이트 전극(41)이 형성되는 영역의 바로 아래가 되는 영역에 있어서의 하부 절연막(30)의 표면의 일부를 제거하여, 하부 절연막(30)의 표면에 오목부(30a)를 형성한다. 구체적으로는, 하부 절연막(30)의 표면에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 오목부(30a)가 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 레지스트 패턴이 형성되어 있지 않은 영역에 있어서 하부 절연막(30)이 소정의 막 두께로 되도록, RIE 등의 드라이 에칭을 행함으로써, 하부 절연막(30)의 일부를 제거한다. 또한, 레지스트 패턴을 유기 용제 등에 의해 제거한다. 또한, 오목부(30a)는, 도 2의 (a) 등에 나타내어지는 오목부(32a)에 상당하는 것이다. 하부 절연막(30)에 형성되는 오목부(30a)는, 오목부(30a)에 있어서의 하부 절연막(30)의 막 두께가 제2 절연막(32)의 막 두께와 대략 동일한 막 두께로 되도록, 즉, 오목부(30a)의 깊이가 제1 절연막(31)의 막 두께와 대략 동일한 막 두께로 되도록 형성되어 있다.
이후, 도 2의 (b) 이후의 공정을 마찬가지로 행함으로써, 도 3의 (b)에 도시되는 반도체 장치와 마찬가지의 반도체 장치를 제조할 수 있다. 이 반도체 장치의 제조 방법에서는, 하부 절연막(30)의 성막이 1회이므로, 제조 공정을 간략화할 수 있어, 보다 저비용으로 반도체 장치를 제조하는 것이 가능해진다. 또한, 드라이 에칭은, 하부 절연막(30)에 있어서만 행해지는 것이며, 플라즈마에 캡층(14) 등이 노출되는 일은 없으므로, 캡층(14) 등이 플라즈마 데미지를 받을 일은 없다.
(리세스를 갖는 구조의 반도체 장치)
또한, 본 실시 형태에 있어서의 반도체 장치는, 반도체층에 게이트 리세스를 형성한 구조의 것이어도 된다. 구체적으로는, 도 11에 도시한 바와 같이, 전자 주행층(13) 및 캡층(14)에 있어서, 게이트 전극(41)의 바로 아래에 있어서의 영역에 게이트 리세스(60)를 형성한 것이어도 된다. 이러한 게이트 리세스(60)를 형성함으로써, 노멀리 오프 동작을 한층 더 행하게 하기 쉬워진다. 또한, 게이트 리세스(60)를 드라이 에칭 등에 의해 형성하는 경우에는, 게이트 리세스(60)가 형성된 영역은 플라즈마 데미지를 받는 경우가 있다. 그러나 플라즈마 데미지를 받는 영역은 좁고, 또한 게이트 전극(41)의 바로 아래에서는, 산화물막(33)을 전자 주행층(12)에, 보다 가까운 위치에 형성할 수 있다. 따라서, 1층 게이트 전극(41)의 바로 아래에 있어서의 2DEG(12a)의 전자를 소실시킬 수 있으므로, 데미지보다도 본 실시 형태에 의해 얻어지는 효과의 쪽이 높은 것이라 생각된다.
〔제2 실시 형태〕
제2 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해, 도 12～도 14에 기초하여 설명한다.
우선, 도 12의 (a)에 도시한 바와 같이, 기판(11) 상에, 반도체층이 되는 도시되지 않은 버퍼층, 전자 주행층(12), 전자 공급층(13), 캡층(14)을 순차적으로 MOVPE법에 의해 에피택셜 성장시킴으로써 형성한다.
기판(11)으로서는, Si, 사파이어, SiC, GaN, AlN 등의 기판을 이용할 수 있다.
전자 주행층(12)은, 제1 반도체층이 되는 층이며, 두께가 3㎛인 의도적으로 언도프된 GaN에 의해 형성되어 있다.
전자 공급층(13)은, 제2 반도체층이 되는 층이며, 두께가 20㎚인 의도적으로 언도프된 Al0 .25Ga0 .75N에 의해 형성되어 있다. 또한, 전자 공급층(13)은, 부분적으로 Si 등의 불순물 원소를 도프하여, n형으로 한 것을 이용해도 된다.
캡층(14)은, 제3 반도체층이 되는 층이며, 불순물 원소로서 Si 등의 불순물 원소가 도프된 n-GaN에 의해 형성되어 있다. 캡층(14)은, 반도체층의 표면을 안정시키기 위해 형성되는 것으로, 의도적으로 언도프된 GaN(i-GaN)이어도 되고, AlxGa1 -xN(x는 Al 조성, 전자 공급층(13)의 AlGaN의 Al 조성과 다름)으로 이루어지는 다층 캡 구조여도 된다. 또한, 캡층(14)을 형성하지 않는 구조의 것이어도 된다. 이에 의해, 전자 주행층(12)에 있어서, 전자 주행층(12)과 전자 공급층(13)의 계면 근방에는, 2DEG(12a)가 형성된다.
다음으로, 도 12의 (b)에 도시한 바와 같이, 형성된 반도체층에 소자간 분리 영역(21)을 형성한다. 구체적으로는, 캡층(14) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소자 분리 영역(21)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 염소계 가스를 이용한 드라이 에칭, 혹은 이온 주입법에 의해 소자간 분리 영역(21)을 형성한다. 소자간 분리 영역(21)을 형성한 후에는, 레지스트 패턴은 유기 용제 등에 의해 제거한다.
다음으로, 도 12의 (c)에 도시한 바와 같이, 제1 절연막(31)을 형성한다. 제1 절연막(31)은, 절연성을 갖는 산화물, 질화물 등에 의해 형성되어 있고, 구체적으로는, Al2O3, SiN, SiO2, HfO2, Ta2O5, ZrO2, MgO 중으로부터 선택되는 1 또는 2 이상의 것을 포함하는 재료에 의해 형성되어 있다. 본 실시 형태에서는, 제1 절연막(31)은, ALD법에 의해 성막된 Al2O3에 의해 형성되어 있다. 이 ALD에 의한 성막에서는, Al의 원료로서는 TMA를 이용하고, 산소의 원료로서는 물, 산소 플라즈마, 오존 등이 이용된다. 제1 절연막(31)을 성막할 때의 온도는, 200℃～600℃가 바람직하지만, 이 범위 이외의 온도여도 된다. 제1 절연막(31)을 성막한 후, 제1 절연막(31)의 표면에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 후술하는 게이트 전극(41)이 형성되는 영역의 바로 아래가 되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 웨트 에칭에 의해 레지스트 패턴의 개구에 있어서 노출되어 있는 제1 절연막(31)을 제거하여, 개구부(31a)를 형성한다. 이에 의해, 제1 절연막(31)에 있어서, 게이트 전극(41)이 형성되는 영역의 바로 아래가 되는 영역에 개구부(31a)를 형성한다. 이후, 도시되지 않은 레지스트 패턴은 유기 용제 등에 의해 제거한다. 본 실시 형태에서는, 제1 절연막(31)은 웨트 에칭에 의해 제거되므로, 캡층(14)에 거의 데미지를 부여하는 일은 없다.
다음으로, 도 13의 (a)에 도시한 바와 같이, 제1 절연막(31) 및 노출되어 있는 캡층(14) 상에, 제2 절연막(32)을 형성한다. 제2 절연막(32)은, 절연성을 갖는 산화물, 질화물 등에 의해 형성되어 있고, 구체적으로는, Al2O3, SiN, SiO2, HfO2, Ta2O5, ZrO2, MgO 중으로부터 선택되는 1 또는 2 이상의 것을 포함하는 재료에 의해 형성되어 있다. 본 실시 형태에서는, 제2 절연막(32)은, ALD법에 의해 성막된 Al2O3에 의해 형성되어 있다. 이 ALD에 의한 성막에서는, Al의 원료로서는 TMA가 이용되고, 산소의 원료로서는 물, 산소 플라즈마, 오존 등이 이용된다. 제2 절연막(32)을 성막할 때의 온도는, 200℃～600℃가 바람직하지만, 이 범위 이외의 온도여도 된다.
또한, 제1 절연막(31) 및 제2 절연막(32)을 형성한 후에, 열처리를 행해도 되고, 이때의 열처리 온도는, 350℃～1000℃가 바람직하다. 또한, 제1 절연막(31) 및 제2 절연막(32)의 형성 방법은, ALD법 이외에도, 플라즈마 CVD나 스퍼터링에 의해 형성해도 된다. 또한, 본 실시 형태에 있어서는, 이와 같이 형성된 제1 절연막(31) 및 제2 절연막(32)을 하부 절연막이라 기재하는 경우가 있다. 이와 같이, 제1 절연막(31)과 제2 절연막(32)에 의해 형성되는 하부 절연막의 표면에 있어서, 후술하는 게이트 전극(41)이 형성되는 영역의 바로 아래에는, 오목부(32a)가 형성된다.
다음으로, 도 13의 (b)에 도시한 바와 같이, 제2 절연막(32)의 오목부(32a), 즉, 제2 절연막(32)을 개재한 제1 절연막(31)의 개구부(31a)가 형성되어 있는 영역 상에 산화물막(133)을 형성한다. 구체적으로는, 제2 절연막(32) 상에, 산화물막(133)을 형성하기 위한 산화물막을 형성한 후, 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 산화물막(133)이 형성되는 영역에 레지스트가 잔존하는 도시되지 않은 레지스트 패턴을 형성한다. 이후, RIE 등에 의해 레지스트 패턴이 형성되어 있지 않은 영역의 산화물막을 제거함으로써, 산화물막(133)을 형성한다. 또한, 이후, 레지스트 패턴은 유기 용제 등에 의해 제거한다. 산화물막(133)은, p형의 도전성을 갖는 산화물에 의해 형성되어 있고, 구체적으로는, NiO, Cu2O, CuAlO2, Ga2O3, CuGaO2 중으로부터 선택되는 1 또는 2 이상의 것을 포함하는 재료에 의해 형성되어 있다. 또한, 이들 산화물은, 불순물 원소를 도프하지 않아도 p형의 도전성을 나타내는 것이지만, 보다 좋은 효과를 얻기 위해 이들 산화물에 p형이 되는 불순물 원소를 도프한 것이어도 된다. 본 실시 형태에 있어서는, 산화물막(133)은, 스퍼터링에 의해 성막된 막 두께가 40㎚인 NiO에 의해 형성되어 있다. 또한, 산화물막(133)을 형성하기 위한 성막 방법은, 진공 증착 등이어도 된다. 또한, 성막 후에 산소, 질소 분위기 중에서 300℃～1000℃에서 열처리를 행해도 된다.
다음으로, 도 13의 (c)에 도시한 바와 같이, 산화물막(133) 및 제2 절연막(32) 상에, 제3 절연막(34)을 형성한다. 제3 절연막(34)은, 절연성을 갖는 것이며, 질소를 함유하는 재료에 의해 형성되어 있고, 구체적으로는, SiN, AlN 등의 질화물, SiON, AlON 등의 산질화물에 의해 형성되어 있다. 본 실시 형태에서는, 제3 절연막(34)은, 플라즈마 CVD에 의해 성막된 5㎚의 SiN에 의해 형성되어 있다. 또한, 제3 절연막(34)에서는, 질소가 포함되어 있는 것이 중요하다.
다음으로, 도 14의 (a)에 도시한 바와 같이, 반도체층과 접하는 소스 전극(42) 및 드레인 전극(43)을 형성한다. 구체적으로는, 제3 절연막(34) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(42) 및 드레인 전극(43)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 염소 성분을 포함하는 가스를 이용한 RIE 등의 드라이 에칭을 행함으로써, 제3 절연막(34), 제2 절연막(32), 제1 절연막(31) 및 캡층(14)을 제거하여, 전자 공급층(13)의 표면을 노출시킨다. 다음으로, 이 레지스트 패턴을 제거한 후, 다시, 제3 절연막(34)의 표면에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(42) 및 드레인 전극(43)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 진공 증착에 의해 Ta/Al/Ta가 적층된 금속막을 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 형성된 금속막을 레지스트 패턴과 함께 리프트오프에 의해 제거한다. 이에 의해, 전자 공급층(13) 상에 있어서, 레지스트 패턴이 형성되어 있지 않은 영역에, Ta/Al/Ta에 의한 소스 전극(42) 및 드레인 전극(43)을 형성할 수 있다. 이후, 600℃ 이하의 온도에서 열처리를 행함으로써, 소스 전극(42) 및 드레인 전극(43)을 오믹 컨택트시킬 수 있다.
다음으로, 도 14의 (b)에 도시한 바와 같이, 제3 절연막(34) 상에 게이트 전극(41)을 형성한다. 구체적으로는, 제3 절연막(34) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(41)이 형성되는 영역, 즉, 제3 절연막(34)을 개재하여 오목부(32a)가 형성되어 있는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 진공 증착 등에 의해 Ni/Au가 적층된 금속막을 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 형성된 금속막을 레지스트 패턴과 함께 리프트오프에 의해 제거한다. 이에 의해, 제3 절연막(34) 상에 있어서, 레지스트 패턴이 형성되어 있지 않은 소정의 영역에, Ni/Au에 의한 게이트 전극(41)을 형성할 수 있다. 이와 같이 하여, 제3 절연막(34)을 개재한 산화물막(133)이 형성되어 있는 영역 상에, 게이트 전극(41)을 형성한다.
이상에 의해, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다. 본 실시 형태에서는, 캡층(14) 등의 반도체층 표면이 드라이 에칭 등에 의한 플라즈마에 노출되는 공정을 포함하지 않으므로, 원하는 특성의 반도체 장치를 안정적이고, 높은 수율로 제조할 수 있다.
도 14의 (b)에 도시된 바와 같이, 본 실시 형태에 있어서의 반도체 장치에서는, 게이트 전극(41)의 바로 아래에 있어서만, p형의 도전성을 갖는 산화물막(133)이 형성되어 있으므로, 산화물막(133)의 바로 아래에 있어서의 2DEG(12a)의 전자만을 소실시킬 수 있다. 즉, 게이트 전극(41)의 바로 아래에 있어서의 2DEG(12a)의 전자만을 소실시킬 수 있다. 따라서, 노멀리 오프로 할 수 있다. 또한, 산화물막(133)과 캡층(14) 사이에는, 제2 절연막(32)이 형성되어 있고, 산화물막(133)과 게이트 전극(41) 사이에는, 질소 성분을 포함하는 제3 절연막(34)이 형성되어 있으므로, 게이트 리크 전류를 줄이는 동시에 산화물막의 표면이 보호되어, 전자 포획 준위를 감소시킬 수 있다. 또한, 상기 이외의 내용에 대해서는, 제1 실시 형태와 마찬가지이다.
〔제3 실시 형태〕
제3 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해, 도 15～도 17에 기초하여 설명한다.
우선, 도 15의 (a)에 도시한 바와 같이, 기판(11) 상에, 반도체층이 되는 도시되지 않은 버퍼층, 전자 주행층(12), 전자 공급층(13), 캡층(14)을 순차적으로 MOVPE법에 의해 에피택셜 성장시킴으로써 형성한다.
기판(11)으로서는, Si, 사파이어, SiC, GaN, AlN 등의 기판을 이용할 수 있다.
전자 주행층(12)은, 제1 반도체층이 되는 층이며, 두께가 3㎛인 의도적으로 언도프된 GaN에 의해 형성되어 있다.
전자 공급층(13)은, 제2 반도체층이 되는 층이며, 두께가 20㎚인 의도적으로 언도프된 Al0 .25Ga0 .75N에 의해 형성되어 있다. 또한, 전자 공급층(13)은, 부분적으로 Si 등의 불순물 원소를 도프하여, n형으로 한 것을 이용해도 된다.
캡층(14)은, 제3 반도체층이 되는 층이며, 불순물 원소로서 Si 등의 불순물 원소가 도프된 n-GaN에 의해 형성되어 있다. 캡층(14)은, 반도체층의 표면을 안정시키기 위해 형성되는 것이며, 의도적으로 언도프된 GaN(i-GaN)이어도 되고, AlxGa1 -xN(x는 Al 조성, 전자 공급층(13)의 AlGaN의 Al 조성과 다름)으로 이루어지는 다층 캡 구조여도 된다. 또한, 캡층(14)을 형성하지 않는 구조의 것이어도 된다. 이에 의해, 전자 주행층(12)에 있어서, 전자 주행층(12)과 전자 공급층(13)의 계면 근방에는, 2DEG(12a)가 형성된다.
다음으로, 도 15의 (b)에 도시한 바와 같이, 형성된 반도체층에 소자간 분리 영역(21)을 형성한다. 구체적으로는, 캡층(14) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소자 분리 영역(21)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 염소계 가스를 이용한 드라이 에칭, 혹은 이온 주입법에 의해 소자간 분리 영역(21)을 형성한다. 소자간 분리 영역(21)을 형성한 후에는, 레지스트 패턴은 유기 용제 등에 의해 제거한다.
다음으로, 도 15의 (c)에 도시한 바와 같이, 하부 절연막(230)을 형성한다. 하부 절연막(230)은, 절연성을 갖는 산화물, 질화물 등에 의해 형성되어 있고, 구체적으로는, Al2O3, SiN, SiO2, HfO2, Ta2O5, ZrO2, MgO 중으로부터 선택되는 1 또는 2 이상의 것을 포함하는 재료에 의해 형성되어 있다. 본 실시 형태에서는, 하부 절연막(230)은, ALD법에 의해 성막된 Al2O3에 의해 형성되어 있다. 이 ALD에 의한 성막에서는, Al의 원료로서는 TMA를 이용하고, 산소의 원료로서는 물, 산소 플라즈마, 오존 등이 이용된다. 하부 절연막(230)을 성막할 때의 온도는, 200℃～600℃가 바람직하지만, 이 범위 이외의 온도여도 된다.
또한, 하부 절연막(230)을 형성한 후에, 열처리를 행해도 되고, 이때의 열처리 온도는, 350℃～1000℃가 바람직하다. 또한, 하부 절연막(230)의 형성 방법은, ALD법 이외에도, 플라즈마 CVD나 스퍼터링에 의해 형성해도 된다.
다음으로, 도 16의 (a)에 도시한 바와 같이, 하부 절연막(230) 상에 있어서, 게이트 전극(41)이 형성되는 영역의 바로 아래가 되는 영역에 산화물막(233)을 형성한다. 구체적으로는, 하부 절연막(230) 상에, 산화물막(233)을 형성하기 위한 산화물막을 형성한 후, 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(41)이 형성되는 영역에 레지스트가 잔존하는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 레지스트 패턴이 형성되어 있지 않은 영역의 산화물막을 RIE 등에 의해 제거함으로써 산화물막(233)을 형성한다. 또한, 이후, 레지스트 패턴은 유기 용제 등에 의해 제거한다. 산화물막(233)은, p형의 도전성을 갖는 산화물에 의해 형성되어 있고, 구체적으로는, NiO, Cu2O, CuAlO2, Ga2O3, CuGaO2 중으로부터 선택되는 1 또는 2 이상의 것을 포함하는 재료에 의해 형성되어 있다. 또한, 이들 산화물은, 불순물 원소를 도프하지 않아도 p형의 도전성을 나타내는 것이지만, 보다 좋은 효과를 얻기 위해 이들 산화물에 p형이 되는 불순물 원소를 도프한 것이어도 된다. 또한, 본 실시 형태에 있어서는, 산화물막(233)은, 스퍼터링에 의해 성막된 막 두께가 40㎚인 NiO에 의해 형성되어 있다. 또한, 산화물막(233)을 형성하기 위한 성막 방법은, 진공 증착 등이어도 된다. 또한, 성막 후에 산소, 질소 분위기 중에서 300℃～1000℃에서 열처리를 행해도 된다.
다음으로, 도 16의 (b)에 도시한 바와 같이, 산화물막(233) 및 하부 절연막(230) 상에, 상부 절연막(234)을 형성한다. 상부 절연막(234)은, 절연성을 갖는 것이며, 질소를 함유하는 재료에 의해 형성되어 있고, 구체적으로는, SiN, AlN 등의 질화물, SiON, AlON 등의 산질화물에 의해 형성되어 있다. 본 실시 형태에서는, 상부 절연막(234)은, 플라즈마 CVD에 의해 성막된 5㎚의 SiN에 의해 형성되어 있다. 또한, 상부 절연막(234)에서는, 질소가 포함되어 있는 것이 중요하다.
다음으로, 도 17의 (a)에 도시한 바와 같이, 반도체층과 접하는 소스 전극(42) 및 드레인 전극(43)을 형성한다. 구체적으로는, 상부 절연막(234) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(42) 및 드레인 전극(43)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 염소 성분을 포함하는 가스를 이용한 RIE 등의 드라이 에칭을 행함으로써, 상부 절연막(234), 하부 절연막(230) 및 캡층(14)을 제거하여, 전자 공급층(13)의 표면을 노출시킨다. 다음으로, 이 레지스트 패턴을 제거한 후, 다시, 상부 절연막(234)의 표면에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(42) 및 드레인 전극(43)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 진공 증착에 의해 Ta/Al/Ta가 적층된 금속막을 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 형성된 금속막을 레지스트 패턴과 함께 리프트오프에 의해 제거한다. 이에 의해, 전자 공급층(13) 상에 있어서, 레지스트 패턴이 형성되어 있지 않은 영역에, Ta/Al/Ta에 의한 소스 전극(42) 및 드레인 전극(43)을 형성할 수 있다. 이 후, 600℃ 이하의 온도에서 열처리를 행함으로써, 소스 전극(42) 및 드레인 전극(43)을 오믹 컨택트시킬 수 있다.
다음으로, 도 17의 (b)에 도시한 바와 같이, 상부 절연막(234) 상에 게이트 전극(41)을 형성한다. 구체적으로는, 상부 절연막(234) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행하여, 게이트 전극(41)이 형성되는 영역, 즉, 상부 절연막(234)을 개재하여 산화물막(233)이 형성되어 있는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이후, 진공 증착 등에 의해 Ni/Au가 적층된 금속막을 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 형성된 금속막을 레지스트 패턴과 함께 리프트오프에 의해 제거한다. 이에 의해, 상부 절연막(234)의 소정의 영역 상의 레지스트 패턴이 형성되어 있지 않은 영역에, Ni/Au에 의한 게이트 전극(41)을 형성할 수 있다. 이와 같이 하여, 상부 절연막(234)을 개재한 산화물막(233)이 형성되어 있는 영역 상에, 게이트 전극(41)을 형성한다.
이상에 의해, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다. 본 실시 형태에서는, 캡층(14) 등의 반도체층 표면이 드라이 에칭 등에 의한 플라즈마에 노출되는 공정을 포함하지 않으므로, 원하는 특성의 반도체 장치를 안정적이고, 높은 수율로 제조할 수 있다.
도 17의 (b)에 도시된 바와 같이, 본 실시 형태에 있어서의 반도체 장치에서는, 게이트 전극(41) 아래에 있어서만, p형의 도전성을 갖는 산화물막(233)이 형성되어 있으므로, 산화물막(233)의 바로 아래에 있어서의 2DEG(12a)의 전자만을 소실시킬 수 있다. 즉, 게이트 전극(41)의 바로 아래에 있어서의 2DEG(12a)의 전자만을 소실시킬 수 있다. 따라서, 노멀리 오프로 할 수 있다. 또한, 산화물막(233)과 캡층(14) 사이에는, 하부 절연막(230)이 형성되어 있고, 산화물막(233)과 게이트 전극(41) 사이에는, 질소 성분을 포함하는 상부 절연막(234)이 형성되어 있으므로, 게이트 리크 전류를 줄이는 동시에 산화물막의 표면이 보호되어, 전자 포획 준위를 감소시킬 수 있다. 또한, 상기 이외의 내용에 대해서는, 제1 실시 형태와 마찬가지이다.
〔제4 실시 형태〕
다음으로, 제4 실시 형태에 대해 설명한다. 본 실시 형태는, 반도체 디바이스, 전원 장치 및 고주파 증폭기이다.
본 실시 형태에 있어서의 반도체 디바이스는, 제1 내지 제3 실시 형태에 있어서의 반도체 장치 중 어느 하나를 디스크리트 패키지한 것이며, 이와 같이 디스크리트 패키지된 반도체 디바이스에 대해, 도 18에 기초하여 설명한다. 또한, 도 18은, 디스크리트 패키지된 반도체 장치의 내부를 모식적으로 나타내는 것이며, 전극의 배치 등에 대해서는, 제1 내지 제3 실시 형태에 나타내어져 있는 것과는 다르다.
우선, 제1 내지 제3 실시 형태에 있어서 제조된 반도체 장치를 다이싱 등에 의해 절단함으로써, GaN계의 반도체 재료의 HEMT의 반도체 칩(410)을 형성한다. 이 반도체 칩(410)을 리드 프레임(420) 상에, 땜납 등의 다이 어태치제(430)에 의해 고정한다. 또한, 이 반도체 칩(410)은, 제1 내지 제3 실시 형태에 있어서의 반도체 장치에 상당하는 것이다.
다음으로, 게이트 전극(441)을 게이트 리드(421)에 본딩 와이어(431)에 의해 접속하고, 소스 전극(442)을 소스 리드(422)에 본딩 와이어(432)에 의해 접속하고, 드레인 전극(443)을 드레인 리드(423)에 본딩 와이어(433)에 의해 접속한다. 또한, 본딩 와이어(431, 432, 433)는 Al 등의 금속 재료에 의해 형성되어 있다. 또한, 본 실시 형태에 있어서는, 게이트 전극(441)은 게이트 전극 패드이며, 제1 내지 제3 실시 형태에 있어서의 반도체 장치의 게이트 전극(41)과 접속되어 있다. 또한, 소스 전극(442)은 소스 전극 패드이며, 제1 내지 제3 실시 형태에 있어서의 반도체 장치의 소스 전극(42)과 접속되어 있다. 또한, 드레인 전극(443)은 드레인 전극 패드이며, 제1 내지 제3 실시 형태에 있어서의 반도체 장치의 드레인 전극(43)과 접속되어 있다.
다음으로, 트랜스퍼 몰드법에 의해 몰드 수지(440)에 의한 수지 밀봉을 행한다. 이와 같이 하여, GaN계의 반도체 재료를 이용한 HEMT의 디스크리트 패키지되어 있는 반도체 디바이스를 제작할 수 있다.
다음으로, 본 실시 형태에 있어서의 전원 장치 및 고주파 증폭기에 대해 설명한다. 본 실시 형태에 있어서의 전원 장치 및 고주파 증폭기는, 제1 내지 제3 실시 형태에 있어서의 반도체 장치 중 어느 하나를 이용한 전원 장치 및 고주파 증폭기이다.
우선, 도 19에 기초하여, 본 실시 형태에 있어서의 전원 장치에 대해 설명한다. 본 실시 형태에 있어서의 전원 장치(460)는, 고압의 1차측 회로(461), 저압의 2차측 회로(462) 및 1차측 회로(461)와 2차측 회로(462) 사이에 배치되는 트랜스포머(463)를 구비하고 있다. 1차측 회로(461)는, 교류 전원(464), 소위 브리지 정류 회로(465), 복수의 스위칭 소자(도 19에 나타내는 예에서는 4개)(466) 및 하나의 스위칭 소자(467) 등을 구비하고 있다. 2차측 회로(462)는, 복수의 스위칭 소자(도 19에 나타내는 예에서는 3개)(468)를 구비하고 있다. 도 19에 나타내는 예에서는, 제1 내지 제3 실시 형태에 있어서의 반도체 장치를 1차측 회로(461)의 스위칭 소자(466 및 467)로서 이용하고 있다. 또한, 1차측 회로(461)의 스위칭 소자(466 및 467)는, 노멀리 오프의 반도체 장치인 것이 바람직하다. 또한, 2차측 회로(462)에 있어서 이용되고 있는 스위칭 소자(468)는 실리콘에 의해 형성되는 통상적인 MISFET(metal insulator semiconductor field effect transistor)를 이용하고 있다.
다음으로, 도 20에 기초하여, 본 실시 형태에 있어서의 고주파 증폭기에 대해 설명한다. 본 실시 형태에 있어서의 고주파 증폭기(470)는, 예를 들면, 휴대 전화의 기지국용 파워 앰프에 적용해도 된다. 이 고주파 증폭기(470)는, 디지털·프리디스토션 회로(471), 믹서(472), 파워 앰프(473) 및 방향성 결합기(474)를 구비하고 있다. 디지털·프리디스토션 회로(471)는, 입력 신호의 비선형 왜곡을 보상한다. 믹서(472)는, 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱한다. 파워 앰프(473)는, 교류 신호와 믹싱된 입력 신호를 증폭시킨다. 도 20에 나타내는 예에서는, 파워 앰프(473)는, 제1 내지 제3 실시 형태에 있어서의 반도체 장치 중 어느 하나를 갖고 있다. 방향성 결합기(474)는, 입력 신호나 출력 신호의 모니터링 등을 행한다. 도 20에 나타내는 회로에서는, 예를 들면, 스위치의 절환에 의해, 믹서(472)에 의해 출력 신호를 교류 신호와 믹싱하여 디지털·프리디스토션 회로(471)로 송출하는 것이 가능하다.
이상, 실시 형태에 대해 상세하게 서술하였지만, 특정한 실시 형태에 한정되는 것은 아니며, 특허청구범위에 기재된 범위 내에 있어서, 각종 변형 및 변경이 가능하다.
상기한 설명에 관하여, 또한 이하의 부기를 개시한다.
(부기 1)
기판 상에 형성된 제1 반도체층과,
상기 제1 반도체층 상에 형성된 제2 반도체층과,
상기 제2 반도체층 상에 형성된 하부 절연막과,
상기 하부 절연막 상에, p형의 도전성을 갖는 산화물에 의해 형성된 산화물막과,
상기 산화물막 상에 형성된 상부 절연막과,
상기 상부 절연막 상에 형성된 게이트 전극을 갖고,
상기 게이트 전극의 바로 아래에 있어서, 상기 하부 절연막의 표면에는 오목부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 산화물막은, 상기 하부 절연막에 있어서의 상기 오목부 내에 형성되어 있고, 상기 오목부를 제외한 영역에서는, 상기 하부 절연막은, 상기 상부 절연막과 접하고 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 하부 절연막은, 상기 오목부가 형성되는 영역에 개구부를 갖는 제1 절연막과, 상기 개구부 및 상기 제1 절연막 상에 형성된 제2 절연막을 갖는 것인 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4)
기판 상에 형성된 제1 반도체층과,
상기 제1 반도체층 상에 형성된 제2 반도체층과,
상기 제2 반도체층 상에 형성된 하부 절연막과,
상기 게이트 전극의 바로 아래에 있어서의 상기 하부 절연막 상에, p형의 도전성을 갖는 산화물에 의해 형성된 산화물막과,
상기 산화물막 상에 형성된 상부 절연막과,
상기 상부 절연막 상에 형성된 게이트 전극을 갖는 것을 특징으로 하는 반도체 장치.
(부기 5)
상기 상부 절연막은, 질소 성분을 포함하는 절연체에 의해 형성되어 있는 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치.
(부기 6)
상기 상부 절연막은, SiN, AlN, SiON, AlON 중 어느 하나를 포함하는 것에 의해 형성되어 있는 것을 특징으로 하는 부기 5에 기재된 반도체 장치.
(부기 7)
상기 제2 반도체층에 접하여 소스 전극 및 드레인 전극이 설치되어 있는 것을 특징으로 하는 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치.
(부기 8)
상기 하부 절연막은, Al2O3, SiN, SiO2, HfO2, Ta2O5, ZrO2, MgO 중으로부터 선택되는 1 또는 2 이상의 것을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 1 내지 7 중 어느 하나에 기재된 반도체 장치.
(부기 9)
상기 산화물막은, NiO, Cu2O, CuAlO2, Ga2O3, CuGaO2 중으로부터 선택되는 1 또는 2 이상의 것을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 1 내지 8 중 어느 하나에 기재된 반도체 장치.
(부기 10)
상기 제2 반도체층과 상기 하부 절연막 사이에는, 제3 반도체층이 설치되어 있는 것을 특징으로 하는 부기 1 내지 9 중 어느 하나에 기재된 반도체 장치.
(부기 11)
상기 제1 반도체층은, GaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 1 내지 10 중 어느 하나에 기재된 반도체 장치.
(부기 12)
상기 제2 반도체층은, AlGaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 1 내지 11 중 어느 하나에 기재된 반도체 장치.
(부기 13)
기판 상에, 제1 반도체층 및 제2 반도체층을 순차 형성하는 공정과,
상기 제2 반도체층 상에, 게이트 전극이 형성되는 영역의 바로 아래에 있어서, 표면에 오목부가 형성된 하부 절연막을 형성하는 공정과,
상기 하부 절연막 상에, p형의 도전성을 갖는 산화물에 의해 형성된 산화물막을 형성하는 공정과,
상기 산화물막 상에, 상부 절연막을 형성하는 공정과,
상기 상부 절연막 상에, 상기 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 14)
상기 산화물막을 형성하는 공정 후,
상기 하부 절연막의 상기 오목부에 형성되어 있는 산화물막을 제외하고, 상기 산화물막을 제거하는 공정을 갖고,
상기 산화물막을 제거하는 공정 후, 상기 상부 절연막을 형성하는 공정을 행하는 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 15)
상기 하부 절연막을 형성하는 공정은,
상기 오목부가 형성되는 영역에, 개구부를 갖는 제1 절연막을 형성하는 공정과,
상기 개구부 및 상기 제1 절연막 상에, 제2 절연막을 형성하는 공정을 포함하는 것인 것을 특징으로 하는 부기 13 또는 14에 기재된 반도체 장치의 제조 방법.
(부기 16)
기판 상에, 제1 반도체층 및 제2 반도체층을 순차 형성하는 공정과,
상기 제2 반도체층 상에, 하부 절연막을 형성하는 공정과,
상기 게이트 전극이 형성되는 영역의 바로 아래에 있어서의 상기 하부 절연막 상에, p형의 도전성을 갖는 산화물에 의해 형성된 산화물막을 형성하는 공정과,
상기 산화물막 및 상기 하부 산화물막 상에, 상부 절연막을 형성하는 공정과,
상기 상부 절연막 상에, 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 17)
상기 상부 절연막은, 질소 성분을 포함하는 절연체에 의해 형성되어 있는 것을 특징으로 하는 부기 13 내지 16 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 18)
상기 제2 반도체층에 접하여 소스 전극 및 드레인 전극을 형성하는 공정을 갖는 것을 특징으로 하는 부기 13 내지 17 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 19)
부기 1 내지 12 중 어느 하나에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 20)
부기 1 내지 12 중 어느 하나에 기재된 반도체 장치를 갖는 것을 특징으로 하는 증폭기.
11 : 기판
12 : 전자 주행층(제1 반도체층)
12a : 2DEG
13 : 전자 공급층(제2 반도체층)
14 : 캡층(제3 반도체층)
21 : 소자간 분리홈
31 : 제1 절연막
31a : 개구부
32 : 제2 절연막
32a : 오목부
33 : 산화물막
34 : 제3 절연막
41 : 게이트 전극
42 : 소스 전극
43 : 드레인 전극

Claims (10)

  1. 기판 상에 형성된 제1 반도체층과,
    상기 제1 반도체층 상에 형성된 제2 반도체층과,
    상기 제2 반도체층 상에 형성된 하부 절연막과,
    상기 하부 절연막 상에, p형의 도전성을 갖는 산화물에 의해 형성된 산화물막과,
    상기 산화물막 상에 형성된 상부 절연막과,
    상기 상부 절연막 상에 형성된 게이트 전극
    을 갖고,
    상기 게이트 전극의 바로 아래에 있어서, 상기 하부 절연막의 표면에는 오목부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 산화물막은, 상기 하부 절연막에 있어서의 상기 오목부 내에 형성되어 있고, 상기 오목부를 제외한 영역에 있어서는, 상기 하부 절연막은, 상기 상부 절연막과 접하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 하부 절연막은, 상기 오목부가 형성되는 영역에 개구부를 갖는 제1 절연막과, 상기 개구부 및 상기 제1 절연막 상에 형성된 제2 절연막을 갖는 것인 것을 특징으로 하는 반도체 장치.
  4. 기판 상에 형성된 제1 반도체층과,
    상기 제1 반도체층 상에 형성된 제2 반도체층과,
    상기 제2 반도체층 상에 형성된 하부 절연막과,
    상기 게이트 전극의 바로 아래에 있어서의 상기 하부 절연막 상에, p형의 도전성을 갖는 산화물에 의해 형성된 산화물막과,
    상기 산화물막 상에 형성된 상부 절연막과,
    상기 상부 절연막 상에 형성된 게이트 전극
    을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 상부 절연막은, 질소 성분을 포함하는 절연체에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 반도체층에 접하여 소스 전극 및 드레인 전극이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 산화물막은, NiO, Cu2O, CuAlO2, Ga2O3, CuGaO2 중으로부터 선택되는 1 또는 2 이상의 것을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 기판 상에, 제1 반도체층 및 제2 반도체층을 순차 형성하는 공정과,
    상기 제2 반도체층 상에, 게이트 전극이 형성되는 영역의 바로 아래에 있어서, 표면에 오목부가 형성된 하부 절연막을 형성하는 공정과,
    상기 하부 절연막 상에, p형의 도전성을 갖는 산화물에 의해 형성된 산화물막을 형성하는 공정과,
    상기 산화물막 상에, 상부 절연막을 형성하는 공정과,
    상기 상부 절연막 상에, 상기 게이트 전극을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 하부 절연막을 형성하는 공정은,
    상기 오목부가 형성되는 영역에, 개구부를 갖는 제1 절연막을 형성하는 공정과,
    상기 개구부 및 상기 제1 절연막 상에, 제2 절연막을 형성하는 공정
    을 포함하는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 기판 상에, 제1 반도체층 및 제2 반도체층을 순차 형성하는 공정과,
    상기 제2 반도체층 상에, 하부 절연막을 형성하는 공정과,
    상기 게이트 전극이 형성되는 영역의 바로 아래에 있어서의 상기 하부 절연막 상에, p형의 도전성을 갖는 산화물에 의해 형성된 산화물막을 형성하는 공정과,
    상기 산화물막 및 상기 하부 산화물막 상에, 상부 절연막을 형성하는 공정과,
    상기 상부 절연막 상에, 게이트 전극을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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