KR101357357B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명은 절연 내압이 높고, 온 저항을 증가시키지 않고 노멀리 오프가 되는 반도체 장치를 제공한다.
기판 상에 형성된 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 반도체층과, 상기 제2 반도체층 상에 형성된 제3 반도체층과, 상기 제3 반도체층 상에 형성된 게이트 전극과, 상기 제2 반도체층에 접하여 형성된 소스 전극 및 드레인 전극을 갖고, 상기 제3 반도체층에는, 반도체 재료에 p형 불순물 원소가 도프되어 있고, 상기 제3 반도체층은, 상기 게이트 전극의 단부보다, 상기 드레인 전극이 설치되어 있는 측으로 돌출되어 있는 돌출 영역을 갖고 있는 것을 특징으로 하는 반도체 장치에 의해 상기 과제를 해결한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
질화물 반도체인 GaN, AlN, InN 등, 또는 이들의 혼정인 재료는 넓은 밴드 갭을 갖고 있으며, 고출력 전자 디바이스 또는 단파장 발광 디바이스 등으로서 사용되고 있다. 이 중, 고출력 디바이스로서는, 전계 효과형 트랜지스터(FET: Field-Effect Transistor), 특히 고 전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)에 관한 기술이 개발되어 있다(예를 들어, 특허문헌 1). 이러한 질화물 반도체를 사용한 HEMT는 고출력·고효율 증폭기, 대전력 스위칭 디바이스 등에 사용된다.
예를 들어, 질화물 반도체의 일종인 GaN은, GaN의 밴드 갭은 3.4eV로서, Si의 밴드 갭(1.1eV)이나 GaAs의 밴드 갭(1.4eV)보다도 넓고, 높은 파괴 전계 강도를 갖고 있다. GaN을 사용한 HEMT에서는, AlGaN/GaN 헤테로 구조가 형성되어 있고, GaN을 전자 주행층으로 하고, AlGaN을 전자 공급층으로 한 것이다. 이 AlGaN/GaN 헤테로 구조에 의해, AlGaN과 GaN의 격자 상수의 차이에 의한 격자 왜곡에 의해 피에조 분극이 유기되기 때문에, GaN층에서의 계면 근방에는 고농도의 2DEG(Two-Dimensional Electron Gas: 2차원 전자 가스)가 발생한다. 이러한 GaN을 사용한 HEMT로서는, 특히 고효율의 스위칭 소자, 전기 자동차용 등에서의 고내압 전력 소자로서의 용도가 검토되고 있다.
그런데, 이러한 고내압 전력 소자에서는, 회로 설계상의 관점 등으로부터 노멀리 오프가 강하게 요망되고 있다. 그러나, AlGaN/GaN의 헤테로 구조를 갖는 HEMT에서는, 분극차에 의해 고농도의 2DEG이 발생하기 때문에, 노멀리 오프로 하는 것이 곤란하였다.
이에 따라, 온 저항을 증대시키지 않고 노멀리 오프로 하는 방법으로서는, AlGaN/GaN의 헤테로 구조를 갖는 HEMT에 있어서, 게이트 전극 바로 아래에 p-GaN층을 적층한 구조가 개시되어 있다(예를 들어, 특허문헌 2). 이 구조에서는, 게이트 전극 바로 아래에서의 p-GaN층으로부터 홀이 주입되기 때문에, 전자 주행층에서의 2DEG에서의 전자의 농도를 감소시킬 수 있다. 이에 의해, 임계값 전압을 플러스측으로 시프트시킬 수 있어, 온 저항을 증가시키지 않고 노멀리 오프로 할 수 있다.
일본 특허 공개 제2002-359256호 공보 일본 특허 공개 제2008-98434호 공보
구체적으로, 도 1에 기초하여, 종래부터 있는 p-GaN층을 갖는 HEMT의 일례에 대하여 설명한다. 이 구조의 HEMT는, Si 등의 기판(911) 상에 버퍼층(912), 전자 주행층(913), 전자 공급층(914)이 형성되고, 전자 공급층(914) 상에 있어서 게이트 전극(921)이 형성되는 영역에는, p-GaN층(915)이 형성되어 있다. 게이트 전극(921)은 p-GaN층(915) 상에 형성되어 있고, 소스 전극(922) 및 드레인 전극(923)은 전자 공급층(914) 상에 형성되어 있다. 이 구조의 HEMT에서는, 전자 주행층(913)에 있어서, 전자 주행층(913)을 형성하고 있는 i-GaN과, 전자 공급층(914)을 형성하고 있는 i-AlGaN과의 계면 근방에는 2DEG(913a)가 발생한다. 그러나, p-GaN층(915)을 형성함으로써, 게이트 전극 바로 아래에서의 2DEG(913a)의 전자를 소실시킬 수 있기 때문에, 노멀리 오프로 할 수 있다. 또한, 통상, 이러한 구조의 HEMT에서는, 게이트 전극(921)의 바로 아래의 2DEG(913a)에서의 전자를 소실시키는 것이 요구되고 있기 때문에, p-GaN층(915)은 게이트 전극(921)과 대략 동일한 형상으로 형성되어 있다.
그런데, 도 1의 (a)에 도시한 바와 같은 p-GaN층(915)이 형성된 HEMT에, 소스·드레인 간에 전압을 인가한 경우, 도 1의 (b)에 도시된 바와 같은 전계 분포가 발생한다. 구체적으로는, 소스·드레인 간에 인가된 전압에 의해, 게이트 전극(921)의 드레인 전극(923)측에 있어서 전계가 높아져, 이 부분에 전계가 집중한 상태가 된다. 이와 같이 전계가 집중하면, HEMT에서의 전체의 내압이 저하되기 때문에, HEMT의 신뢰성이 저하되고, 소스·드레인 간에 인가된 전압에 의해, HEMT가 파괴되어 버리는 경우가 있다.
이로 인해, 반도체 재료로서 GaN 등의 질화물 반도체를 사용한 반도체 장치에 있어서, 온 저항을 증가시키지 않고 노멀리 오프로 할 수 있는 신뢰성이 높은 반도체 장치 및 반도체 장치의 제조 방법이 요구되고 있다.
본 실시 형태의 일 관점에 의하면, 기판 상에 형성된 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 반도체층과, 상기 제2 반도체층 상에 형성된 제3 반도체층과, 상기 제3 반도체층 상에 형성된 게이트 전극과, 상기 제2 반도체층에 접하여 형성된 소스 전극 및 드레인 전극을 갖고, 상기 제3 반도체층에는, 반도체 재료에 p형 불순물 원소가 도프되어 있고, 상기 제3 반도체층은, 상기 게이트 전극의 단부보다, 상기 드레인 전극이 설치되어 있는 측으로 돌출되어 있는 돌출 영역을 갖고 있는 것을 특징으로 한다.
또한, 본 실시 형태의 다른 일 관점에 의하면, 기판 상에, 제1 반도체층 및 제2 반도체층을 순차적으로 성막하는 공정과, 제2 반도체층 상의 소정의 영역에 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 형성하는 공정과, 상기 제2 반도체층에 접하여 소스 전극 및 드레인 전극을 형성하는 공정과, 상기 제3 반도체층 상에 게이트 전극을 형성하는 공정을 갖고, 상기 제3 반도체층에서의 상기 드레인 전극측의 단부는, 상기 게이트 전극에서의 상기 드레인 전극측의 단부보다도 상기 드레인 전극의 근처에 형성되어 있는 것을 특징으로 한다.
개시하는 반도체 장치 및 반도체 장치의 제조 방법에 의하면, 반도체 재료로서 GaN 등의 질화물 반도체를 사용한 반도체 장치에 있어서, 신뢰성이 높고, 온 저항을 증가시키지 않고 노멀리 오프로 할 수 있다.
도 1은 종래의 GaN을 사용한 HEMT의 구조도.
도 2는 제1 실시 형태에서의 반도체 장치의 설명도.
도 3은 제1 실시 형태에서의 반도체 장치의 제조 방법의 공정도(1).
도 4는 제1 실시 형태에서의 반도체 장치의 제조 방법의 공정도(2).
도 5는 제1 실시 형태에서의 반도체 장치의 드레인 전압과 드레인 전류의 특성도.
도 6은 제2 실시 형태에서의 반도체 장치의 구조도.
도 7은 제2 실시 형태에서의 반도체 장치의 제조 방법의 공정도(1).
도 8은 제2 실시 형태에서의 반도체 장치의 제조 방법의 공정도(2).
도 9는 제2 실시 형태에서의 반도체 장치의 제조 방법의 공정도(3).
도 10은 제2 실시 형태에서의 반도체 장치의 돌출 영역의 두께와 드레인 전압의 특성도.
도 11은 제3 실시 형태에서의 반도체 장치의 구조도.
도 12는 제3 실시 형태에서의 반도체 장치의 제조 방법의 공정도(1).
도 13은 제3 실시 형태에서의 반도체 장치의 제조 방법의 공정도(2).
도 14는 제3 실시 형태에서의 반도체 장치의 제조 방법의 공정도(3).
도 15는 제4 실시 형태에서의 반도체 장치의 구조도.
도 16은 제4 실시 형태에서의 반도체 장치의 제조 방법의 공정도(1).
도 17은 제4 실시 형태에서의 반도체 장치의 제조 방법의 공정도(2).
도 18은 제5 실시 형태에서의 디스크리트 패키지된 반도체 디바이스의 설명도.
도 19는 제5 실시 형태에서의 전원 장치의 회로도.
도 20은 제5 실시 형태에서의 고출력 증폭기의 구조도.
실시하기 위한 형태에 대하여 이하에 설명한다. 또한, 동일한 부재 등에 대해서는, 동일한 부호를 붙여 설명을 생략한다.
〔제1 실시 형태〕
(반도체 장치)
제1 실시 형태에서의 반도체 장치에 대하여 도 2에 기초하여 설명한다. 도 2의 (a)에 도시된 바와 같이, 본 실시 형태에서의 반도체 장치는, 기판(11) 상에 버퍼층(12), 제1 반도체층인 전자 주행층(13), 제2 반도체층인 전자 공급층(14)이 순차적으로 형성되어 있다. 전자 공급층(14) 상의 소정의 영역에는 제3 반도체층인 p-GaN층(15)이 형성되어 있고, p-GaN층(15) 상에는 게이트 전극(21)이 형성되어 있고, 전자 공급층(14) 상에는 소스 전극(22) 및 드레인 전극(23)이 형성되어 있다. 또한, 본 실시 형태에서는, p-GaN층(15)에는, p형이 되는 불순물 원소로서 Mg이 도프된 GaN이 사용되고 있다. 따라서, 본 실시 형태에서는, p-GaN층(15)은 p형이 되는 불순물이 도프된 층이라 기재하는 경우가 있다. 또한, 제3 반도체층은, p형이 되는 질화물 반도체에 의해 형성되어 있는 것이면 된다.
본 실시 형태에서는, p-GaN층(15)과 게이트 전극(21)은, 드레인 전극(23)측에서의 p-GaN층(15)의 단부(15a)가 게이트 전극(21)의 단부(21a)보다도 드레인 전극(23)에 가까운 위치가 되도록 형성되어 있다. 또한, 본 실시 형태에서의 설명에서는, 소스 전극(22)측에 있어서, p-GaN층(15)의 단부(15b)의 위치와 게이트 전극(21)의 단부(21b)의 위치가 일치하고 있는 경우에 대하여 설명하지만, 단부(15b)와 단부(21b)의 위치는 반드시 일치하지 않아도 된다.
이로 인해, p-GaN층(15)에서의 소스 전극(22)으로부터 드레인 전극(23)을 향하는 방향에서의 폭(15W)은, 게이트 전극(21)에서의 소스 전극(22)으로부터 드레인 전극(23)을 향하는 방향에서의 폭(21W)보다도 길어지도록 형성되어 있다. 이와 같이, p-GaN층(15)에서는, 게이트 전극(21)보다도 드레인 전극(23)측으로 돌출되어 있는 돌출 영역(16)이 형성된다. 이 돌출 영역(16)에 있어서, 드레인 전극(23)을 향하는 방향에서의 폭(W1)은, p-GaN층(15)의 단부(15b)의 위치와 게이트 전극(21)의 단부(21b)의 위치가 일치하고 있는 경우에는, 15W-21W가 된다.
본 실시 형태에서의 반도체 장치에서는, 이러한 구조로 함으로써, 도 2의 (b)에서의 선(2A)로 도시된 바와 같은 전위 분포가 발생한다. 또한, 파선(1A)은 도 1의 (b)에 도시된 것이며, 도 1의 (a)에 도시한 구조의 것이다. 본 실시 형태에서의 반도체 장치에서는, 실선(2A)으로 도시된 바와 같이, 전계가 집중하는 부분이, 게이트 전극(21)의 단부(21a)의 근방과, p-GaN층(15)의 단부(15a)의 근방의 2개소가 되기 때문에, 전계가 집중하는 부분에서의 전계 강도의 피크를 낮게 할 수 있다. 이와 같이, 전계가 집중하는 부분이 2개소가 되는 것은, 후술하는 바와 같이 게이트 전극(21)의 바로 아래의 영역도 p-GaN층(15)의 바로 아래의 영역에 있어서도 2DEG(13a)에서의 전자가 감소하기 때문에, 전계 분포가 분산되는 것으로 추정된다. 따라서, 드레인측(23)에서의 p-GaN층(15)의 단부(15a)를 게이트 전극(21)의 단부(21a)보다도 드레인 전극(23)에 가까운 위치가 되도록 형성함으로써, 전계 강도의 피크를 낮게 할 수 있고, 반도체 소자에서의 전체의 내압을 높게 할 수 있다.
따라서, 본 실시 형태에서는, 전자 주행층(13)에는, 전자 주행층(13)과 전자 공급층(14)의 계면 근방에, p-GaN층(15)의 바로 아래의 영역에 있어서 전자가 소실되어 있는 2DEG(13a)가 형성된다.
또한, p-GaN층(15)의 단부(15a)는, 게이트 전극(21)의 단부(21a)에 대하여, 너무 드레인 전극(23)측에 형성한 경우, 2DEG(13a)에 있어서 전자가 소실되는 영역이 증가해 버려, 온 저항이 증가하기 때문에 바람직하지 않다. 따라서, 게이트 전극(21)과 드레인 전극(23)의 간격을 D로 했을 경우, 돌출 영역(16)에서의 폭(W1)은 W1≤0.8×D, 나아가 W1≤0.5×D인 것이 바람직하다.
또한, 0<W1이면, 본 실시 형태에서의 효과를 얻을 수 있지만, p-GaN층(15)의 단부(15a)와 게이트 전극(21)의 단부(21a)가 너무 가까우면, 전계 집중이 완화되지 않는다. 따라서, 돌출 영역(16)에서의 폭(W1)은 100nm≤W1, 나아가 200nm≤W1인 것이 바람직하다.
(반도체 장치의 제조 방법)
이어서, 제1 실시 형태에서의 반도체 장치의 제조 방법에 대하여, 도 3 내지 도 4에 기초하여 설명한다.
처음에, 도 3의 (a)에 도시한 바와 같이, 기판(11) 상에 버퍼층(12), 전자 주행층(13), 전자 공급층(14) 및 p-GaN층(15)을 형성하기 위한 p-GaN막(15A)의 질화물 반도체층을 MOVPE법에 의해 에피택셜 성장시킴으로써 형성한다. 본 실시 형태에서는, 버퍼층(12)은, 예를 들어 처음에 막 두께가 약 160nm인 AlN 버퍼층을 형성하고, AlN 버퍼층 상에 막 두께가 약 500nm인 AlGaN 버퍼층을 형성한 것에 의해 형성되어 있다. 또한, 제1 반도체층인 전자 주행층(13)은 막 두께가 약 1μm인 GaN에 의해 형성되어 있고, 제2 반도체층인 전자 공급층(14)은 막 두께가 약 20nm인 AlGaN에 의해 형성되어 있다. 제3 반도체층인 p-GaN층(15)을 형성하기 위한 p-GaN막(15A)은 막 두께가 약 100nm가 되도록 형성되어 있고, 불순물 원소로서 Mg이 도프되어 있다. 또한, p-GaN막(15A)은 In이나 Al 등을 더 포함하는 것이어도 좋다.
이들 질화물 반도체층을 MOVPE에 의해 성막할 때에는, Al의 원료 가스로는 TMA(트리메틸알루미늄)이 사용되고, Ga의 원료 가스로는 TMG(트리메틸갈륨)이 사용되고, N의 원료 가스로는 NH3(암모니아)이 사용된다. 또한, Mg의 원료 가스로는 Cp2Mg(시클로펜타디에닐마그네슘)이 사용된다. 또한, 이들 원료 가스는 수소(H2)를 캐리어 가스로 하여 MOVPE 장치의 반응로에 공급된다.
또한, 질화물 반도체층을 형성할 때에 공급되는 암모니아 가스는, 100sccm 내지 10000sccm의 유량으로 공급되고, 질화물 반도체층을 형성할 때의 성장 압력은 50Torr 내지 300Torr이며, 성장 온도는 1000℃ 내지 1200℃이다. 또한, 상술한 반도체층은 MOVPE 대신에 MBE(Molecular Beam Epitaxy)에 의해 성막해도 좋다.
기판(11)은, 예를 들어 사파이어 기판, Si 기판, SiC 기판을 사용할 수 있다. 본 실시 형태에서는, 기판(11)으로서 Si(111) 기판이 사용되고 있다.
버퍼층(12)에서의 AlGaN 버퍼는, AlXGa1 - XN으로 표시했을 경우에, X의 값이 0.2<X<0.8이 되도록 형성되어 있다.
전자 공급층(14)은, AlXGa1 - XN으로 표시했을 경우에, X의 값이 0.1 내지 0.3이 되도록 형성되어 있다. 또한, 본 실시 형태에서는, X의 값이 0.2, 즉, Al0.2Ga0.8N이 되도록 형성되어 있다. 또한, 전자 공급층(14)은 i-AlGaN이어도 좋고, n-AlGaN이어도 좋다. n-AlGaN을 형성하는 경우에는, 불순물 원소로서 Si이 도프되어 있고, Si의 농도가 1×1018cm-3 내지 1×1020cm-3, 예를 들어 1×1019cm-3이 되도록 Si이 도프되어 있다. 이때, Si의 원료 가스로서는, 예를 들어 SiH4 등이 사용된다.
p-GaN층(15)을 형성하기 위한 p-GaN막(15A)은, 불순물 농도가 5×1018cm-3 내지 5×1020cm-3이 되도록 불순물 원소로서 Mg이 도프된 GaN에 의해 형성되어 있다. 본 실시 형태에서는, p-GaN막(15A)에는, 불순물 농도가 1×1019cm-3이 되도록 Mg이 도프되어 있다. 또한, 성막 직후에서의 p-GaN막(15A)은 막 내에 수소를 포함하고 있고, 이 수소와 Mg이 결합하고 있기 때문에, Mg은 활성화되어 있지는 않고, 고저항으로 되어 있다. 따라서, 성막 후에 질소 분위기 중에서 열처리 등을 행함으로써, p-GaN막(15A)의 막 내로부터 수소를 탈리시켜 p형으로 한다. 본 실시 형태에서의 반도체 장치에서는, p-GaN막(15A)은 막 두께가 10nm 내지 150nm의 범위로 형성되어 있다.
이어서, 도 3의 (b)에 도시한 바와 같이, p-GaN막(15A) 상에 레지스트 패턴(31)을 형성한다. 구체적으로는, p-GaN막(15A) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, p-GaN층(15)이 형성되는 영역 상에 레지스트 패턴(31)을 형성한다.
이어서, 도 3의 (c)에 도시한 바와 같이, RIE(Reactive Ion Etching) 등에 의한 건식 에칭을 행하여, 레지스트 패턴(31)이 형성되어 있지 않은 영역의 노출되어 있는 p-GaN막(15A)을 제거함으로써, p-GaN층(15)을 형성한다. 이와 같이 하여, 전자 공급층(14) 상의 소정의 영역에 p-GaN층(15)을 형성할 수 있다. 또한, RIE 등의 건식 에칭에서는, 에칭 가스로서 Cl2, BCl3 등의 염소계의 가스를 사용해서 행한다. 이 후, 레지스트 패턴(31)은 유기 용제 등에 의해 제거한다.
이어서, 도 4의 (a)에 도시한 바와 같이, 전자 공급층(14) 상에 소스 전극(22) 및 드레인 전극(23)을 형성한다. 구체적으로는, 전자 공급층(14) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(22) 및 드레인 전극(23)이 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 그 후, Ti/Al에 의한 적층 금속막을 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 성막된 적층 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, Ti/Al에 의한 소스 전극(22) 및 드레인 전극(23)을 형성한다. 또한, Ti/Al에 의한 적층 금속막은 Ti의 막 두께가 약 30nm, Al의 막 두께가 약 300nm이다. 그 후, 약 600℃의 온도에서 래피드 서멀 어닐(RTA: Rapid thermal anneal)을 행함으로써, 오믹 콘택트된다.
이어서, 도 4의 (b)에 도시한 바와 같이, p-GaN층(15) 상에 게이트 전극(21)을 형성한다. 게이트 전극(21)은, p-GaN층(15)에 있어서 소정의 돌출 영역(16)이 형성되도록 형성한다. 구체적으로는, p-GaN층(15) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(21)이 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 그 후, Ni/Au에 의한 적층 금속막을 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 성막된 적층 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, Ni/Au에 의한 적층 금속막에 의한 게이트 전극(21)을 형성한다. 또한, Ni/Au에 의한 적층 금속막은, Ni의 막 두께가 약 100nm, Au의 막 두께가 약 300nm이다. 이와 같이 형성된 본 실시 형태에 의한 반도체 장치에서는, p-GaN층(15)에서의 돌출 영역(16)의 폭(W1)은 약 2μm이다.
본 실시 형태에서의 반도체 장치의 드레인 전압과 드레인 전류의 관계를 실시예 1로서 도 5에 도시한다. 또한, 비교예 1은, 도 1에 도시한 구조의 반도체 장치이며, p-GaN층(915)에 있어서 돌출 영역이 형성되어 있지 않은 것을 제외하고, 실시예 1과 대략 동일한 조건으로 제작한 것이다. 도 5에 도시된 바와 같이, 비교예 1에서의 반도체 장치의 내압이 약 40V인 데 반해, 본 실시 형태인 실시예 1에서의 반도체 장치의 내압은 약 90V 이상으로, 절연 내압을 향상시킬 수 있다. 이와 같이, 실시예 1에서의 반도체 장치에 있어서, 절연 내압이 향상되고 있는 것은, p-GaN층(15)에 있어서 돌출 영역(16)을 설치함으로써, 전계 집중이 완화되어 있는 것에 따른 것이다.
〔제2 실시 형태〕
이어서, 제2 실시 형태에서의 반도체 장치에 대하여 설명한다. 도 6에 도시된 바와 같이, 본 실시 형태에서의 반도체 장치는, 기판(11) 상에 버퍼층(12), 제1 반도체층이 되는 전자 주행층(13), 제2 반도체층이 되는 전자 공급층(14)이 순차적으로 형성되어 있다. 전자 공급층(14) 상의 소정의 영역에는, 제3 반도체층이 되는 p-GaN층(115)이 형성되어 있고, p-GaN층(115) 상에는 게이트 전극(21)이 형성되어 있고, 전자 공급층(14) 상에는 소스 전극(22) 및 드레인 전극(23)이 형성되어 있다. 또한, 본 실시 형태에서는, p-GaN층(115)에는, p형이 되는 불순물 원소로서 Mg이 도프된 GaN이 사용되고 있다.
p-GaN층(115)에는, 드레인 전극(23)의 측에 있어서, p-GaN층(115)의 단부(115a)가 게이트 전극(21)의 단부(21a)보다도 드레인 전극(23)측으로 돌출되어 있고, 돌출 영역(116)이 형성되어 있다. 이 돌출 영역(116)은, 드레인 전극(23)측에서의 게이트 전극(21)의 단부(21a)와 일치하고 있는 p-GaN층(115)의 부분(115c)으로부터 단부(115a)의 사이에 형성되어 있다. 또한, 이 돌출 영역(116)에 있어서, 드레인 전극(23)을 향하는 방향에서의 폭, 즉, p-GaN층(115)에 있어서 부분(115c)으로부터 단부(115a)에서의 폭을 W2로 한다. 또한, p-GaN층(115)에서의 돌출 영역(116)의 두께, 즉, p-GaN층(115)에서의 부분(115c)으로부터 단부(115a)까지의 영역의 두께(H2)는, 게이트 전극(21) 바로 아래에서의 p-GaN층(115)에서의 두께(H1)보다도 얇게 형성되어 있다. 또한, 소스 전극(22)측에 있어서, p-GaN층(115)의 단부(115b)의 위치와 게이트 전극(21)의 단부(21b)의 위치는 일치하고 있다.
본 실시 형태에서의 반도체 장치에서는, 돌출 영역(116)의 두께를 얇게 함으로써, 돌출 영역(116)의 바로 아래에서의 2DEG(13a)에는, p-GaN층(115)이 형성되어 있지 않은 영역의 바로 아래보다도 전자의 밀도는 낮지만, 전자를 존재시킬 수 있다. 이에 의해, 전계 집중을 완화시키면서 보다 한층 온 저항의 증가를 방지할 수 있다.
또한, p-GaN층(115)의 단부(115a)는, 게이트 전극(21)의 단부(21a)에 대하여, 너무 드레인 전극(23)측에 형성한 경우, 2DEG(13a)에 있어서 전자가 감소하고 있는 영역이 증가해 버려, 온 저항이 증가하기 때문에 바람직하지 않다. 따라서, 게이트 전극(21)과 드레인 전극(23)의 간격을 D로 했을 경우, 돌출 영역(116)에서의 폭(W2)은 W2≤0.8×D, 나아가 W2≤0.5×D인 것이 바람직하다.
또한, 0<W2이면, 본 실시 형태에서의 효과를 얻을 수 있지만, p-GaN층(115)의 단부(115a)와 게이트 전극(21)의 단부(21a)가 너무 가까우면, 전계 집중이 완화되지 않는다. 따라서, 돌출 영역(116)에서의 폭(W2)은 100nm≤W2, 나아가 200nm≤W2인 것이 바람직하다.
(반도체 장치의 제조 방법)
이어서, 제2 실시 형태에서의 반도체 장치의 제조 방법에 대하여, 도 7 내지 도 9에 기초하여 설명한다.
처음에, 도 7의 (a)에 도시한 바와 같이, 기판(11) 상에 버퍼층(12), 전자 주행층(13), 전자 공급층(14) 및 p-GaN층(115)을 형성하기 위한 p-GaN막(115A)의 질화물 반도체층을 MOVPE법에 의해 에피택셜 성장시킴으로써 형성한다. 본 실시 형태에서는, 버퍼층(12)은, 예를 들어 처음에 막 두께가 약 160nm인 AlN 버퍼층을 형성하고, AlN 버퍼층 상에 막 두께가 약 500nm인 AlGaN 버퍼층을 형성한 것에 의해 형성되어 있다. 또한, 제1 반도체층인 전자 주행층(13)은 막 두께가 약 1μm인 GaN에 의해 형성되어 있고, 제2 반도체층인 전자 공급층(14)은 막 두께가 약 20nm인 AlGaN에 의해 형성되어 있다. 제3 반도체층인 p-GaN층(115)을 형성하기 위한 p-GaN막(115A)는 막 두께가 약 100nm가 되도록 형성되어 있고, 불순물 원소로서 Mg이 도프되어 있다. 또한, p-GaN막(115A)는 추가로 In이나 Al 등을 포함하는 것이어도 좋다.
이어서, 도 7의 (b)에 도시한 바와 같이, p-GaN막(115A) 상에 레지스트 패턴(31)을 형성한다. 구체적으로는, p-GaN막(115A) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, p-GaN층(115)이 형성되는 영역 상에 레지스트 패턴(31)을 형성한다.
이어서, 도 7의 (c)에 도시한 바와 같이, RIE 등에 의한 건식 에칭을 행하여, 레지스트 패턴(31)이 형성되어 있지 않은 영역에 있어서 노출되어 있는 p-GaN막(115A)을 제거함으로써, p-GaN층(115)을 형성한다. 또한, RIE 등의 건식 에칭에서는, 에칭 가스로서, Cl2, BCl3 등의 염소계의 가스를 사용해서 행한다. 그 후, 레지스트 패턴(31)은 유기 용제 등에 의해 제거한다.
이어서, 도 8의 (a)에 도시한 바와 같이, p-GaN층(115)에 있어서, 돌출 영역(116)이 형성되는 영역에 개구를 갖는 레지스트 패턴(132)을 형성한다. 구체적으로는, p-GaN층(115) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 돌출 영역(116)이 형성되는 영역에 개구를 갖는 레지스트 패턴(132)을 형성한다.
이어서, 도 8의 (b)에 도시한 바와 같이, RIE 등에 의한 건식 에칭을 행함으로써, 레지스트 패턴(132)이 형성되어 있지 않은 영역에 있어서 노출되어 있는 p-GaN층(115)의 일부를 제거하여 얇게 함으로써, 돌출 영역(116)을 형성한다. 그 후, 레지스트 패턴(132)은 유기 용제 등에 의해 제거한다. 이에 의해, 전자 공급층(14) 상의 소정의 영역에, 돌출 영역(116)을 갖는 p-GaN층(115)을 형성할 수 있다.
이어서, 도 8의 (c)에 도시한 바와 같이, 전자 공급층(14) 상에 소스 전극(22) 및 드레인 전극(23)을 형성한다. 구체적으로는, 전자 공급층(14) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(22) 및 드레인 전극(23)이 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 그 후, Ti/Al에 의한 적층 금속막을 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 성막된 적층 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, Ti/Al에 의한 소스 전극(22) 및 드레인 전극(23)을 형성한다. 또한, Ti/Al에 의한 적층 금속막은, Ti의 막 두께가 약 30nm, Al의 막 두께가 약 300nm이다. 그 후, 약 600℃의 온도에서 래피드 서멀 어닐을 행함으로써, 오믹 콘택트시킨다.
이어서, 도 9에 도시한 바와 같이, p-GaN층(115) 상에 있어서, 돌출 영역(116)이 형성되어 있는 영역을 제외한 영역에, 게이트 전극(21)을 형성한다. 구체적으로는, p-GaN층(115) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(21)이 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 그 후, Ni/Au에 의한 적층 금속막을 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 성막된 적층 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, Ni/Au에 의한 적층 금속막에 의한 게이트 전극(21)을 형성한다. 또한, Ni/Au에 의한 적층 금속막은, Ni의 막 두께가 약 100nm, Au의 막 두께가 약 300nm이다.
이와 같이 형성된 본 실시 형태에 의한 반도체 장치에서는, p-GaN층(115)에 있어서, 게이트 전극(21)의 단부보다도 드레인 전극(23)측으로 돌출되어 있는 영역, 즉, p-GaN층(115)에서의 돌출 영역(116)의 폭(W2)은 약 2μm이다.
본 실시 형태에서의 반도체 장치에 있어서, p-GaN층(115)에서의 돌출 영역(116)의 두께(H2)와, 내압이 되는 드레인 전압(Vsd)과의 관계를 도 10에 도시한다. 도 10에 도시된 바와 같이, 돌출 영역(116)은 두께(H2)가 10nm 이상이 되도록 형성함으로써, 약 100V 이상의 드레인 전압을 얻을 수 있다.
본 실시 형태에서는, p-GaN층(115)에서의 돌출 영역(116)을 계단 형상으로 형성해도 좋다. 구체적으로는, 도 8의 (a)에 있어서 원하는 레지스트 패턴을 형성하는 공정과, 도 8의 (b)에 있어서 건식 에칭을 행하는 공정을 반복 수행함으로써, 돌출 영역(116)을 계단 형상으로 형성할 수 있다.
또한, 상기 이외의 내용에 대해서는, 제1 실시 형태와 마찬가지이다.
〔제3 실시 형태〕
이어서, 제3 실시 형태에서의 반도체 장치에 대하여 설명한다. 도 11에 도시된 바와 같이, 본 실시 형태에서의 반도체 장치는, 기판(11) 상에 버퍼층(12), 제1 반도체층인 전자 주행층(13), 제2 반도체층인 전자 공급층(14)이 순차적으로 형성되어 있다. 전자 공급층(14) 상의 소정의 영역에는, 제3 반도체층이 되는 p-GaN층(215)이 형성되어 있고, p-GaN층(215) 상에는 게이트 전극(21)이 형성되어 있고, 전자 공급층(14) 상에는, 소스 전극(22) 및 드레인 전극(23)이 형성되어 있다. 또한, 본 실시 형태에서는, p-GaN층(215)에는, p형이 되는 불순물 원소로서 Mg이 도프된 GaN이 사용되고 있다.
p-GaN층(215)에는, 드레인 전극(23)의 측에 있어서, p-GaN층(215)의 단부(215a)가 게이트 전극(21)의 단부(21a)보다도 드레인 전극(23)측으로 돌출되어 있고, 돌출 영역(216)이 형성되어 있다. 이 돌출 영역(216)은, 드레인 전극(23)측에서의 게이트 전극(21)의 단부(21a)와 일치하고 있는 p-GaN층(215)의 부분(215c)으로부터 단부(215a)의 사이에 형성되어 있다. 또한, 소스 전극(22)측에 있어서, p-GaN층(215)의 단부(215b)의 위치와 게이트 전극(21)의 단부(21b)의 위치는 일치하고 있다. 또한, 이 돌출 영역(216)은, 부분(215c)으로부터 단부(215a)를 향해, 즉, 게이트 전극(21)측으로부터 드레인 전극(23)이 설치되어 있는 방향을 향해 서서히 막 두께가 얇아지도록 형성되어 있다.
이와 같이, 돌출 영역(216)의 막 두께를 서서히 얇아지도록 형성함으로써, 돌출 영역(216)의 바로 아래에서의 2DEG(13a)의 전자의 분포를 단부(215a)의 바로 아래로부터 부분(215c)의 바로 아래를 향해 서서히 감소하도록 형성할 수 있다. 이에 의해, 보다 한층 전계 집중을 완화시키면서, 온 저항이 증가하는 것을 방지할 수 있다. 또한, 이 돌출 영역(216)에 있어서, 드레인 전극(23)을 향하는 방향에서의 폭, 즉, p-GaN층(215)에 있어서 부분(215c)으로부터 단부(215a)에서의 폭을 W3으로 한다.
또한, p-GaN층(215)의 단부(215a)는, 게이트 전극(21)의 단부(21a)에 대하여, 너무 드레인 전극(23)측에 형성한 경우, 2DEG(13a)에 있어서 전자가 소실되는 영역이 증가해 버려, 온 저항이 증가하기 때문에 바람직하지 않다. 따라서, 게이트 전극(21)과 드레인 전극(23)의 간격을 D로 했을 경우, 돌출 영역(216)에서의 폭(W3)은 W3≤0.8×D, 나아가 W3≤0.5×D인 것이 바람직하다.
또한, 0<W3이면, 본 실시 형태에서의 효과는 얻을 수 있지만, p-GaN층(215)의 단부(215a)와 게이트 전극(21)의 단부(21a)가 너무 가까우면, 전계 집중이 완화되지 않는다. 따라서, 돌출 영역(216)에서의 폭(W3)은 100nm≤W3, 나아가 200nm≤W3인 것이 바람직하다.
(반도체 장치의 제조 방법)
이어서, 제3 실시 형태에서의 반도체 장치의 제조 방법에 대하여, 도 12 내지 도 14에 기초하여 설명한다.
처음에, 도 12의 (a)에 도시한 바와 같이, 기판(11) 상에 버퍼층(12), 전자 주행층(13), 전자 공급층(14) 및 p-GaN층(215)을 형성하기 위한 p-GaN막(215A)의 질화물 반도체층을 MOVPE법에 의해 에피택셜 성장시킴으로써 형성한다. 본 실시 형태에서는, 버퍼층(12)은, 예를 들어 처음에 막 두께가 약 160nm인 AlN 버퍼층을 형성하고, AlN 버퍼층 상에 막 두께가 약 500nm인 AlGaN 버퍼층을 형성한 것에 의해 형성되어 있다. 또한, 제1 반도체층인 전자 주행층(13)은 막 두께가 약 1μm인 GaN에 의해 형성되어 있고, 제2 반도체층인 전자 공급층(14)은 막 두께가 약 20nm인 AlGaN에 의해 형성되어 있다. 제3 반도체층인 p-GaN층(215)을 형성하기 위한 p-GaN막(215A)은 막 두께가 약 100nm가 되도록 형성되어 있고, 불순물 원소로서 Mg이 도프되어 있다. 또한, p-GaN막(215A)은 In이나 Al 등을 더 포함하는 것이어도 좋다.
이어서, 도 12의 (b)에 도시한 바와 같이, p-GaN막(215A) 상에 레지스트 패턴(31)을 형성한다. 구체적으로는, p-GaN막(215A) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, p-GaN층(215)이 형성되는 영역 상에 레지스트 패턴(31)을 형성한다.
이어서, 도 12의 (c)에 도시한 바와 같이, RIE 등에 의한 건식 에칭을 행하여, 레지스트 패턴(31)이 형성되어 있지 않은 영역에 있어서 노출되어 있는 p-GaN막(215A)을 제거함으로써, p-GaN층(215)을 형성한다. 또한, RIE 등의 건식 에칭에서는, 에칭 가스로서, Cl2, BCl3 등의 염소계의 가스를 사용해서 행한다. 그 후, 레지스트 패턴(31)은 유기 용제 등에 의해 제거한다.
이어서, 도 13의 (a)에 도시한 바와 같이, p-GaN층(215)에 있어서, 돌출 영역(216)이 형성되는 영역에 개구를 갖는 레지스트 패턴(232)을 형성한다. 구체적으로는, p-GaN층(215) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 돌출 영역(216)이 형성되는 영역에 개구를 갖는 레지스트 패턴(232)을 형성한다.
이어서, 도 13의 (b)에 도시한 바와 같이, RIE 등에 의한 건식 에칭을 행함으로써, 레지스트 패턴(232)이 형성되어 있지 않은 영역에 있어서 노출되어 있는 p-GaN층(215)의 일부를 경사 형상으로 제거하여, 돌출 영역(216)을 형성한다. 구체적으로는, 기판(11)면에 대하여, 경사 방향으로부터 이온을 입사시켜 건식 에칭을 행함으로써 경사 형상을 갖는 돌출 영역(216)을 형성한다. 그 후, 레지스트 패턴(232)은 유기 용제 등에 의해 제거한다. 이에 의해, 전자 공급층(14) 상의 소정의 영역에, 돌출 영역(216)을 갖는 p-GaN층(215)을 형성할 수 있다.
이어서, 도 13의 (c)에 도시한 바와 같이, 전자 공급층(14) 상에 소스 전극(22) 및 드레인 전극(23)을 형성한다. 구체적으로는, 전자 공급층(14) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(22) 및 드레인 전극(23)이 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 그 후, Ti/Al에 의한 적층 금속막을 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 성막된 적층 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, Ti/Al에 의한 소스 전극(22) 및 드레인 전극(23)을 형성한다. 또한, Ti/Al에 의한 적층 금속막은, Ti의 막 두께가 약 30nm, Al의 막 두께가 약 300nm이다. 그 후, 약 600℃의 온도에서 래피드 서멀 어닐을 행함으로써, 오믹 콘택트시킨다.
이어서, 도 14에 도시한 바와 같이, p-GaN층(215) 상에 있어서, 돌출 영역(216)이 형성되어 있는 영역을 제외한 영역에, 게이트 전극(21)을 형성한다. 구체적으로는, p-GaN층(215) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(21)이 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 그 후, Ni/Au에 의한 적층 금속막을 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 성막된 적층 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, Ni/Au에 의한 적층 금속막에 의한 게이트 전극(21)을 형성한다. 또한, Ni/Au에 의한 적층 금속막은, Ni의 막 두께가 약 100nm, Au의 막 두께가 약 300nm이다.
이와 같이 형성된 본 실시 형태에 의한 반도체 장치에서는, p-GaN층(215)에 있어서, 게이트 전극(21)의 단부보다도 드레인 전극(23)측으로 돌출되어 있는 영역, 즉, p-GaN층(215)에서의 돌출 영역(216)의 폭(W3)은 약 2μm이다.
또한, 상기 이외의 내용에 대해서는, 제2 실시 형태와 마찬가지이다.
〔제4 실시 형태〕
(반도체 장치)
제4 실시 형태에서의 반도체 장치에 대하여 도 15에 기초하여 설명한다. 도 15에 도시된 바와 같이, 본 실시 형태에서의 반도체 장치는, 기판(11) 상에 버퍼층(12), 제1 반도체층인 전자 주행층(13), 제2 반도체층인 전자 공급층(14)이 순차적으로 형성되어 있다. 전자 공급층(14) 상의 소정의 영역에는, 제3 반도체층이 되는 p-GaN층(15)이 형성되어 있고, p-GaN층(15) 상에는, 게이트 절연막이 되는 절연막(350)이 형성되어 있고, 절연막(350)을 개재한 p-GaN층(15) 상에는, 게이트 전극(21)이 형성되어 있다. 또한, 전자 공급층(14) 상에는, 소스 전극(22) 및 드레인 전극(23)이 형성되어 있다. 또한, 본 실시 형태에서는, p-GaN층(15)에는, p형이 되는 불순물 원소로서 Mg이 도프된 GaN이 사용되고 있다.
본 실시 형태에서는, p-GaN층(15) 및 게이트 전극(21)은, 드레인 전극(23)측에서의 p-GaN층(15)의 단부(15a)가 게이트 전극(21)의 단부(21a)보다도 드레인 전극(23)에 가까운 위치가 되도록 형성되어 있다. 또한, 본 실시 형태에서의 설명에서는, 소스 전극(22)측에 있어서, p-GaN층(15)의 단부(15b)의 위치와 게이트 전극(21)의 단부(21b)의 위치가 일치하고 있는 경우에 대하여 설명하지만, 단부(15b)의 위치와 단부(21b)의 위치는 반드시 일치하지 않아도 된다.
이와 같이, p-GaN층(15)에는, 게이트 전극(21)보다도 드레인 전극(23)측으로 돌출되어 있는 돌출 영역(16)이 형성되어 있다. 또한, 이 돌출 영역(16)에 있어서, 드레인 전극(23)을 향하는 방향에서의 폭, 즉, p-GaN층(15)에 있어서, 게이트 전극(21)의 단부(21a)로부터 p-GaN층(15)의 단부(15a)에서의 폭은 W1이다.
본 실시 형태에서의 반도체 장치에서는, 게이트 절연막이 되는 절연막(350)이 형성되어 있기 때문에, 게이트 누설 전류를 더욱 저감시킬 수 있다.
따라서, 본 실시 형태에서는, 제1 실시 형태와 마찬가지로, 전자 주행층(13)에는, 전자 주행층(13)과 전자 공급층(14)의 계면 근방에는, p-GaN층(15)의 바로 아래의 영역에 있어서 전자가 소실되어 있는 2DEG(13a)가 형성된다.
(반도체 장치의 제조 방법)
이어서, 제4 실시 형태에서의 반도체 장치의 제조 방법에 대하여, 도 16 내지 도 18에 기초하여 설명한다.
처음에, 도 16의 (a)에 도시한 바와 같이, 기판(11) 상에 버퍼층(12), 전자 주행층(13), 전자 공급층(14) 및 p-GaN층(15)을 형성하기 위한 p-GaN막(15A)의 질화물 반도체층을 MOVPE법에 의해 에피택셜 성장시킴으로써 형성한다. 본 실시 형태에서는, 버퍼층(12)은, 예를 들어 처음에 막 두께가 약 160nm인 AlN 버퍼층을 형성하고, AlN 버퍼층 상에 막 두께가 약 500nm인 AlGaN 버퍼층을 형성한 것에 의해 형성되어 있다. 또한, 제1 반도체층인 전자 주행층(13)은 막 두께가 약 1μm인 GaN에 의해 형성되어 있고, 제2 반도체층인 전자 공급층(14)은 막 두께가 약 20nm인 AlGaN에 의해 형성되어 있다. 제3 반도체층인 p-GaN층(15)을 형성하기 위한 p-GaN막(15A)는 막 두께가 약 100nm가 되도록 형성되어 있고, 불순물 원소로서 Mg이 도프되어 있다. 또한, p-GaN층(15)은 In이나 Al 등을 더 포함하는 것이어도 좋다.
이어서, 도 16의 (b)에 도시한 바와 같이, p-GaN막(15A) 상에 레지스트 패턴(31)을 형성한다. 구체적으로는, p-GaN막(15A) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, p-GaN층(15)이 형성되는 영역 상에 레지스트 패턴(31)을 형성한다.
이어서, 도 16의 (c)에 도시한 바와 같이, RIE 등에 의한 건식 에칭을 행함으로써, 레지스트 패턴(31)이 형성되어 있지 않은 영역의 노출되어 있는 p-GaN막(15A)을 제거함으로써, p-GaN층(15)을 형성한다. 이와 같이 하여, 전자 공급층(14) 상의 소정의 영역에 p-GaN층(15)을 형성할 수 있다. 또한, RIE 등의 건식 에칭에서는, 에칭 가스로서, Cl2, BCl3 등의 염소계의 가스를 사용해서 행한다. 그 후, 레지스트 패턴(31)은 유기 용제 등에 의해 제거한다.
이어서, 도 17의 (a)에 도시한 바와 같이, 전자 공급층(14) 상에 소스 전극(22) 및 드레인 전극(23)을 형성한다. 구체적으로는, 전자 공급층(14) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(22) 및 드레인 전극(23)이 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 그 후, Ti/Al에 의한 적층 금속막을 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 성막된 적층 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, Ti/Al에 의한 소스 전극(22) 및 드레인 전극(23)을 형성한다. 또한, Ti/Al에 의한 적층 금속막은, Ti의 막 두께가 약 30nm, Al의 막 두께가 약 300nm이다. 그 후, 약 600℃의 온도에서 래피드 서멀 어닐을 행함으로써 오믹 콘택트시킨다.
이어서, 도 17의 (b)에 도시한 바와 같이, p-GaN층(15) 상에 게이트 절연막이 되는 절연막(350)을 형성한다. 구체적으로는, ALD(Atomic Layer Deposition)에 의해, 산화 알루미늄막을 막 두께가 약 10nm가 되도록 성막함으로써 형성한다.
이어서, 도 17의 (c)에 도시한 바와 같이, 절연막(350)을 개재한 p-GaN층(15) 상에 게이트 전극(21)을 형성한다. 게이트 전극(21)은, p-GaN층(15)에 있어서 소정의 돌출 영역(16)이 형성되도록 형성한다. 구체적으로는, 절연막(350) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(21)이 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 그 후, Ni/Au에 의한 적층 금속막을 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 성막된 적층 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, Ni/Au에 의한 적층 금속막에 의한 게이트 전극(21)을 형성한다. 또한, Ni/Au에 의한 적층 금속막은, Ni의 막 두께가 약 100nm, Au의 막 두께가 약 300nm이다. 이와 같이 형성된 본 실시 형태에 의한 반도체 장치에서는, p-GaN층(15)에서의 돌출 영역(16)의 폭(W1)은 약 2μm이다.
또한, 상기 이외의 내용에 대해서는, 제1 실시 형태와 마찬가지이다.
〔제5 실시 형태〕
이어서, 제5 실시 형태에 대하여 설명한다. 본 실시 형태는 반도체 디바이스, 전원 장치 및 고주파 증폭기이다.
본 실시 형태에서의 반도체 디바이스는, 제1 내지 제4 실시 형태에서의 어느 하나의 반도체 장치를 디스크리트 패키지한 것이며, 이와 같이 디스크리트 패키지된 반도체 디바이스에 대하여, 도 18에 기초하여 설명한다. 또한, 도 18은, 디스크리트 패키지된 반도체 장치의 내부를 모식적으로 도시한 것이며, 전극의 배치 등에 대해서는, 제1 내지 제4 실시 형태에 나타나 있는 것과는 상이하다.
처음에, 제1 내지 제4 실시 형태에서 제조된 반도체 장치를 다이싱 등에 의해 절단함으로써, GaN계의 반도체 재료의 HEMT의 반도체 칩(410)을 형성한다. 이 반도체 칩(410)을 리드 프레임(420) 상에 땜납 등의 다이 어태치제(430)에 의해 고정한다. 또한, 이 반도체 칩(410)은 제1 내지 제4 실시 형태에서의 반도체 장치에 상당하는 것이다.
이어서, 게이트 전극(411)을 게이트 리드(421)에 본딩 와이어(431)에 의해 접속하고, 소스 전극(412)을 소스 리드(422)에 본딩 와이어(432)에 의해 접속하고, 드레인 전극(413)을 드레인 리드(423)에 본딩 와이어(433)에 의해 접속한다. 또한, 본딩 와이어(431, 432, 433)는 Al 등의 금속 재료에 의해 형성되어 있다. 또한, 본 실시 형태에서는, 게이트 전극(411)은 게이트 전극 패드이며, 제1 내지 제4 실시 형태에서의 반도체 장치의 게이트 전극(21)과 접속되어 있다. 또한, 소스 전극(412)은 소스 전극 패드이며, 제1 내지 제4 실시 형태에서의 반도체 장치의 소스 전극(22)과 접속되어 있다. 또한, 드레인 전극(413)은 드레인 전극 패드이며, 제1 내지 제4 실시 형태에서의 반도체 장치의 드레인 전극(23)과 접속되어 있다.
이어서, 트랜스퍼 몰드법에 의해 몰드 수지(440)에 의한 수지 밀봉을 행한다. 이와 같이 하여, GaN계의 반도체 재료를 사용한 HEMT의 디스크리트 패키지되어 있는 반도체 디바이스를 제작할 수 있다.
이어서, 본 실시 형태에서의 전원 장치 및 고주파 증폭기에 대하여 설명한다. 본 실시 형태에서의 전원 장치 및 고주파 증폭기는, 제1 내지 제4 실시 형태에서의 어느 하나의 반도체 장치를 사용한 전원 장치 및 고주파 증폭기이다.
처음에, 도 19에 기초하여, 본 실시 형태에서의 전원 장치에 대하여 설명한다. 본 실시 형태에서의 전원 장치(460)는, 고압의 1차측 회로(461), 저압의 2차측 회로(462) 및 1차측 회로(461)와 2차측 회로(462)의 사이에 배치되는 트랜스(463)를 구비하고 있다. 1차측 회로(461)는, 교류 전원(464), 소위 브리지 정류 회로(465), 복수의 스위칭 소자(도 19에 도시한 예에서는 4개)(466) 및 하나의 스위칭 소자(467) 등을 구비하고 있다. 2차측 회로(462)는, 복수의 스위칭 소자(도 19에 도시한 예에서는 3개)(468)를 구비하고 있다. 도 19에 도시한 예에서는, 제1 내지 제4 실시 형태에서의 반도체 장치를 1차측 회로(461)의 스위칭 소자(466 및 467)로서 사용하고 있다. 또한, 1차측 회로(461)의 스위칭 소자(466 및 467)는 노멀리 오프의 반도체 장치인 것이 바람직하다. 또한, 2차측 회로(462)에서 사용되고 있는 스위칭 소자(468)는 실리콘에 의해 형성되는 통상의 MISFET(metal insulator semiconductor field effect transistor)를 사용하고 있다.
이어서, 도 20에 기초하여, 본 실시 형태에서의 고주파 증폭기에 대하여 설명한다. 본 실시 형태에서의 고주파 증폭기(470)는, 예를 들어 휴대 전화의 기지국용 파워 증폭기에 적용해도 좋다. 이 고주파 증폭기(470)는, 디지털 프리디스토션 회로(471), 믹서(472), 파워 증폭기(473) 및 방향성 결합기(474)를 구비하고 있다. 디지털 프리디스토션 회로(471)는 입력 신호의 비선형 왜곡을 보상한다. 믹서(472)는, 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱한다. 파워 증폭기(473)는, 교류 신호와 믹싱된 입력 신호를 증폭한다. 도 20에 도시한 예에서는, 파워 증폭기(473)는 제1 내지 제4 실시 형태에서의 어느 하나의 반도체 장치를 갖고 있다. 방향성 결합기(474)는 입력 신호나 출력 신호의 모니터링 등을 행한다. 도 20에 도시한 회로에서는, 예를 들어 스위치의 전환에 의해, 믹서(472)에 의해 출력 신호를 교류 신호와 믹싱하여 디지털 프리디스토션 회로(471)에 송출하는 것이 가능하다.
이상, 실시 형태에 대하여 상세히 설명했지만, 특정 실시 형태에 한정되는 것은 아니며, 특허청구범위에 기재된 범위 내에서 다양한 변형 및 변경이 가능하다.
상기의 설명에 대하여, 추가로 이하의 부기를 개시한다.
(부기 1)
기판 상에 형성된 제1 반도체층과,
상기 제1 반도체층 상에 형성된 제2 반도체층과,
상기 제2 반도체층 상에 형성된 제3 반도체층과,
상기 제3 반도체층 상에 형성된 게이트 전극과,
상기 제2 반도체층에 접하여 형성된 소스 전극 및 드레인 전극
을 갖고,
상기 제3 반도체층에는, 반도체 재료에 p형 불순물 원소가 도프되어 있고,
상기 제3 반도체층은, 상기 게이트 전극의 단부보다, 상기 드레인 전극이 설치되어 있는 측으로 돌출되어 있는 돌출 영역을 갖고 있는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 돌출 영역에 있어서, 상기 드레인 전극을 향하는 방향에서의 폭은 100nm 이상이며,
상기 게이트 전극과 상기 드레인 전극의 간격을 D로 했을 경우, 0.8×D 이하인 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 제3 반도체층에 있어서, 상기 돌출 영역에서의 두께는, 상기 게이트 전극이 형성되어 있는 영역 하에서의 두께보다도 얇은 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4)
상기 돌출 영역에서의 두께는 10nm 이상인 것을 특징으로 하는 부기 3에 기재된 반도체 장치.
(부기 5)
상기 제3 반도체층에 있어서, 상기 돌출 영역에서의 두께는, 상기 게이트 전극이 형성되어 있는 단부로부터, 상기 드레인 전극이 설치되어 있는 방향을 향해 서서히 막 두께가 얇아지고 있는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 6)
상기 제3 반도체층과 상기 게이트 전극의 사이에는 절연막이 설치되어 있는 것을 특징으로 하는 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치.
(부기 7)
상기 절연막은 산화 알루미늄에 의해 형성되어 있는 것을 특징으로 하는 부기 6에 기재된 반도체 장치.
(부기 8)
상기 p형의 불순물 원소는 Mg인 것을 특징으로 하는 부기 1 내지 7 중 어느 하나에 기재된 반도체 장치.
(부기 9)
상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은 질화물 반도체에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 1 내지 8 중 어느 하나에 기재된 반도체 장치.
(부기 10)
상기 제3 반도체층에서의 반도체 재료는, GaN을 포함하는 재료인 것을 특징으로 하는 부기 1 내지 9 중 어느 한 항에 기재된 반도체 장치.
(부기 11)
상기 제1 반도체층은, GaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 1 내지 10 중 어느 하나에 기재된 반도체 장치.
(부기 12)
상기 제2 반도체층은, AlGaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 1 내지 12 중 어느 하나에 기재된 반도체 장치.
(부기 13)
부기 1 내지 12 중 어느 하나에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 14)
부기 1 내지 13 중 어느 하나에 기재된 반도체 장치를 갖는 것을 특징으로 하는 증폭기.
(부기 15)
기판 상에, 제1 반도체층 및 제2 반도체층을 순차적으로 성막하는 공정과,
제2 반도체층 상의 소정의 영역에 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 형성하는 공정과,
상기 제2 반도체층에 접하여 소스 전극 및 드레인 전극을 형성하는 공정과,
상기 제3 반도체층 상에 게이트 전극을 형성하는 공정
을 갖고,
상기 제3 반도체층에서의 상기 드레인 전극측의 단부는, 상기 게이트 전극에서의 상기 드레인 전극측의 단부보다도 상기 드레인 전극의 근처에 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 16)
상기 제3 반도체층을 형성하는 공정은, 상기 제2 반도체층 상에 p형의 불순물 원소가 포함되어 있는 막을 성막한 후, 상기 소정의 영역에서의 상기 p형의 불순물 원소가 포함되어 있는 막을 제거함으로써 형성되는 것인 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 방법.
(부기 17)
상기 제3 반도체층 상에 있어서, 상기 드레인 전극측에서의 상기 게이트 전극이 형성되어 있지 않은 영역은 돌출 영역이며,
상기 제3 반도체층을 형성하는 공정 후, 상기 돌출 영역에서의 제3 반도체층을 상기 게이트 전극의 바로 아래에서의 제3 반도체층의 두께보다도 얇게 하는 공정을 갖고 있는 것을 특징으로 하는 부기 15 또는 16에 기재된 반도체 장치의 제조 방법.
(부기 18)
상기 제3 반도체층 상에 있어서, 상기 게이트 전극이 형성되어 있지 않은 영역으로서, 상기 드레인 전극측에서의 영역은 돌출 영역이며,
상기 제3 반도체층을 형성하는 공정 후, 상기 기판에 대하여 경사 방향으로부터 이온을 입사시키는 건식 에칭에 의해, 상기 게이트 전극이 설치되어 있는 측으로부터 상기 드레인 전극이 설치되어 있는 측을 향해 서서히 막 두께가 얇아지도록, 상기 제3 반도체층의 일부를 제거하는 것을 특징으로 하는 부기 15 또는 16에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 제3 반도체층 상에 절연막을 형성하는 공정을 갖고,
상기 게이트 전극은, 상기 절연막을 개재한 상기 제3 반도체층 상에 형성되는 것인 것을 특징으로 하는 부기 15 내지 18 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 20)
상기 p형의 불순물 원소는 Mg인 것을 특징으로 하는 부기 15 내지 19 중 어느 하나에 기재된 반도체 장치의 제조 방법.
11: 기판
12: 버퍼층
13: 전자 주행층(제1 반도체층)
13a: 2DEG
14: 전자 공급층(제2 반도체층)
15: p-GaN층(제3 반도체층)
15a: p-GaN층의 드레인측의 단부
15b: p-GaN층의 소스측의 단부
16: 돌출 영역(p-GaN층에서의)
21: 게이트 전극
21a: 게이트 전극의 드레인측의 단부
21b: 게이트 전극의 소스측의 단부
22: 소스 전극
23: 드레인 전극

Claims (10)

  1. 기판 상에 형성된 제1 반도체층과,
    상기 제1 반도체층 상에 형성된 제2 반도체층과,
    상기 제2 반도체층 상에 형성된 제3 반도체층과,
    상기 제3 반도체층 상에 형성된 게이트 전극과,
    상기 제2 반도체층에 접하여 형성된 소스 전극 및 드레인 전극
    을 갖고,
    상기 제3 반도체층에는, 반도체 재료에 p형 불순물 원소가 도프되어 있고,
    상기 제3 반도체층은, 상기 게이트 전극에서의 상기 드레인 전극에 면하는 단부로부터만, 상기 드레인 전극이 설치되어 있는 측으로 돌출되어 있는 돌출 영역을 갖고 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제3 반도체층에서, 상기 돌출 영역에서의 두께는, 상기 게이트 전극이 형성되어 있는 영역 하에서의 두께보다도 얇은 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제3 반도체층에서, 상기 돌출 영역에서의 두께는, 상기 게이트 전극이 형성되어 있는 단부로부터, 상기 드레인 전극이 설치되어 있는 방향을 향해, 서서히 막 두께가 얇아지고 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제3 반도체층과 상기 게이트 전극의 사이에는, 절연막이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 p형의 불순물 원소는, Mg인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은, 질화물 반도체에 의해 형성되어 있는 것인 것을 특징으로 하는 반도체 장치.
  7. 기판 상에, 제1 반도체층 및 제2 반도체층을 순차적으로 성막하는 공정과,
    제2 반도체층 상의 소정의 영역에 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 형성하는 공정과,
    상기 제2 반도체층에 접하여 소스 전극 및 드레인 전극을 형성하는 공정과,
    상기 제3 반도체층 상에 게이트 전극을 형성하는 공정
    을 갖고,
    상기 제3 반도체층에서의 상기 드레인 전극측의 단부는, 상기 게이트 전극에서의 상기 드레인 전극측의 단부보다도, 상기 드레인 전극의 근처에 형성되어 있고,
    상기 제3 반도체층에서의 상기 드레인 전극측의 단부로부터, 상기 게이트 전극에서의 상기 드레인 전극측의 단부까지의 길이가, 상기 제3 반도체층에서의 상기 소스 전극측의 단부로부터, 상기 게이트 전극에서의 상기 소스 전극측의 단부까지의 길이보다 긴 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제3 반도체층 상에서, 상기 드레인 전극측에서의 상기 게이트 전극이 형성되어 있지 않은 영역은, 돌출 영역이며,
    상기 제3 반도체층을 형성하는 공정 후, 상기 돌출 영역에서의 제3 반도체층을 상기 게이트 전극의 바로 아래에서의 제3 반도체층의 두께보다도 얇게 하는 공정을 갖고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서, 상기 제3 반도체층 상에서, 상기 게이트 전극이 형성되어 있지 않은 영역으로서, 상기 드레인 전극측에서의 영역은 돌출 영역이며,
    상기 제3 반도체층을 형성하는 공정 후, 상기 기판에 대하여 경사 방향으로부터 이온을 입사시키는 건식 에칭에 의해, 상기 게이트 전극이 설치되어 있는 측으로부터 상기 드레인 전극이 설치되어 있는 측을 향해, 서서히 막 두께가 얇아지도록, 상기 제3 반도체층의 일부를 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 제3 반도체층 상에, 절연막을 형성하는 공정을 갖고,
    상기 게이트 전극은, 상기 절연막을 개재한 상기 제3 반도체층 상에 형성되는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
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