CN112670341B - 增强型功率半导体器件结构及其制备方法 - Google Patents
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Abstract
本发明公开一种增强型功率半导体器件结构及其制备方法，其中，该器件包括具有2DEG的异质结；位于异质结上方的源电极、具有台阶式结构的p型栅和漏电极；以及设置于p型栅上的栅电极；台阶式结构中的至少部分台阶段是以p型栅的厚度最大的台阶段为起始点向漏电极侧延伸的减薄台阶段，栅电极设置于p型栅的厚度最大的台阶段上，且厚度最大的台阶段的厚度设置成能够使得位于栅电极下方的异质结中的2DEG耗尽。本发明的技术方案缩小了相邻台阶段下方的异质结中的2DEG密度差距，尤其是p型栅漏电极侧的异质结与相邻处台阶段下方的异质结中的2DEG密度差距，避免了栅漏间电场因存在2DEG密度陡变的界面会导致击穿电压降低的问题。
Description
技术领域
本发明涉及增强型功率半导体器件技术领域，具体涉及一种增强型功率半导体器件结构及其制备方法。
背景技术
第三代半导体材料由于具有较宽的禁带宽度，用于功率半导体器件时，与传统的Si基功率半导体器件相比具有更高的功率密度。当这些具有较宽的禁带宽度的第三代半导体材料用于高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)时，可利用第三代半导体材料固有的极化特性(自发极化和压电极化)，产生高浓度、高电子迁移率的二维电子气(Two-dimensional electron gas，简称2DEG)，使得HEMT具有更高的开关频率和更小的开态电阻，由此可以制得尺寸更小的HEMT，且能够满足高压、高频领域的需求。
但是，2DEG会导致HEMT在栅极零偏压下依然导通，需要施加负的栅偏压才能关断器件，这在实际应用中存在严重的安全风险。为此，人们通过设置凹槽栅、p-GaN栅或F离子注入等方案开发出了零栅偏压下器件处于关断状态的增强型器件(或称常关型器件)。其中，通过设置p-GaN栅制得的增强型器件(参考图1所示)因其工艺相对简单、可靠性高等优势成为制备增强型器件的主要技术方案。
而作为衡量增强型功率半导体器件性能的品质因子的主要参数之一的击穿电压，是影响功率半导体器件的能量控制效率和器件尺寸的重要因素，因此，提升击穿电压也是人们提升功率半导体器件的性能的重要研究方向。目前，提升功率半导体器件的击穿电压的主流技术方案主要包括场板、F基离子注入、极化超结和补偿掺杂等。这些技术手段主要是通过抑制栅漏间势垒层中的电场峰来抑制势垒层的击穿，即通过调节势垒层中电场的分布并改善电场集中效应，优化漂移区的表面电场分布，来提高器件的击穿电压。但是，现有的这些技术手段在实际应用中都还存在一些问题：极化超结技术是通过二维空穴气(Two-dimensional hole gas，简称2DHG)来调节电场分布，这会导致器件结构相对复杂；F基离子注入技术是通过在势垒层注入F离子来调节2DEG的分布，以实现调节电场分布的目的，但是，当器件在高温高电场环境下工作时，注入F离子的器件存在严重的可靠性问题；场板技术(通过场板技术改善的增强型功率半导体器件的结构参考图2所示)会在场板末端引入新的电场峰值(参考图3所示)，影响器件击穿电压的提升。
因此，亟需一种能够有效提升增强型功率半导体器件的击穿电压的性能可靠且较为简单的结构，以提高增强型功率半导体器件的供应量，满足人们对增强型功率半导体器件的需求。
发明内容
为了解决增强型功率半导体器件在提高其击穿电压时性能不稳定、以及结构复杂的问题，发明人经过大量研究和实验，发现将采用p-GaN栅的增强型功率半导体器件的p-GaN栅设计成台阶式结构，能够使p-GaN栅与漏电极之间的电场分布变得更为平缓，进而能够提高增强型功率半导体器件的击穿电压。
为此，根据本发明的一个方面，提供了一种增强型功率半导体器件结构，其包括具有2DEG的异质结；位于异质结上方的源电极、p型栅和漏电极；以及设置于p型栅上的栅电极；其中，p型栅具有台阶式结构，台阶式结构中的至少部分台阶段是以p型栅的厚度最大的台阶段为起始点向漏电极侧延伸的减薄台阶段，栅电极设置于p型栅的厚度最大的台阶段上，且厚度最大的台阶段的厚度设置成能够使得位于栅电极下方的异质结中的2DEG耗尽。
其中，本发明的异质结是指由两种不同的半导体材料依次沉积形成的具有2DEG的复合结构，本发明实施例的异质结优选为高阻层与势垒层、或高阻复合结构与势垒层形成的具有2DEG的结构。优选的，源电极、p型栅和漏电极设置在势垒层上。
由于p型栅提供的空穴能够消耗异质结中的2DEG，本发明通过将p型栅设置成具有最大厚度台阶段的台阶式结构，并将栅电极设在p型栅的厚度最大的台阶段上，将p型栅设置成在p型栅的厚度最大的台阶段的漏电极侧还分布有部分减薄台阶段，从而，在p型栅的厚度最大的台阶段耗尽异质结中的2DEG，保证增强型功率半导体器件结构能够实现的同时，还能够通过漏电极侧的减薄台阶段消耗减薄台阶段下方异质结中的部分2DEG，使得台阶式结构的p型栅中的相邻台阶段下方的异质结中的2DEG密度差距不大；同时，还由于p型栅的厚度最大的台阶段的漏电极侧的减薄台阶段的厚度与p型栅的厚度最大的台阶段相比是相对较薄的，使得p型栅的厚度最大的台阶段的漏电极侧的减薄台阶段下方异质结中的2DEG密度与p型栅漏电极侧的异质结中的2DEG密度差距不大，从而避免了栅漏间电场因存在2DEG密度陡变的界面而存在高峰电场，导致击穿电压降低的问题。
在优选实施方式中，本发明的台阶式结构的p型栅是一体式结构，以避免相邻台阶段之间因连接不够紧密而导致连接处下方的异质结中的2DEG的消耗量达不到预期值，严重时，可能还会导致完全无法消耗连接处下方的异质结中的2DEG，使得器件性能降低的问题。
在一些实施方式中，p型栅的材料为Ga极性或N极性。对于N极性材料，可以采用湿法腐蚀来制备p型栅，避免因采用干法刻蚀制备Ga极性p型栅时带来的刻蚀损伤对器件性能的影响。
在一些实施方式中，p型栅为叠层的复合结构。
叠层的复合结构p型栅例如可以是由类型为p-型的栅层与类型为p型的栅层交替形成的p-/p型叠层栅，或是由类型为i型的栅层与类型为p型的栅层交替形成的i/p型叠层栅，还可以是由类型为p-型的栅层、类型为p型的栅层和类型为i型的栅层中的至少两种交替形成的i/p-/p型叠层栅。由于上述类型的叠层栅中均具有类型为p型的栅层，p型的栅层能够提供空穴，从而能够更多地消耗异质结中2DEG，可以在p型栅的厚度尽可能薄的情况下实现对异质结中2DEG浓度的调整。
在一些实施方式中，该增强型功率半导体器件结构还包括设于栅电极上方的金属场板；其中，金属场板至少覆盖p型栅的与栅电极对应的台阶段。
通过将金属场板至少覆盖p型栅的与栅电极对应的台阶段，可以抑制p型栅的与栅电极对应的台阶段边缘的电场集边效应，降低尖峰电场峰值，从而进一步提高本发明的增强型功率半导体器件结构的耐压特性。
在优选实施方式中，金属场板覆盖p型栅的所有台阶段。由此，可以通过金属场板抑制p型栅的所有台阶段边缘的电场集边效应，降低所有台阶段边缘处的尖峰电场峰值，从而在台阶式结构的p型栅将电场分布均匀化的基础上，进一步提高本发明的增强型功率半导体器件结构的电场分布的均匀化程度。
在一些实施方式中，减薄台阶段的数量为多个，且多个减薄台阶段中至少有两个减薄台阶段的厚度是不同的；或者，减薄台阶段的数量为两个台阶段，且两个减薄台阶段的厚度不同；或者，减薄台阶段的数量为一个台阶段。
随着向漏电极侧延伸的减薄台阶段的数量的增多，栅漏电极间的电场分布的均匀性得到提高，但是，随着向漏电极侧延伸的减薄台阶段的数量的递增，所有的台阶段边缘处的尖峰电场峰值降低值递减。由此，综合考虑台阶式结构的p型栅的加工成本以及对栅漏电极间的尖峰电场值的降低情况，作为优选实施方式，以减薄台阶段的数量一般设置为1个或2个。
在一些实施方式中，在减薄台阶段为两个台阶段和多个台阶段时，向漏电极侧延伸的各台减薄阶段的厚度设置成沿朝向漏电极的方向逐渐减小。
由此，随着向漏电极侧延伸的各减薄台阶段的厚度沿朝向漏电极的方向逐渐减小，向漏电极侧延伸的各减薄台阶段的边缘处的尖峰电场峰值也是逐渐减小的，从而使得栅漏间电场分布更为均匀。
根据本发明的一个方面，还提供了该增强型功率半导体器件结构的制备方法，其包括以下步骤：
步骤S1：制备第一基体；
步骤S2：在第一基体上依次生长高阻层和势垒层，并在高阻层和势垒层之间形成具有2EDG的异质结；
步骤S3：在势垒层上生长p型栅层；
步骤S4：对p型栅层进行刻蚀，以形成具有台阶式结构的p型栅，其中，刻蚀形成的台阶式结构中包括有一个具有最大厚度的台阶段和向最大厚度的台阶段的至少一侧延伸的至少一个减薄台阶段，最大厚度设置成能够使得位于其下方的异质结中的2DEG耗尽；
步骤S5：在势垒层上的减薄台阶段一侧制备漏电极，在势垒层上的漏电极的相对侧制备源电极，并在p型栅的具有最大厚度的台阶段上生长栅电极。
本发明通过将栅电极设在p型栅的厚度最大的台阶段上，并将p型栅设置成在p型栅的厚度最大的台阶段的漏电极侧还分布有部分厚度减薄的减薄台阶段，从而，在p型栅的厚度最大的台阶段耗尽异质结中的2DEG，保证增强型功率半导体器件结构能够实现的同时，通过p型栅的厚度最大的台阶段漏电极侧的减薄台阶段消耗减薄台阶段下方异质结中部分2DEG，使得台阶式结构的p型栅中的相邻台阶段下方的异质结中的2DEG密度差距不大；同时，还由于p型栅的厚度最大的台阶段的漏电极侧的减薄台阶段的厚度与p型栅的厚度最大的台阶段相比是相对较薄的，使得p型栅的厚度最大的台阶段的漏电极侧的减薄台阶段下方异质结中的2DEG密度与p型栅漏电极侧的异质结中的2DEG密度差距不大，从而避免了栅漏间电场因存在2DEG密度陡变的界面而存在高峰电场，导致击穿电压降低的问题，由此，能够得到击穿电压较高的增强型功率半导体器件击穿电压结构。
在一些实施方式中，在步骤S4中，对p型栅层进行刻蚀，以形成具有台阶式结构的p型栅包括
步骤S41：对p型栅层进行至少一次第一刻蚀，形成第一栅层结构，其中，第一栅层结构完全覆盖势垒层的表面；
步骤S42：对第一栅层结构进行至少一次第二刻蚀，形成具有台阶式结构的p型栅；
其中，第一刻蚀和第二刻蚀采用相同的技术或采用不同的技术实现。
由于在形成具有台阶式结构的p型栅时，需要将p型栅外的p型栅层去除，以使p型栅之外的势垒层的表面能够露出来，便于后续在p型栅两侧的势垒层表面制备源电极和漏电极；而且，由于在去除p型栅层露出势垒层时，不同的去除p型栅层的方式对势垒层的表面造成损伤的程度不同。因此，可以对形成表面完全覆盖势垒层的第一栅层结构的第一刻蚀采用刻蚀速度较快的刻蚀方法，对形成具有台阶式结构的p型栅的第二刻蚀采用刻蚀速度较慢的刻蚀方法或采用对势垒层的表面无损伤的刻蚀方法，从而能够在保证制备效率高的同时，制备出势垒层的表面损伤程度较低或零损伤的增强型功率半导体器件结构。
在实际进行刻蚀时，可以在第一刻蚀和第二刻蚀均采用电感耦合等离子体(Inductively Coupled Plasma，简称ICP)技术对p型栅层进行刻蚀；也可以采用反应离子刻蚀(Reactive Ion Etching，RIE)技术对p型栅层进行刻蚀。
在一些实施方式中，p型栅采用N极性材料制成，至少第二刻蚀是采用湿法腐蚀工艺实现。
当p型栅层采用N极性材料制成时，为了避免对p型栅层进行刻蚀时损伤势垒层的表面，可以在第二刻蚀采用湿法腐蚀工艺对p型栅层进行刻蚀，湿法腐蚀例如可以采用氢氧化钾(KOH)或四甲基氢氧化铵(Tetramethylammonium Hydroxide，简称TMAH)等溶液实现，由于采用湿法腐蚀工艺对势垒层表面不会造成刻蚀损伤，因此，对N极性材料制成的p型栅层的第二刻蚀采用湿法腐蚀工艺，可以得到表面质量较高的势垒层，避免刻蚀损伤对器件性能的影响。
在一些实施方式中，在步骤S5之后还包括：
步骤S6：在势垒层、源电极、漏电极、p型栅和栅电极的表面生长介质膜，并在介质膜的对应位置开孔，以露出源电极、漏电极和栅电极；
步骤S7：在介质膜上方制备至少覆盖p型栅的与栅电极对应的台阶段的金属场板，并将金属场板与源电极和介质膜中的至少一者连接，或将金属场板与栅电极和介质膜中的至少一者连接。
通过设置合适厚度的介质膜可以提高该增强型功率半导体器件结构的击穿电压；将位于介质膜上方的金属场板设置成至少覆盖p型栅的与栅电极对应的台阶段，可以抑制p型栅的与栅电极对应的台阶段边缘的电场集边效应，降低尖峰电场峰值，使得栅电极与漏电极之间电场分布能够进一步均匀化。
附图说明
图1为现有技术的功率半导体器件的结构示意图；
图2为在现有技术的功率半导体器件上设置金属场板的结构示意图；
图3为现有技术的功率半导体器件与设置金属场板的功率半导体器件的电场分布对比图；
图4为本发明的增强型功率半导体器件结构的第一种具体实施例的结构示意图；
图5为图4所示的增强型功率半导体器件结构设置金属场板的结构示意图；
图6为图4所示的增强型功率半导体器件结构与设置金属场板的结构与现有技术的功率半导体器件的电场分布对比图；
图7为本发明的增强型功率半导体器件结构的第二种具体实施例的结构示意图；
图8为本发明的增强型功率半导体器件结构的第三种具体实施例的结构示意图；
图9为本发明一实施方式的增强型功率半导体器件结构的制备方法的流程示意图；
图10为本发明另一实施方式的增强型功率半导体器件结构的制备方法的流程示意图；
图11为本发明又一实施方式的增强型功率半导体器件结构的制备方法的流程示意图；
图12为图9所示增强型功率半导体器件结构的制备方法的一种具体实施例的制备步骤示意图；
图13为图10所示增强型功率半导体器件结构的制备方法的第一种具体实施例的制备步骤示意图；
图14为图10所示增强型功率半导体器件结构的制备方法的第二种具体实施例的制备步骤示意图；
图15为图10所示增强型功率半导体器件结构的制备方法的第三种具体实施例的制备步骤示意图；
其中，30、异质结；31、高阻层；32、势垒层；33、2DEG；41、源电极；42、漏电极；50、p型栅；60、栅电极；70、介质膜；80、金属场板。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”，不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
下面结合附图对本发明作进一步详细的说明。
图4至图8示意性地显示了根据本发明的一种实施方式的增强型功率半导体器件结构。
参考图4、图7和图8所示，该增强型功率半导体器件结构包括异质结、源电极、p型栅、漏电极和栅电极，源电极、p型栅和漏电极位于异质结的上方。其中，本发明实施例的异质结是指由两种不同的半导体材料依次沉积形成的具有2DEG的复合结构，示例性地，本发明实施例的异质结优选为下文实施例中提及的高阻层与势垒层、或高阻复合结构与势垒层形成的具有2DEG的结构。在具体实施方式中，源电极、p型栅和漏电极一般直接在势垒层上制备得到。p型栅设置成台阶式结构，台阶式结构具有一个厚度最大的台阶段，该厚度最大的台阶段的厚度设置成能够使得位于其下方的异质结中的2DEG耗尽，台阶式结构中的至少部分台阶段是以p型栅的厚度最大的台阶段为起始点向漏电极侧延伸的减薄台阶段，栅电极设于p型栅的厚度最大的台阶段的上方。具体地，一般直接将栅电极在p型栅的厚度最大的台阶段的表面上制备得到。
在具体实施方式中，异质结可以在过渡层上生长得到，过渡层例如可以是缓冲层或成核层，具体将异质结在何种层上生长得到可以根据实际使用的需要从现有技术中进行选择，本发明对生长异质结的过渡层的具体方案不作限定。示例性地，以选取的过渡层为缓冲层为例，在过渡层上生长得到异质结可以实现为：先在缓冲层上生长高阻层，以形成包括缓冲层和高阻层的高阻复合结构，然后在高阻层上生长势垒层，以通过高阻层与势垒层形成具有2DEG的异质结结构。在具体实现中，过渡层一般直接生长在衬底上，也可以根据实际使用的需要在过渡层和衬底之间设置其他材质的层状结构，本发明实施例对此也不作限定。其中，衬底采用常用的衬底材料即可，例如，采用Si、蓝宝石、SiC。
在其他实施方式中，异质结也可以通过直接在衬底上生长得到，即直接在衬底的表面上生长高阻层，并在高阻层表面生长势垒层，通过在高阻层与势垒层之间形成具有2DEG的异质结结构。
高阻层和势垒层材料的选取以高阻层和势垒层之间的界面能够产生2DEG为依据，如高阻层采用GaN、AlGaN或InGaN等材料，势垒层采用AlN或AlGaN等材料。作为优选实施方式，高阻层和势垒层分别采用GaN和AlGaN。
示例性的，p型栅为叠层的复合结构，其可以实现为由类型为p-型的栅层与类型为p型的栅层交替形成的p-/p型叠层栅，或实现为由类型为i型的栅层与类型为p型的栅层交替形成的i/p型叠层栅，还可以实现为由类型为p-型的栅层、类型为p型的栅层和类型为i型的栅层中的至少两种交替形成的i/p-/p型叠层栅。无论p型栅是单层结构还是叠层的复合结构，都必须保证p型栅中包含有类型为p型的栅层，通过p型的栅层提供的空穴可以更多地消耗异质结中2DEG，从而，可以在p型栅的厚度尽可能薄的情况下实现对异质结中2DEG浓度的调整。在优选实施方式中，台阶式结构的p型栅是一体式结构，以避免相邻台阶段之间因连接不够紧密而导致连接处下方的异质结中的2DEG的消耗量达不到预期值，或导致完全无法消耗连接处下方的异质结中的2DEG。进一步的，p型栅可为不同极性的材料，例如为Ga极性或N极性的GaN、AlGaN或InGaN等。采用N极性的材料可以使用湿法腐蚀工艺制备栅结构，避免因采用干法刻蚀制备Ga极性p型栅时引入刻蚀损伤。
在具体实施方式中，源电极、漏电极和栅电极的设置方式和材质的选择可以通过现有技术实现，本发明对其不作限定，例如，源电极和漏电极的材料可以选用Ti、Al、Ni、Au、Cr、Pd、Pt和TiN中的几种；栅电极的材料可以选用Ti、Al、Ni、Au、Pd、Pt、TiN和W中的几种；漏电极、源电极和栅电极也可以为多层结构。
由于p型栅提供的空穴能够消耗异质结中的2DEG，本发明通过将栅电极设在p型栅的厚度最大的台阶段上，并将p型栅设置成在p型栅的厚度最大的台阶段的漏电极侧还分布有部分减薄台阶段，通过p型栅的厚度最大的台阶段漏电极侧的厚度减薄的减薄台阶段消耗减薄台阶段下方异质结中部分2DEG，使得台阶式结构的p型栅中的相邻台阶段下方的异质结中的2DEG密度差距不大；同时，使得p型栅的厚度最大的台阶段的漏电极侧的减薄台阶段下方异质结中的2DEG密度与p型栅漏电极侧的异质结中的2DEG密度差距不大，从而避免了栅漏间电场因存在2DEG密度陡变的界面而存在高峰电场的问题(参考图6所示)，而且，根据图6所示，本发明采用台阶式结构的p型栅对增强型功率半导体器件结构的高峰电场的改善情况优于金属场板对增强型功率半导体器件结构的高峰电场的改善情况。
在优选实施方式中，该增强型功率半导体器件结构还包括设于栅电极上方的金属场板，金属场板设在栅电极上方的方式可以是通过直接将金属场板与栅电极或源电极连接实现的，当势垒层、p型栅和栅电极的表面还覆盖有介质膜时，金属场板设在栅电极上方的方式还可以是通过直接将金属场板与栅电极和介质膜中的至少一者连接，或者是通过直接将金属场板与源电极和介质膜中的至少一者连接实现的(参考图5所示)；且金属场板至少覆盖p型栅的与栅电极对应的台阶段。通过将金属场板至少覆盖p型栅的与栅电极对应的台阶段，可以抑制p型栅的与栅电极对应的台阶段边缘的电场集边效应，从而进一步降低尖峰电场峰值。进一步的，将金属场板设置成能够覆盖p型栅的所有台阶段。由此，可以通过金属场板抑制p型栅的所有台阶段边缘的电场集边效应，降低所有台阶段边缘处的尖峰电场峰值，从而在台阶式结构的p型栅将电场分布均匀化的基础上，进一步提高本发明的增强型功率半导体器件结构的电场分布的均匀化程度(参考图6所示)。
在具体实施例中，介质膜和金属场板采用现有技术的材质和设置方式得到即可，例如介质膜采用SiNx、SiO2、SiOxNy、Al2O3、AlOxNy、GaOx和GaOxNy中的至少一种制成，其中，x和y为正整数。通过设置介质膜可以提高功率半导体器件的击穿电压。金属场板采用导电金属板制成，导电金属板可以包含但不限于Ti、W、Al、Ni、Pt、Pb、Au、Cr和其化合物(如但不限于TiN、TaN、其它导电氮化物或导电氧化物)、金属合金(如铝铜合金)或其它合适的导电材料。通过设置金属场板可以改善势垒层中的电场分布。
在具体实施方式中，台阶式结构的p型栅实现形式有多种，由此形成了增强型功率半导体器件结构的多种具体实施例：例如，图4示意性地展示了增强型功率半导体器件结构的第一种具体实施例，在该具体实施例中，p型栅的厚度最大的台阶段为起始点向漏电极侧延伸的减薄台阶段的数量为一个。在增强型功率半导体器件结构的第二种具体实施例中，以p型栅的厚度最大的台阶段为起始点向漏电极侧延伸的减薄台阶段的数量为两个，且这两个减薄台阶段的厚度可以设置成沿朝向漏电极的方向先减后增(参考图7所示)。在增强型功率半导体器件结构的第三种具体实施例中，以p型栅的厚度最大的台阶段为起始点向漏电极侧延伸的减薄台阶段的数量为两个，且这两个减薄台阶段的厚度可以设置成沿朝向漏电极的方向逐渐减小(参考图8所示)。在增强型功率半导体器件结构的第四种具体实施例中，以p型栅的厚度最大的台阶段为起始点向漏电极侧延伸的减薄台阶段的数量为多个，且多个减薄台阶段中至少有两个减薄台阶段的厚度是不同的，其中，以p型栅的厚度最大的台阶段为起始点向漏电极侧延伸的多个减薄台阶段的厚度可以是沿朝向漏电极的方向按照一定的增减规律排列的：例如逐渐减小、逐渐增加或增减交替的。也可以是沿朝向漏电极的方向无规律设置的。当然，随着向漏电极侧延伸的减薄台阶段的数量的增多，栅漏电极间的电场分布的均匀性得到提高，但是，与此同时，所有的台阶段边缘处的尖峰电场峰值降低值递减，因此，综合考虑台阶式结构的p型栅的加工成本以及对栅漏电极间的尖峰电场值的降低情况，作为优选实施方式，以p型栅的厚度最大的台阶段为起始点向漏电极侧延伸的减薄台阶段的数量设置为1个或2个。在向漏电极侧延伸的减薄台阶段为两个台阶段和多个台阶段的具体实施例中，优选将向漏电极侧延伸的各减薄台阶段的厚度设置成沿朝向漏电极的方向逐渐减小。由此，向漏电极侧延伸的各减薄台阶段的边缘处的尖峰电场峰值也是逐渐减小的，从而使得栅漏间电场分布更为均匀。
图9示意性地显示了一种增强型功率半导体器件结构的制备方法。
参考图9所示，该制备方法应用于制备前述任一实施例提及的增强型功率半导体器件结构，包括步骤：
步骤S1：制备第一基体；
步骤S2：在第一基体上依次生长高阻层和势垒层，并在高阻层和势垒层之间形成具有2EDG的异质结；
步骤S3：在势垒层上生长p型栅层；
步骤S4：对p型栅层进行刻蚀，以形成具有台阶式结构的p型栅，其中，刻蚀形成的台阶式结构中包括有一个具有最大厚度的台阶段和向最大厚度的台阶段的至少一侧延伸的至少一个减薄台阶段，最大厚度设置成能够使得位于其下方的异质结中的2DEG耗尽；
步骤S5：在势垒层上的减薄台阶段一侧制备漏电极，在势垒层上的漏电极的相对侧制备源电极，并在p型栅的具有最大厚度的台阶段上生长栅电极。
其中，在步骤S1的第一种实施方式中，在此步骤制得第一基体为衬底。示例性的，衬底可以采用Si、蓝宝石、SiC制成。
在步骤S1的第二种实施方式中，此步骤可以在步骤S1的第一种实施方式的基础上继续进行，在衬底的表面上制备缓冲层得到包含衬底和缓冲层的第一基体。示例性的，在衬底的表面制备缓冲层的方式可以采用分子束外延(Molecular beam epitaxy，简称MBE)技术或金属有机气相外延(Metalorganic Vapor Phase Epitaxy，简称MOCVD)技术等方法。
在步骤S2中，可以采用MBE技术或MOCVD技术等方法在衬底或缓冲层的表面上制备具有2EDG的异质结。在具体实施例中，例如实现为：先在第一基体的表面上生长高阻层；并在高阻层的表面生长势垒层，以通过高阻层和势垒层一起形成具有2DEG的异质结。当第一基体还包括缓冲层时，缓冲层与高阻层一起还形成了高阻复合结构。在优选实施方式中，高阻层采用GaN、低Al组分的AlGaN或InGaN等材料，优选采用GaN材料。作为优选的实施方式，势垒层采用采用AlN或AlGaN等材料。在优选实施例中，先在衬底或缓冲层的表面制备GaN层，再在GaN层的表面制备AlGaN层，从而形成GaN/AlGaN异质结。
在步骤S3中，可以采用MBE技术或MOCVD技术等方法在势垒层的表面上制备p型栅层。在优选实施方式中，p型栅层可以为Ga极性或N极性的GaN、AlGaN或InGaN等材料。作为优选实施方式，p型栅为叠层的复合结构，具体实现为：将类型为p-型的栅层与类型为p型的栅层在势垒层的表面上交替生长形成的p-/p型叠层栅；或者将类型为i型的栅层与类型为p型的栅层在势垒层的表面上交替生长形成的i/p型叠层栅；又或者将类型为p-型的栅层、类型为p型的栅层和类型为i型的栅层中的至少两种在势垒层的表面上交替生长形成的i/p-/p型叠层栅。
在步骤S4中，具有至少两个台阶段的台阶式结构的p型栅可以通过进行多次刻蚀的方式得到，每一次刻蚀的区域都可以通过光刻或掩膜转移等技术进行确定，对于台阶段的数量不同的p型栅可以采用不同的实施方式：
刻蚀得到p型栅的第一种实施方式中，对p型栅层进行至少两次刻蚀，随着刻蚀的进行，每一次刻蚀结束后露出的p型栅的台阶段的厚度是依次递减的，除了最后一次刻蚀结束后将p型栅层的p型栅以外的部分完全去除之外，每一次刻蚀结束后不仅露出的新的台阶段的侧面，而且还将下一次需要刻蚀露出的台阶段的表面刻蚀出来了。采用此种实施例对p型栅层进行刻蚀得到p型栅，可以使刻蚀次数最少；
刻蚀得到p型栅的第二种实施方式中，对p型栅层进行至少三次刻蚀，且首先对p型栅层的形成p型栅的两侧完全去除，以露出该处下方的势垒层的表面；然后，可以继续采用对p型栅进行刻蚀的第一种实施例的实施方式，直至制得p型栅，也可以不按照显露出的台阶段的厚度依次递减的方式进行刻蚀。采用此种实施例进行刻蚀的次数，至少比刻蚀得到p型栅的第一种实施例的刻蚀次数多一次。
还可以采用其他实施方式对p型栅层进行刻蚀得到p型栅，例如，刻蚀的先后顺序与显露出的台阶段的厚度无关的刻蚀方式。当然刻蚀得到p型栅的实施方式并不局限于前述的实施方式，只要刻蚀得到的p型栅的最大厚度的台阶段能够耗尽其下方异质结中的2DEG，并且，在p型栅的厚度最大的台阶段至少一侧刻蚀有至少一个减薄台阶段的刻蚀方式均可用于步骤S4中实现对p型栅的刻蚀。
作为步骤S4的一种优选实施例，可以通过先对p型栅层进行至少一次第一刻蚀，来制备能够完全覆盖势垒层的表面的第一栅层结构，图10示例性地显示了一种实施方式的刻蚀得到具有台阶式结构的p型栅的方法，参考图9所示，其包括如下步骤：
步骤S41：对p型栅层进行至少一次第一刻蚀，形成第一栅层结构，其中，第一栅层结构完全覆盖势垒层的表面；
步骤S42：对第一栅层结构进行至少一次第二刻蚀，形成具有台阶式结构的p型栅；
其中，第一刻蚀和第二刻蚀采用相同的技术或采用不同的技术实现。
在具体实施例中，每进行一次第二刻蚀，都可以将p型栅的至少一个台阶段的侧面刻蚀出来，且至少有一次第二刻蚀需要将位于p型栅至少一侧的p型栅完全去除，至露出势垒层的表面。当p型栅是多台阶段(台阶段的数量大于3)的台阶式结构时，第一刻蚀或第二刻蚀的数量可以是两次以上，以制得多台阶段的p型栅。示例性的，在进行第一刻蚀和第二刻蚀时可以根据刻蚀的材质采用ICP技术、RIE技术或湿法腐蚀工艺对p型栅层进行刻蚀。具体的，当p型栅采用N极性材料制成，至少第二刻蚀是采用湿法腐蚀工艺实现。
在步骤S5中，可以采用现有技术现在势垒层上制备源电极和漏电极，再在p型栅上制备栅电极。制备源电极和漏电极的方法例如可以先通过电子束蒸发技术或MOCVD技术在势垒层的表面的p型栅的两侧分别沉积源电极和漏电极，并使源电极和漏电极与势垒层之间形成欧姆接触，形成欧姆接触的方法可以采用快速热退火的方法，也可以在沉积的时候直接形成欧姆接触，其中，漏电极沉积在p型栅的厚度最大的台阶段的延伸有至少一个减薄台阶段的一侧。在p型栅上制备栅电极的方法例如可以先通过电子束蒸发技术或MOCVD技术在p型栅的厚度最大的台阶段的表面沉积栅电极，并使栅电极与p型栅之间形成肖特基接触。
在优选实施方式中，在步骤S5之后还包括：
步骤S6：在势垒层、源电极、漏电极、p型栅和栅电极的表面生长介质膜，并在介质膜的对应位置开孔，以露出源电极、漏电极和栅电极；
步骤S7：在介质膜上方制备至少覆盖p型栅的与栅电极对应的台阶段的金属场板，并将金属场板与源电极和介质膜中的至少一者连接，或将金属场板与栅电极和介质膜中的至少一者连接。
在步骤S6中，可以用等离子体增强化学气相沉积(plasma enhanced chemicalvapor deposition，简称PECVD)等方法在势垒层、源电极、漏电极、p型栅和栅电极的表面沉积介质膜，然后，采用光刻或其他刻蚀方法将与源电极、漏电极和栅电极对应处的介质膜去除，露出源电极、漏电极和栅电极即可。其中，介质膜的材质可以采用常用的介质膜材质，例如，SiNx。
在步骤S7中，可以用蒸发或溅射等方法在介质膜和源电极中至少一者的表面上，或介质膜和栅电极的至少一者的表面上沉积金属层，形成金属场板，且金属场板至少覆盖设有p型栅的与栅电极对应的台阶段。
以下结合具体的实施例对增强型功率半导体器件结构的制备方法进行示例性说明。
实施例一
本实施例处理方法步骤参考图12所示，
第一步，选取材质为蓝宝石的衬底；
第二步，采用MOCVD技术在蓝宝石衬底的表面沉积材料为AlN/GaN的缓冲层；
第三步，采用MOCVD技术在缓冲层的表面依次沉积材料为GaN的高阻层和材料为AlGaN的势垒层，以在缓冲层的表面的高阻层和势垒层之间形成具有2DEG的异质结；
第四步，采用MOCVD技术在势垒层的表面沉积材料为GaN的p型栅层；
第五步，采用ICP技术对p型栅层进行一次第一刻蚀，形成第一栅层结构；
第六步，采用ICP技术对第一栅结构进行一次第二刻蚀，形成具有2个台阶段的p型栅；
第七步，采用电子束蒸发技术在p型栅的厚度最大的台阶段的延伸有至少一个台阶段的其中一侧的势垒层上沉积漏电极，在p型栅的相对侧的势垒层上沉积源电极，并进行退火处理，使源电极和漏电极与势垒层之间形成欧姆接触；
第八步，采用电子束蒸发技术在p型栅的厚度最大的台阶段上沉积栅电极，栅电极与势垒层之间形成肖特基接触。
实施例二
本实施例与实施例一的不同之处主要在第四步和第六步，具体实现为：
在第四步，采用MOCVD技术在势垒层的表面沉积材料为GaN的N极性p型栅层；
在第六步，采用湿法腐蚀工艺对第一栅结构进行一次第二刻蚀，形成具有台阶式结构的p型栅。
实施例三
本实施例与实施例一的不同之处主要在第四步，具体实现为：
在第四步，采用MOCVD技术在势垒层的表面沉积材料为AlN的p型栅层为p-/p型叠层栅。
实施例四
本实施例处理方法步骤参考图13所示，
本实施例与实施例一的不同之处主要在第六步，具体实现为：
在第六步，采用ICP技术对第一栅结构进行两次第二刻蚀。其中，进行第一次第二刻蚀时形成具有2个台阶段的p型栅，第二次第二刻蚀在p型栅的厚度较薄的台阶段的背离厚度较厚的台阶段的一侧进行，形成台阶段的厚度沿台阶段的延伸方向逐渐变化且台阶段的数量为3个的p型栅。
实施例五
本实施例处理方法步骤参考图14所示，
本实施例与实施例四的不同之处主要在第六步，具体实现为：
在第六步，采用ICP技术对第一栅结构进行二次第二刻蚀。其中，进行第一次第二刻蚀时形成具有2个台阶段的p型栅，第二次第二刻蚀在p型栅的厚度较薄的台阶段的朝向厚度较厚的台阶段的一侧进行，形成台阶段的厚度沿台阶段的延伸方向先减后增且台阶段的数量为3个的内凹型p型栅。
实施例六
本实施例处理方法步骤参考图15所示，
本实施例与实施例四的不同之处主要在第五步和第六步，具体实现为：
在第五步，采用ICP技术对p型栅层进行两次第一刻蚀。其中，在第一次第一刻蚀时形成具有1个台阶段的第一栅结构，在第二次第一刻蚀时形成具有2个台阶段的第一栅层结构；
在第六步，采用ICP技术对第一栅结构进行一次第二刻蚀，去除p型栅以外的p型栅层，使其下方的势垒层表面露出来，最终形成具有3个台阶段的p型栅。
实施例七
本实施例可以在实施例一至实施例六任意一实施例的基础上进行。
本实施例在实施例一的基础上继续进行。
本实施例处理方法步骤参考图13所示，
本实施例在实施例一至实施例六任意一实施例的基础上继续进行，还包括：
第九步，采用PECVD技术在势垒层、源电极、漏电极、p型栅和栅电极的表面沉积材质为SiNx介质膜，然后，采用光刻方法将与源电极、漏电极和栅电极对应处的介质膜去除，露出源电极、漏电极和栅电极；
第十步，用电子束蒸发法在介质膜和源电极的表面上沉积金属层，形成金属场板，且金属场板至少覆盖设有p型栅的与栅电极对应的台阶段，制得的增强型功率半导体器件的结构参考图6所示。
在本发明的制备方法中，MBE技术、MOCVD技术、PECVD技术和电子束蒸发法对具体材质的沉积工艺，ICP、RIE技术、湿法腐蚀工艺和光刻对具体材质的刻蚀工艺，使源电极和漏电极与势垒层之间形成欧姆接触，使栅电极与势垒层之间形成肖特基接触的制备工艺均可以参考现有技术常用的工艺即可，本发明对以上工艺的具体实现方式不作限定。同样的，本发明对衬底、缓冲层、高阻层或高阻复合结构、势垒层、p型栅、栅电极、源电极、漏电极、介质膜和金属场板的具体材质可以根据实际使用的需要选择常用的材质，本发明对此也不作限定。
以上所述的仅是本发明的一些实施方式。对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。
Claims (8)
1.增强型功率半导体器件结构，其特征在于，包括：
具有2DEG的异质结；
位于所述异质结上方的源电极、p型栅和漏电极；以及
设置于所述p型栅上的栅电极；
其中，所述p型栅具有台阶式结构，台阶式结构中的至少部分台阶段是以p型栅的厚度最大的台阶段为起始点向漏电极侧延伸的减薄台阶段，所述栅电极设置于p型栅的厚度最大的台阶段上，且所述厚度最大的台阶段的厚度设置成能够使得位于所述栅电极下方的异质结中的2DEG耗尽；
所述p型栅的材料为N极性，所述p型栅通过第一刻蚀和第二刻蚀制得，且第二刻蚀采用湿法腐蚀工艺；
所述p型栅为叠层的复合结构，所述叠层的复合结构p型栅由类型为p-型的栅层与类型为p型的栅层交替形成的p-/p型叠层栅。
2.根据权利要求1所述的增强型功率半导体器件结构，其特征在于，还包括设于所述栅电极上方的金属场板；其中，
所述金属场板至少覆盖p型栅的与所述栅电极对应的台阶段。
3.根据权利要求2所述的增强型功率半导体器件结构，其特征在于，所述金属场板覆盖p型栅的所有台阶段。
4.根据权利要求1至3任一项所述的增强型功率半导体器件结构，其特征在于，所述减薄台阶段的数量为多个，且多个减薄台阶段中至少有两个台阶段的厚度是不同的；或者，
所述减薄台阶段的数量为两个，且两个减薄台阶段的厚度不同；或者，
所述减薄台阶段的数量为一个。
5.根据权利要求4所述的增强型功率半导体器件结构，其特征在于，在所述减薄台阶段为两个和多个时，所述向漏电极侧延伸的各减薄台阶段的厚度设置成沿朝向漏电极的方向逐渐减小。
6.权利要求1至5任一项所述增强型功率半导体器件结构的制备方法，其特征在于，包括以下步骤：
步骤S1：制备第一基体；
步骤S2：在所述第一基体上依次生长高阻层和势垒层，并在高阻层和势垒层之间形成具有2EDG的异质结；
步骤S3：在所述势垒层上生长p型栅层，所述p型栅层采用N极性材料制成；
步骤S4：对所述p型栅层进行刻蚀，以形成具有台阶式结构的p型栅，其中，刻蚀形成的台阶式结构中包括有一个具有最大厚度的台阶段和向最大厚度的台阶段的至少一侧延伸的至少一个减薄台阶段，所述最大厚度设置成能够使得位于其下方的异质结中的2DEG耗尽；
步骤S5：在所述势垒层上的减薄台阶段一侧制备漏电极，在势垒层上的漏电极的相对侧制备源电极，并在所述p型栅的具有最大厚度的台阶段上生长栅电极；
其中，在步骤S4中，对所述p型栅层进行刻蚀，以形成具有台阶式结构的p型栅包括
步骤S41：对所述p型栅层进行至少一次第一刻蚀，形成第一栅层结构，其中，所述第一栅层结构完全覆盖所述势垒层的表面；
步骤S42：对所述第一栅层结构进行至少一次第二刻蚀，形成具有台阶式结构的p型栅；
至少第二刻蚀是采用湿法腐蚀工艺实现。
7.根据权利要求6所述的增强型功率半导体器件结构的制备方法，其特征在于，所述第一刻蚀和第二刻蚀采用相同的技术或采用不同的技术实现。
8.根据权利要求7所述的增强型功率半导体器件结构的制备方法，其特征在于，在步骤S5之后还包括：
步骤S6：在所述势垒层、源电极、漏电极、p型栅和栅电极的表面生长介质膜，并在介质膜的对应位置开孔，以露出所述源电极、漏电极和栅电极；
步骤S7：在所述介质膜上方制备至少覆盖p型栅的与所述栅电极对应的台阶段的金属场板，并将所述金属场板与所述源电极和介质膜中的至少一者连接，或将所述金属场板与所述栅电极和介质膜中的至少一者连接。
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