TWI487102B - 化合物半導體裝置 - Google Patents

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Description

化合物半導體裝置
於此討論之實施例係關於一種化合物半導體裝置。
化合物半導體裝置已為大眾熟知，其中源極、汲極、及閘極電極係形成於化合物半導體堆疊結構上。
尤其，由氮化物半導體製成之半導體裝置，特別是氮化鎵(GaN)、氮化鋁(AlN)、氮化銦(InN)及其混合晶體，係以其優越之材質屬性作為較高輸出之電子裝置及較短波長之發光裝置而成為關注之焦點。
場效電晶體，特別是高電子移動率電晶體(HEMT)，近年來已被研究並開發作為較高輸出電子裝置之候選者，且其亦不斷追求應用在較高輸出及較高效率之放大器、高功率之開關裝置等。
於功率裝置之應用，滿足兩個對立之特點，即較高之崩潰耐電壓及較低之導通電阻係必要的。
達成此目標之一個策略係為場極板之提供。場極板能緩和閘極端點之電場強度，藉此增加耐電壓，以及抑制電流崩潰。於此，“電流崩潰”係指於較高之電壓操作期間增加導通電阻且減少汲極電流之現象。因此，場極板能抑制電流崩潰，例如減少導通電阻及增進耐電壓。
藉由增加閘極電極及汲極電極，或場極板及汲極電極之距離，於包括場極板之裝置之耐電壓，能進一步被增進。較長之距離可能反而惡化電流崩潰，從而導致較高之導通電阻。
據此，希望有一種於抑制任何導通電流之增加時亦能增進耐電壓之化合物半導體裝置，藉此達成較高之耐電壓及較低之導通電阻此二對立之特點。
因此，本案之化合物半導體裝置包括具備載子躍過層及載子供應層之氮化物半導體堆疊結構；設置於該氮化物半導體堆疊結構上之源極電極及汲極電極；設置於該源極電極及汲極電極之間並位於該氮化半導體堆疊結構上之閘極電極；至少部份位於該閘極電極及該源極電極之間之場極板；以及複數個形成於該氮化物半導體堆疊結構上之絕緣膜，其中，該複數個絕緣膜位於該場極板及該汲極電極之間之介面數量係小於位於該閘極電極周圍之介面數量。
此外，本案之化合物半導體裝置包括具備載子躍過層及載子供應層之氮化物半導體堆疊結構；設置於該氮化物半導體堆疊結構上之源極電極及汲極電極；設置於該源極電極及汲極電極之間並位於該氮化物半導體堆疊結構上之閘極電極；至少部份位於該閘極電極及該源極電極之間之場極板；以及複數個形成於該氮化物半導體堆疊結構上之絕緣膜，其中，該複數個絕緣膜中位於該場極板及該汲極電極之間且與該氮化物半導體堆疊結構接觸者之膜厚度，係較位於該場極板及該氮化物半導體堆疊結構之間者之總厚度大。
再者，本案之化合物半導體裝置包括具備載子躍過層、載子供應層及遮蔽層之氮化物半導體堆疊結構；設置於該氮化物半導體堆疊結構上之源極電極及汲極電極；設置於該源極電極及汲極電極之間並位於該氮化物半導體堆疊結構上之閘極電極；至少部份位於該閘極電極及該汲極電極之間之場極板；以及複數個形成於該氮化物半導體堆疊結構上之絕緣膜，其中，位於該場極板及該汲極電極間之遮蔽層係較位於該閘極電極周圍之遮蔽層薄。
下文中，根據實施例之化合物半導體裝置係參酌圖式加以說明。
[第一實施例]
第一實施例之化合物半導體裝置係參酌第1圖及第2A至2D圖予以說明。
根據現揭實施例之化合物半導體裝置係為金屬絕緣半導體(MIS)型電晶體並包括閘極絕緣膜。
於此，應用氮化物半導體之場效電晶體，特別是，應用氮化鎵之高電子移動率電晶體(GaN-HEMT)，將被描述作為範例。
如第1圖所繪示，此MIS型之GaN-HEMT係包括位於半絕緣碳化矽(SiC)基板1上，並具備i型氮化鎵(i-GaN)電子躍過層(electron transit layer)2及n型氮化鋁鎵(n-AlGaN)電子供應層3之氮化鎵基材(GaN-based)半導體堆疊結構4。更具體言之，此MIS型之GaN-HEMT包括之該氮化鎵基材半導體堆疊結構4係具有n型氮化鋁鎵電子供應層3作為最上層。於第1圖中，二維電子氣體(2DEG)係以點線繪示。
注意該半絕緣碳化矽(SiC)基板1也被稱為半絕緣(SI)碳化矽(SiC)基板或半導體基板。該氮化鎵基材半導體堆疊結構4亦被稱為氮化物半導體堆疊結構或化合物半導體堆疊結構。該i-GaN電子躍過層2也被稱為載子躍過層。該n-AlGaN電子供應層3亦被稱為載子供應層。
再者，此MIS型之GaN-HEMT包括位於該氮化鎵基材半導體堆疊結構4上彼此分開一段距離之源極電極5及汲極電極6。
此MIS型之GaN-HEMT也包括設於該氮化鎵基材半導體堆疊結構4上且位於該源極電極5及汲極電極6之間之閘極電極7。
此MIS型之GaN-HEMT也包括設於該閘極電極7及汲極電極6之間之場極板(field plate)8。於此實施例中，該場極板8係以平行於該閘極電極7及汲極電極6之延伸方向予以設置。注意該場極板8可能沒有位於該閘極電極7及汲極電極6之間，且該場極板8之至少一部份可位於該閘極電極7及汲極電極6之間。舉例而言，該場極板8可延伸至該閘極電極7之上。再者，舉例而言，該場極板8可具有與該閘極電極7連續之冠狀(canopy)。更進一步，該場極板8可連接至該源極電極5或連接至該閘極電極7。注意該場極板8也可被稱為場極板電極。
此MIS型之GaN-HEMT另包括位於該氮化鎵基材半導體堆疊結構4上之複數個絕緣膜9、10。於此實施例中，該MIS型之GaN-HEMT包括作為複數個絕緣膜之位於該氮化鎵基材半導體堆疊結構4及該閘極電極7間之閘極絕緣膜9，以及覆蓋於表面之保護絕緣膜10。更具體而言，該氮化鎵基材半導體堆疊結構4之表面係被由該二絕緣膜9、10堆疊之結構予以覆蓋(即絕緣膜堆疊結構)。
於此實施例中，該閘極絕緣膜9係覆蓋於該氮化鎵基材半導體堆疊結構4之表面，且由該閘極電極7之正下方延伸至該源極電極5以及延伸至該汲極電極6。於此實施例中，舉例而言，該閘極絕緣膜9係為氧化鋁(AlO)薄膜。因此，該閘極電極7係設置於該氮化鎵基材半導體堆疊結構4上，且該閘極絕緣膜9係介於其間。
該保護絕緣膜10覆蓋於該閘極電極7及閘極絕緣膜9之表面，且從該閘極電極7之上方延伸至該源極電極5及延伸至該汲極電極6。於此實施例中，舉例而言，該保護絕緣膜10係為氮化矽(SiN)薄膜。該場極板8係設置於該保護絕緣膜10上。更具體言之，該場極板8係設置於該氮化鎵基材(GaN-based)半導體堆疊結構4上，且該閘極絕緣膜9及保護絕緣膜10係介於其間。注意該保護絕緣膜10亦被稱為鈍化膜。
特別是，於此MIS型之GaN-HEMT，該閘極電極7至該汲極電極6之距離，或該場極板8至該汲極電極6之距離，係為了更增進耐電壓而增加。
接著，較長之距離，係會具有惡化電流崩潰之傾向，導致有較高之導通電阻(on-resistance)。此係因該閘極絕緣膜9及保護絕緣膜10於該場極板8及汲極電極6之間延伸，而造成電子於較高電壓操作期間於不同絕緣膜之間的介面(接面介面)處被陷阱捕捉。
為防止此現象，於此MIS型之GaN-HEMT，於該場極板8及汲極電極6間之該複數個絕緣膜9及10之介面數量係小於該複數個絕緣膜9及10於該閘極電極7周圍之介面數量。注意“該複數個絕緣膜之介面數量係小於”係包含該複數個絕緣膜並無介面於其中之情形。此組構能抑制電子於較高壓操作期間被該複數個絕緣膜9及10之介面有陷阱捕捉之情形。換句話說，於較高壓操作期間，能夠降低該複數個絕緣膜9及10之介面處的陷阱密度。
於此實施例中，於該場極板8及汲極電極6間之一部分的區域中，在該氮化鎵基材半導體堆疊結構4上並未設有閘極絕緣膜9，以致該保護絕緣膜10與該氮化鎵基材半導體堆疊結構4接觸。更具體言之，由該閘極絕緣層9及保護絕緣膜10組成之絕緣膜堆疊結構係設置於該氮化鎵基材半導體堆疊結構4上，且位於該閘極電極7附近。相較之下，只有該保護絕緣膜10係設置在該場極板8及汲極電極6間之一部份區域的氮化鎵基材半導體堆疊結構4上。據此，該絕緣膜之介面係出現於該閘極電極7附近，而該絕緣膜於該場極板8及汲極電極6間之該部份區域係未出現介面。於前揭內容中，該複數個絕緣膜9及10於該場極板8及汲極電極6間之介面數量，係小於該複數個絕緣膜9及10於該閘極電極7附近之介面數量。於此組構中，於該場極板8及汲極電極6之間之該保護絕緣膜10係與該氮化鎵基材半導體堆疊結構4接觸。而於該閘極電極7附近之該保護絕緣膜10係與該閘極絕緣層9接觸。
於下文中，根據現揭實施例之該MIS型之GaN-HEMT之製造方法，係藉由第2A至2D圖予以說明。
首先，如第2A圖所示，i-GaN電子躍過層2、i-AlGaN間隔層(未圖示)、及n-AlGaN電子供應層3，係依序利用有機金屬化學氣相磊晶(MOVPE)技術沉積於半絕緣導電SiC基板1上，以形成氮化鎵基材半導體堆疊結構4。
於此實施例中，該i-GaN電子躍過層2之厚度約為3微米(μm)。該i-AlGaN間隔層之厚度約為5奈米(nm)。該n-AlGaN電子供應層3之厚度約為30奈米(nm)，且矽摻雜濃度係例如為約5 x 1018 cm-3 。注意該i-AlGaN間隔層係為視需要而選擇的，且可於必要時提供。
接著，氧化鋁(AlO)薄膜(閘極絕緣膜)9係藉由例如為原子層沉積(ALD)之技術形成於該氮化鎵基材半導體堆疊結構4之整體表面上，即形成於該n-AlGaN電子供應層3之整體表面上。
隨後，於源極電極及汲極電極將被形成之區域(以下，稱源極電極形成區域及汲極電極形成區域)具有各自之開口之光阻遮罩(未圖示)係被形成，舉例而言，該光阻遮罩係藉由光微影予以形成。於該源極電極形成區域及汲極電極形成區域之該氧化鋁(AlO)薄膜9係藉由使用該光阻遮罩予以移除，舉例而言，係藉由例如為乾蝕刻或濕蝕刻等技術予以移除。
隨後，藉由例如為光微影技術、蒸鍍技術及剝除技術，例如為鉭/鋁製成之源極電極5及汲極電極6係形成於該n-AlGaN電子供應層3上各別之源極電極形成區域及汲極電極形成區域。接著執行退火程序以建立該源極電極5及汲極電極6之歐姆特性。
接著，由例如為鎳/金所構成之閘極電極7係藉由如光微影技術、蒸鍍技術及剝除技術形成於該氧化鋁(AlO)薄膜9上並位於該閘極電極形成區域。於此實施例中，為了增進耐電壓，該閘極電極7係形成以致該閘極電極7及汲極電極6位於具有間隔之位置。
隨後，於該場極板形成區域及該汲極電極6間之區域(於此實施例中，係部份區域)具有開口之光阻遮罩(未圖示)係藉由例如光微影予以形成。如第2B圖繪示，位於該場極板形成區域及該汲極電極6間之區域之該氧化鋁(AlO)薄膜9係接著藉由濕蝕刻或乾蝕刻等技術以此光阻遮罩予以移除。
隨後，如第2C圖繪示，氮化矽(SiN)係利用例如電漿化學氣相沉積(CVD)技術沈積於整體表面上，以形成氮化矽膜(保護絕緣膜)10。更具體來說，該氮化矽膜10係形成以致於覆蓋該閘極電極7、該氧化鋁(AlO)薄膜9、及該氮化鎵基材半導體堆疊結構4(即該N型氮化鋁鎵電子供應層3之表面)之表面。此步驟係藉由具有二絕緣膜9、10堆疊之絕緣膜堆疊結構覆蓋於該氮化鎵基材半導體堆疊結構4之表面。
隨後，如第2D圖繪示，場極板8係利用例如光微影技術、蒸鍍技術及剝除技術形成於該閘極電極7及汲極電極6之間的該氮化矽膜10上。此步驟形成該場極板8於該氮化鎵基材半導體堆疊結構4上，並具有該閘極絕緣膜9及保護絕緣膜10插置於其間。
尤其是，作為閘極絕緣膜之該氧化鋁(AlO)薄膜9，係未形成於介於該場極板8及汲極電極6間之部份區域的該氮化鎵基材半導體堆疊結構4上，使得作為保護絕緣膜之該氮化矽膜10係與該氮化鎵基材半導體堆疊結構4接觸。更具體言之，由該氧化鋁(AlO)薄膜9及氮化矽膜10組成之絕緣膜堆疊結構係形成於該氮化鎵基材半導體堆疊結構4上並位於該閘極電極周圍。相較之下，僅該氮化矽膜10係設置於介於該場極板8及汲極電極6間之部份區域的該氮化鎵基材(GaN-based)半導體堆疊結構4上。因此，該絕緣膜之介面係出現在該閘極電極7之周圍，而於介於場極板8及汲極電極6間之部份區域，係未出現該絕緣膜之介面。如上所述，介於場極板8及汲極電極6間之該複數個絕緣膜9及10之介面數量係小於位於該閘極電極7周圍之該複數個絕緣膜9及10之介面數量。此組構能抑制於較高壓操作期間位於該複數個絕緣膜9及10之介面之電子陷阱。於此組構中，該保護絕緣膜10於該場極板8及汲極電極6間與該氮化鎵基材半導體堆疊結構4接觸，而保護絕緣膜10於該閘極電極7之周圍與該閘極絕緣膜9接觸。
MIS型之GaN-HEMT可藉由前述步驟予以製造。
據此，由於位在較高壓操作期間之該複數個絕緣膜9及10之介面處之電子陷阱被抑制，所以根據現揭實施例之化合物半導體裝置能抑制會造成導通電阻增加之電流崩潰的增加。更具體言之，根據現揭實施例之該化合物半導體裝置，係提供當抑制任何導通電阻之增加時增進耐電壓之優點，因此達成具有較高耐電壓及較低導通電阻此二相互對立之特點之化合物半導體裝置。具有此特點之化合物半導體裝置係較佳地應用於例如為功率切換裝置之裝置中。
儘管於前揭實施例中，該閘極絕緣膜9係為氧化鋁(AlO)薄膜且該保護絕緣膜10係為氮化矽薄膜，但絕緣膜之材質係不限定於此些特定材質。舉例言之，鉭、鈦、矽、鋁、鉿或鋯之氧化物、氮化物、或氮氧化物，係可應用於此些絕緣膜。
此外，儘管該複數個形成於氮化鎵基材半導體堆疊結構4之絕緣膜係由不同的構件形成，即於前揭實施例中，該閘極絕緣膜9係為氧化鋁(AlO)薄膜且該保護絕緣膜10係為氮化矽薄膜，但並不以此為限，且可由相同的構件形成。具體言之，儘管當該複數個絕緣膜係由相同的構件形成時，介於複數個絕緣膜之間之介面係在用個別的步驟形成時予以定義，而於該些絕緣膜藉由不同的構件予以形成時亦相似。據此，即使在該複數個絕緣膜係由相同的構件予以形成時，介於該複數個絕緣膜間之介面亦能被定義，且現揭之實施例能被應用於此情形中。
此外，儘管於前揭實施例中，該保護絕緣膜10於介於該場極板8及該汲極電極6間之部份區域係接觸該氮化鎵基材半導體堆疊結構4，但不以此為限。該保護絕緣膜10至少於介於該場極板8及該汲極電極6間之至少部份區域接觸該氮化鎵基材半導體堆疊結構4。
舉例言之，如第3A圖所示，該保護絕緣膜10可於介於該場極板8及該汲極電極6間之全部區域接觸該氮化鎵基材半導體堆疊結構4。換言之，閘極絕緣膜9未設置於介於該場極板8及汲極電極6間之全部區域，使得該氮化鎵基材半導體堆疊結構4之表面僅被該保護絕緣膜10覆蓋。於此例中，該閘極絕緣膜9係由該閘極電極7之正下方延伸至該場極板8之正下方。
此外，舉例言之，如第3B及3C圖所示，該保護絕緣膜10接觸該氮化鎵基材半導體堆疊結構4之區域，即未設置閘極絕緣膜9之區域，可由該場極板8及該汲極電極6間之區域延伸至該場極板8下方之區域。於此例中，該閘極絕緣膜9可設置成由該閘極電極7之正下方延伸至該場極板8下方中間位置並延伸至源極電極5，如第3B圖所示，或是僅設置於該閘極電極7之底部，如第3C圖所示。同樣於這些組構中，該保護絕緣膜10於該場極板8及該汲極電極6間接觸該氮化鎵基材半導體堆疊結構4，而保護絕緣膜10於該閘極電極7之周圍接觸該閘極絕緣膜9。特別是，當該場極板8及該氮化鎵基材半導體堆疊結構4間僅設置單一層保護絕緣膜10時，該場極板8係接近該氮化鎵基材半導體堆疊結構4之表面，如第3C圖所示。減輕電場強度之有利影響係於該閘極電極7之端點得以增進，而此更進一步增進該耐電壓。
此外，為了進一步增進該耐電壓，可形成複數個保護絕緣膜以作為覆蓋於表面上之保護絕緣層。舉例言之，如第4D圖所示，二絕緣膜，即覆蓋於該閘極電極7之上表面及側表面之氧化鋁薄膜11，及覆蓋於該氧化鋁薄膜11及該氮化鎵基材半導體堆疊結構4之氮化矽薄膜10，可被設置為該複數個保護絕緣膜。於此例中，作為閘極保護膜之該氧化鋁薄膜9可僅設置於該閘極電極7之正下方及周圍(外圍)。
前述之MIS型之GaN-HEMT可由下述方式予以製成。
首先，以相似於前揭實施例的方式，如第4A圖所示，於形成包括位於半絕緣導電碳化矽(SiC)基體1上之i-GaN電子躍過層2及n-AlGaN電子供應層3之氮化鎵基材半導體堆疊結構4後，氧化鋁薄膜(閘極保護膜)9係形成於該整體表面上。隨即，以相似於前揭實施例的方式，形成源極電極5、汲極電極6、及閘極電極7，如第4B圖所示。
接著，舉例來說，氧化鋁薄膜(保護絕緣膜)11係藉由原子層沉積(ALD)技術形成於整體表面上。更具體言之，該氧化鋁薄膜11係形成以覆蓋功能為介於該閘極電極7及氮化鎵基材半導體堆疊結構4間之氧化鋁薄膜9之整體表面，並覆蓋該閘極電極7。
隨後，舉例言之，於該閘極電極7周圍外之整體區域具有開口之光阻遮罩(未圖示)係藉由光微影技術予以形成。於第4C圖所示，然後將位於該閘極電極7周圍外之整體區域之該氧化鋁薄膜9及11藉由該光阻遮罩予以移除，舉例言之，係藉由濕蝕刻或乾蝕刻等技術予以移除。
隨後，以相似於前揭實施例之方法，如第4D圖所示，氮化矽薄膜(保護絕緣膜)10係形成於整體表面上。更具體言之，氮化矽薄膜10係形成以覆蓋於在該閘極電極7及該氮化鎵基材半導體堆疊結構4上(即n-AlGaN電子供應層3上)之氧化鋁薄膜11之表面。於此步驟中，該二保護絕緣膜10及11係形成為覆蓋於該表面之保護絕緣膜。
隨後，相似於前揭實施例之方法，場極板8係形成於介於該閘極電極7及汲極電極6的該氮化矽薄膜10上。此步驟係形成該場極板8於該氮化鎵基材半導體堆疊結構4上，並令該氮化矽薄膜10介於其間。
於此例中，作為閘極絕緣膜之該氧化鋁薄膜9係未設置於介於該場極板8及該汲極電極6間之區域(於此實施例中，係整體區域)的該氮化鎵基材半導體堆疊結構4上，以致該氮化矽薄膜10，作為該二保護絕緣膜之上層保護絕緣膜，係接觸該氮化鎵基材半導體堆疊結構4。相較之下，該氧化鋁薄膜11，作為該二保護絕緣膜之下層保護絕緣膜，而該氮化矽薄膜10(作為上層保護絕緣膜)接觸作為閘極絕緣膜的該氧化鋁薄膜9，並位於該閘極電極7之周圍。更具體言之，絕緣膜堆疊結構係設置於該氮化鎵基材GaN-based半導體堆疊結構4上並位於該閘極電極7之周圍。相較之下，僅該保護絕緣膜10係設置於介於該場極板8及該汲極電極6間之區域的該氮化鎵基材半導體堆疊結構4上。據此，現揭之該絕緣膜之介面係出現在該閘極電極7之周圍，同時該絕緣膜並未於該場極板8及該汲極電極6間出現介面。如前述之設置，該複數個絕緣膜9、10、11於該場極板8及該汲極電極6間之介面數量係小於該閘極電極7周圍之介面數量。此組構可抑制高壓操作期間該複數個絕緣膜9、10、11之介面處之電子陷阱。於此組構中，該二保護絕緣膜之上層保護絕緣膜10係於該場極板8及該汲極電極6間接觸該氮化鎵基材半導體堆疊結構4，而上層保護絕緣膜10係於該閘極電極7之周圍接觸該閘極絕緣膜9。
所述之MIS型之GaN-HEMT可由前揭步驟予以製成。
[第二實施例]
下文中，第二實施例之化合物半導體裝置係參酌圖式第5A至5D圖予以說明。
現揭實施例之化合物半導體裝置不同於前揭第一實施例之化合物半導體裝置(參閱第1圖)之處，在於複數個保護絕緣膜係設置作為覆蓋於表面之保護絕緣膜。
具體言之，如第5D圖所示，此MIS型之GaN-HEMT包括作為保護絕緣膜之複數個保護絕緣膜10至12。
於此實施例中，提供三層絕緣膜作為該複數個保護絕緣膜，即氧化鋁薄膜11、類鑽碳(DLC)薄膜12、及氮化矽薄膜10。更具體言之，作為保護絕緣膜之該氧化鋁薄膜11、該類鑽碳(DLC)薄膜12、及該氮化矽薄膜10係堆疊於該氧化鋁薄膜9上以作為閘極絕緣膜。此組構可增進耐電壓。尤其是，因該保護絕緣膜包括該類鑽碳(DLC)薄膜12，故能更進一步改善耐電壓(絕緣耐電壓)。為此目的，該氮化鎵基材(GaN-based)半導體堆疊結構4之表面係利用由四層絕緣膜9至12堆疊之結構(即絕緣膜堆疊結構)予以覆蓋。注意該類鑽碳(DLC)薄膜12也能被稱為非晶系碳膜(amorphous carbon film)，或以碳為主要成份之非晶膜(amorphous film)。於第5A至5D圖中，相同的構件係為與前揭之第一實施例(參照第1圖)具有類似之元件符號者。
於此實施例中，該三層保護絕緣膜之下層氧化鋁薄膜11係覆蓋該閘極電極7之頂面及側面，且該氧化鋁薄膜9之表面係作為閘極絕緣膜。於該三層保護絕緣膜之中間類鑽碳(DLC)薄膜12係覆蓋下層氧化鋁薄膜11之表面。於該三層保護絕緣膜之上層氮化矽薄膜10係覆蓋中間類鑽碳(DLC)薄膜12及氮化鎵基材半導體堆疊結構4之表面。
再者，於此MIS型之GaN-HEMT中，場極板8係設置於該三層保護絕緣膜之上層氮化矽薄膜10上。具體言之，該場極板8係設置於該氮化鎵基材半導體堆疊結構4上，並令該閘極絕緣膜9及該三層保護絕緣膜10至12介於其間。
再者，於此MIS型之GaN-HEMT中，作為閘極絕緣膜之該氧化鋁薄膜9，以及該類鑽碳(DLC)薄膜12及該三層保護絕緣膜之下層氧化鋁薄膜11，係未設置於介於該場極板8及該汲極電極6間之部份區域的該氮化鎵基材半導體堆疊結構4上，使得該三層保護絕緣膜之上層氮化矽薄膜10與該氮化鎵基材半導體堆疊結構4接觸。更具體言之，由該閘極絕緣膜9及三層保護絕緣膜10至12構成之絕緣膜堆疊結構係設置於該氮化鎵基材半導體堆疊結構4上位於該閘極電極7之周圍。相較之下，僅該三層保護絕緣膜之上層氮化矽薄膜10係設置於介於該場極板8及該汲極電極6間之部份區域的該氮化鎵基材半導體堆疊結構4上。因此，儘管該絕緣膜在位於該場極板8及該汲極電極6間之部份區域未形成介面，但該絕緣膜在該閘極電極7之周圍仍具有介面。如前所述，該複數個絕緣膜9至12於該場極板8及該汲極電極6間形成之介面數量，係小於該絕緣膜9至12於該閘極電極7周圍形成之介面數量。注意所述之“該絕緣膜之介面數量係小於”包含令複數個絕緣膜未具有介面之情形。此組構能於高壓操作期間抑制於該複數個絕緣膜之介面之電子陷阱。換言之，於高壓操作期間能減少該複數個絕緣膜9至12之介面之陷阱密度。在此情況下，該複數個絕緣膜之最上層氮化矽薄膜10係於該場極板8及該汲極電極6間接觸該氮化鎵基材半導體堆疊結構4，同時該複數個絕緣膜之最下層氧化鋁薄膜11係於該閘極電極7之周圍與該閘極絕緣膜9接觸。
接著，將描述根據現揭實施例之MIS型之GaN-HEMT之製造方法。
起初，於相似於前揭第一實施例之方式，如第5A圖所示，於形成包括位在半絕緣碳化矽(semi-insulating SiC)基板1上之i-GaN電子躍過層2及n-AlGaN電子供應層3之氮化鎵基材半導體堆疊結構4後，氧化鋁薄膜(閘極絕緣膜)9係形成於整體表面上。接著，相似於前揭第一實施例之方式，形成源極電極5、汲極電極6、及閘極電極7。
接著，如第5B圖所示，氧化鋁薄膜(保護絕緣膜)11係利用例如原子層沉積(ALD)技術形成於該整體表面上。具體言之，該氧化鋁薄膜11係形成以覆蓋在作為介於該閘極電極7及該氮化鎵基材半導體堆疊結構4間之閘極絕緣膜之該氧化鋁薄膜9之表面，以及該閘極電極7之表面。
接著，類鑽碳(DLC)薄膜(保護絕緣膜)12係藉由過濾式陰極電弧(filtered cathodic arc，FCA)技術形成於整體表面上。具體言之，該類鑽碳(DLC)薄膜12係形成以覆蓋在作為保護絕緣膜之氧化鋁薄膜11之表面。
隨後，在介於場極板形成區域及汲極電極6間之區域(於本實施例中，係部份區域)，具有開口之光阻遮罩(未圖示)係藉由例如光微影予以形成。如第5C圖所示，介於場極板形成區域及汲極電極6間之區域之該類鑽碳(DLC)薄膜12及該氧化鋁薄膜11、9，係例如利用該光阻遮罩予以移除，且係透過濕蝕刻或乾蝕刻等方法。
隨後，相似於前揭第一實施例之方式，如第5D圖所示，氮化矽薄膜(保護絕緣膜)10係藉由例如電漿化學氣相沉積(plasma CVD)技術形成於整體表面上。具體言之，該氮化矽薄膜10係形成以覆蓋在該類鑽碳(DLC)薄膜12之表面及該氮化鎵基材半導體堆疊結構4之表面(即該n-AlGaN電子供應層3之表面)。此步驟利用絕緣膜堆疊結構覆蓋該氮化鎵基材半導體堆疊結構4之表面，其中堆疊有四個絕緣膜9至12。
隨後，相似於前揭第一實施例之方式，場極板8係藉由例如光微影、蒸鍍、及剝除技術形成於介於該閘極電極7及汲極電極6之間的該氮化矽薄膜10上。此步驟係形成該場極板8於該氮化鎵基材半導體堆疊結構4上，並令該閘極絕緣膜9及該三層保護絕緣膜10至12介於其間。
MIS型之GaN-HEMT係可藉由前揭步驟予以製造。
其它細節係相似於前揭第一實施例，且其描述將予以省略。
因此，由於在高電壓操作期間該複數個絕緣薄膜9至12之介面之電子陷阱係被抑制，所以現揭實施例之化合物半導體裝置係能抑制電流崩潰之增加，電流崩潰之增加導致導通電阻的增加。具體言之，現揭實施例之化合物半導體結構，係提供了於抑制任何導通電阻之增加時增進耐電壓之優點，因此達成了具有高耐電壓及低導通電阻之此二具有對立特性之化合物半導體裝置。
注意前述第一實施例之變形係可被應用於前揭之實施例。
於前揭實施例中，該閘極絕緣膜9係為氧化鋁薄膜，該下層保護絕緣膜11係為氧化鋁薄膜，且該上層保護絕緣膜10係為氮化矽薄膜，但這些絕緣膜之材質並非限定於這些特定之材質。舉例言之，鉭、鈦、矽、鋁、鉿或鋯之氧化物、氮化物、或氮氧化物係能應用於這些絕緣膜。
再者，當該些絕緣膜係由不同材質製成，即於前揭實施例，該閘極絕緣膜9係為氧化鋁薄膜，該下層保護絕緣膜11係為氧化鋁薄膜，而該上層保護絕緣膜10係為氮化矽薄膜，但不以此為限，且其可藉由相同之材質予以製成。
再者，於前揭實施例中，該保護絕緣膜10於介於場極板8及該汲極電極6間之部份區域接觸該氮化鎵基材半導體堆疊結構4，但並不以此為限。該保護絕緣膜10可於介於場極板8及該汲極電極6之間之至少一部分區域接觸該氮化鎵基材半導體堆疊結構4。具體言之，該保護絕緣膜10可例如於介於場極板8及該汲極電極6之間之整體區域接觸該氮化鎵基材半導體堆疊結構4。再者，該保護絕緣膜10接觸該氮化鎵基材半導體堆疊結構4之區域，即未設有閘極絕緣膜9之區域，係可由介於該場極板8及該汲極電極6間之區域延伸至該場極板8下方之區域。再者，舉例言之，當閘極絕緣膜僅形成於該閘極電極7之正下方及周圍時，可設置該複數個保護絕緣膜之最下層保護絕緣膜，或該複數個保護絕緣膜之最下層及中間之保護絕緣膜，以便僅覆蓋該閘極電極7之頂面和側面。
[第三實施例]
第三實施例之化合物半導體裝置係參考圖式第6A至6D圖予以說明。
現揭實施例之化合物半導體裝置不同於前揭第二實施例(參閱第5A至5D圖)之處，係在於複數個保護絕緣膜之最上層保護絕緣膜10係於場極板8及汲極電極6間接觸閘極絕緣膜9，如第6D圖所示。而第6A至6D圖及前揭第二實施例(參酌第5A至5D圖)中相同之構件，係藉由相同的元件符號予以標示。
再者，於此MIS型之GaN-HEMT中，該三層保護絕緣膜之中間類鑽碳(DLC)薄膜12及下層氧化鋁薄膜11於介於該場極板8及該汲極電極6間之部份區域，係未設置於該氮化鎵基材半導體堆疊結構4上，使得該三層保護絕緣層之上層氮化矽薄膜10係接觸作為閘極絕緣膜之氧化鋁薄膜9之表面。具體言之，由該閘極絕緣膜9及三層保護絕緣膜10至12構成之絕緣膜堆疊結構，係設置於該氮化鎵基材半導體堆疊結構4上，並位於該閘極電極7周圍。相較之下，僅作為閘極絕緣膜之該氧化鋁薄膜9及該三層保護絕緣膜之上層氮化矽薄膜10，係設置於該氮化鎵基材半導體堆疊結構4上並介於該場極板8及該汲極電極6間之部份區域。因此，該複數個絕緣膜9至12介於該場極板8及該汲極電極6間之介面數量係小於位於該閘極電極7周圍之介面數量。此組構可抑制高壓操作期間該複數個絕緣膜9至12之介面處的電子陷阱。於此情況下，當複數個絕緣膜之最下層氧化鋁薄膜11於該閘極電極7周圍接觸該閘極絕緣膜9時，該複數個絕緣膜之最上層氮化矽薄膜10係於該場極板8及該汲極電極6之間接觸該閘極絕緣膜9。
接著，將描述現揭實施例之MIS型之GaN-HEMT之製作方法。
起初，相似於前揭第二實施例之方式，如第6A圖所示，於形成包括位在半絕緣碳化矽(semi-insulating SiC)基板1上之i-GaN電子躍過層2及n-AlGaN電子供應層3之氮化鎵基材半導體堆疊結構4後，氧化鋁薄膜(閘極絕緣膜)9係形成於整體表面上。接著，相似於前揭第二實施例之方式，形成源極電極5、汲極電極6、及閘極電極7。
接著，相似於前揭第二實施例之方式，如第6B圖所示，形成氧化鋁薄膜(保護絕緣膜)11及類鑽碳(DLC)薄膜(保護絕緣膜)12。
隨後，在介於場極板形成區域及汲極電極6間之區域(於本實施例中，係指部份區域)具有開口之光阻遮罩(未圖示)係藉由例如光微影予以形成。如第6C圖所示，介於場極板形成區域及汲極電極6間之區域之該類鑽碳(DLC)薄膜12及該氧化鋁薄膜11，係例如利用該光阻遮罩予以移除，並係透過濕蝕刻、乾蝕刻或離子銑等方法予以實施。
於此步驟中，由於作為閘極絕緣膜並覆蓋該氮化鎵基材半導體堆疊結構4之表面之該氧化鋁薄膜9在此實施例中持續存在，所以該氮化鎵基材半導體堆疊結構4係被保護而不受損傷。雖然在此範例中，作為閘極絕緣膜之整個該氧化鋁薄膜9係於厚度方向被予以維持，但不以此為限。舉例言之，部份之該氧化鋁薄膜9可於厚度方向被移除。
隨後，相似於前揭第二實施例之方式，如第6D圖所示，氮化矽薄膜(保護絕緣膜)10係予以形成。具體言之，該氮化矽薄膜10係形成以致於覆蓋在該類鑽碳(DLC)薄膜12及作為閘極絕緣膜之該氧化鋁薄膜9之表面。此步驟係利用具備四層絕緣膜9至12堆疊之絕緣膜堆疊結構覆蓋在該氮化鎵基材半導體堆疊結構4之表面。
隨後，相似於前揭第二實施例之方式，場極板8係於該閘極電極7及汲極電極6之間形成於該氮化矽薄膜10上。此步驟係令該場極板8形成於該氮化鎵基材半導體堆疊結構4上，並使該閘極絕緣膜9及該三層保護絕緣膜10至12介於其間。
MIS型之GaN-HEMT係可藉由前揭步驟予以製造。
其它細節係相似於前揭第二實施例，且其描述將予以省略。
因此，由於高壓操作期間該複數個絕緣膜9至12之介面處之電子陷阱係被抑制，故現揭實施例之化合物半導體裝置能抑制電流崩潰之增加，電流崩潰之增加會導致導通電阻之增加。具體言之，現揭實施例之化合物半導體裝置係提供了於任何導通電阻之增加被抑制時，增進耐電壓之優點，因此達成了具有高耐電壓及低導通電阻此二對立之特性之化合物半導體裝置。
注意前揭第一實施例之變形係可應用於此揭之實施例，並相似於前揭第二實施例。
[第四實施例]
第四實施例之化合物半導體裝置係參考圖式第7A至7D圖予以說明。
現揭實施例之化合物半導體裝置不同於前揭第一實施例(參閱第1圖)之處係在於場極板8係設置在介於閘極電極7及氮化鎵基材半導體堆疊結構4間之作為閘極絕緣膜之氧化鋁薄膜9上，如第7D圖所示。而第7A至7D圖及前揭第一實施例(參酌第1圖)中相同之構件係藉由相同的元件符號予以標示。
具體言之，於此MIS型之GaN-HEMT中，該閘極電極7及該場極板8係設置於作為閘極絕緣膜之氧化鋁薄膜9上。該閘極電極7、該場極板8、該閘極絕緣膜9、及該氮化鎵基材半導體堆疊結構4之表面係被作為保護絕緣膜之氮化矽薄膜10予以覆蓋。因此，該場極板8係設置於該氮化鎵基材半導體堆疊結構4上，並令該閘極絕緣膜9介於其間。於此組構中，由於僅有單一層絕緣膜9設置於該場極板8及該氮化鎵基材半導體堆疊結構4之間，所以該場極板8係靠近該氮化鎵基材(GaN-based)半導體堆疊結構4。增進減輕出現在該閘極電極7之端部之電場密度之有利影響，會更進一步增進耐電壓。
接著，將描述現揭實施例之MIS型之GaN-HEMT之製作方法。
起初，相似於前揭第一實施例之方式，如第7A圖所示，於形成包括位在半絕緣碳化矽(semi-insulating SiC)基板1上之i-GaN電子躍過層2及n-AlGaN電子供應層3之氮化鎵基材半導體堆疊結構4後，氧化鋁薄膜(閘極絕緣膜)9係形成於整體表面上。接著，相似於前揭第一實施例之方式，形成源極電極5、及汲極電極6。
接著，例如由鎳/金製成之閘極電極7係藉由例如光微影、蒸鍍、剝除技術形成於閘極電極形成區域之該氧化鋁薄膜9上。接著，如第7B圖所示，場極板8係藉由例如光微影、蒸鍍、剝除技術形成於介於該閘極電極7及汲極電極6間之該氧化鋁薄膜9上。此步驟係於氮化鎵基材半導體堆疊結構4上形成該閘極電極7及場極板8，並令該氧化鋁薄膜9介於其間。注意此步驟數可藉由同時形成該閘極電極7及場極板8而得以縮減，從而簡化製程。於此情況中，該閘極電極7及場極板8係藉由相同的材質製成且具有一樣的結構。
隨後，相似於前述第一實施例之方式，在介於場極板形成區域及汲極電極6間之區域(於本實施例中，係部份區域)具有開口之光阻遮罩(未圖示)係藉由例如光微影予以形成。如第7C圖所示，介於場極板8及汲極電極6間之該氧化鋁薄膜9係可利用該光阻遮罩被予以移除，並係透過濕蝕刻、乾蝕刻等方法予以實施。
接著，相似於前述第一實施例之方式，如第7D圖所示，氮化矽薄膜(保護絕緣膜)10係形成於整體表面上。具體言之，該氮化矽薄膜10係形成以覆蓋該場極板8、閘極電極7、氧化鋁薄膜9、及氮化鎵基材半導體堆疊結構4(即該n-AlGaN電子供應層3)之表面。
MIS型之GaN-HEMT係可藉由前揭步驟予以製造。
於此情況中，作為閘極絕緣膜之該氧化鋁薄膜9係未設置於介於該場極板8及汲極電極6間之部份區域的該氮化鎵基材半導體堆疊結構4上，使得作為保護絕緣膜之該氮化矽薄膜10係接觸該氮化鎵基材半導體堆疊結構4。具體言之，由該氧化鋁薄膜9及氮化矽薄膜10製成之絕緣膜堆疊結構係設置於該氮化鎵基材半導體堆疊結構4並位於該閘極電極7之周圍。相較之下，僅該氮化矽薄膜10設置於介於該場極板8及汲極電極6間之該區域的該氮化鎵基材半導體堆疊結構4上。因此，絕緣膜之介面係出現在該閘極電極7之周圍，但未出現在介於該場極板8及汲極電極6間之該區域。如前所述，該複數個絕緣膜9、10介於該場極板8及汲極電極6間之介面數量，係小於位於該閘極電極7之周圍之數量。此組構能抑制在高壓操作期間於該複數個絕緣膜9、10之介面處之電子陷阱。於此組構中，該保護絕緣膜10係接觸介於場極板8及汲極電極6間之該氮化鎵基材半導體堆疊結構4，且該保護絕緣膜10係於該閘極電極7之周圍接觸該閘極絕緣膜9。
其它細節係相似於前揭第一實施例，而其描述將予以省略。
因此，由於高壓操作期間該複數個絕緣膜9、10之介面之電子陷阱係被抑制，故現揭實施例之化合物半導體裝置能抑制電流崩潰之增加，電流崩潰之增加會導致導通電阻之增加。具體言之，現揭實施例之化合物半導體裝置，係提供了於任何導通電阻之增加被抑制時，增進耐電壓之優點，因此達成了具有高耐電壓及低導通電阻此二對立之特性之化合物半導體裝置。
注意前揭第一實施例之變形係可應用於前述之此實施例。
亦即，儘管於前揭實施例中，該閘極絕緣膜9係為氧化鋁薄膜，且該保護絕緣膜10係為氮化矽薄膜，但這些絕緣膜之材質並非限定於這些特定之材質。舉例言之，鉭、鈦、矽、鋁、鉿或鋯之氧化物、氮化物、或氮氧化物係可應用於這些絕緣膜。
再者，當設置於該氮化鎵基材半導體堆疊結構4上之複數個絕緣膜係由不同之材質製成時，即於前揭實施例，該閘極絕緣膜9係為氧化鋁薄膜，且該保護絕緣膜10係為氮化矽薄膜，但不以此為限，其可藉由相同之材質予以製成。
再者，於前揭實施例中，該保護絕緣膜10係於介於場極板8及該汲極電極6間之部份區域接觸該氮化鎵基材半導體堆疊結構4，但並不以此為限。該保護絕緣膜10可於介於場極板8及該汲極電極6間之至少一部分區域接觸該氮化鎵基材半導體堆疊結構4。舉例言之，該保護絕緣膜10可例如於介於場極板8及該汲極電極6間之整體區域接觸該氮化鎵基材半導體堆疊結構4。此外，舉例言之，可提供複數個保護絕緣膜。於此情況下，除了該複數個保護絕緣膜之最上層保護絕緣膜之外的至少一個保護絕緣膜可設成僅覆蓋該閘極電極7之頂面和側面，同時閘極絕緣膜係可僅設置於該閘極電極7之正下方及周圍。
注意前揭實施例可為第一實施例之變形，但並不以此為限，且可組構為前揭第二或第三實施例之變形。
[第五實施例]
第五實施例之化合物半導體裝置係參酌圖式第8A至8D圖予以說明。
現揭實施例之化合物半導體裝置不同於前揭第一實施例之化合物半導體裝置(參閱第1圖)之處，係在於閘極凹座(gate recess)13之形成，如第8D圖所示。於第8A至8D圖中，與前揭第一實施例(參閱第1圖)相同之構件係標記相同的元件符號。
具體言之，於此MIS型之GaN-HEMT中，閘極凹座(凹陷結構)13係定義於氮化鎵基材半導體堆疊結構4中並位於閘極電極7正下方(於此實施例，係位於n-AlGaN電子供應層3)。此結構對臨限電壓的增加有幫助。
接著，將描述此實施例之MIS型之GaN-HEMT之製造方法。
起初，相似於前揭第一實施例之方式，如第8A圖所示，係形成包括位在半絕緣碳化矽(semi-insulating SiC)基板1上之i-GaN電子躍過層2及n-AlGaN電子供應層3之氮化鎵基材半導體堆疊結構4。
隨後，利用例如光微影之技術於供閘極凹座形成處(以下稱為閘極凹座形成區域)形成具有開口之光阻遮罩(未圖示)。該n-AlGaN電子供應層3於閘極凹座形成區域之一部份係藉由該光阻遮罩予以移除，例如透過以氯為基底之氣體進行之乾蝕刻從而形成該閘極凹座13。
注意儘管於此實施例中該n-AlGaN電子供應層3之該部份係於厚度方向被移除，但並不以此為限，整個該n-AlGaN電子供應層3可於厚度方向被移除。
接著，相似於前揭第一實施例之方式，如第8B圖所示，於整體表面上形成氧化鋁薄膜(閘極絕緣膜)9後，形成源極電極5、汲極電極6、及閘極電極7。
隨後，相似於前揭第一實施例之方式，如第8C圖所示，介於該場極板形成區域及該汲極電極6間之區域(於此範例，係為部份區域)之該氧化鋁薄膜9係被移除。
之後，相似於前揭第一實施例之方式，如第8D圖所示，於整體表面上形成氮化矽薄膜(保護絕緣膜)10後，場極板8係形成於該氮化矽薄膜10上並介於該閘極電極7及汲極電極6之間。
MIS型之GaN-HEMT能透過前揭步驟予以製成。
其它細節係相似於前揭第一實施例，且其描述將予以省略。
因此，由於高壓操作期間該複數個絕緣膜9、10之介面之電子陷阱被抑制，所以現揭實施例之化合物半導體裝置能抑制電流崩潰之增加，電流崩潰之增加會導致導通電阻之增加。具體言之，現揭實施例之化合物半導體裝置，係提供了於任何導通電阻之增加被抑制時增進耐電壓之優點，因此達成了具有高耐電壓及低導通電阻此二對立之特性之化合物半導體裝置。
注意前揭第一實施例之變形係可應用於此實施例。
亦即，儘管於前揭實施例中，該閘極絕緣膜9係為氧化鋁薄膜，且該保護絕緣膜10係為氮化矽薄膜，但這些絕緣膜之材質並非限定於這些特定之材質。舉例言之，鉭、鈦、矽、鋁、鉿或鋯之氧化物、氮化物、或氮氧化物係可應用於這些絕緣膜。
再者，儘管這些設置於該氮化鎵基材半導體堆疊結構4上之複數個絕緣膜係由不同之材質予以製成，亦即，於前揭實施例，該閘極絕緣膜9係為氧化鋁薄膜，而該保護絕緣膜10係為氮化矽薄膜，但不以此為限，且其可藉由相同之材質予以製成。
再者，於前揭實施例，雖然該保護絕緣膜10係於介於場極板8及該汲極電極6間之部份區域接觸該氮化鎵基材半導體堆疊結構4，但並不以此為限。該保護絕緣膜10可於介於場極板8及該汲極電極6間之至少一部份區域接觸該氮化鎵基材半導體堆疊結構4。具體言之，該保護絕緣膜10可例如於介於場極板8及該汲極電極6間之整體區域接觸該氮化鎵基材半導體堆疊結構4。再者，舉例言之，該保護絕緣膜10接觸該氮化鎵基材半導體堆疊結構4之區域，即未設置閘極絕緣膜9之區域，係可由介於該場極板8及該汲極電極6間之區域延伸至該場極板8下方之區域。此外，舉例言之，可形成複數個保護絕緣膜。於此情況下，當閘極絕緣膜僅形成於該閘極電極7之正下方及於該閘極電極7之周圍時，該複數個保護絕緣膜之最上層保護絕緣膜以外之至少一個保護絕緣膜可設置成僅覆蓋該閘極電極7之頂面或側面。
注意前揭實施例能作為第一實施例之變形，但並不以此為限，且其可組構成前揭第二、第三或第四實施例之變形。
[第六實施例]
第六實施例之化合物半導體裝置係參酌圖式第9A至9D圖予以說明。
現揭實施例之化合物半導體裝置不同於前揭第一實施例之化合物半導體裝置(參閱第1圖)之處係在於氮化鎵基材半導體堆疊結構4包括了遮蔽層(cap layer)14，如第9D圖所示。於第9A至9D圖中，相同之構件係為元件符號與前揭第一實施例(參閱第1圖)相同者。
具體言之，於此MIS型之GaN-HEMT中，該氮化鎵基材半導體堆疊結構4另包括遮蔽層14。於此實施例中，該遮蔽層14係接觸電子供應層(載子供應層)3，且係為晶格常數較該電子供應層3大之半導體層。介於該場極板8及該汲極電極6間之該遮蔽層14，係製作為較位於該閘極電極7周圍之該遮蔽層14薄。注意所述之“較薄之該遮蔽層14”係包括令該遮蔽層14之厚度為零之情形，換句話說，係未具有該遮蔽層14。該遮蔽層14亦被稱作為半導體保護層。
於此實施例中，設置單一層n-GaN遮蔽層14A，作為遮蔽層14，並位於氮化鎵基材半導體堆疊結構4之最上層n-AlGaN電子供應層3上。該n-GaN遮蔽層14A介於該場極板8及汲極電極6間之部份區域係被移除。
如前所述，於此MIS型之GaN-HEMT中，該氮化鎵基材半導體堆疊結構4介於該場極板8及汲極電極6間係包括凹座結構。
藉由移除具有晶格常數較該n-AlGaN電子供應層3大之該n-GaN遮蔽層14A於介於場極板8及汲極電極6間之區域，如前所述，2維載子(DEG)之濃度，亦即，於此區域之載流濃度係能被增進。此更幫助進一步抑制電流崩潰現象。
具體言之，於存在有n-GaN遮蔽層14A之情況下，頻帶會由於壓電極化而受到負固定電荷之影響而增加，而位於n-GaN遮蔽層14A正下方之2維載子(DEG)之濃度(亦即載子濃度)係減少。另一方面，相較於在半導體表面等被捕捉之電子濃度，2維載子(DEG)之濃度越高，則能更有效抑制電子陷阱所導致之電流崩潰現象。由於前述原因，藉由移除該n-GaN遮蔽層14A介於場極板8及汲極電極6間之區域，所述之電流崩潰現象更因在此區域之2維載子(DEG)之濃度的增加而被抑制。
於此實施例中，該n-GaN遮蔽層14A及該閘極絕緣膜9係末設置於介於場極板8及汲極電極6間之部份區域，以致該保護絕緣膜10接觸於該氮化鎵基材半導體堆疊結構4之表面處外露之該n-AlGaN電子供應層3。具體言之，由該閘極絕緣膜9及保護絕緣膜10組成之絕緣膜堆疊結構係設置於顯露在該氮化鎵基材半導體堆疊結構4之表面處的n-GaN遮蔽層14A上並位於該閘極電極7之周圍。相較之下，僅該保護絕緣膜10係設置於顯露在氮化鎵基材半導體堆疊結構4之表面處的n-AlGaN電子供應層3上、介於該場極板8及汲極電極6間之部份區域中。因此，當絕緣膜在介於該場極板8及汲極電極6間之部份區域未具有介面時，這些絕緣膜之介面係位於現揭之該閘極電極7之周圍。如前所述，該複數個絕緣膜9、10於介於該場極板8及汲極電極6間之介面數量，係小於位於該閘極電極7周圍之介面數量。於此組構中，介於該場極板8及汲極電極6間之該保護絕緣膜10係接觸該氮化鎵基材半導體堆疊結構4，其中該保護絕緣膜10於該閘極電極7之周圍係接觸該閘極絕緣膜9。
接著，將描述現揭實施例之MIS型之GaN-HEMT之製造方法。
首先，相似於前揭第一實施例之方式，如第9A圖所示，i-GaN電子躍過層2、i-AlGaN間隔層(未圖示)、及n-AlGaN電子供應層3係依序沉積於半絕緣導電碳化矽(SiC)基板1上，利用例如有機金屬化學氣相磊晶(MOVPE)技術。因此，n-GaN遮蔽層14A(14)係進一步沉積在n-AlGaN電子供應層3上以形成氮化鎵基材半導體堆疊結構4。
該n-GaN遮蔽層14A之厚度約為10nm，且具有約為5 x 1018 cm-3 之矽摻雜濃度。
在前述步驟中，包括該i-GaN電子躍過層2、n-AlGaN電子供應層3、及n-GaN遮蔽層14A之氮化鎵基材半導體堆疊結構4係形成於該半絕緣碳化矽基板1上。
接著，相似於前揭第一實施例之方式，氧化鋁薄膜(閘極絕緣膜)9係形成於整體表面上。
隨後，相似於前揭第一實施例之方式，於供源極電極及汲極電極形成之區域(以下係稱源極電極形成區域及汲極電極形成區域)形成具有個別之開口之光阻遮罩(未圖示)。
接著，於該源極電極形成區域及汲極電極形成區域之該氧化鋁薄膜9及n-GaN遮蔽層14A係可藉由該光阻遮罩，以例如由氟基底氣體或氯基底氣體進行之濕蝕刻或乾蝕刻予以移除。於此實施例中，該n-GaN遮蔽層14A係於厚度方向上完全地被移除，但並不以此為限。舉例言之，除了於厚度方向完全地移除n-GaN遮蔽層14A外，該n-GaN遮蔽層14A之一部份係可於厚度方向上予以移除，或是該n-AlGaN電子供應層3之一部份係可於厚度方向上予以移除。
隨後，相似於前揭第一實施例之方式，形成源極電極5、汲極電極6、及閘極電極7。
隨後，相似於前揭第一實施例之方式，舉例言之，於介於場極板形成區域及該汲極電極6間之區域(於此範例係部份區域)形成具有開口之光阻遮罩(未圖示)。接著，如第9B及9C圖所示，該氧化鋁薄膜9及該n-GaN遮蔽層14A於介於該場極板形成區域及汲極電極6間之該區域係透過該光阻遮罩以例如由氟基底氣體或氯基底氣體進行之濕蝕刻或乾蝕刻予以移除。在此實施例中，雖然n-GaN遮蔽層14A係於厚度方向上完全地予以移除，但並不以此為限。舉例言之，除了於厚度方向上完全地移除n-GaN遮蔽層14A外，該n-GaN遮蔽層14A之一部份係可於厚度方向上予以移除，或是該n-AlGaN電子供應層3之一部份係可於厚度方向上予以移除。
之後，相似於前揭第一實施例之方式，如第9D圖所示，於整體表面上形成氮化矽薄膜(保護絕緣膜)10後，場極板8係形成於介於該閘極電極7及汲極電極6之間的氮化矽薄膜10上。
MIS型之GaN-HEMT可藉由前揭步驟予以製造。
其它細節係相似於前揭第一實施例，且其描述將予以省略。
因此，由於高壓操作期間該複數個絕緣膜9、10之介面之電子陷阱係被抑制，現揭實施例之化合物半導體裝置能抑制電流崩潰之增加，電流崩潰之增加會導致導通電阻之增加。具體言之，現揭實施例之化合物半導體裝置係提供了於任何導通電阻之增加被抑制時增進耐電壓之優點，因此達成了具有高耐電壓及低導通電阻此二對立之特性之化合物半導體裝置。
注意前揭第一實施例之變形係可應用於此實施例。
亦即，儘管於前揭實施例中，該閘極絕緣膜9係為氧化鋁薄膜，且該保護絕緣膜10係為氮化矽薄膜，但這些絕緣膜之材質並非限定於這些特定之材質。舉例言之，鉭、鈦、矽、鋁、鉿或鋯之氧化物、氮化物、或氮氧化物係可應用於這些絕緣膜。
再者，當這些形成於該氮化鎵基材半導體堆疊結構4上之絕緣膜係由不同之材質予以製成，亦即，於前揭實施例中，該閘極絕緣膜9係為氧化鋁薄膜，該保護絕緣膜10係為氮化矽薄膜，但不以此為限，且其可藉由相同之材質予以製成。
再者，雖然該n-GaN遮蔽層14A於介於該場極板8及汲極電極6之間之部份區域被予以移除，以致該保護絕緣膜10接觸該氮化鎵基材半導體堆疊結構4之表面，亦即前揭實施例中，該n-AlGaN電子供應層3之表面，但並不以此為限。該n-GaN遮蔽層14A介於場極板8及汲極電極6間之至少一部分的區域係可予以移除，以致該保護絕緣膜10接觸該氮化鎵基材半導體堆疊結構4之表面。
舉例言之，該n-GaN遮蔽層14A介於場極板8及汲極電極6間之整體區域係可予以移除，以致該保護絕緣膜10接觸該氮化鎵基材半導體堆疊結構4之表面。具體言之，介於場極板8及汲極電極6間之整體區域未形成有該n-GaN遮蔽層14A，以致該氮化鎵基材半導體堆疊結構4之表面僅被該保護絕緣膜10覆蓋。再者，舉例言之，該保護絕緣膜10接觸該氮化鎵基材半導體堆疊結構4之區域，即未設置該n-GaN遮蔽層14A及該閘極絕緣膜9之區域，係可由介於該場極板8及汲極電極6間之區域延伸至該場極板8下方之區域。再者，舉例言之，係可設置複數個保護絕緣膜。於此情況中，當閘極絕緣膜係僅形成於該閘極電極7之正下方及於該閘極電極7之周圍時，除了該複數個保護絕緣膜之最上層保護絕緣膜以外之至少一個保護絕緣膜係可設置成僅覆蓋該閘極電極7之頂面及側面。於此情形下，該n-GaN遮蔽層14A可僅形成於該閘極電極7之正下方及於該閘極電極7之周圍，或是可移除介於該場極板8及該汲極電極6間之至少一部分區域。
再者，於此實施例中，雖然單一層n-GaN遮蔽層14A係設置為該遮蔽層14，且介於該場極板8及該汲極電極6間之該遮蔽層14(14A)係較位於該閘極電極7周圍者薄，但並不以此為限。舉例言之，多層結構中可設置有遮蔽層14，其中多層結構係堆疊複數層氮化鎵基材半導體層，且介於該場極板8及該汲極電極6間之該n-GaN遮蔽層14A係可較位於該閘極電極7周圍者薄。
舉例言之，如第10D圖所示，具有三層結構之遮蔽層14係設置為遮蔽層，其中三層結構係n-GaN遮蔽層14B、i-AlN遮蔽層14C、及n-GaN遮蔽層14D依序堆疊，且介於該場極板8及該汲極電極6間之遮蔽層14係可較位於該閘極電極7周圍者薄。
於此情形下，設置具有三層結構之遮蔽層14作為遮蔽層，其中三層結構係n-GaN遮蔽層14B、i-AlN遮蔽層14C、及n-GaN遮蔽層14D予以堆疊，且位於該氮化鎵基材半導體堆疊結構4之最上層n-AlGaN電子供應層3上。上層n-GaN遮蔽層14D介於該場極板8及汲極電極6間之一部份區域係予以移除。
再者，於此範例中，由於上層遮蔽層係為氮化鎵層且中間遮蔽層係為氮化鋁層，所以該上層遮蔽層之半導體材質係具有較該中間遮蔽層之半導體材質大之晶格常數。具體言之，介於場極板8及汲極電極6間之部份區域被予以移除之該上層遮蔽層係如後所述具有較留存之該中間遮蔽層大之晶格常數。注意所述之中間遮蔽層，即i-AlN遮蔽層14C亦被稱為第一半導體層，同時，上層遮蔽層，即n-GaN遮蔽層14D,亦被稱為第二半導體層。再者，該遮蔽層可包括第一半導體層、與該第一半導體層之頂部接觸之第二半導體層，且該第二半導體層係可具有較該第一半導體層大之晶格常數。
藉由移除具有較中間i-AlN遮蔽層14C大之晶格常數並介於該場極板8及汲極電極6間之區域之上層n-GaN遮蔽層14D，如前所述，可增加於此區域之二維氣體(2DEG)之濃度，即載子濃度。這更幫助了進一步抑制電流崩潰現象。
具體言之，於存在有上層n-GaN遮蔽層14D之情況下，頻帶會由於壓電極化而受到負固定電荷之影響而增加，而位於上層n-GaN遮蔽層14D正下方之2維載子(DEG)之濃度(亦即載子濃度)係減少。另一方面，相較於在半導體表面等被捕捉之電子濃度，2維載子(DEG)之濃度越高，則能更有效抑制電子陷阱所導致之電流崩潰現象。由於前述原因，藉由移除介於場極板8及汲極電極6間之區域之上層n-GaN遮蔽層14D，所述之電流崩潰現象更因在此區域之2維載子(DEG)之濃度的增加而被抑制。
於此情形下，n-GaN遮蔽層14D及閘極絕緣膜9未設置於介於場極板8及汲極電極6間之部份區域，以致該保護絕緣膜10接觸外露於該氮化鎵基材半導體堆疊結構4之表面之i-AlN遮蔽層14C。具體言之，由該閘極絕緣膜9及保護絕緣膜10構成之絕緣膜堆疊結構係設置於外露於該氮化鎵基材半導體堆疊結構4之表面之該n-GaN遮蔽層14D上並位於該閘極電極7之周圍。相較之下，僅該保護絕緣膜10係設置於外露於該氮化鎵基材半導體堆疊結構4之表面之i-AlN遮蔽層14C上，並介於該場極板8及汲極電極6間之部份區域。因此，這些絕緣膜之介面係出現在該閘極電極7之周圍，同時，於介於該場極板8及汲極電極6間之部份區域，這些絕緣膜係未出現介面。如前所述，該複數個絕緣膜9、10介於該場極板8及汲極電極6間之部份區域之介面數量係小於該複數個絕緣膜9、10於該閘極電極7之周圍之介面數量。於此組構，該保護絕緣膜10於介於該場極板8及汲極電極6間接觸該氮化鎵基材半導體堆疊結構4，藉此該保護絕緣膜10接觸該閘極電極7之周圍的該閘極絕緣膜9。
儘管該上層n-GaN遮蔽層14D係由該場極板8及汲極電極6間予以移除，但並不以此為限。介於該場極板8及汲極電極6間之上層n-GaN遮蔽層14D能較位於該閘極電極7周圍者薄。注意所述之“該上層n-GaN遮蔽層14D(第二半導體層)較薄”包含了令該上層n-GaN遮蔽層14D之厚度為零之情形，換句話說，並未出現遮蔽層14。
儘管該遮蔽層14可藉由移除介於該場極板8及汲極電極6間之該n-GaN遮蔽層14D而令介於該場極板8及汲極電極6之間處較位於該閘極電極7周圍者薄，但並不以此為限。舉例言之，該遮蔽層14可藉由移除三層結構中介於該場極板8及汲極電極6間之遮蔽層14而令介於該場極板8及汲極電極6之間較位於該閘極電極7周圍者薄。具體言之，三層結構(其中堆疊有n-GaN遮蔽層14B、i-AlN遮蔽層14C、及n-GaN遮蔽層14D)之遮蔽層14可設置於該氮化鎵基材半導體堆疊結構4之最上層n-AlGaN電子供應層3上，且該遮蔽層14介於該場極板8及汲極電極6間能予以移除。由於接觸該n-AlGaN電子供應層3之頂部及具有較大於該n-AlGaN電子供應層3之晶格常數之該n-GaN遮蔽層14B，其介於該場極板8及汲極電極6間之區域係藉由相似於前揭實施例之方式予以移除，此結構係提供了相同於前揭實施例之優點。注意該下層遮蔽層，即該n-GaN遮蔽層14B，亦被稱為第三半導體層。再者，該遮蔽層可包含第一半導體層、接觸該第一半導體層頂部之第二半導體層、及接觸該電子供應層(載子供應層)3之頂部之第三半導體層，且該第二半導體層係可具有較該第一半導體層大之晶格常數，該第三半導體層可具有較該電子供應層3大之晶格常數。再者，由於具有較中間i-AlN遮蔽層14C大之晶格常數的上層n-GaN遮蔽層14D係在介於該場極板8及汲極電極6間之區域藉由類似前揭實施例之變形之方式予以移除，所以能提供相似於前揭實施例之變形之優點。
前揭之包含三層結構中之遮蔽層14之MIS型之GaN-HEMT係可藉由下述步驟予以製成。
具體言之，相似於前揭實施例之方式，如第10A圖所示，於半絕緣碳化矽(semi-insulating SiC)基板1上，i-GaN電子躍過層2、i-AlGaN間隔層(未圖示)、及n-AlGaN電子供應層3係依序沉積。之後，n-GaN遮蔽層14B、i-AlN遮蔽層14C、及n-GaN遮蔽層14D係更進一步依序沈積以形成氮化鎵基材半導體堆疊結構4。
該n-GaN遮蔽層14B係具有約10nm之厚度及濃度約5 x 1018 cm-3 之矽摻雜濃度。該i-AlN遮蔽層14C係具有約2nm之厚度。該n-GaN遮蔽層14D係具有約10nm之厚度及濃度約5 x 1018 cm-3 之矽摻雜濃度。
於前述步驟中，該氮化鎵基材半導體堆疊結構4係包括形成於該半絕緣碳化矽(semi-insulating SiC)基板1上之該i-GaN電子躍過層2、n-AlGaN電子供應層3、n-GaN遮蔽層14B、i-AlN遮蔽層14C、及n-GaN遮蔽層14D。
接著，相似於前揭實施例之方式，氧化鋁薄膜(閘極絕緣膜)9係形成於整體表面上。
隨後，相似於前揭實施例之方式，於源極及汲極電極被形成之區域(以下稱源極電極及汲極電極形成區域)具有各自之開口之光阻遮罩(未圖示)係被形成。接著，於源極電極及汲極電極形成區域中之該氧化鋁(AlO)薄膜9、n-GaN遮蔽層14D、i-AlN遮蔽層14C、及n-GaN遮蔽層14B係利用該光阻遮罩予以移除，舉例而言，係藉由例如為以氟基底氣體或氯基底氣體進行之乾蝕刻或濕蝕刻等技術予以移除。儘管下層n-GaN遮蔽層14B係於厚度方向上被完整地移除，但不以此為限。舉例言之，除了於厚度方向上完整地移除該下層n-GaN遮蔽層14B之外，可於厚度方向上移除部份之該下層n-GaN遮蔽層14B、或是部份之該n-AlGaN電子供應層3。
隨後，相似於前揭實施例之方式，形成源極電極5、汲極電極6、及閘極電極7。
隨後，相似於前揭實施例之方式，於該場極板形成區域及該汲極電極6間之區域(於此範例中係指部份區域)形成具有開口之光阻遮罩(未圖示)。接著，如第10B及10C圖所繪示，位於該場極板形成區域及該汲極電極6間之區域之該氧化鋁(AlO)薄膜10及該上層n-GaN遮蔽層14D係藉由以氟基底氣體或氯基底氣體等進行之濕蝕刻或乾蝕刻等技術並以該光阻遮罩予以移除。儘管該上層n-GaN遮蔽層14D在此實施例中係於厚度方向上被完整地移除，但不以此為限。舉例言之，除了於厚度方向上完整地移除該上層n-GaN遮蔽層14D之外，部份之上層n-GaN遮蔽層14D係可於厚度方向被移除，或是部份之i-AlN遮蔽層係可於厚度方向上被移除。
之後，相似於前揭實施例，如第10D圖所示，於形成氮化矽薄膜(保護絕緣膜)10於整體表面後，場極板8係形成於該氮化矽薄膜10上並介於該閘極電極7及汲極電極6間。
MIS型之GaN-HEMT可由前揭步驟予以製成。
注意前揭實施例可為前揭第一實施例之變形，但並不以此為限，且可組構為前揭第二、第三、第四、或第五實施例之變形。
[第七實施例]
第七實施例之化合物半導體裝置係參酌圖式第11A至11D圖予以說明。
現揭實施例之化合物半導體裝置係相似於前揭第六實施例(參酌第9A圖至9D圖)在於，該遮蔽層14係形成為在該場極板8及汲極電極6間之區域者較位於該閘極電極7周圍者薄。然而，現揭實施例之不同處係在於閘極絕緣膜9亦係設置於在此區域的該氮化鎵基材半導體堆疊結構4上。於第11A至11D圖中，相同於前揭第六實施例(參酌第9A圖至9D圖)相同的構件係具有相同之元件符號。
具體言之，於此MIS型之GaN-HEMT中，閘極絕緣膜9係設置於該氮化鎵基材半導體堆疊結構4上，並設置於介於該場極板8及汲極電極6間之部分區域，以致該閘極絕緣膜9接觸該氮化鎵基材半導體堆疊結構4。換言之，於介於該場極板8及汲極電極6間之該部分區域未形成有n-GaN遮蔽層14A，以致該閘極絕緣膜9接觸於該氮化鎵基材半導體堆疊結構4之表面外露之該n-AlGaN電子供應層3。於此情形下，儘管該複數個絕緣膜9及10介於該場極板8及汲極電極6間之介面數量未小於位於該閘極電極7周圍之介面數量，但該遮蔽層14係形成為介於該場極板8及汲極電極6之間者較位於該閘極電極7周圍者薄。
藉由移除接觸n-AlGaN電子供應層3之頂部且具有較介於該場極板8及汲極電極6間之區域的該n-AlGaN電子供應層3之晶格常數大之該n-GaN遮蔽層14A，相似於前揭第六實施例，能增加於此區域之二維載子(2DEG)之濃度，亦即，載子濃度。這能抑制電流崩潰現象，因而實現較低之導通電阻。
為此目的，此化合物半導體裝置包括：具備i-GaN電子躍過層2、n-AlGaN電子供應層3、及n-GaN遮蔽層14A之氮化鎵基材半導體堆疊結構4；設置於該氮化鎵基材半導體堆疊結構4上之源極電極5、汲極電極6、及閘極電極7；場極板8，且其至少有一部份設置於介於該閘極電極7及汲極電極6間；以及複數個形成於該氮化鎵基材半導體堆疊結構4上之絕緣膜9及10，其中，該n-GaN遮蔽層14A(14)係形成為介於該場極板8及汲極電極6之間者較位於該閘極電極7周圍者薄。於此實施例中，該遮蔽層14係接觸電子供應層(載子供應層)3之頂部，且係為晶格常數較該電子供應層3大之半導體層。
接著，將描述製作現揭實施例之該MIS型之GaN-HEMT之方法。
首先，相似於前揭第六實施例之方式，如第11A圖所示，於半絕緣碳化矽(semi-insulating SiC)基板1上，i-GaN電子躍過層2、i-AlGaN間隔層(未圖示)、n-AlGaN電子供應層3、及n-GaN遮蔽層14A係藉由例如MOVPE技術依序沈積，以形成氮化鎵基材半導體堆疊結構4。
於前述步驟中，包括i-GaN電子躍過層2、n-AlGaN電子供應層3、及n-GaN遮蔽層14A之該氮化鎵基材半導體堆疊結構4係形成於該半絕緣碳化矽(semi-insulating SiC)基板1上。
隨後，例如位在介於該場極板形成區域及該汲極電極形成區域間之區域(於此範例中，係部份區域)形成具有開口之光阻遮罩(未圖示)。於介於該場極板形成區域及該汲極電極形成區域間之區域之該n-GaN遮蔽層14A係緊接著藉由該光阻遮罩，並透過例如以氯基底氣體進行之乾蝕刻予以移除。於此實施例中，儘管該n-GaN遮蔽層14A於厚度方向上被完整移除，但並不以此為限。舉例言之，除了於厚度方向上完整地移除該n-GaN遮蔽層14A外，係能於厚度方向上移除部份之該n-GaN遮蔽層14A、或是部份之該n-AlGaN電子供應層3。
接著，相似於前揭第六實施例之方式，氧化鋁薄膜(閘極絕緣膜)9係形成於整體表面上，如第11B圖所示。
接著，相似於前揭第六實施例之方式，於供源極電極及汲極電極形成之區域(以下，該源極電極形成區域及汲極電極形成區域)形成具有獨立開口之光阻遮罩(未圖示)。接著，如第11C圖所示，於該源極電極形成區域及汲極電極形成區域中之該氧化鋁薄膜9及n-GaN遮蔽層14A係透過該光阻遮罩，以例如由氟基底氣體或氯基底氣體進行之濕蝕刻或乾蝕刻予以移除。儘管該n-GaN遮蔽層14A在此實施例中係於厚度方向上完全地予以移除，但並不以此為限。舉例言之，除了令該n-GaN遮蔽層14A於厚度方向上完全地予以移除外，係可令部份之該n-GaN遮蔽層14A於厚度方向上予以移除，或是部份之該n-AlGaN電子供應層3係可於厚度方向上予以移除。
隨後，相似於前揭第六實施例之方式，形成源極電極5、汲極電極6、及閘極電極7。
之後，相似於前揭第六實施例之方式，如第11D圖所示，於形成氮化矽薄膜(保護絕緣膜)10於整體表面上之後，場極板8係形成於該氮化矽薄膜10上並介於該閘極電極7及汲極電極6間。
MIS型之GaN-HEMT係能藉由前揭之步驟予以製成。
其它細節係相似於前揭第一實施例，且不再予以贅述。
因此，根據現揭實施例之化合物半導體裝置係提供了抑制導通電阻之任何增加時增進耐電壓之優點，以致達成了具有二對立之特色即高耐電壓及低導通電阻之化合物半導體裝置。
注意前揭第六實施例之變形係能應用於前揭實施例中之該MIS型之GaN-HEMT。
亦即，儘管於前揭實施例中，該閘極絕緣膜9係為氧化鋁薄膜，且該保護絕緣膜10係為氮化矽薄膜，但這些絕緣膜之材質並非限定於這些特定之材質。舉例言之，鉭、鈦、矽、鋁、鉿或鋯之氧化物、氮化物、或氮氧化物係可應用於這些絕緣膜。再者，儘管形成於氮化鎵基材半導體堆疊結構4上之該複數個絕緣膜係藉由不同的構件予以構成，亦即，於前述實施例中，該閘極絕緣膜9係為氧化鋁薄膜且該保護絕緣膜10係為氮化矽薄膜，但並不以此為限，其能藉由相同的構件予以構成。
再者，儘管該n-GaN遮蔽層14A係於介於該場極板8及汲極電極6之部份區域被予以移除，以致該閘極絕緣膜9接觸該氮化鎵基材半導體堆疊結構4之表面，即前揭實施例之該n-AlGaN電子供應層3之表面，但並不以此為限。該n-GaN遮蔽層14A係能於介於該場極板8及汲極電極6間之至少一部份區域被予以移除，以致該閘極絕緣膜9接觸該氮化鎵基材半導體堆疊結構4之表面。
舉例言之，該氮化鎵基材半導體堆疊結構4可於介於該場極板8及汲極電極6間之整體區域被予以移除，以致該氧化鋁薄膜9接觸該氮化鎵基材半導體堆疊結構4之表面。具體言之，於介於該場極板8及汲極電極6之間之整體區域能未設置n-GaN遮蔽層14A，以致該氮化鎵基材半導體堆疊結構4之整體表面係用該閘極絕緣膜9予以覆蓋。再者，舉例言之，未設置有n-GaN遮蔽層14A之區域係能由介於該場極板8及汲極電極6間之區域延伸至該場極板8下方之區域。
此外，儘管於前揭實施例中，單一層n-GaN遮蔽層14A係提供以作為遮蔽層14，而該遮蔽層14(14A)介於該場極板8及汲極電極6之間者係較該閘極電極7周圍者薄，但並不以此為限。舉例言之，於多層結構中可設置有遮蔽層14，其中多層結構係氮化鎵基材半導體層所堆積者，且該遮蔽層14介於該場極板8及汲極電極6間者係較該閘極電極7周圍者薄。
舉例言之，相似於前揭第六實施例之變形，如第12D圖所示，可設置具有三層結構之遮蔽層14作為遮蔽層，其中三層結構係n-GaN遮蔽層14B、i-AlN遮蔽層14C、n-GaN遮蔽層14D依序堆疊者，且該遮蔽層14介於該場極板8及汲極電極6間者係能較該閘極電極7周圍者薄。具體言之，於具有依序堆疊之該n-GaN遮蔽層14B、i-AlN遮蔽層14C、n-GaN遮蔽層14D之三層結構中之遮蔽層14係能作為遮蔽層設置在該氮化鎵基材半導體堆疊結構4之最上層n-AlGaN電子供應層3上，且該最上層n-GaN遮蔽層14D係於介於該場極板8及汲極電極6之間之部份區域予以移除。注意，中間遮蔽層，即i-AlN遮蔽層14C亦被稱為第一半導體層，且上層遮蔽層，即該n-GaN遮蔽層14D亦被稱為第二半導體層。此外，該遮蔽層能包括第一半導體層及與該第一半導體層的頂部接觸之第二半導體層，且該第二半導體層能具有較該第一半導體層大之晶格常數。
相似於前揭第六實施例之變形之方式，如前所述，藉由移除上層n-GaN遮蔽層14D，該n-GaN遮蔽層14D係接觸中間i-AlN遮蔽層14C且具有較該i-AlN遮蔽層14C大之晶格常數，並介於該場極板8及該汲極電極6間，能夠增加此區域之二維載子之濃度，即載子濃度。這對更進一步抑制電流崩潰現象係具有助益。
於此情形中，儘管上層n-GaN遮蔽層14D於介於該場極板8及該汲極電極6間者係被予以移除，但並不以此為限。上層n-GaN遮蔽層14D介於該場極板8及該汲極電極6間者係能較位於該閘極電極7周圍者薄。注意“上層n-GaN遮蔽層14D(第二半導體層)較薄”係包括上層n-GaN遮蔽層14D(第二半導體層)之厚度係為零之情形，也就是，未形成有遮蔽層14。
於此情形中，未設置有n-GaN遮蔽層14D於介於該場極板8及該汲極電極6間之部份區域，以致該閘極絕緣膜9接觸顯露於該氮化鎵基材半導體堆疊結構4表面之i-AlN遮蔽層14C。於此情形中，儘管該複數個絕緣膜9及10介於該場極板8及該汲極電極6之間者之介面數量沒有較位於該閘極電極7周圍者之介面數量少，但該遮蔽層14介於場極板8及該汲極電極6之間者係較位於該閘極電極7周圍者薄。具體言之，上層n-GaN遮蔽層14D(第二半導體層)介於場極板8及該汲極電極6之間者係較位於該閘極電極7周圍者薄。
儘管該遮蔽層14藉由移除介於場極板8及該汲極電極6間之上層n-GaN遮蔽層14D而形成令介於場極板8及該汲極電極6之間者較位於該閘極電極7周圍者薄之情形，但並不以此為限。舉例言之，該遮蔽層14藉由移除介於場極板8及該汲極電極6間位於三層結構之該遮蔽層14而形成令介於場極板8及該汲極電極6之間者較位於該閘極電極7周圍者薄之形式。具體言之，於n-GaN遮蔽層14B、i-AlN遮蔽層14C、及n-GaN遮蔽層14D堆疊而成之三層結構中之遮蔽層14可設置於該氮化鎵基材半導體堆疊結構4之最上層n-AlGaN電子供應層3上，且該遮蔽層14介於場極板8及該汲極電極6之間者係能被予以移除。由於接觸該n-AlGaN電子供應層3之頂部且具有較該n-AlGaN電子供應層3大之晶格常數的該n-GaN遮蔽層14B於介於場極板8及該汲極電極6間之區域被予以移除，所以此結構以相似於前揭實施例之方式提供了相同於前述實施例之優點。注意較下層之該遮蔽層，即該n-GaN遮蔽層14B，也被稱為第三半導體層。再者，該遮蔽層能包括第一半導體層、接觸於該第一半導體層之頂部之第二半導體層、及接觸於該電子供應層3(載子供應層)之頂部之第三半導體層，且該第二半導體層能具有較該第一半導體層大之晶格常數，該第三半導體層能具有較該電子供應層3大之晶格常數。再者，由於具有較中間i-AlN遮蔽層14C大之晶格常數的上層n-GaN遮蔽層14D係於場極板8及該汲極電極6之間之區域被予以移除，所以能藉由相似於前揭實施例之變形之方式提供相似於前揭實施例之變形之優點。
具有如前所述之三層結構之遮蔽層14之MIS型之GaN-HEMT係能藉由下述步驟予以製成。
具體言之，相似於前揭第六實施例之變形之方式，如第12A圖所示，於半絕緣碳化矽(semi-insulating SiC)基板1上，i-GaN電子躍過層2、i-AlGaN間隔層(未圖示)、及n-AlGaN電子供應層3係依序沈積。之後，n-GaN遮蔽層14B、i-AlN遮蔽層14C、及n-GaN遮蔽層14D更依序沈積以形成氮化鎵基材半導體堆疊結構4。
於前揭步驟中，該氮化鎵基材半導體堆疊結構4係包括形成於該半絕緣碳化矽(semi-insulating SiC)基板1上之i-GaN電子躍過層2、n-AlGaN電子供應層3、n-GaN遮蔽層14B、i-AlN遮蔽層14C、及n-GaN遮蔽層14D。
接著，相似於前揭實施例之方式，上層n-GaN遮蔽層14D介於該場極板形成區域及汲極形成區域間之區域(於此範例中，係部份區域)係予以移除。儘管上層n-GaN遮蔽層14D在此實施例中係於厚度方向上完整地予以移除，但並不以此為限。舉例言之，除了於厚度方向上完整地移除上層n-GaN遮蔽層14D之外，係可於厚度方向移除部份之上層n-GaN遮蔽層14D，或者可於厚度方向移除部份之i-AlN遮蔽層14C。
接著，相似於前揭實施例之方式，氧化鋁薄膜(保護絕緣膜)9係形成於整體表面上，如第12B圖所示。
隨後，相似於前揭第六實施例之變形之方式，如第12C圖所示，該氧化鋁薄膜9、n-GaN遮蔽層14D、i-AlN遮蔽層14C、及n-GaN遮蔽層14B係於該源極電極形成區域及汲極電極形成區域予以移除。
隨後，相似於前揭實施例之方式，形成源極電極5、汲極電極6、及閘極電極7。
之後，相似於前揭實施例之方式，如第12D圖所示，於整體表面上形成氮化矽薄膜(保護絕緣膜)10後，場極板8係形成於該氮化矽薄膜10上並介於該閘極電極7及汲極電極6之間。
MIS型之GaN-HEMT能藉由前揭之步驟予以製成。
[第八實施例]
根據第八實施例之化合物半導體裝置係將參照第13A至13D圖予以描述。
前揭第一實施例(參閱第1圖)係增加了絕緣膜之介面數量以於高壓操作期間抑制該絕緣膜之介面之電子陷阱。此實施例之不同處係在於該絕緣膜之介面係遠離於氮化物半導體堆疊結構之表面。
為了此目的，MIS型之GaN-HEMT係包括設置於氮化鎵基材半導體堆疊結構4及閘極電極7之間之閘極絕緣膜9，及覆蓋表面之保護絕緣膜10，作為複數個絕緣膜，如第13D圖所示，且另包括位於場極板8及汲極電極6之間且接觸該氮化鎵基材半導體堆疊結構4之絕緣膜15。此實施例包括位於該氮化鎵基材半導體堆疊結構4及該閘極絕緣膜9之間之該絕緣膜15，並設置於該場極板8及汲極電極6間之部份區域或全部區域。以此方式，該氮化鎵基材半導體堆疊結構4之表面係以一結構予以覆蓋，該結構係具有二絕緣膜9及10堆疊於該閘極電極7之周圍；同時，亦被另一結構予以覆蓋，該結構位於該場極板8及汲極電極6之間且具有三層絕緣膜9、10、15。注意該保護絕緣膜10亦被稱為上層絕緣膜。該絕緣膜15亦被稱為保護絕緣膜或下層絕緣膜。於第13A至13D圖中，相似於前揭第一實施例(參閱第1圖)之構件係藉由相同之元件符號予以標示。
該絕緣膜15係較該閘極絕緣膜9及保護絕緣膜10之總膜厚度為厚。具體言之，位於該場極板8及汲極電極6之間且接觸該氮化鎵基材半導體堆疊結構4之該絕緣膜15係較位於該場極板8及該氮化鎵基材半導體堆疊結構4之間之該絕緣膜9、10之總膜厚度為厚。
於此實施例中，該絕緣膜15係覆蓋於該氮化鎵基材半導體堆疊結構4之表面。於此實施例中，舉例言之，該絕緣膜15係為氮化矽膜。
於此實施例中，該閘極絕緣膜9係覆蓋於該氮化鎵基材半導體堆疊結構4及該絕緣膜15之表面，且由該閘極電極7之正下方延伸至該源極電極5及該汲極電極6。於此實施例中，舉例言之，該閘極絕緣膜9係為氧化鋁薄膜。
該保護絕緣膜10係覆蓋該閘極電極7及閘極絕緣膜9之表面，且由該閘極電極7之上方延伸至該源極電極5及該汲極電極6。於此實施例中，舉例言之，該保護絕緣膜10係為氮化矽薄膜。
如前所述，於此MIS型之GaN-HEMT中，藉由於該氮化鎵基材半導體堆疊結構4及閘極絕緣膜9之間，以及介於該場極板8及汲極電極6間之部份或全部區域設置該絕緣膜15，介於該場極板8及汲極電極6間之介面係遠離該氮化鎵基材半導體堆疊結構4之表面。此組構能於高壓操作期間抑制該複數個絕緣膜9、10之介面之電子陷阱。換言之，於高壓操作期間能減少複數個絕緣膜9、10、15之介面之陷阱密度。再者，於複數個絕緣膜9、10、15之介面被捕捉之電子之不利影響係能被減少。
接著，將描述根據現揭實施例之MIS之GaN-HEMT之製造方法。
首先，相似於前揭第一實施例之方式，如第13A圖所示，於半絕緣碳化矽(semi-insulating SiC)基板1上，i-GaN電子躍過層2、i-AlGaN間隔層(未圖示)、及n-AlGaN電子供應層3係依序沈積，以形成氮化鎵基材半導體堆疊結構4。於前揭步驟中，包括該i-GaN電子躍過層2及n-AlGaN電子供應層3之該氮化鎵基材半導體堆疊結構4係形成於該半絕緣碳化矽(semi-insulating SiC)基板1上。
接著，如第13B圖所示，氮化矽薄膜(絕緣膜)15係形成於介於該場極板形成區域及汲極電極形成區域間之區域(於此實施例中，係部份區域)。於此範例中，該氮化矽薄膜15係具有約1 μm之厚度。
具體言之，藉由例如為電漿CVD技術於整體表面上形成該氮化矽薄膜後，光阻遮罩(未圖示)係由如光微影技術形成於介於該場極板形成區域及汲極電極形成區域間之區域。除了介於該場極板形成區域及汲極電極形成區域間之區域外之該氮化矽薄膜係接著藉由此光阻遮罩以濕蝕刻或乾蝕刻技術等技術予以移除，以形成該氮化矽薄15。
接著，相似於前揭第一實施例之方式，氧化鋁薄膜(閘極絕緣膜)9係形成於整體表面上，如第13C圖所示。於此實施例中，該氧化鋁薄膜9係具有約50 nm之厚度。
隨後，相似於前揭第一實施例之方式，於該源極電極形成區域及汲極電極形成區域移除該氧化鋁薄膜9後，形成源極電極5及汲極電極6。
接著，相似於前揭第一實施例之方式，閘極電極7係形成於該氧化鋁薄膜9上並位於該閘極電極形成區域。
隨後，相似於前揭第一實施例之方式，如第13D圖所示，氮化矽薄膜(保護絕緣膜)10係形成於整體表面上。於此實施例中，該氮化矽薄膜10係具有約200 nm之厚度。
隨後，場極板8係形成於該氮化矽薄膜10上並介於該閘極電極7及汲極電極6之間。
MIS型之GaN-HEMT能藉由前述步驟予以製成。
其它相似於前揭第一實施例之細節及其描述係予以省略。
據此，由於高壓操作期間複數個絕緣膜9、10、15之介面之電子陷阱被抑制且複數個絕緣膜9、10、15之介面所捕捉之電子之不利影響係能被減少，所以根據此實施例之化合物半導體裝置係能抑制電流崩潰之增加，電流崩潰之增加會導致導通電阻之增加。具體言之，現揭實施例之化合物半導體裝置係提供了於抑制任何導通電阻之增加時增進耐電壓之優點，其提供了具有二對立之特色即較高之耐電壓及較低之導通電阻之化合物半導體裝置。
注意前揭第一實施例之變形係能應用於此揭之實施例。
亦即，儘管該絕緣膜15係為氮化矽膜，該閘極絕緣膜9係為氧化鋁薄膜，且於前揭實施例中該保護絕緣膜10係為氮化矽薄膜，但這些絕緣膜之材質並未限定於這些特定之材質。舉例言之，鉭、鈦、矽、鋁、鉿或鋯之氧化物、氮化物、或氮氧化物係可應用於這些絕緣膜。再者，儘管該絕緣膜係由不同之材質予以製成，即於前揭實施例中，該閘極絕緣膜9係為氧化鋁薄膜，該絕緣膜15及保護絕緣膜10係氮化矽膜，但並不以此為限，且可藉由相同之構件予以製成。
再者，於前揭實施例中，該閘極絕緣膜9及該保護絕緣膜10係設置為絕緣膜並位於該場極板8及該氮化鎵基材半導體堆疊結構4之間，但並不以此為限。舉例言之，閘極絕緣膜9能設置於介於該氮化物半導體堆疊結構4及該閘極電極7之間，作為位於該場極板8及該氮化鎵基材半導體堆疊結構4之間之絕緣膜。換言之，前揭第八實施例能與第四實施例予以結合。
注意前揭實施例係被描述為第一實施例之變形，但並不以此為限，且其可組構為前揭第二、第三、第四、第五、第六或第七實施例之變形。
[其它實施例]
注意現行之揭露並未限定於實施例之特定組構及前揭之變形，且能以不脫離現行揭露之精神的情況下以不同之方式進行修改。
舉例言之，於前述實施例及其變形中，構成任一前揭實施例及其變形之化合物半導體裝置的化合物半導體堆疊結構係不受限於前述實施例及其變形中的氮化物半導體堆疊結構，並且也可使用其它氮化物半導體堆疊結構。舉例言之，能使用任何適當的、能製成具有閘極絕緣膜之MIS型電晶體之氮化物半導體堆疊結構。舉例言之，可使用用以構成場效電晶體之氮化物半導體堆疊結構，例如應用氮化物半導體之場效電晶體。注意氮化物半導體堆疊結構亦被稱為半導體磊晶結構。
再者，儘管碳化矽基板係應用於前揭實施例及其變形，但並不以此為限。舉例言之，其它基板，包括藍寶石基板或例如為矽基板及砷化鎵基板之半導體基板，亦能被予以使用。再者，儘管半絕緣基板係應用於前揭實施例及其變形，但並不以此為限。舉例言之，亦可使用具有n型或p型導電性之基板。
再者，前揭實施例及其變形之源極、汲極、及閘極電極之層結構係不受限於前揭實施例及其變形之特定層結構，且亦可使用任何其它之層結構。舉例言之，前揭實施例及其變形之源極、汲極、及閘極電極之層結構能為單層或多層。再者，形成前揭實施例及其變形之源極、汲極、及閘極電極之技術係僅為例示，且亦能使用其它技術。
再者，舉例言之，儘管執行退火程序以建立前揭實施例及其變形中之源極電極及汲極電極之歐姆接觸特性，但並不以此為限。可省略用於建立源極電極及汲極電極之歐姆接觸特性之退火程序，只要能不藉由退火程序即能建立該歐姆接觸特性。再者，於前揭實施例及其變形中，儘管該閘極電極未經歷退火程序，但能對該閘極電極執行退火程序。
在此所述之所有範例與條件語言係用於教育目的，以幫助讀者了解本發明以及發明者進一步提升技術的概念，且不被視為對所提之範例和條件有所限制，而說明書中之此等範例的組織也與本發明的優勢和劣勢無關。雖然已詳細描述實施例，但應了解到可在不脫離本發明之精神和範圍的情況下作出各種改變、替換和變化
1．．．半絕緣碳化矽基板
2．．．i型氮化鎵(i-GaN)電子躍過層
3．．．n型氮化鋁鎵(n-AlGaN)電子供應層
4．．．氮化鎵基材(GaN-based)半導體堆疊結構
5．．．源極電極
6．．．汲極電極
7．．．閘極電極
8．．．場極板
9．．．閘極絕緣膜、AlO
10．．．保護絕緣膜、SiN
11．．．氧化鋁薄膜、絕緣膜
12．．．類鑽碳(DLC)薄膜、絕緣膜
13．．．閘極凹座
14．．．遮蔽層
14A．．．n-GaN遮蔽層
14B．．．n-GaN遮蔽層
14C．．．i-AlN遮蔽層
14D．．．n-GaN遮蔽層
第1圖係為根據第一實施例說明化合物半導體裝置之結構之截面示意圖；
第2A至2D圖係為根據該第一實施例說明製造該化合物半導體裝置之方法之截面示意圖；
第3A至3C圖係為根據該第一實施例之變形例說明該化合物半導體裝置之結構之截面示意圖；
第4A至4D圖係為根據該第一實施例之變形例說明該化合物半導體裝置之結構之截面示意圖及製造方法；
第5A至5D圖係為根據第二實施例說明化合物半導體裝置之結構及製造方法之截面示意圖；
第6A至6D圖係為根據第三實施例說明化合物半導體裝置之結構及製造方法之截面示意圖；
第7A至7D圖係為根據第四實施例說明化合物半導體裝置之結構及製造方法之截面示意圖；
第8A至8D圖係為根據第五實施例說明化合物半導體裝置之結構及製造方法之截面示意圖；
第9A至9D圖係為根據第六實施例說明化合物半導體裝置之結構及製造方法之截面示意圖；
第10A至10D圖係為根據第六實施例之變形例說明化合物半導體裝置之結構及製造方法之截面示意圖；
第11A至11D圖係為根據第七實施例說明化合物半導體裝置之結構及製造方法之截面示意圖；
第12A至12D圖係為根據第七實施例之變形例說明化合物半導體裝置之結構及製造方法之截面示意圖；以及
第13A至13D圖係為根據第八實施例說明化合物半導體裝置之結構及製造方法之截面示意圖。
1．．．半絕緣碳化矽基板
2．．．i型氮化鎵(i-GaN)電子躍過層
3．．．n型氮化鋁鎵(n-AlGaN)電子供應層
4．．．氮化鎵基材(GaN-based)半導體堆疊結構
5．．．源極電極
6．．．汲極電極
7．．．閘極電極
8．．．場極板
9．．．閘極絕緣膜、AlO
10．．．保護絕緣膜、SiN

Claims (10)

  1. 一種化合物半導體裝置，係包括：氮化物半導體堆疊結構，係包括載子躍過層及載子供應層；源極電極及汲極電極，係設置於該氮化物半導體堆疊結構上；閘極電極，係設置於該源極電極及該汲極電極間，並設置於該氮化物半導體堆疊結構上；場極板，係至少部份地形成於該閘極電極及該汲極電極間；複數個絕緣膜，係形成於該氮化物半導體堆疊結構上，其中，該複數個絕緣膜介於該場極板及該汲極電極之間之介面數量係小於位於該閘極電極周圍之介面數量；以及該複數個絕緣膜係包括設置在該氮化物半導體堆疊結構及閘極電極之間之閘極絕緣膜以及覆蓋表面之保護絕緣膜，其中該保護絕緣膜係於該場極板及該汲極電極之間接觸該氮化物半導體堆疊結構，且於該閘極電極周圍接觸該閘極絕緣膜。
  2. 如申請專利範圍第1項所述之化合物半導體裝置，其中，該保護絕緣膜係包含複數個保護絕緣膜，而該複數個保護絕緣膜之最上層保護絕緣膜係於該場極板及該汲極電極之間接觸該氮化物半導體堆疊結構，且該複數個保護絕緣膜之最下層保護絕緣膜係於該閘極電 極之周圍接觸該閘極絕緣膜。
  3. 一種化合物半導體裝置，係包括：氮化物半導體堆疊結構，係包括載子躍過層及載子供應層；源極電極及汲極電極，係設置於該氮化物半導體堆疊結構上；閘極電極，係設置於該源極電極及該汲極電極間，並設置於該氮化物半導體堆疊結構上；場極板，係至少部份地形成於該閘極電極及該汲極電極間；複數個絕緣膜，係形成於該氮化物半導體堆疊結構上，其中，該複數個絕緣膜介於該場極板及該汲極電極之間之介面數量係小於位於該閘極電極周圍之介面數量；以及該複數個絕緣膜係包括設置在該氮化物半導體堆疊結構及閘極電極之間之閘極絕緣膜以及覆蓋表面之保護絕緣膜，且該保護絕緣膜係包含複數個保護絕緣膜，而該複數個保護絕緣膜之最上層保護絕緣膜係於該場極板及該汲極電極之間接觸該閘極絕緣膜，且該複數個保護絕緣膜之最下層保護絕緣膜係於該閘極電極之周圍接觸該閘極絕緣膜。
  4. 一種化合物半導體裝置，係包括：氮化物半導體堆疊結構，係包括載子躍過層及載子供應層； 源極電極及汲極電極，係形成於該氮化物半導體堆疊結構上；閘極電極，係設置於該源極電極及該汲極電極間，並設置於該氮化物半導體堆疊結構上；場極板，係至少部份設置於該閘極電極及該汲極電極間；以及複數個絕緣膜，係形成於該氮化物半導體堆疊結構上，其中，該複數個絕緣膜中位於該場極板及該汲極電極之間且接觸該氮化物半導體堆疊結構之絕緣膜之膜厚度係較位於該場極板及該氮化物半導體堆疊結構之間之絕緣膜之總膜厚度為大。
  5. 如申請專利範圍第4項所述之化合物半導體裝置，其中，位於該場極板及該氮化物半導體堆疊結構之間的該絕緣膜包括設置於該氮化物半導體堆疊結構及該閘極電極之間之閘極絕緣膜以及覆蓋表面之保護絕緣膜。
  6. 如申請專利範圍第4項所述之化合物半導體裝置，其中，位於該場極板及該氮化物半導體堆疊結構之間的該絕緣膜包括設置於該氮化物半導體堆疊結構及該閘極電極之間之閘極絕緣膜。
  7. 如申請專利範圍第1至6項之任一者所述之化合物半導體裝置，其中，該氮化物半導體堆疊結構另具備遮蔽層，且該遮蔽層介於該場極板及該汲極電極之間者係較位於該閘極電極周圍者薄。
  8. 如申請專利範圍第7項所述之化合物半導體裝置，其中，該遮蔽層係為接觸該載子供應層之頂部之半導體層，且具有較該載子供應層大之晶格常數。
  9. 如申請專利範圍第7項所述之化合物半導體裝置，其中，該遮蔽層係具備第一半導體層，以及接觸該第一半導體層頂部之第二半導體層，且該第二半導體層係具有較該第一半導體層大之晶格常數。
  10. 一種化合物半導體裝置，係包括：氮化物半導體堆疊結構，係包括載子躍過層、載子供應層、及遮蔽層；源極電極及汲極電極，係設置於該氮化物半導體堆疊結構上；閘極電極，係位於該源極電極及該汲極電極之間，且設置於該氮化物半導體堆疊結構上；場極板，係至少部份設置於該閘極電極及該汲極電極間；以及複數個絕緣膜，係形成於該氮化物半導體堆疊結構上，其中，該遮蔽層介於該場極板及該汲極電極之間者係較位於該閘極電極周圍者薄。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136364B2 (en) 2009-09-16 2015-09-15 Power Integrations, Inc. Field effect transistor with access region recharge
US8772833B2 (en) * 2011-09-21 2014-07-08 Electronics And Telecommunications Research Institute Power semiconductor device and fabrication method thereof
US10002957B2 (en) * 2011-12-21 2018-06-19 Power Integrations, Inc. Shield wrap for a heterostructure field effect transistor
JP6054621B2 (ja) * 2012-03-30 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6050018B2 (ja) * 2012-04-04 2016-12-21 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6004319B2 (ja) * 2012-04-06 2016-10-05 住友電工デバイス・イノベーション株式会社 半導体装置および半導体装置の製造方法
US9245879B2 (en) 2012-06-29 2016-01-26 Power Integrations, Inc. Static discharge system
US20140001479A1 (en) * 2012-06-29 2014-01-02 Power Integrations, Inc. Switching device with charge distribution structure
US10192981B2 (en) * 2012-06-29 2019-01-29 Power Integrations, Inc. Switching device with charge distribution structure
CN103828030B (zh) * 2012-08-10 2017-11-10 日本碍子株式会社 半导体元件、hemt元件、以及半导体元件的制造方法
JP6268366B2 (ja) * 2012-09-28 2018-01-31 パナソニックＩｐマネジメント株式会社 半導体装置
JP2014107423A (ja) * 2012-11-28 2014-06-09 Mitsubishi Electric Corp ヘテロ接合電界効果トランジスタ及びその製造方法
US9178016B2 (en) * 2013-03-01 2015-11-03 Infineon Technologies Austria Ag Charge protection for III-nitride devices
JP2015056457A (ja) * 2013-09-10 2015-03-23 株式会社東芝 半導体装置
CN103594508A (zh) * 2013-11-26 2014-02-19 电子科技大学 一种栅单场板的氮化镓高电子迁移率晶体管
KR102154336B1 (ko) * 2014-01-09 2020-09-10 한국전자통신연구원 고전압 구동용 전계효과 트랜지스터 및 제조 방법
JP2015195288A (ja) * 2014-03-31 2015-11-05 住友電工デバイス・イノベーション株式会社 半導体装置及び半導体装置の製造方法
JP6055799B2 (ja) 2014-07-29 2016-12-27 株式会社豊田中央研究所 半導体装置とその製造方法
US9640623B2 (en) * 2014-10-17 2017-05-02 Cree, Inc. Semiconductor device with improved field plate
US9559161B2 (en) * 2014-11-13 2017-01-31 Infineon Technologies Austria Ag Patterned back-barrier for III-nitride semiconductor devices
US9590087B2 (en) 2014-11-13 2017-03-07 Infineon Technologies Austria Ag Compound gated semiconductor device having semiconductor field plate
US9941384B2 (en) 2015-08-29 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
JP6659283B2 (ja) 2015-09-14 2020-03-04 株式会社東芝 半導体装置
JP6701767B2 (ja) * 2015-09-22 2020-05-27 株式会社デンソー 半導体装置
JP6641868B2 (ja) * 2015-10-09 2020-02-05 株式会社デンソー 窒化物半導体装置
US10056478B2 (en) * 2015-11-06 2018-08-21 Taiwan Semiconductor Manufacturing Company Ltd. High-electron-mobility transistor and manufacturing method thereof
JPWO2018037530A1 (ja) * 2016-08-25 2018-08-23 三菱電機株式会社 半導体装置およびその製造方法
CN107170799B (zh) * 2017-03-29 2019-10-11 西安电子科技大学 浮空栅-漏复合场板垂直型电力电子器件
CN110741461B (zh) * 2017-06-07 2023-09-26 三菱电机株式会社 半导体装置的制造方法
JP6874586B2 (ja) * 2017-08-09 2021-05-19 富士通株式会社 半導体装置、及び半導体装置の製造方法
JP2019047055A (ja) * 2017-09-06 2019-03-22 住友電気工業株式会社 トランジスタ
US10720497B2 (en) * 2017-10-24 2020-07-21 Raytheon Company Transistor having low capacitance field plate structure
US10971624B2 (en) * 2018-03-19 2021-04-06 Macronix International Co., Ltd. High-voltage transistor devices with two-step field plate structures
JP7167694B2 (ja) * 2018-12-20 2022-11-09 富士通株式会社 化合物半導体装置の製造方法
JP2020150193A (ja) 2019-03-15 2020-09-17 株式会社東芝 半導体装置
US11127847B2 (en) * 2019-05-16 2021-09-21 Vanguard International Semiconductor Corporation Semiconductor devices having a gate field plate including an extension portion and methods for fabricating the semiconductor device
JP7371384B2 (ja) * 2019-08-01 2023-10-31 富士通株式会社 化合物半導体装置及びその製造方法
JP6773873B2 (ja) * 2019-11-19 2020-10-21 株式会社東芝 半導体装置
JP2021114588A (ja) * 2020-01-21 2021-08-05 富士通株式会社 半導体装置、半導体装置の製造方法及び電子装置
US20220102344A1 (en) * 2020-09-25 2022-03-31 Intel Corporation Gallium nitride (gan) three-dimensional integrated circuit technology
US20230253486A1 (en) * 2022-02-09 2023-08-10 Infineon Technologies Austria Ag Type iii-v semiconductor device with structured passivation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050110042A1 (en) * 2003-01-29 2005-05-26 Wataru Saito Power semiconductor device
US20090140262A1 (en) * 2006-09-20 2009-06-04 Fujitsu Limited Field-effect transistor
US20100155781A1 (en) * 2006-03-31 2010-06-24 Sanken Electric Co., Ltd. Monolithic integrated circuit of a field-effect semiconductor device and a diode

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3417013B2 (ja) * 1993-10-18 2003-06-16 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ
JP3111985B2 (ja) * 1998-06-16 2000-11-27 日本電気株式会社 電界効果型トランジスタ
GB0107405D0 (en) * 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
JP3744381B2 (ja) * 2001-05-17 2006-02-08 日本電気株式会社 電界効果型トランジスタ
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
US6870219B2 (en) * 2002-07-31 2005-03-22 Motorola, Inc. Field effect transistor and method of manufacturing same
JP4385205B2 (ja) * 2002-12-16 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP4385206B2 (ja) * 2003-01-07 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP4179539B2 (ja) * 2003-01-15 2008-11-12 富士通株式会社 化合物半導体装置及びその製造方法
JP2004266185A (ja) * 2003-03-04 2004-09-24 Renesas Technology Corp 半導体装置およびその製造方法
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US11791385B2 (en) * 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
WO2006132418A1 (ja) * 2005-06-10 2006-12-14 Nec Corporation 電界効果トランジスタ
EP1901342A4 (en) * 2005-06-10 2009-07-22 Nec Corp FIELD EFFECT TRANSISTOR
JP2007194588A (ja) * 2005-12-20 2007-08-02 Sony Corp 電界効果トランジスタ及びこの電界効果トランジスタを備えた半導体装置並びに半導体装置の製造方法
JP5065595B2 (ja) * 2005-12-28 2012-11-07 株式会社東芝 窒化物系半導体装置
JP5307973B2 (ja) * 2006-02-24 2013-10-02 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US7388236B2 (en) * 2006-03-29 2008-06-17 Cree, Inc. High efficiency and/or high power density wide bandgap transistors
JP5065616B2 (ja) * 2006-04-21 2012-11-07 株式会社東芝 窒化物半導体素子
US8354726B2 (en) 2006-05-19 2013-01-15 Panasonic Corporation Semiconductor device and method for fabricating the same
PT2080228T (pt) * 2006-10-04 2020-12-23 Leonardo Spa Dispositivo de alimentação de transístor pseudomórfico de alta mobilidade de eletrões (phemt) com tensão de alimentação única e processo para o fabrico do mesmo
US7692263B2 (en) * 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
JP2008277640A (ja) * 2007-05-02 2008-11-13 Toshiba Corp 窒化物半導体素子
WO2009038809A1 (en) * 2007-09-20 2009-03-26 International Rectifier Corporation Enhancement mode iii-nitride semiconductor device with reduced electric field between the gate and the drain
JP5386829B2 (ja) * 2008-01-30 2014-01-15 富士通株式会社 半導体装置
JP5499441B2 (ja) * 2008-04-01 2014-05-21 沖電気工業株式会社 半導体装置及びその製造方法
JP5723082B2 (ja) * 2008-06-27 2015-05-27 富士通株式会社 半導体装置及びその製造方法
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
JP2010050347A (ja) * 2008-08-22 2010-03-04 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010147349A (ja) * 2008-12-19 2010-07-01 Advantest Corp 半導体装置、半導体装置の製造方法およびスイッチ回路
JP5487615B2 (ja) * 2008-12-24 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
US7884394B2 (en) * 2009-02-09 2011-02-08 Transphorm Inc. III-nitride devices and circuits
JP5534701B2 (ja) * 2009-04-14 2014-07-02 三菱電機株式会社 半導体装置
WO2010122628A1 (ja) * 2009-04-20 2010-10-28 富士通株式会社 化合物半導体装置及びその製造方法
JP5649347B2 (ja) * 2010-07-20 2015-01-07 住友電工デバイス・イノベーション株式会社 半導体装置
JP5655424B2 (ja) * 2010-08-09 2015-01-21 サンケン電気株式会社 化合物半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050110042A1 (en) * 2003-01-29 2005-05-26 Wataru Saito Power semiconductor device
US20100155781A1 (en) * 2006-03-31 2010-06-24 Sanken Electric Co., Ltd. Monolithic integrated circuit of a field-effect semiconductor device and a diode
US20090140262A1 (en) * 2006-09-20 2009-06-04 Fujitsu Limited Field-effect transistor

Also Published As

Publication number Publication date
TW201251009A (en) 2012-12-16
CN102651386B (zh) 2015-03-25
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JP2012175018A (ja) 2012-09-10
US20120217544A1 (en) 2012-08-30
US9093512B2 (en) 2015-07-28
JP5776217B2 (ja) 2015-09-09

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