JP6701767B2 - 半導体装置 - Google Patents

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Description

本発明は、導電性の基板の上に、窒化ガリウム（以下、ＧａＮという）の上に窒化アルミニウムガリウム（以下、ＡｌＧａＮという）を積層するなど、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層とによるヘテロジャンクション構造を備えた半導体装置に関する。
一般的に、ヘテロジャンクション構造を有した横型デバイスでは、阻止電圧とオン抵抗との間にトレードオフの関係が存在していることから、一方を改善すると他方が犠牲になる傾向にある。このため、半導体素子の特性の更なる向上を図るためには、阻止電圧とオン抵抗の間のトレードオフの関係を改善することが必要となる。
これに対し、阻止電圧とオン抵抗の間のトレードオフの関係を改善できる素子構造が特許文献１に提案されている。具体的には、ダイオードやトランジスタなどの半導体素子において、ドリフト領域での２次元電子ガス（以下、２ＤＥＧという）および２次元ホールガス（以下、２ＤＨＧという）の量を同じとした構造とすることで、耐圧特性、つまり阻止電圧の向上を図っている。
特許第５３４４４４５号公報
しかしながら、上記構造が有効なのは、基板が絶縁体である場合に限られ、導電性の基板の上にヘテロジャンクション構造を形成した構造のＧａＮデバイスでは阻止電圧の向上を図ることができない。
本発明者らが比較例を用いて検討を行ったところ、電位分布の偏りによって一部の電極に高電圧が掛かることが確認された。具体的には、導電性の基板上にＧａＮデバイスを形成し、負極（例えばカソード電極もしくはソース電極）側を０Ｖとし、正極（例えばアノード電極もしくはドレイン電極）側に６５０Ｖを印加するというシミュレーションを行った。その結果、図２０に示すように電位分布に偏りが生じ、紙面右側に配置した正極側において等電位線の間隔が狭くなった。つまり、正極に対して高電界が掛かることが判った。この場合、正極近傍において電界集中が発生し、耐圧が低下することになる。したがって、導電性の基板の上にＧａＮデバイスを形成する場合、ドリフト領域における２ＤＥＧと２ＤＨＧの量を同じにしても阻止電圧とオン抵抗のトレードオフの関係を改善することができない。すなわち、２ＤＥＧと２ＤＨＧの量を同じにするのではなく、２ＤＥＧと２ＤＨＧの量を異ならせてチャージバランスを強制的に崩す必要がある。
本発明は上記点に鑑みて、導電性の基板の上にＧａＮデバイスを形成する半導体装置において、阻止電圧の向上とオン抵抗の低下を実現することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、導電性の基板（１）と、基板上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体層（２）および第１のＧａＮ系半導体層よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体層（３）を有するヘテロジャンクション構造を少なくとも１つ備えたチャネル形成層と、第２のＧａＮ系半導体層に接して形成され、互いに離されて形成された第１電極（４）および第２電極（５）と、を有し、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層との界面における第１のＧａＮ系半導体層側に、分極で生成される２ＤＥＧによるキャリアが形成されることで電流を流す半導体装置であって、第１のＧａＮ系半導体層の分極による電荷を含めて、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層に含まれる電荷の総固定電荷量が０．５×１０１３〜１．５×１０１３ｃｍ−２の範囲内とされ、基板が接地電位とされている。
具体的には、請求項１に記載の発明では、第１電極をゲート電極とすると共に第２電極をドレイン電極とし、第２のＧａＮ系半導体層に接するように、第１電極を挟んで第２電極の反対側にソース電極を構成する第３電極（７）を備え、さらに、第１電極と第２電極との間において、第２のＧａＮ系半導体層の上にＧａＮ系半導体にて構成された電界緩和層（８）が備えられていると共に、該電界緩和層の上に第３電極と同電位とされる第４電極（９）が備えられることで、第１電極と第２電極および第３電極の３端子に加えて、第４電極を含めた４端子を有している。そして、第４電極と第２電極との間の距離（Ｌ）が第１のＧａＮ系半導体層および第２のＧａＮ系半導体層によるヘテロジャンクション構造の厚み（Ｄ）よりも長くされ、ドリフト領域を構成する第４電極と第２電極との間において、第１のＧａＮ系半導体層の分極による電荷を含めて、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層に含まれる電荷の総固定電荷量が０．５×１０ １３ 〜１．５×１０ １３ ｃｍ −２ の範囲内とされ、電界緩和層がｉ型のＧａＮ層もしくはｐ型のＧａＮ層によって構成されている。
このように、第１のＧａＮ系半導体層の分極による電荷を含めて、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層に含まれる電荷の総固定電荷量を０．５×１０13〜１．５×１０13ｃｍ-2の範囲内となるようにしている。このようにすることで、導電性の基板の上にＧａＮデバイスを備えた半導体装置においても阻止電圧の向上、つまり耐圧向上を図ることが可能となる。したがって、２ＤＥＧチャネルを用いることで低オン抵抗を実現できることから、阻止電圧の向上とオン抵抗の低下を実現できる半導体装置とすることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
本発明の第１実施形態にかかる半導体装置の断面図である。 ＧａＮ層２の表面近傍の総固定電荷量が０．５×１０13ｃｍ-2未満の場合の電位分布のシミュレーション結果を示す図である。 ＧａＮ層２の表面近傍の総固定電荷量が０．５×１０13〜１．５×１０13ｃｍ-2の範囲内となる場合の電位分布のシミュレーション結果を示す図である。 ＧａＮ層２の表面近傍の総固定電荷量が１．５×１０13ｃｍ-2より多くなる場合の電位分布のシミュレーション結果を示す図である。 本発明の第２実施形態にかかる半導体装置の断面図である。 第２実施形態の変形例を示した半導体装置の断面図である。 第２実施形態の変形例を示した半導体装置の断面図である。 第２実施形態の変形例を示した半導体装置の断面図である。 本発明の第３実施形態にかかる半導体装置の断面図である。 第３実施形態の変形例を示した半導体装置の断面図である。 第３実施形態の変形例を示した半導体装置の断面図である。 第３実施形態の変形例を示した半導体装置の断面図である。 第３実施形態の変形例を示した半導体装置の断面図である。 本発明の第４実施形態にかかる半導体装置の断面図である。 第４実施形態の変形例を示した半導体装置の断面図である。 第４実施形態の変形例を示した半導体装置の断面図である。 第４実施形態の変形例を示した半導体装置の断面図である。 第４実施形態の変形例を示した半導体装置の断面図である。 第５実施形態にかかる半導体装置の断面図である。 比較例として、導電性の基板上にＧａＮデバイスを形成した場合の電位分布のシミュレーション結果を示した図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
図１を参照して、本実施形態にかかる半導体装置について説明する。図１に示すように、本実施形態にかかる半導体装置は、ＧａＮ横型デバイスを備えた構成とされている。
本実施形態の横型デバイスは、導電性の基板１の表面に、ｉ型、ｎ型もしくはｐ型のＧａＮ層２が形成されたものを化合物半導体基板として用いて形成されている。ＧａＮ層２の表面には、ＡｌＧａＮ層３が形成されており、ＧａＮ層２とＡｌＧａＮ層３によってヘテロジャンクション構造が構成されている。横型デバイスは、これらＧａＮ層２およびＡｌＧａＮ層３をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層２側にピエゾ効果および自発分極効果によって２ＤＥＧキャリアが誘起され、その領域がキャリアの流れるチャネルとなることで動作する。
基板１は、Ｓｉ（１１１）やＳｉＣといった半導体材料などの導電性材料によって構成されている。基板１の上に直接ＧａＮ層２が形成されていても良いが、ＧａＮ層２を結晶性良く成膜するために、必要に応じて下地膜となるバッファ層を形成しても良い。基板１の上に結晶性良くＧａＮ層２が成膜できる場合には、バッファ層は無くても構わない。なお、ここでの結晶性とは、ＧａＮ層２中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
基板１の上には、ＧａＮ層２とＡｌＧａＮ層３が例えばヘテロエピタキシャル成長によって形成されている。
ＧａＮ層２は、第１のＧａＮ系半導体層に相当し、ｉ−ＧａＮ、ｎ−ＧａＮもしくはｐ−ＧａＮのＧａＮ系半導体材料で構成されたものである。横型デバイスは、このＧａＮ層２をドリフト領域として動作するものが該当し、例えばスイッチングデバイスである横型のＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）などが挙げられる。その場合、ＧａＮ層２は、電子走行層を構成する。
ＡｌＧａＮ層３は、第２のＧａＮ系半導体層に相当し、ＧａＮ層２を構成するＧａＮ系半導体材料よりもバンドギャップエネルギーの大きなＧａＮ系半導体材料で構成されたもので、電子供給部を構成している。
ＡｌＧａＮ層３は、Ａｌ混晶比をｘとして、ＡｌxＧａ1-xＮで構成されている。このＡｌＧａＮ層３のＡｌ混晶比ｘおよび膜厚により、ＧａＮ層２の表面近傍に形成される２ＤＥＧの濃度が決まる。したがって、ＡｌＧａＮ層３のＡｌ混晶比ｘおよび膜厚を調整することで２ＤＥＧの濃度を調整し、ドリフト領域を構成するＧａＮ層２の分極とそれ以外の電荷の合計、つまり分極を含む電荷の総固定電荷量が０．５×１０13〜１．５×１０13ｃｍ-2の範囲内となるようにしている。
すなわち、ＡｌＧａＮ層３の厚みと２ＤＥＧの濃度との関係は決まった関係になることが知られている。ＡｌＧａＮ層３の厚みが薄いと２ＤＥＧの濃度が大きく変化するが、ある程度の厚みになると２ＤＥＧの濃度がＡｌＧａＮ層３の厚みに依存するのではなく、Ａｌ混晶比ｘによって一義的に決まる。したがって、ＡｌＧａＮ層３のＡｌ混晶比ｘおよび膜厚に基づいて２ＤＥＧの濃度を調整することができる。そして、２ＤＥＧの濃度の調整に基づいて、総固定電荷量が０．５×１０13〜１．５×１０13ｃｍ-2の範囲内となるようにすることができる。
なお、ここでいう総固定電荷量とは、ＧａＮ層２とＡｌＧａＮ層３に含まれる電荷の総数であり、より詳しくはＧａＮ層２の全体とＡｌＧａＮ層３のうちのＧａＮ層２側となる電荷が集中する領域に含まれる電荷の総数のことである。換言すれば、チャネル形成層に含まれる電荷の総数のことであり、基板１とＧａＮ層２との界面よりも上部、つまり基板１と反対側の電荷の総数である。仮に基板１の上にバッファ層を介してＧａＮ層２を形成する構造とする場合には、バッファ層とＧａＮ層２との界面よりも上部の電荷の総数が総固定電荷量となる。総固定電荷量は、電荷のプラスマイナスを加味した電荷の総数とされる。このため、プラス電荷とマイナス電荷とを足した場合は、互いに相殺された値が総固定電荷量となり、単にプラス電荷の絶対値とマイナス電荷の絶対値を足した値を意味しているのではない。
ＡｌＧａＮ層３の表面には、互いに離れて形成された第１電極４と第２電極５が形成されている。第１電極４と第２電極５との間の距離Ｌは、ＧａＮ層２およびＡｌＧａＮ層３によるヘテロジャンクション構造の厚みＤよりも長くされている。これら第１電極４および第２電極５は、ＡｌＧａＮ層３に対してそれぞれオーミック接触させられている。また、基板１の裏面、つまりＧａＮ層２と反対側の一面には裏面電極６が形成されている。このような構成により、本実施形態にかかる横型デバイスが構成されている。
なお、図示していないが、第１電極４および第２電極５の表面には、それぞれ、Ａｌなどで構成される電気配線層が形成されている。この電気配線層を通じて、図１に示すように電源Ｖが接続され、第１電極４と第２電極５との間に電位差が発生させられる。また、第１電極４と裏面電極６とが例えば接地電位とされる。
このように、本実施形態の半導体装置では、ドリフト領域を構成するＧａＮ層２の表面近傍の総固定電荷量が０．５×１０13〜１．５×１０13ｃｍ-2の範囲内となるようにしてある。このような構成とすることにより、基板１が導電性のもので構成されていても、例えば半導体装置のオフ時に第２電極５に対して高電界が掛かることで第２電極５の近傍において電界集中が発生することを抑制できる。これについて、図２〜図４を参照して説明する。
ＧａＮ層２の表面近傍の総固定電荷量が０．５×１０13ｃｍ-2未満の場合と、０．５×１０13〜１．５×１０13ｃｍ-2の範囲内となるようにした場合と、１．５×１０13ｃｍ-2より多くした場合、それぞれについて、シミュレーションを行った。具体的には、負極となる第１電極４側（ここでは紙面左側）を０Ｖとし、正極となる第２電極５側（ここでは紙面右側）に６５０Ｖを印加したときの電位分布をシミュレーションにより調べた。その結果、図２〜図４に示す結果となった。なお、ここでは第２電極５側に６５０Ｖを印加した場合を例に挙げているが、他の電圧についても同様の結果が得られることが確認されている。
図２に示すように、ＧａＮ層２の表面近傍の総固定電荷量が０．５×１０13ｃｍ-2未満の場合には、第２電極５側において等電位線の間隔が狭まっている。このため、第２電極５側において電界集中が発生し、耐圧低下を招くことが判る。これに対して、ＧａＮ層２の表面近傍の総固定電荷量を０．５×１０13〜１．５×１０13ｃｍ-2の範囲内となるようにした場合には、第１電極４から第２電極５に掛けて等電位線の間隔がほぼ一定となっている。このことは、本発明者らが新たに見出したものであり、従来では知られていなかった事項である。このため、電界集中が起こらず、ＧａＮ層２の膜厚によって決まる耐圧特性を持つことができる。また、ＧａＮ層２の表面近傍の総固定電荷量を１．５×１０13ｃｍ-2より多くすると、今度は第１電極４側において等電位線の間隔が狭まっている。したがって、この場合にも第１電極４側において電界集中が発生し、耐圧低下を招くことになる。
すなわち、ＧａＮ層２の表面近傍の総固定電荷量と耐圧との関係は、例えば、総固定電荷量が０．５×１０13ｃｍ-2未満の場合および１．５×１０13ｃｍ-2より多いと耐圧低下を招くものとなる。また、総固定電荷量が０．５×１０13〜１．５×１０13ｃｍ-2の範囲内となるようにすると高い耐圧を得ることができる。
以上説明したように、ＧａＮ層２の表面近傍の総固定電荷量を０．５×１０13〜１．５×１０13ｃｍ-2の範囲内となるようにすることで、導電性の基板１の上にＧａＮデバイスを備えた半導体装置においても阻止電圧の向上、つまり耐圧向上を図ることが可能となる。したがって、２ＤＥＧチャネルを用いることで低オン抵抗を実現できることから、阻止電圧の向上とオン抵抗の低下を実現できる半導体装置とすることが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して総固定電荷量の調整構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図５に示すように、本実施形態の半導体装置は、ＡｌＧａＮ層３の上に電荷調整層１０を備えた構造とされている。また、第１電極４についてはショットキー電極とし、第２電極５についてはオーミック電極としている。電荷調整層１０は、例えばｎ型のＡｌＧａＮ層もしくはｎ型のＧａＮ層によって構成され、ｎドープによる固定電荷を発生させる。このように、電荷調整層１０をｎ型のＡｌＧａＮ層によって構成する場合、＋電荷を増やすことが可能となる。２ＤＥＧの濃度は、ＡｌＧａＮ層３の厚みが所定厚さ以上になるとほぼ一定になることから限界があり、２ＤＥＧの濃度のみによって総固定電荷量を調整するには限界がある。したがって、電荷調整層１０をＡｌＧａＮ層３の上に積層し、電荷調整層１０によって更に総固定電荷量が増加するように調整することで、より的確に総固定電荷量を０．５×１０13〜１．５×１０13ｃｍ-2の範囲内となるように調整できる。
特に、図６に示すように、リーク特性の改善やＦＥＴの閾値制御などの理由によりＧａＮ層２の厚み方向の内側にｐ型のＧａＮ層１１を形成することがある。このような構造とする場合、ｐ型のＧａＮ層１１の影響で−電荷が多くなることから、総固定電荷量が０．５×１０13〜１．５×１０13ｃｍ-2の範囲よりも下回る可能性がある。このような場合に、電荷調整層１０を備えることで、２ＤＥＧの濃度だけでは調整できない範囲において総固定電荷量を調整できるようになる。したがって、総固定電荷量を０．５×１０13〜１．５×１０13ｃｍ-2の範囲とすることが可能となる。
また、ここでは第１電極４および第２電極５が共に電荷調整層１０と接した構造としているが、電荷調整層１０を介して通電が行われる可能性があるため、図７や図８に示すように、第２電極５が電荷調整層１０と接しておらず離れた構造とすることもできる。このようにすれば、電荷調整層１０を介して第１電極４と第２電極５との間での通電が行われることを防止することが可能となる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に示した構造を用いたＧａＮデバイスの一例を示したものである。
図９に示すように、本実施形態では、第１電極４をゲート電極、第２電極５をドレイン電極として、第１電極４を挟んで第２電極５と反対側にソース電極を構成する第３電極７を備えた３端子構造の横型のＨＥＭＴを有する半導体装置とされている。そして、第１電極４と第２電極５の間の距離ＬがＧａＮ層２およびＡｌＧａＮ層３の厚みＤよりも大きくされている。
なお、ゲート電極を構成する第１電極４について、図９においては、ＡｌＧａＮ層３の表面に接するショットキー電極としたショットキー電極構造によってゲート電極構造を実現しているが、ゲート電極構造については他の構造とすることもできる。例えば、図１０に示すように、ゲート絶縁膜１２を介してＡｌＧａＮ層３の上に第１電極４を形成したＭＯＳ構造とすることができる。この場合、図１０に示したように、第１電極４が形成されている位置において、ＡｌＧａＮ層３の表面を部分的に凹ませてリセス部としてあっても良い。また、ＡｌＧａＮ層３を部分的にリセス部とするのに加えて、ＡｌＧａＮ層３を厚み方向において全部またはＡｌＧａＮ層３を超えてＧａＮ層２まで凹むようにエッチングしてリセス部を形成してあっても良い。リセス部とする場合には、リセス部のうち第２電極５側の端部から第２電極５までの間が距離Ｌとなる。また、図１１に示すように、ｐ型のＧａＮ層もしくはｐ型のＡｌＧａＮ層によるＧａＮ系半導体層で構成されたゲートＧａＮ層１３の上にゲート電極を構成する第１電極４を備えた構造とすることもできる。この場合、ゲートＧａＮ層１３のうち第２電極５側の端部から第２電極５までの間が距離Ｌとなる。
このような構造の横型のＨＥＭＴにおけるゲート−ドレイン間のドリフト領域に対して、総固定電荷量が０．５×１０13〜１．５×１０13ｃｍ-2の範囲内となるようにしている。このようにすれば、ゲート−ドレイン間において電界が均等に分布するようにできる。したがって、第１実施形態で説明した効果を得ることができる。
なお、本実施形態のように、３端子構造の横型のＨＥＭＴを有する半導体装置においても、図１２に示すように、第１電極４と第２電極５との間に電荷調整層１０を備える構造とすることもできる。この場合にも、第１電極４および第２電極５が共に電荷調整層１０と接した構造としても良いが、電荷調整層１０を介して通電が行われる可能性があるため、図１３に示すように、第２電極５が電荷調整層１０と接しておらず離れた構造とすることもできる。このようにすれば、電荷調整層１０を介して第１電極４と第２電極５との間での通電が行われることを防止することが可能となる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対して４端子目の電極を備えたものであり、その他については第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。
図１４に示すように、本実施形態では、ゲート電極を構成する第１電極４とドレイン電極を構成する第２電極５との間において、ＡｌＧａＮ層３の表面にｉ型のＧａＮ層またはｐ型のＧａＮ層によるＧａＮ系半導体層で構成された電界緩和層８を備えている。電界緩和層８の表面には第４電極９が形成されており、第４電極９は第３電極７と同電位とされている。このように第３電極７と第４電極９とが同電位とされることで、電界緩和層８がソース電位とされる。このように、第４電極９を備えることで４端子構造の横型ＨＥＭＴを構成している。そして、第４電極９と第２電極５の間の距離ＬがＧａＮ層２およびＡｌＧａＮ層３の厚みＤよりも大きくされている。
ドリフト領域の電界強度はＧａＮの破壊電界である３．３ＭＶ／ｃｍまで許容できるが、ゲート電極を構成する第１電極４側にも強い電界が掛かると、コラプスや閾値変動などの問題が起きる可能性がある。
このため、本実施形態のように、第１電極４と第２電極５との間に電界緩和層８を備え、電界緩和層８をソース電位とすることで、オフ時に第２電極５側に高電圧が掛かったときに、高電界が第４端子に掛かるようにできる。したがって、ゲート電極を構成する第１電極４に高電界が掛かることを抑制でき、ゲートを保護することが可能となる。よって、より耐圧特性が良好で耐久性を向上させた半導体装置とすることができる。
また、このような構造とする場合、４端子目となる第４電極９のエッジ、つまり第４電極９のうち最も第２電極５側の端部に強い電界が掛かるため、図１５に示すように、第４電極９の下の電界緩和層８を第２電極５側に張り出すようにすると好ましい。このようにすると、電界緩和層８のうち第２電極５側の端部から第４電極９のエッジに至るまでの電界集中を緩和することができる。
ただし、電界緩和層８とＡｌＧａＮ層３との界面には２ＤＨＧがあり、固定電荷量が０になるため、電界緩和層８のうち第２電極５側に張り出される長さｘが大きいと、第２電極５側に電界集中が生じることになる。したがって、第２電極５側への電界集中を抑制するために、長さｘが第４電極９と第２電極５との間の距離Ｌの半分以下（ｘ≦Ｌ／２）となるようにすると好ましい。
なお、本実施形態のように、４端子構造の横型のＨＥＭＴを有する半導体装置においても、図１６に示すように、第４電極９と第２電極５との間に電荷調整層１０を備える構造とすることもできる。
また、図１４においては、ＡｌＧａＮ層３の表面に接するように形成するショットキー電極によってゲート電極となる第１電極４を構成しているが、ゲート電極構造については他の構造とすることもできる。例えば、図１７に示すように、ゲート絶縁膜１２を介してＡｌＧａＮ層３の上に第１電極４を形成したＭＯＳ構造とすることができる。この場合、図１７に示したように、第１電極４が形成されている位置において、ＡｌＧａＮ層３の表面を部分的に凹ませてリセス部としてあっても良い。また、図１８に示すように、ｐ型のＧａＮ層もしくはｐ型のＡｌＧａＮ層によるＧａＮ系半導体層で構成されたゲートＧａＮ層１３の上にゲート電極を構成する第１電極４を備えた構造とすることもできる。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第４実施形態と同様に４端子目の電極を備えたものであるが、４端子目の電極の構成を第４実施形態と異ならせたものである。その他については第４実施形態と同様であるため、第４実施形態と異なる部分についてのみ説明する。
図１９に示すように、本実施形態では、第４電極９をＡｌＧａＮ層３の表面に接するように配置し、第４実施形態で備えていた電界緩和層８については備えていない構造としている。第４電極９は、ＡｌＧａＮ層３に対してショットキー接触させられたショットキー電極とされている。
このように、４端子目の電極となる第４電極９をショットキー電極によって構成することもできる。この場合にも第４電極９をソース電位とすることにより、オフ時に第２電極５側に高電圧が掛かったときに、高電界が第４端子に掛かるようにできる。したがって、ゲート電極を構成する第１電極４に高電界が掛かることを抑制でき、ゲートを保護することが可能となる。よって、より耐圧特性が良好で耐久性を向上させた半導体装置とすることができる。
なお、ここではゲート電極を構成する第１電極４について、ＡｌＧａＮ層３の表面に接するショットキー電極としたショットキー電極構造によってゲート電極構造を実現しているが、ゲート電極構造については他の構造とすることもできる。例えば、図１０と同様に、ゲート絶縁膜１２を介してＡｌＧａＮ層３の上に第１電極４を形成したＭＯＳ構造とすることができる。また、図１１と同様に、ｐ型のＧａＮ層もしくはｐ型のＡｌＧａＮ層によるＧａＮ系半導体層で構成されたゲートＧａＮ層１３の上にゲート電極を構成する第１電極４を備えた構造とすることもできる。さらに、図１６と同様に、第４電極９と第２電極５との間に電荷調整層１０を備える構造としても良い。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態では、チャネル形成層を構成する第１、第２のＧａＮ系半導体層がＧａＮ層２とＡｌＧａＮ層３によって構成される場合を例に挙げて説明した。しかしながら、これらは一例を示したものであり、第１のＧａＮ系半導体層およびこれよりもバンドギャップエネルギーが大きな第２のＧａＮ系半導体層によってチャネル形成層が構成されるものであれば、他の材料であっても良い。
また、チャネル形成層におけるドリフト領域を用いるデバイスとして、横型のＨＥＭＴを例に挙げて説明したが、他のデバイス、例えば横型のダイオードなどについても本発明を適用できる。
また、上記実施形態では、チャネル形成層を構成する第１、第２のＧａＮ系半導体層が１層ずつ形成されることで１つのヘテロ接合が構成される半導体装置を例に挙げた。しかしながら、これも一例を挙げたに過ぎず、第１、第２のＧａＮ系半導体層を交互に繰り返し複数層形成することで複数のヘテロ接合が構成されるようにし、チャネルが複数層に形成されるようにした半導体装置に対しても本発明を適用できる。
１ 基板
２、１１ ＧａＮ層
３ ＡｌＧａＮ層
４ 第１電極
５ 第２電極
６ 裏面電極
７ 第３電極
８ 電界緩和層
９ 第４電極
１０ 電荷調整層

Claims (7)

  1. 導電性の基板（１）と、
    前記基板上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体層（２）および前記第１のＧａＮ系半導体層よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体層（３）を有するヘテロジャンクション構造を少なくとも１つ備えたチャネル形成層と、
    前記第２のＧａＮ系半導体層に接して形成され、互いに離されて形成された第１電極（４）および第２電極（５）と、を有し、
    前記第１のＧａＮ系半導体層と前記第２のＧａＮ系半導体層との界面における前記第１のＧａＮ系半導体層側に、分極で生成される２次元電子ガスによるキャリアが形成されることで電流を流し、
    前記基板が接地電位とされており、
    前記第１電極をゲート電極とすると共に前記第２電極をドレイン電極とし、
    前記第２のＧａＮ系半導体層に接するように、前記第１電極を挟んで前記第２電極の反対側にソース電極を構成する第３電極（７）を備え、
    さらに、前記第１電極と前記第２電極との間において、前記第２のＧａＮ系半導体層の上にＧａＮ系半導体にて構成された電界緩和層（８）が備えられていると共に、該電界緩和層の上に前記第３電極と同電位とされる第４電極（９）が備えられることで、
    前記第１電極と前記第２電極および前記第３電極の３端子に加えて、前記第４電極を含めた４端子を有し、
    前記第４電極と前記第２電極との間の距離（Ｌ）が前記第１のＧａＮ系半導体層および前記第２のＧａＮ系半導体層によるヘテロジャンクション構造の厚み（Ｄ）よりも長くされ、
    前記ドリフト領域を構成する前記第４電極と前記第２電極との間において、前記第１のＧａＮ系半導体層の分極による電荷を含めて、前記第１のＧａＮ系半導体層と前記第２のＧａＮ系半導体層に含まれる電荷の総固定電荷量が０．５×１０１３〜１．５×１０１３ｃｍ−２の範囲内とされ、
    前記電界緩和層がｉ型のＧａＮ層もしくはｐ型のＧａＮ層によって構成されている半導体装置。
  2. 前記電界緩和層が前記第４電極のうち最も前記第２電極側の端部よりも前記第２電極側に張り出しており、該張り出しの長さが前記第４電極と前記第２電極との間の距離の半分以下とされている請求項１に記載の半導体装置。
  3. 前記ゲート電極を含むゲート電極構造は、前記ゲート電極を構成する前記第１電極が前記第２のＧａＮ系半導体層に接するショットキー電極とされたショットキー電極構造である請求項１または２に記載の半導体装置。
  4. 前記ゲート電極を含むゲート電極構造は、前記第２のＧａＮ系半導体層の上にゲート絶縁膜（１２）を介して前記ゲート電極を構成する前記第１電極が備えられたＭＯＳ構造である請求項１または２に記載の半導体装置。
  5. 前記ゲート電極を含むゲート電極構造は、前記第２のＧａＮ系半導体層の上にＧａＮ系半導体にて構成されたゲートＧａＮ層（１３）を介して前記ゲート電極を構成する前記第１電極が備えられた構造である請求項１または２に記載の半導体装置。
  6. 前記第２のＧａＮ系半導体層の上に、前記ドリフト領域における前記総固定電荷量を増加させる電荷調整層（１０）が形成されている請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 前記電荷調整層がｎ型のＡｌＧａＮ層もしくはｎ型のＧａＮ層にて構成されており、ｎドープによる固定電荷を発生させるものである請求項６に記載の半導体装置。
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