JPWO2014050250A1 - 半導体積層基板および半導体素子 - Google Patents

半導体積層基板および半導体素子 Download PDF

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Abstract

基板と、前記基板上に形成された窒化物半導体からなるバッファ層と、前記バッファ層上に形成され、窒化物半導体からなり、基板横方向に導電性を有する電界制御層と、前記電界制御層上に形成された窒化物半導体からなる電界緩和層と、前記電界緩和層上に形成された窒化物半導体からなる活性層と、を備え、前記電界制御層の基板横方向の抵抗が、前記電界緩和層の抵抗の１０倍以下であり、前記電界緩和層の膜厚と前記バッファ層の膜厚との比によって、前記電界緩和層と前記バッファ層との電界分担の比を制御している半導体積層基板である。これによって、必要な耐圧に対する窒化物半導体層の総膜厚を小さくできる半導体積層基板および半導体素子を提供する。

Description

本発明は、半導体積層基板および半導体素子に関するものである。
ＧａＮなどのＩＩＩ族窒化物半導体（以下窒化物半導体とする）は、シリコン半導体よりも高い絶縁破壊強度を有することから、次世代のパワー半導体素子の材料として注目されている。窒化物半導体は、大口径の単結晶基板を作製することが困難であるため、窒化物半導体とは異なる材料を用いた基板、例えばシリコン基板やサファイヤ基板の上に成長させるのが一般的である。この場合、基板と窒化物半導体との熱膨張係数差と格子定数差とを緩和するために、基板上にバッファ層を形成することにより、異種基板上に窒化物半導体を好適にエピタキシャル成長することが可能になる（特許文献１、２参照）。
特開２００３−５９９４８号公報 特開２００８−１５９６２１号公報
特許文献１で開示されているバッファ層は、たとえば０．５〜５０ｎｍの厚さを持つＡｌＮからなる第一の層と、０．５〜２００ｎｍの厚さを持つＧａＮからなる第二の層との積層構造を繰り返した構造を有している。しかしながら、このようなバッファ層の構成では、基板垂直方向（基板の主表面に垂直な、窒化物半導体層の積層方向）に抜けるリーク電流が大きくなりやすいため、必要な耐圧を確保するには、窒化物半導体層を十分な膜厚に結晶成長させる必要がある。この場合、窒化物半導体層の結晶成長時間が長くなるため、スループットの悪化や必要な原料ガスの増加が発生し、製造コストが増加するという問題があった。
一方、特許文献２で開示されているバッファ層は、たとえば厚さ２００ｎｍ〜１０００ｎｍのＧａＮからなる第一の層と、厚さ０．５ｎｍ〜２００ｎｍのＡｌＮからなる第二の層とで構成されている。この構成においては、バッファ層の最上部のＡｌＮ層とＧａＮ層の界面に２次元電子ガスが発生することが、本発明者らのこれまでの調査によりわかっている。ここで、２次元電子ガスは、基板横方向（基板の主表面に平行な、窒化物半導体層の積層面方向）に導電性を持つため、リークの原因になる。また、２次元電子ガスは電気的には等電位面として振舞うため、バッファ層より上の窒化物半導体層（たとえばＧａＮ層）に電界が集中したような電界分布が形成される。その結果、特許文献２に開示されるバッファ層を使用した半導体素子では、横方向の電極間のリークが増大しやすくなり、結局は耐圧の確保に必要な窒化物半導体層の総膜厚が増加し、特許文献１に開示されるバッファ層を使用する場合と同様な問題が発生する。
本発明は、上記に鑑みてなされたものであって、必要な耐圧に対する窒化物半導体層の総膜厚を小さくできる半導体積層基板および半導体素子を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明に係る半導体積層基板は、基板と、前記基板上に形成された窒化物半導体からなるバッファ層と、前記バッファ層上に形成され、窒化物半導体からなり、基板横方向に導電性を有する電界制御層と、前記電界制御層上に形成された窒化物半導体からなる電界緩和層と、前記電界緩和層上に形成された窒化物半導体からなる活性層と、を備え、前記電界制御層の基板横方向の抵抗が、前記電界緩和層の抵抗の１０倍以下であり、前記電界緩和層の膜厚と前記バッファ層の膜厚との比によって、前記電界緩和層と前記バッファ層との電界分担の比を制御していることを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記電界緩和層は、第１電界緩和層と、前記第１電界緩和層上に形成され、前記第１電界緩和層とは層構成が異なる第２電界緩和層とを有することを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記バッファ層、前記電界制御層、および前記電界緩和層の膜厚の総和に対する前記電界緩和層の上面と前記電界制御層の上面との間の距離の比が、０．３〜０．８の範囲にあることを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記バッファ層、前記電界制御層、および前記電界緩和層の膜厚の総和に対する前記電界緩和層の上面と前記電界制御層の上面との間の距離の比が、０．３〜０．７の範囲にあることを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記バッファ層、前記電界制御層、および前記電界緩和層の膜厚の総和に対する前記電界緩和層の上面と前記電界制御層の上面との間の距離の比が、０．４〜０．７の範囲にあることを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、耐圧がＶｂ以上であり、かつ前記Ｖｂの電圧印加時におけるリーク電流がＩＬ以下であり、前記活性層、前記電界緩和層、前記電界制御層、および前記バッファ層の膜厚の総和がｄｔであり、前記活性層と前記電界緩和層とを合わせた領域のうち、膜厚当りの抵抗がＶｂ／（ＩＬ・ｄｔ）で表される値よりも大きい領域の厚さをａ、前記電界制御層と前記バッファ層とを合わせた領域のうち、膜厚当りの抵抗がＶｂ／（ＩＬ・ｄｔ）で表される値よりも大きい領域の厚さをｂとしたときに、
０．３≦ａ／（ａ＋ｂ）≦０．８
の関係が成り立つことを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、耐圧がＶｂ以上であり、かつ前記Ｖｂの電圧印加時におけるリーク電流がＩＬ以下であり、前記活性層、前記電界緩和層、前記電界制御層、および前記バッファ層の膜厚の総和がｄｔであり、前記活性層と前記電界緩和層とを合わせた領域のうち、膜厚当りの抵抗がＶｂ／（ＩＬ・ｄｔ）で表される値よりも大きい領域の厚さをａ、前記電界制御層と前記バッファ層とを合わせた領域のうち、膜厚当りの抵抗がＶｂ／（ＩＬ・ｄｔ）で表される値よりも大きい領域の厚さをｂとしたときに、
０．３≦ａ／（ａ＋ｂ）≦０．７
の関係が成り立つことを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、耐圧がＶｂ以上であり、かつ前記Ｖｂの電圧印加時におけるリーク電流がＩＬ以下であり、前記活性層、前記電界緩和層、前記電界制御層、および前記バッファ層の膜厚の総和がｄｔであり、前記活性層と前記電界緩和層とを合わせた領域のうち、膜厚当りの抵抗がＶｂ／（ＩＬ・ｄｔ）で表される値よりも大きい領域の厚さをａ、前記電界制御層と前記バッファ層とを合わせた領域のうち、膜厚当りの抵抗がＶｂ／（ＩＬ・ｄｔ）で表される値よりも大きい領域の厚さをｂとしたときに、
０．４≦ａ／（ａ＋ｂ）≦０．７
の関係が成り立つことを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記活性層と前記電界緩和層とを合わせた領域のうち、炭素濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である領域の厚さをｃ、前記電界制御層と前記バッファ層とを合わせた領域のうち、炭素濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である領域の厚さをｄとしたときに、
０．３≦ｃ／（ｃ＋ｄ）≦０．８
の関係が成り立つことを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記活性層と前記電界緩和層とを合わせた領域のうち、炭素濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である領域の厚さをｃ、前記電界制御層と前記バッファ層とを合わせた領域のうち、炭素濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である領域の厚さをｄとしたときに、
０．３≦ｃ／（ｃ＋ｄ）≦０．７
の関係が成り立つことを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記活性層と前記電界緩和層とを合わせた領域のうち、炭素濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である領域の厚さをｃ、前記電界制御層と前記バッファ層とを合わせた領域のうち、炭素濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である領域の厚さをｄとしたときに、
０．４≦ｃ／（ｃ＋ｄ）≦０．７
の関係が成り立つことを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記電界制御層の前記基板横方向の抵抗が前記電界緩和層の抵抗の１０倍以下であることを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記電界制御層は、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１層と、該第１層よりも広いバンドギャップを有するＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）からなる第２層との積層構造を有することを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記電界制御層は、不純物のドープにより低抵抗化された領域を有することを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記電界緩和層は、前記第２電界緩和層が単一の組成からなる単層により構成され、前記第１電界緩和層が、前記基板から近い側から順に、前記第２電界緩和層と同じ組成からなる第一の部分と、前記第２電界緩和層とは組成の異なる第二の部分との積層構造により構成され、かつ、前記第一の部分と前記第二の部分が結合された箇所の前記基板横方向の抵抗が、前記第２電界緩和層の抵抗の１／１０より大きくなるような膜厚を前記第二の部分が有することを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記電界緩和層は、前記第２電界緩和層が単一の組成からなる単層により構成され、前記第１電界緩和層が膜厚５ｎｍ〜２０ｎｍのＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）層と膜厚５ｎｍ〜２０ｎｍのＡｌｗＧａ１−ｗＮ（０＜ｗ≦１かつｚ＜ｗ）層が交互に複数回繰り返し積層した構造を有することを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記電界緩和層は、前記第１電界緩和層が、前記基板側から前記活性層側に向かってバンドギャップが狭くなる組成のＡｌＧａＮで構成されていることを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記電界緩和層は、前記第１電界緩和層が、複数のＡｌＧａＮ層からなり、前記複数のＡｌＧａＮ層は、前記基板側から前記活性層側に向かってバンドギャップが狭くなる互いに異なる組成を有することを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記バッファ層は、膜厚０．１μｍ〜０．８μｍのＡｌｕＧａ１−ｕＮ（０≦ｕ＜１）層と膜厚２０ｎｍ〜６０ｎｍのＡｌｖＧａ１−ｖＮ（０＜ｖ≦１かつｕ＜ｖ）層が交互に複数回繰り返し積層した構造を有することを特徴とする。
また、本発明に係る半導体積層基板は、上記発明において、前記活性層は、電子走行層と、前記電子走行層上に形成され、該電子走行層よりも広いバンドギャップを有する電子供給層との積層構造を有することを特徴とする。
また、本発明に係る半導体素子は、上記発明の半導体積層基板の前記活性層上に２つ以上の電極を備えたことを特徴とする。
また、本発明に係る半導体素子は、上記発明において、前記電極は、前記活性層上に形成され、前記活性層とショットキー接合するショットキー電極と、前記活性層上に形成され、前記活性層とオーミック接合するオーミック電極とを含むことを特徴とする。
また、本発明に係る半導体素子は、上記発明において、前記電極は、前記活性層上に形成され、前記活性層とオーミック接合する２つのオーミック電極と、前記活性層上に形成され、前記２つのオーミック電極の間に配置され、前記活性層とショットキー接合するショットキー電極と、を含むことを特徴とする。
また、本発明に係る半導体素子は、上記発明において、前記電極は、前記活性層上に形成され、前記活性層とオーミック接合する２つのオーミック電極と、前記活性層上に形成され、前記２つのオーミック電極の間に配置された絶縁膜と、前記絶縁膜上に形成された電極と、を含むことを特徴とする。
また、本発明に係る半導体素子は、上記発明において、前記活性層は、電子走行層と、前記電子走行層上に形成され、該電子走行層よりも広いバンドギャップを有する電子供給層との積層構造を有し、
以下の式（１）が成り立つことを特徴とする。
Figure 2014050250
 ここで、ｅは素電荷、ｎｓは前記電子走行層と前記電子供給層との界面の２次元電子ガスの濃度、ｄ０は前記電子走行層の膜厚、ｄ１は前記電界緩和層の上面と前記電界制御層の上面との間の距離、ｄ２は前記電界制御層の膜厚、ｄ３は前記バッファ層の膜厚、εは前記電子走行層および前記電界緩和層の誘電率、Ｖは前記電極への印加電圧、Ｖ１は前記電界制御層の電位である。
また、本発明に係る半導体素子は、上記発明において、以下の式（２）が成り立つことを特徴とする。
Figure 2014050250
また、本発明に係る半導体素子は、上記発明において、以下の式（３）が成り立つことを特徴とする。
Figure 2014050250
また、本発明に係る半導体素子は、上記発明において、以下の式（４）が成り立つことを特徴とする。
Figure 2014050250
 ここで、Ｒｏｎ［Ω］は当該半導体素子に要求されるオン抵抗の仕様値、ｒｓｈｅｅｔ［Ω・□］は前記電極間のシート抵抗の平均値、Ｎｓ［ｃｍ−３］は前記電極間のキャリア密度の平均値、Ｌａｃは前記電極間の電極間距離、Ｗは前記電極間における電流経路の幅である。
本発明によれば、必要な耐圧に対する窒化物半導体層の総膜厚が小さいという効果を有する。
図１は、実施の形態１に係る半導体素子の模式的な断面図である。 図２Ａは、電界緩和層の膜厚とバッファ層の膜厚との和に対する電界緩和層の膜厚の比と、耐圧６００Ｖまたは１２００Ｖの半導体素子を実現するための総膜厚との関係を示す図である。 図２Ｂは、図２Ａに示す関係を計算するための等価回路を示す図である。 図３Ａは、耐圧６００Ｖおよび１２００Ｖの半導体素子を実現するために必要な、電界緩和層の抵抗に対する電界制御層の基板横方向の抵抗の比と、総膜厚との関係を示す図である。 図３Ｂは、図３Ａに示す関係を計算するための等価回路を示す図である。 図４は、実施の形態２に係る半導体素子の模式的な断面図である。 図５は、実施の形態３に係る半導体素子の模式的な断面図である。 図６は、実施の形態４に係る半導体素子の模式的な断面図である。 図７は、実施の形態５に係る半導体素子の模式的な断面図である。 図８は、実施の形態６に係る半導体素子の模式的な断面図である。 図９は、実施の形態７に係る半導体素子の模式的な断面図である。 図１０は、実施の形態８に係る半導体素子の模式的な断面図である。 図１１は、実施の形態９に係る半導体素子の模式的な断面図である。 図１２は、実施の形態１０に係る半導体素子の模式的な断面図である。 図１３は、電流経路の幅を説明する図である。
以下に、図面を参照して本発明に係る半導体積層基板および半導体素子の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
（実施の形態１）
図１は、実施の形態１に係る半導体素子の模式的な断面図である。半導体素子１００Ａは、半導体積層基板１０と、半導体積層基板１０上に形成されたオーミック電極であるアノード電極Ａおよびショットキー電極であるカソード電極Ｃを有するショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）である。
半導体積層基板１０は、基板１１と、基板１１上に形成されたバッファ層１２と、バッファ層１２上に形成された電界制御層１３と、電界制御層１３上に形成された電界緩和層１４と、電界緩和層１４上に形成された活性層１５とを備えている。バッファ層１２、電界制御層１３、電界緩和層１４、および活性層１５は、基板１１上に、たとえば有機金属気相成長（ＭＯＣＶＤ）法で順次エピタキシャル成長したものである。
基板１１は、Ｓｉ（１１１）基板である。ただし、その主表面は（１１１）面から±１０°の範囲で微傾斜していてもよい。
バッファ層１２は、ＡｌＮ層１２ａと、ＡｌＧａＮ層１２ｂとが順次積層し、さらにＡｌＧａＮ層１２ｂ上には、炭素（Ｃ）をドープしたＧａＮ層であるＣ−ＧａＮ層１２ｃ、１２ｅ、１２ｇと、ＡｌＮ層１２ｄ、１２ｆ、１２ｈとが交互に複数回積層した構成を有する。バッファ層１２は、Ｓｉからなる基板１１と、バッファ層１２の上に積層すべき窒化物半導体層との熱膨張係数差および格子定数差を緩和する機能を有する。
ＡｌＮからなる層であるＡｌＮ層１２ａ、１２ｄ、１２ｆ、１２ｈは、膜厚が２０ｎｍ以上であればリーク電流の増大が抑制されるので好ましく、６０ｎｍ以下であれば、基板１１上の窒化物半導体層に反りやクラックが発生することを抑制しやすいので好ましい。
ＧａＮからなる層であるＣ−ＧａＮ層１２ｃ、１２ｅ、１２ｇは、半導体素子１００Ａの耐圧を向上させるために厚いことが好ましいが、基板１１上の窒化物半導体層に反りやクラックが発生することを抑制しやすい程度の厚さであることが好ましい。好ましいＣ−ＧａＮ層１２ｃ、１２ｅ、１２ｇの膜厚は、たとえば０．１μｍ〜０．８μｍである。
また、Ｃ−ＧａＮ層とＡｌＮ層とのペアの数は、バッファ層１２の上に形成される活性層１５における転位を低減するためには３ペア以上であることが好ましいが、基板１１上の窒化物半導体層に反りやクラックが発生することを抑制しやすくするためには６ペア以下であることが好ましい。
電界制御層１３は、第１の層であるＣ−ＧａＮ層１３ａと、第２の層であるＡｌＮ層１３ｂとが積層した構成を有する。好ましいＣ−ＧａＮ層１３ａの膜厚は、たとえば０．１μｍ〜０．８μｍである。好ましいＡｌＮ層１３ｂの膜厚は、たとえば２０ｎｍ〜６０ｎｍである。Ｃ−ＧａＮ層１３ａの、ＡｌＮ層１３ｂとの界面には、２次元電子ガス（２ＤＥＧ）が発生する。そのため、電界制御層１３は、Ｃ−ＧａＮ層１３ａとＡｌＮ層１３ｂとの界面に、基板横方向（すなわち、基板１１上の窒化物半導体層の積層面方向）に導電性を有する面が形成されるので、導電性を有する層として機能する。また、電界制御層１３は、ＡｌＮ／Ｃ−ＧａＮ構造に限らず、例えばＳｉのドープにより低抵抗化されたｎ型のＧａＮ層により構成されてもよい。
電界緩和層１４は、第１電界緩和層１４ａと、第１電界緩和層１４ａ上に形成された第２電界緩和層１４ｂとを有する。第１電界緩和層１４ａは、ＡｌＮ層とＧａＮ層とのペアを複数回繰り返し積層した多層構造からなる。ＡｌＮ層およびＧａＮ層の各層の膜厚は、いずれも例えば５ｎｍ〜２０ｎｍの範囲が好ましい。５ｎｍ以上であれば、基板面内で各層の膜厚の均一性を保つために好ましい、また、２０ｎｍ以下であれば、ＡｌＮ層とＧａＮ層との界面に２ＤＥＧが発生することが抑制され、基板横方向の抵抗が十分高い構成となる。一方、第２電界緩和層１４ｂはＣ−ＧａＮの単一の組成からなる単層である。このように、第１電界緩和層１４ａと、第２電界緩和層１４ｂとでは層構成が異なる。ここで、層構成が異なるとは、層の積層構造や組成が互いに異なることを意味する。
活性層１５は、ＧａＮからなる電子走行層１５ａとＡｌＧａＮからなる電子供給層１５ｂとで構成されている。電子走行層１５ａの電子供給層１５ｂとの界面にはチャネルとなる２ＤＥＧが発生する。電子供給層１５ｂは、膜厚が２０ｎｍ〜３０ｎｍ、Ａｌ組成が２０％〜３０％であれば、クラックが発生しない範囲で２ＤＥＧの濃度を高濃度にすることができるので好ましい。また、電子走行層１５ａはたとえばアンドープＧａＮまたはＣ−ＧａＮで構成できる。電子走行層１５ａがＣ−ＧａＮからなる場合は、炭素濃度は１×１０１８ｃｍ−３より低いことが、２次元電子ガスの移動度の低下を抑制する点で好ましい。電子走行層１５ａの炭素濃度が１×１０１８ｃｍ−３より低い場合あるいはアンドープＧａＮの場合は、電子走行層１５ａの膜厚については、炭素濃度に応じて、５０ｎｍ〜１μｍの範囲内で、リークが抑制される程度の抵抗となるような最適の膜厚とすることが好ましい。たとえば、炭素濃度が低い場合は膜厚を厚くすることが好ましい。
アノード電極Ａは、活性層１５の電子供給層１５ｂ上に形成されており、活性層１５の２ＤＥＧチャネルとショットキー接合する。アノード電極Ａは、たとえばＴｉ／Ａｌ構造（膜厚の構成はたとえば２５ｎｍ／２００ｎｍ）で構成される。カソード電極Ｃは、活性層１５の電子供給層１５ｂ上に形成されており、活性層１５の２ＤＥＧチャネルとオーミック接合する。カソード電極Ｃは、たとえばＮｉ／Ａｕ／Ｔｉ構造（膜厚の構成はたとえば１００ｎｍ／２５０ｎｍ／２０ｎｍ）で構成される。半導体素子１００Ａにおけるアノード電極Ａとカソード電極Ｃとの距離（電極間距離）はＬである。なお、電極間距離は、２つの電極が活性層１５と接触している各部分の端部の間の距離で定義される。
ここで、半導体素子１００Ａでは、電界制御層１３のＣ−ＧａＮ層１３ａとＡｌＮ層１３ｂとのＡｌＮ／ＧａＮ界面に、基板横方向に導電性を有する面が形成され、導電性を有する層として機能する。その結果、ＡｌＮ／ＧａＮ界面は常に同電位になるように振舞う。半導体素子１００Ａでは、この性質を利用して、電界制御層１３を挟む電界緩和層１４の膜厚とバッファ層１２の膜厚との比の設定によって、逆バイアス時に電界緩和層１４およびバッファ層１２のそれぞれに形成される電界の比を調整することができる。この比を最適化することによって、必要な耐圧に対して窒化物半導体層の総膜厚（すなわち、基板１１上に存在する、バッファ層１２から活性層１５までの総膜厚）を小さくできる。
言い換えると、電界緩和層１４とバッファ層１２との間に等電位面として電気的に振舞う電界制御層１３を介挿することによって、アノード電極Ａ下の領域に位置する電界緩和層１４、カソード電極Ｃ下に位置する電界緩和層１４、およびバッファ層１２の３箇所で電界を分担できるようになり、かつ、その電界分担の比を電界緩和層１４の膜厚とバッファ層１２の膜厚との比によって制御できるようになる。このため、この比を最適化することによって、窒化物半導体層の膜厚当りの耐圧を、電界制御層１３が無いときよりも大きくすることができる。
図２Ａは、半導体素子１００Ａをアノード接地で使用する場合において、電界緩和層と電界制御層とバッファ層との膜厚の総和に対する電界緩和層の膜厚の比と、耐圧６００Ｖまたは１２００Ｖの半導体素子を実現するための総膜厚との関係を示す図である。図２Ｂは、図２Ａに示す関係を計算するための等価回路を示す図である。図２Ｂにおける等価回路Ｃ１は、カソード電極Ｃ下の電界緩和層１４の膜厚方向の抵抗に対応する抵抗Ｒ１と、アノード電極Ａ下の電界緩和層１４の膜厚方向の抵抗に対応する抵抗Ｒ２と、バッファ層１２の膜厚方向の抵抗と電界制御層１３の厚膜方向の抵抗を足したものに相当する抵抗Ｒ３とを備える。符号Ｖは外部電源である。各抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値は対応する層の膜厚の比に応じて設定される。各抵抗Ｒ１、Ｒ２、Ｒ３の参考値として一例を示すと、例えば図２Ａにおける横軸が０．５、総膜厚が４μｍで耐圧６００Ｖ、許容電流１０μＡを満たす場合には、それぞれ４０ＭΩ、４０ＭΩ、４０ＭΩとなる。
図２Ａにおける耐圧は、図２Ｂにおける等価回路Ｃ１において、アノード電極Ａ下の電界緩和層１４あるいはバッファ層１２の電界が１ＭＶ/ｃｍを超えると、リークが許容できない水準に達する状況を想定している。すなわち、図２Ａにおける耐圧は、アノード電極Ａ下の電界緩和層１４あるいはバッファ層１２の電界が１ＭＶ/ｃｍとなる場合の印加電圧で定義している。また、バッファ層１２、電界制御層１３および電界緩和層１４の抵抗率が一様である場合を想定している。
また、図２Ａの横軸の（電界緩和層の上面と電界制御層の上面の間の距離）／（電界緩和層＋電界制御層＋バッファ層）とは、電界緩和層１４と電界制御層１３とバッファ層１２との膜厚の総和に対する電界緩和層１４の膜厚を示している。横軸の値が１の場合は、少なくとも電界制御層１３が実質的に無く、導電性の基板１１が電界制御層のように横方向の導電性を有する層としてはたらく場合に相当し、横軸の値がゼロに近づくに従って、活性層１５に近い側に電界制御層１３が位置することとなる。
図２Ａに示すように、（電界緩和層の上面と電界制御層の上面の間の距離）／（電界緩和層＋電界制御層＋バッファ層）の値が０．７５以下であれば、電界制御層１３が無い構成の場合（横軸が１の場合）と比べて膜厚あたりの耐圧が２０％向上することがわかる。また、（電界緩和層の上面と電界制御層の上面の間の距離）／（電界緩和層＋電界制御層＋バッファ層）の値が０．５付近、すなわち電界制御層１３を、電界緩和層１４の膜厚とバッファ層１２の膜厚とを合わせた膜厚の中間付近に配置すると、最も少ない膜厚で必要な耐圧を確保でき、電界制御層１３がない場合に比べて、必要な膜厚を最大３３％だけ減少させることができることがわかる。また、（電界緩和層の上面と電界制御層の上面の間の距離）／（電界緩和層＋電界制御層＋バッファ層）が０．８を超えるような場合は、耐圧６００Ｖの場合は少なくとも４μｍ以上、耐圧１２００Ｖの場合は少なくとも８μｍ、以上の膜厚の層を電界緩和層のみで構成せねばならず、製造が困難な場合がある。そのため、図２Ａに示すように、（電界緩和層の上面と電界制御層の上面の間の距離）／（電界緩和層＋電界制御層＋バッファ層）は、０．３〜０．８の範囲にあることが好ましく、０．３〜０．７の範囲にあることがより好ましく、０．４〜０．７の範囲にあることがさらに好ましい。
また、図２Ａの結果から、耐圧６００Ｖまたは１２００Ｖの半導体素子を実現する際に、たとえば第１電界緩和層１４ａの膜厚を１μｍ〜４μｍ（ＡｌＮ層とＧａＮ層とのペアの数としてはたとえば４０ペア〜１６０ペア）とし、Ｃ−ＧａＮからなる単層である第２電界緩和層１４ｂの膜厚を１００ｎｍ〜２μｍとし、（電界緩和層の上面と電界制御層の上面の間の距離）／（電界緩和層＋電界制御層＋バッファ層）を０．３〜０．８の範囲、好ましくは０．３〜０．７の範囲、さらに好ましくは０．４〜０．７の範囲にすることによって、必要な耐圧に対する膜厚を減少させることができる。
なお、特許文献２に開示される構成においては、バッファ層最上部に位置するＧａＮ層とＡｌＮ層とのペアが、半導体素子１００Ａにおける電界制御層として機能するものの、電界緩和層をＣ−ＧａＮ単体で構成するために、反りやクラックの制御が困難であり、クラックを発生させずに成長できる電界緩和層の膜厚の上限は１．２μｍ、バッファ層の膜厚の上限は３．２μｍ程度であることが、本発明者らの調査によりわかっている。このことは、以下の２つの点において、従来技術には問題があることを示している。第一に、電界緩和層、バッファ層ともに上限まで成長させた場合、電界緩和層とバッファ層を足した膜厚は４．４μｍに達するが、（電界緩和層の上面と電界制御層の上面の間の距離）／（電界緩和層＋電界制御層＋バッファ層）＝０．２７の場合に相当し、図２Ａの結果から考えると、特許文献２に開示される構成では、膜厚当りの耐圧は、電界制御層が無い場合よりも低い構成となってしまう。このため、例えば耐圧６００Ｖを実現することが困難である。第二に、バッファ層の厚さを上限より低い値、例えば１．２μｍとし、（電界緩和層の上面と電界制御層の上面の間の距離）／（電界緩和層＋電界制御層＋バッファ層）＝０．５として膜厚あたりの耐圧を改善するために好ましい構成をとるという方策も考えられるが、従来の技術によると電界緩和層の膜厚の上限は１．２μｍであるため、電界緩和層とバッファ層を合わせた膜厚は２．４μｍにしか達さず、例えば６００Ｖなどの耐圧を実現するのに必要な厚さにすることができない。以上から、従来技術は、（電界緩和層の上面と電界制御層の上面の間の距離）／（電界緩和層＋電界制御層＋バッファ層）の最適化と、総膜厚の厚膜化の両立が困難であり、所望の耐圧を持つ結晶を実現するのが困難であったと考えられる。
また、電界制御層１３は、その基板横方向の抵抗が、電界緩和層１４の抵抗の１０倍以下であることが望ましい。図３Ａは、半導体素子１００Ａにおいて、耐圧６００Ｖおよび１２００Ｖの半導体素子を実現するのに必要な、電界緩和層の抵抗に対する電界制御層の基板横方向の抵抗の比と、総膜厚との関係を示す図である。図３Ｂは、図３Ａに示す関係を計算するための等価回路を示す図である。図３Ｂにおける等価回路Ｃ２は、カソード電極Ｃ下の電界緩和層１４の膜厚方向の抵抗に対応する抵抗Ｒ１と、アノード電極Ａ下の電界緩和層１４の膜厚方向の抵抗に対応する抵抗Ｒ２と、バッファ層１２の膜厚方向の抵抗と電界制御層１３の厚膜方向の抵抗とを足したものに相当する抵抗Ｒ３と、電界制御層１３の基板横方向の抵抗（カソード電極Ｃ下とアノード電極Ａ下の間の抵抗）に相当する抵抗Ｒ４とを備える。
なお、（電界緩和層の上面と電界制御層の上面の間の距離）／（電界緩和層＋電界制御層＋バッファ層）の値としては、所望の耐圧の実現に必要な総膜厚を最小化できる構成である、（電界緩和層の上面と電界制御層の上面の間の距離）／（電界緩和層＋電界制御層＋バッファ層）＝０．５とした。また、図３Ａで、線Ｌ１、Ｌ２は、それぞれ、従来技術である特許文献１の構成において、耐圧６００Ｖ、１２００Ｖの半導体素子を実現するのに必要な総膜厚を示している。
図３Ａに示されるように、電界制御層１３の基板横方向の抵抗が、電界緩和層１４の抵抗の１０倍以下であることが、必要な総膜厚を、従来技術を用いた場合の必要な総膜厚から効果的に減少させるためには好ましい。また、０．１倍以下であれば、必要な総膜厚が最も小さくなるのでより好ましい。また、電界制御層１３の基板横方向の抵抗が、電界緩和層１４の抵抗の１倍以下である場合は、必要な総膜厚が、従来技術を用いた場合の必要な総膜厚と、必要な総膜厚の最小値との約中間値以下になるので好ましい。
なお、図２Ａ、３Ａにおける耐圧の６００Ｖおよび１２００Ｖは例示であり、他の耐圧の値についても、図２Ａ、３Ａと同様の傾向となる。
また、電界緩和層１４については、互いに層構成が異なる第１電界緩和層１４ａと第２電界緩和層１４ｂとの２層で構成されており、第１電界緩和層１４ａはさらに複数の層から構成されている。これによって、電界緩和層をＧａＮ層などからなる単層で構成する場合よりも、同一の膜厚を実現する場合に反りやクラックの制御が容易であるので、図２Ａにおける（電界緩和層の上面と電界制御層の上面の間の距離）／（電界緩和層＋電界制御層＋バッファ層）の値を好適な０．４〜０．７の範囲にすることがいっそう容易となる。
なお、半導体素子１００Ａに要求される耐圧（Ｖｂとする）の印加時におけるリーク電流を、要求される電流値（ＩＬとする）以下に抑制するために、電界緩和層１４およびバッファ層１２の単位膜厚当たりの抵抗は、Ｖｂ／ＩＬを、活性層１５の膜厚、電界緩和層１４の膜厚、電界制御層１３の膜厚、およびバッファ層１２の膜厚の総和ｄｔで除して得られる値であるＶｂ／（ＩＬ・ｄｔ）よりも大きいことが好ましい。
たとえば、耐圧６００Ｖ、リーク電流値９０μＡである半導体素子１００Ａを、図２Ａにおける横軸が０．４〜０．７の領域を満たすように作製しようとする場合、電界緩和層１４およびバッファ層１２の単位膜厚当りの抵抗は、１．１ＭΩ／μｍ〜１．７ＭΩ／μｍであることが好ましい。
上記単位膜厚当たりの抵抗の条件と、図２Ａの結果とを合わせて考えると、活性層１５と電界緩和層１４とを合わせた領域のうち、膜厚当りの抵抗がＶｂ／（ＩＬ・ｄｔ）で表される値よりも大きい領域の厚さをａ、電界制御層１３とバッファ層１２とを合わせた領域のうち、膜厚当りの抵抗がＶｂ／（ＩＬ・ｄｔ）で表される値よりも大きい領域の厚さをｂとしたときに、０．３≦ａ／（ａ＋ｂ）≦０．８の関係が成り立つことが好ましく、０．３≦ａ／（ａ＋ｂ）≦０．７の関係が成り立つことがより好ましく、０．４≦ａ／（ａ＋ｂ）≦０．７の関係が成り立つことがさらに好ましい。
また、電界緩和層１４、電界制御層１３およびバッファ層１２を高抵抗化する手段には、例えば炭素ドーピングがあるが、電界緩和層１４、電界制御層１３およびバッファ層１２の炭素濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３の範囲にあることが好ましい。炭素濃度が１×１０１８ｃｍ−３以上であれば単位膜厚当りの抵抗を必要な値まで高抵抗化するために好ましく、１×１０２０ｃｍ−３以下であれば結晶格子の歪みが大きくならず、クラックの発生を抑制する点で好ましい。
この場合、活性層１５と電界緩和層１４とを合わせた領域のうち、炭素濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である領域の厚さをｃ、電界制御層１３とバッファ層１２とを合わせた領域のうち、炭素濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である領域の厚さをｄとしたときに、０．３≦ｃ／（ｃ＋ｄ）≦０．８の関係が成り立つことが好ましく、０．３≦ｃ／（ｃ＋ｄ）≦０．７の関係が成り立つことがより好ましく、０．４≦ｃ／（ｃ＋ｄ）≦０．７の関係が成り立つことがさらに好ましい。
なお、上記実施の形態１に係る半導体素子１００Ａの製造方法を例示すると、以下のとおりである。
まず、基板１１上に、ＭＯＣＶＤ法を用いて、バッファ層１２、電界制御層１３、電界緩和層１４を順次エピタキシャル成長させる。なお、ＧａＮからなる層を成長するための原料ガスとしては、トリメチルガリウム（ＴＭＧ）およびアンモニア（ＮＨ３）を用いることができる。ＡｌＮからなる層を成長するための原料ガスとしては、トリメチルアルミニウム（ＴＭＡ）およびＮＨ３を用いることができる。結晶成長温度はいずれの層についてもたとえば９００度〜１０００度が好ましい。なお、上記原料ガスを使用することによって、原料ガスに含まれる炭素が結晶成長中にドープされる。
つぎに、電界緩和層１４上に活性層１５をエピタキシャル成長させる。なお、ＧａＮからなる層を成長するための原料ガスとしては、ＴＭＧおよびＮＨ３を用いることができる。ＡｌＧａＮからなる層を成長するための原料ガスとしては、ＴＭＧ、ＴＭＡ、およびＮＨ３を用いることができる。結晶成長温度はいずれの層についてもたとえば１０００度〜１０５０度が好ましい。
つぎに、活性層１５上にアノード電極Ａ、カソード電極Ｃを形成する。各電極の形成はたとえばスパッタ法を用いることができる。カソード電極Ｃについては、スパッタ法などを用いて形成した後、２ＤＥＧとの接触抵抗を低減するため、たとえば５００度〜７００度の温度範囲でアニールを行うことが好ましい。
以上説明したように、本実施の形態１に係る半導体素子１００Ａは、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
（実施の形態２）
図４は、実施の形態２に係る半導体素子の模式的な断面図である。半導体素子１００Ｂは、実施の形態１に係る半導体素子１００Ａにおいて、アノード電極Ａおよびカソード電極Ｃに換えて、ソース電極Ｓ、ゲート電極Ｇ、およびドレイン電極Ｄを備えたＨＥＭＴ（High Electron Mobility Transistor）型の電界効果トランジスタ（ＦＥＴ）である。
ソース電極Ｓおよびドレイン電極Ｄは、活性層１５の電子供給層１５ｂ上に形成されており、活性層１５の２ＤＥＧチャネルとオーミック接合する。ソース電極Ｓおよびドレイン電極Ｄは、たとえばＮｉ／Ａｕ／Ｔｉ構造（膜厚の構成はたとえば１００ｎｍ／２５０ｎｍ／２０ｎｍ）で構成される。ゲート電極Ｇは、活性層１５の電子供給層１５ｂ上に形成されており、活性層１５とショットキー接合する。また、ゲート電極Ｇは、ソース電極Ｓとドレイン電極Ｄとの間に配置されている。ゲート電極Ｇは、たとえばＴｉ／Ａｌ構造（膜厚の構成はたとえば２５ｎｍ／２００ｎｍ）で構成される。
本実施の形態２に係る半導体素子１００Ｂも、半導体素子１００Ａと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
（実施の形態３）
図５は、実施の形態３に係る半導体素子の模式的な断面図である。半導体素子１００Ｃは、実施の形態２に係る半導体素子１００Ｂにおいて、活性層１５の電子供給層１５ｂ上のソース電極Ｓとドレイン電極Ｄとの間にゲート絶縁膜Ｉを形成し、ゲート電極Ｇはゲート絶縁膜Ｉにショットキー接合するようにしたＭＯＳ型のＦＥＴである。なお、ゲート絶縁膜Ｉはたとえば厚さ３０ｎｍ〜６０ｎｍのＳｉＯ２膜からなる。
本実施の形態３に係る半導体素子１００Ｃも、半導体素子１００Ａと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
（実施の形態４）
図６は、実施の形態４に係る半導体素子の模式的な断面図である。半導体素子２００Ａは、実施の形態１に係る半導体素子１００Ａにおいて、半導体積層基板１０を半導体積層基板２０に置き換えたものである。また、半導体積層基板２０は、半導体積層基板１０において、電界緩和層１４を電界緩和層２４に置き換えたものである。
電界緩和層２４は、第１電界緩和層２４ａと、第１電界緩和層２４ａ上に形成された第２電界緩和層２４ｂとを有する。第１電界緩和層２４ａは、電界制御層１３上に順次積層されたＡｌＧａＮ層２４ａａ、２４ａｂ、および２４ａｃを有する。一方、第２電界緩和層２４ｂはＣ−ＧａＮからなる単層である。第２電界緩和層２４ｂは図１に示す第２電界緩和層１４ｂと同様の構成にすることができる。
ＡｌＧａＮ層２４ａａ、２４ａｂ、および２４ａｃは、基板１１側から表面方向（活性層１５側）に向かってＡｌ組成が減少するように（すなわちバンドギャップが狭くなるように）構成されている。ＡｌＧａＮ層２４ａａ、２４ａｂ、および２４ａｃの各層内のＡｌ組成は一定でも良いし、層内でＡｌ組成が活性層１５側に向かって減少していてもよい。Ａｌ組成は２０％から０％まで変化することが好ましい。このように、第１電界緩和層２４ａを、表面方向（活性層１５側）に向かってＡｌ組成が減少する組成のＡｌＧａＮ層で構成することによって、クラックや反りの発生を抑制することができる。
また、電界緩和層２４が、第１電界緩和層２４ａと第２電界緩和層２４ｂとの２層で構成されており、第１電界緩和層２４ａはさらに複数の層から構成されている。これによって、電界緩和層をＧａＮ層などからなる単層で構成する場合よりも、同一の膜厚を実現する場合に反りやクラックの制御が容易であるので、図２Ａにおける（電界緩和層の上面と電界制御層の上面の間の距離）／（電界緩和層＋電界制御層＋バッファ層）の値を好適な範囲にすることがいっそう容易となる。
さらに、本実施の形態４に係る半導体素子２００Ａでも、半導体素子１００Ａと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
なお、第１電界緩和層２４ａを構成するＡｌＧａＮ層の数は３に限られず、１以上であればよい。また、Ａｌ組成の減少のプロファイルについても特に限定されず、たとえばステップ状および連続的のいずれでもよい。
（実施の形態５）
図７は、実施の形態５に係る半導体素子の模式的な断面図である。半導体素子２００Ｂは、実施の形態４に係る半導体素子２００Ａにおいて、アノード電極Ａおよびカソード電極Ｃに換えて、ソース電極Ｓ、ゲート電極Ｇ、およびドレイン電極Ｄを備えたＨＥＭＴ型のＦＥＴである。
本実施の形態５に係る半導体素子２００Ｂも、半導体素子２００Ａと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
（実施の形態６）
図８は、実施の形態６に係る半導体素子の模式的な断面図である。半導体素子２００Ｃは、実施の形態５に係る半導体素子２００Ｂにおいて、活性層１５の電子供給層１５ｂとゲート電極Ｇとの間にゲート絶縁膜Ｉを形成したＭＯＳ型のＦＥＴである。
本実施の形態６に係る半導体素子２００Ｃも、半導体素子２００Ａと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
（実施の形態７）
図９は、実施の形態７に係る半導体素子の模式的な断面図である。半導体素子３００Ａは、実施の形態１に係る半導体素子１００Ａにおいて、半導体積層基板１０を半導体積層基板３０に置き換えたものである。また、半導体積層基板３０は、半導体積層基板１０において、電界緩和層１４を電界緩和層３４に置き換えたものである。
電界緩和層３４は、Ｃ−ＧａＮ層３４ａと、Ｃ−ＧａＮ層３４ａ上に形成されたＡｌＮ層３４ｂと、ＡｌＮ層３４ｂ上に形成されたＣ−ＧａＮ層３４ｃとからなる。
ＡｌＮ層３４ｂの膜厚は０．５ｎｍ〜２０ｎｍの範囲であることが好ましい。膜厚を２０ｎｍ以下にすることによって、ＡｌＮ層３４ｂとＣ−ＧａＮ層３４ａ、３４ｃとの界面に２ＤＥＧが発生して等電位面が形成されることが抑制される。ここで、電界緩和層に等電位面が発生すると、図２Ａで示した膜厚当たりの耐圧を最適化するのに必要な電界緩和層の膜厚とバッファ層の膜厚との関係が崩れ、所望の効果が得られない場合があるので、上記膜厚とすることが好ましい。
本実施の形態７に係る半導体素子３００Ａでも、半導体素子１００Ａと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
（実施の形態８）
図１０は、実施の形態８に係る半導体素子の模式的な断面図である。半導体素子３００Ｂは、実施の形態７に係る半導体素子３００Ａにおいて、アノード電極Ａおよびカソード電極Ｃに換えて、ソース電極Ｓ、ゲート電極Ｇ、およびドレイン電極Ｄを備えたＨＥＭＴ型のＦＥＴである。
本実施の形態８に係る半導体素子３００Ｂも、半導体素子３００Ａと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
（実施の形態９）
図１１は、実施の形態９に係る半導体素子の模式的な断面図である。半導体素子３００Ｃは、実施の形態８に係る半導体素子３００Ｂにおいて、活性層１５の電子供給層１５ｂとゲート電極Ｇとの間にゲート絶縁膜Ｉを形成したＭＯＳ型のＦＥＴである。
本実施の形態９に係る半導体素子３００Ｃも、半導体素子３００Ａと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
（実施の形態１０）
図１２は、実施の形態１０に係る半導体素子の模式的な断面図である。半導体素子３００Ｄは、実施の形態１に係る半導体素子１００Ａにおいて、活性層１５の電子供給層１５ｂ上にアノード電極Ａに接触するようにフィールドプレート層３６を形成し、アノード電極Ａとカソード電極Ｃとの間の活性層１５の表面およびフィールドプレート層３６の一部表面を覆うように保護膜Ｐを形成し、さらにアノード電極Ａは保護膜Ｐに階段状に乗り上げる形状に形成したＳＢＤである。保護膜ＰはたとえばＳｉＯ２膜からなる。また、フィールドプレート層３６は電子供給層１５ｂよりもバンドギャップエネルギーが小さい窒化物半導体材料、たとえばＧａＮからなる。なお、半導体素子３００Ｄにおいても、電極間距離であるＬは、２つの電極（アノード電極Ａとカソード電極Ｃ）が活性層１５と接触している各部分の端部の間の距離である。
本実施の形態１０に係る半導体素子３００Ｄも、半導体素子３００Ａと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
さらに、半導体素子３００Ｄでは、フィールドプレート層３６によって、フィールドプレート層３６の直下における電子走行層１５ａの電子供給層１５ｂとの界面の２ＤＥＧの密度が減少する。しがたって、逆電圧印加時に２ＤＥＧが低電圧で空乏化しやすい。また、アノード電極Ａが複数ステップの階段状になっており、電界強度が高くなりやすい角部が複数あるため、電界がこれらの角部に分散され、ピーク電界強度が低くなる。その結果、半導体素子３００Ｄは耐圧が向上した素子となる。
ところで、本発明者らは、たとえば実施の形態１に係る半導体素子１００Ａを、アノード電極Ａと裏面の基板１１とを接地して同電位とし、たとえば６００Ｖの高電圧ストレスを印加してパルス駆動した場合に、１０μｓのオーダーで回復する電流コラプス成分が顕在化する現象があることを確認した。
本発明者らが鋭意検討したところ、アノード電極Ａと裏面の基板１１とを接地して同電位とした場合、バッファ層１２側から、活性層１５に発生している電流経路としての２ＤＥＧが引き抜かれて容易に空乏化され、カソード電極Ｃの端部での電界集中が発生すると推定した。そして、カソード電極Ｃの端部での電界集中によって１０μｓのオーダーで回復する電流コラプス成分が発生すると推定した。
さらに、この２ＤＥＧの引き抜きによる空乏化は、電界制御層１３と電子供給層１５ｂとの間に形成されたコンデンサが充電されるときに発生すると推定した。そして、２ＤＥＧの電荷量よりも、コンデンサが蓄積できる電荷量が小さくなるようにすれば、２ＤＥＧが完全に空乏化しないので、カソード電極Ｃの端部での電界集中が抑制され、これに起因する電流コラプス成分も抑制できることに想到した。
２ＤＥＧの電荷量よりも、コンデンサが蓄積できる電荷量が小さくなる条件は、以下の式で表される。ここで、ｅは素電荷、ｎｓは電子走行層１５ａと電子供給層１５ｂとの界面の２ＤＥＧの濃度、ｄ０は電子走行層１５ａの膜厚、ｄ１は電界緩和層１４の上面と電界制御層１３の上面との間の距離、εは電子走行層１５ａおよび電界緩和層１４の誘電率、Ｖは外部電圧（印加電圧）、Ｖ１は電界制御層１３の電位である。
Figure 2014050250
上式を変形すると式（１）になる。ここで、ｄ２は電界制御層１３の膜厚、ｄ３はバッファ層の膜厚である。
Figure 2014050250
なお、たとえば、Ｖ＝６００Ｖ、ｄ１＝２．４μｍ、ｄ２＋ｄ３＝２．２μｍ、ｅ＝１．６×１０１９Ｃ、ε＝９×８．８５×１０−１４Ｆ／ｃｍとすると、後述する式（２）の右辺は、０．４４（ｎｓが１．０×１０１３ｃｍ−２の場合）、０．５５（ｎｓが０．８×１０１３ｃｍ−２の場合）となる。
ここで、図２Ｂに示す等価回路Ｃ１を考える。抵抗Ｒ１は、カソード電極Ｃ下の電界緩和層１４の膜厚方向の抵抗である。抵抗Ｒ２は、アノード電極Ａ下の電界緩和層１４の膜厚方向の抵抗である。抵抗Ｒ３は、バッファ層１２の膜厚方向の抵抗と電界制御層１３の厚膜方向の抵抗を足したものである。
抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３とし、等価回路Ｃ１で電圧分担を計算すると、以下の式が成り立つ。
Figure 2014050250
抵抗Ｒ１、Ｒ２、Ｒ３は同じ材料系であり抵抗率ρが等しいとし、Ｒ１、Ｒ２、Ｒ３として単位面積当たりの抵抗を考えると、以下の式が成り立つ。
Figure 2014050250
上記２つの式から以下の式が導かれる。このとき、Ｖ１は、バッファ層１２、電界制御層１３、電界緩和層１４の膜厚で決まる。
Figure 2014050250
上式を式（１）の右辺に代入すると、式（２）になる。
Figure 2014050250
 すなわち、Ｖ１が、バッファ層１２、電界制御層１３、電界緩和層１４の膜厚で決まる場合は、式（２）が成り立つ。
一方、Ｖ１が中間電位で決まる場合には、式（１）は以下の式（３）となる。
Figure 2014050250
また、２ＤＥＧが完全に空乏化しないようにすると、空乏層がカソード電極端（またはドレイン電極端）まで到達しないので、以下の式が成り立つ。
Figure 2014050250
また、半導体素子のオン抵抗値は以下の式で表される。
Figure 2014050250
 よって、半導体素子のオン抵抗が半導体素子に要求されるオン抵抗の仕様値以下であるという条件から、以下の式が導かれる。
Figure 2014050250
さらに、上記式から、式（４）が導かれる。
Figure 2014050250
 なお、Ｒｏｎ［Ω］は半導体素子に要求されるオン抵抗の仕様値、ｒｓｈｅｅｔ［Ω・□］は電極間のシート抵抗の平均値、Ｎｓ［ｃｍ−３］は単位面積当たりの電子の数を表す２ＤＥＧ濃度を単位体積辺りのキャリアの数に換算したキャリア密度、Ｌａｃは電極間距離、Ｗは電極間における電流経路の幅である。
図１３は、図１に示す半導体素子１００Ａの上面図を用いて、電流経路の幅を説明する図である。Ｌは電極間距離であり、式（４）のＬａｃに相当する。図１３に示すように、電流経路の幅とは、対象となる電極（ここではアノード電極Ａとカソード電極Ｃ）の間に電流が流れるときの電流経路の幅を意味する。なお、半導体素子が電界効果トランジスタの場合は、対象となる電極は、ゲート電極およびドレイン電極である。
なお、上記実施の形態において、バッファ層は、膜厚０．１μｍ〜０．８μｍのＡｌｕＧａ１−ｕＮ（０≦ｕ＜１）層と膜厚２０ｎｍ〜６０ｎｍのＡｌｖＧａ１−ｖＮ（０＜ｖ≦１かつｕ＜ｖ）層が交互に複数回繰り返し積層した構造を有するものでもよい。また、電界制御層は、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１層と、該第１層よりも広いバンドギャップを有するＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）からなる第２層との積層構造を有するものでもよい。また、電界緩和層は、第２電界緩和層が単一の組成からなる単層により構成され、第１電界緩和層が、基板から近い側から順に、第２電界緩和層と同じ組成からなる第一の部分と、第２電界緩和層とは組成の異なる第二の部分との積層構造により構成され、かつ、第一の部分と第二の部分が結合された箇所の基板横方向の抵抗が、第２電界緩和層の抵抗の１／１０より大きくなるような膜厚を第二の部分が有する構造であっても良く、例えば、第１電界緩和層は、膜厚５ｎｍ〜２０ｎｍのＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）層と膜厚５ｎｍ〜２０ｎｍのＡｌｗＧａ１−ｗＮ（０＜ｗ≦１かつｚ＜ｗ）層が交互に複数回繰り返し積層した構造を有するものでもよい。また、活性層の電子供給層は、電子走行層よりも広いバンドギャップを有する組成であれば特に限定されない。
また、上記実施の形態では、基板はＳｉからなるものであるが、基板の材料は特に限定されず、窒化物半導体とは異種の基板であるサファイヤ、炭化珪素（ＳｉＣ）、または酸化亜鉛（ＺｎＯ）でもよい。また、窒化物半導体層の各層の構成材料も上記実施の形態のものに限定されず、ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表される窒化物半導体から適宜選択できる。
また、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。
以上のように、本発明に係る半導体積層基板および半導体素子は、たとえばパワー半導体素子の用途に利用して好適なものである。
１０、２０、３０ 半導体積層基板
１１ 基板
１２ バッファ層
１２ａ、１２ｄ、１２ｆ、１２ｈ、１３ｂ、３４ｂ ＡｌＮ層
１２ｂ、２４ａａ、２４ａｂ、２４ａｃ ＡｌＧａＮ層
１２ｃ、１２ｅ、１２ｇ、１３ａ、３４ａ、３４ｃ Ｃ−ＧａＮ層
１３ 電界制御層
１４、２４、３４ 電界緩和層
１４ａ、２４ａ 第１電界緩和層
１４ｂ、２４ｂ 第２電界緩和層
１５ 活性層
１５ａ 電子走行層
１５ｂ 電子供給層
１００Ａ、１００Ｂ、１００Ｃ、２００Ａ、２００Ｂ、２００Ｃ、３００Ａ、３００Ｂ、３００Ｃ 半導体素子
Ａ アノード電極
Ｃ カソード電極
Ｄ ドレイン電極
Ｇ ゲート電極
Ｉ ゲート絶縁膜
Ｌ１、Ｌ２ 線
Ｓ ソース電極

Claims (28)

  1. 基板と、
    前記基板上に形成された窒化物半導体からなるバッファ層と、
    前記バッファ層上に形成され、窒化物半導体からなり、基板横方向に導電性を有する電界制御層と、
    前記電界制御層上に形成された窒化物半導体からなる電界緩和層と、
    前記電界緩和層上に形成された窒化物半導体からなる活性層と、
    を備え、
    前記電界制御層の基板横方向の抵抗が、前記電界緩和層の抵抗の１０倍以下であり、
    前記電界緩和層の膜厚と前記バッファ層の膜厚との比によって、前記電界緩和層と前記バッファ層との電界分担の比を制御していることを特徴とする半導体積層基板。
  2. 前記電界緩和層は、第１電界緩和層と、前記第１電界緩和層上に形成され、前記第１電界緩和層とは層構成が異なる第２電界緩和層とを有することを特徴とする請求項１に記載の半導体積層基板。
  3. 前記バッファ層、前記電界制御層、および前記電界緩和層の膜厚の総和に対する前記電界緩和層の上面と前記電界制御層の上面との間の距離の比が、０．３〜０．８の範囲にあることを特徴とする請求項１または２に記載の半導体積層基板。
  4. 前記バッファ層、前記電界制御層、および前記電界緩和層の膜厚の総和に対する前記電界緩和層の上面と前記電界制御層の上面との間の距離の比が、０．３〜０．７の範囲にあることを特徴とする請求項１または２に記載の半導体積層基板。
  5. 前記バッファ層、前記電界制御層、および前記電界緩和層の膜厚の総和に対する前記電界緩和層の上面と前記電界制御層の上面との間の距離の比が、０．４〜０．７の範囲にあることを特徴とする請求項１または２に記載の半導体積層基板。
  6. 耐圧がＶｂ以上であり、かつ前記Ｖｂの電圧印加時におけるリーク電流がＩＬ以下であり、前記活性層、前記電界緩和層、前記電界制御層、および前記バッファ層の膜厚の総和がｄｔであり、前記活性層と前記電界緩和層とを合わせた領域のうち、膜厚当りの抵抗がＶｂ／（ＩＬ・ｄｔ）で表される値よりも大きい領域の厚さをａ、前記電界制御層と前記バッファ層とを合わせた領域のうち、膜厚当りの抵抗がＶｂ／（ＩＬ・ｄｔ）で表される値よりも大きい領域の厚さをｂとしたときに、
    ０．３≦ａ／（ａ＋ｂ）≦０．８
    の関係が成り立つことを特徴とする請求項１または２に記載の半導体積層基板。
  7. 耐圧がＶｂ以上であり、かつ前記Ｖｂの電圧印加時におけるリーク電流がＩＬ以下であり、前記活性層、前記電界緩和層、前記電界制御層、および前記バッファ層の膜厚の総和がｄｔであり、前記活性層と前記電界緩和層とを合わせた領域のうち、膜厚当りの抵抗がＶｂ／（ＩＬ・ｄｔ）で表される値よりも大きい領域の厚さをａ、前記電界制御層と前記バッファ層とを合わせた領域のうち、膜厚当りの抵抗がＶｂ／（ＩＬ・ｄｔ）で表される値よりも大きい領域の厚さをｂとしたときに、
    ０．３≦ａ／（ａ＋ｂ）≦０．７
    の関係が成り立つことを特徴とする請求項１または２に記載の半導体積層基板。
  8. 耐圧がＶｂ以上であり、かつ前記Ｖｂの電圧印加時におけるリーク電流がＩＬ以下であり、前記活性層、前記電界緩和層、前記電界制御層、および前記バッファ層の膜厚の総和がｄｔであり、前記活性層と前記電界緩和層とを合わせた領域のうち、膜厚当りの抵抗がＶｂ／（ＩＬ・ｄｔ）で表される値よりも大きい領域の厚さをａ、前記電界制御層と前記バッファ層とを合わせた領域のうち、膜厚当りの抵抗がＶｂ／（ＩＬ・ｄｔ）で表される値よりも大きい領域の厚さをｂとしたときに、
    ０．４≦ａ／（ａ＋ｂ）≦０．７
    の関係が成り立つことを特徴とする請求項１または２に記載の半導体積層基板。
  9. 前記活性層と前記電界緩和層とを合わせた領域のうち、炭素濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である領域の厚さをｃ、前記電界制御層と前記バッファ層とを合わせた領域のうち、炭素濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である領域の厚さをｄとしたときに、
    ０．３≦ｃ／（ｃ＋ｄ）≦０．８
    の関係が成り立つことを特徴とする請求項１または２に記載の半導体積層基板。
  10. 前記活性層と前記電界緩和層とを合わせた領域のうち、炭素濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である領域の厚さをｃ、前記電界制御層と前記バッファ層とを合わせた領域のうち、炭素濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である領域の厚さをｄとしたときに、
    ０．３≦ｃ／（ｃ＋ｄ）≦０．７
    の関係が成り立つことを特徴とする請求項１または２に記載の半導体積層基板。
  11. 前記活性層と前記電界緩和層とを合わせた領域のうち、炭素濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である領域の厚さをｃ、前記電界制御層と前記バッファ層とを合わせた領域のうち、炭素濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である領域の厚さをｄとしたときに、
    ０．４≦ｃ／（ｃ＋ｄ）≦０．７
    の関係が成り立つことを特徴とする請求項１または２に記載の半導体積層基板。
  12. 前記電界制御層の前記基板横方向の抵抗が前記電界緩和層の抵抗の１０倍以下であることを特徴とする請求項１〜１１のいずれか一つに記載の半導体積層基板。
  13. 前記電界制御層は、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１層と、該第１層よりも広いバンドギャップを有するＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）からなる第２層との積層構造を有することを特徴とする請求項１〜１２のいずれか一つに記載の半導体積層基板。
  14. 前記電界制御層は、不純物のドープにより低抵抗化された領域を有することを特徴とする請求項１〜１３のいずれか一つに記載の半導体積層基板。
  15. 前記電界緩和層は、前記第２電界緩和層が単一の組成からなる単層により構成され、前記第１電界緩和層が、前記基板から近い側から順に、前記第２電界緩和層と同じ組成からなる第一の部分と、前記第２電界緩和層とは組成の異なる第二の部分との積層構造により構成され、かつ、前記第一の部分と前記第二の部分が結合された箇所の前記基板横方向の抵抗が、前記第２電界緩和層の抵抗の１／１０より大きくなるような膜厚を前記第二の部分が有することを特徴とする、請求項２または請求項２を引用する請求項３〜１４のいずれか一つに記載の半導体積層基板。
  16. 前記電界緩和層は、前記第２電界緩和層が単一の組成からなる単層により構成され、前記第１電界緩和層が膜厚５ｎｍ〜２０ｎｍのＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）層と膜厚５ｎｍ〜２０ｎｍのＡｌｗＧａ１−ｗＮ（０＜ｗ≦１かつｚ＜ｗ）層が交互に複数回繰り返し積層した構造を有することを特徴とする、請求項２または請求項２を引用する請求項３〜１４のいずれか一つに記載の半導体積層基板。
  17. 前記電界緩和層は、前記第１電界緩和層が、前記基板側から前記活性層側に向かってバンドギャップが狭くなる組成のＡｌＧａＮで構成されていることを特徴とする、請求項２または請求項２を引用する請求項３〜１４のいずれか一つに記載の半導体積層基板。
  18. 前記電界緩和層は、前記第１電界緩和層が、複数のＡｌＧａＮ層からなり、前記複数のＡｌＧａＮ層は、前記基板側から前記活性層側に向かってバンドギャップが狭くなる互いに異なる組成を有することを特徴とする請求項１７に記載の半導体積層基板。
  19. 前記バッファ層は、膜厚０．１μｍ〜０．８μｍのＡｌｕＧａ１−ｕＮ（０≦ｕ＜１）層と膜厚２０ｎｍ〜６０ｎｍのＡｌｖＧａ１−ｖＮ（０＜ｖ≦１かつｕ＜ｖ）層が交互に複数回繰り返し積層した構造を有することを特徴とする請求項１〜１８のいずれか一つに記載の半導体積層基板。
  20. 前記活性層は、電子走行層と、前記電子走行層上に形成され、該電子走行層よりも広いバンドギャップを有する電子供給層との積層構造を有することを特徴とする請求項１〜１９のいずれか一つに記載の半導体積層基板。
  21. 請求項１〜２０のいずれか一つに記載の半導体積層基板の前記活性層上に２つ以上の電極を備えたことを特徴とする半導体素子。
  22. 前記電極は、前記活性層上に形成され、前記活性層とショットキー接合するショットキー電極と、前記活性層上に形成され、前記活性層とオーミック接合するオーミック電極とを含むことを特徴とする請求項２１に記載の半導体素子。
  23. 前記電極は、前記活性層上に形成され、前記活性層とオーミック接合する２つのオーミック電極と、前記活性層上に形成され、前記２つのオーミック電極の間に配置され、前記活性層とショットキー接合するショットキー電極と、を含むことを特徴とする請求項２１に記載の半導体素子。
  24. 前記電極は、前記活性層上に形成され、前記活性層とオーミック接合する２つのオーミック電極と、前記活性層上に形成され、前記２つのオーミック電極の間に配置された絶縁膜と、前記絶縁膜上に形成された電極と、を含むことを特徴とする請求項２１に記載の半導体素子。
  25. 前記活性層は、電子走行層と、前記電子走行層上に形成され、該電子走行層よりも広いバンドギャップを有する電子供給層との積層構造を有し、
    以下の式（１）が成り立つことを特徴とする請求項２１〜２４のいずれか一つに記載の半導体素子。
    Figure 2014050250
     ここで、ｅは素電荷、ｎｓは前記電子走行層と前記電子供給層との界面の２次元電子ガスの濃度、ｄ０は前記電子走行層の膜厚、ｄ１は前記電界緩和層の上面と前記電界制御層の上面との間の距離、ｄ２は前記電界制御層の膜厚、ｄ３は前記バッファ層の膜厚、εは前記電子走行層および前記電界緩和層の誘電率、Ｖは前記電極への印加電圧、Ｖ１は前記電界制御層の電位である。
  26. 以下の式（２）が成り立つことを特徴とする請求項２５に記載の半導体素子。
    Figure 2014050250
  27. 以下の式（３）が成り立つことを特徴とする請求項２５に記載の半導体素子。
    Figure 2014050250
  28. 以下の式（４）が成り立つことを特徴とする請求項２１〜２７のいずれか一つに記載の半導体素子。
    Figure 2014050250
     ここで、Ｒｏｎ［Ω］は当該半導体素子に要求されるオン抵抗の仕様値、ｒｓｈｅｅｔ［Ω・□］は前記電極間のシート抵抗の平均値、Ｎｓ［ｃｍ−３］は前記電極間のキャリア密度の平均値、Ｌａｃは前記電極間の電極間距離、Ｗは前記電極間における電流経路の幅である。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6303998B2 (ja) * 2014-11-28 2018-04-04 三菱電機株式会社 アバランシェフォトダイオードの製造方法
CN104600165B (zh) * 2015-02-06 2018-03-23 安徽三安光电有限公司 一种氮化物发光二极体结构
JP6473017B2 (ja) * 2015-03-09 2019-02-20 エア・ウォーター株式会社 化合物半導体基板
US20170170283A1 (en) * 2015-12-10 2017-06-15 IQE, plc Iii-nitride structures grown on silicon substrates with increased compressive stress
JP6975530B2 (ja) * 2015-12-25 2021-12-01 出光興産株式会社 半導体素子及びそれを用いた電気機器
CN111430457A (zh) 2020-04-27 2020-07-17 华南理工大学 一种硅衬底上GaN/二维AlN异质结整流器及其制备方法
WO2021243653A1 (zh) * 2020-06-04 2021-12-09 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法
US20220328678A1 (en) * 2021-04-12 2022-10-13 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217049A (ja) * 2004-01-28 2005-08-11 Sanken Electric Co Ltd 半導体装置
JP2008034411A (ja) * 2006-07-26 2008-02-14 Toshiba Corp 窒化物半導体素子
JP2008171843A (ja) * 2007-01-05 2008-07-24 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2010123725A (ja) * 2008-11-19 2010-06-03 Sanken Electric Co Ltd 化合物半導体基板及び該化合物半導体基板を用いた半導体装置
JP2011071356A (ja) * 2009-09-26 2011-04-07 Sanken Electric Co Ltd 半導体装置
JP2012009630A (ja) * 2010-06-24 2012-01-12 Panasonic Corp 窒化物半導体装置及び窒化物半導体装置の製造方法
JP2012151422A (ja) * 2011-01-21 2012-08-09 Sanken Electric Co Ltd 半導体ウエーハ及び半導体素子及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
JP2003059948A (ja) 2001-08-20 2003-02-28 Sanken Electric Co Ltd 半導体装置及びその製造方法
US7544963B2 (en) * 2005-04-29 2009-06-09 Cree, Inc. Binary group III-nitride based high electron mobility transistors
JP4897956B2 (ja) 2006-12-20 2012-03-14 古河電気工業株式会社 半導体電子デバイス
JP2012175089A (ja) * 2011-02-24 2012-09-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217049A (ja) * 2004-01-28 2005-08-11 Sanken Electric Co Ltd 半導体装置
JP2008034411A (ja) * 2006-07-26 2008-02-14 Toshiba Corp 窒化物半導体素子
JP2008171843A (ja) * 2007-01-05 2008-07-24 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2010123725A (ja) * 2008-11-19 2010-06-03 Sanken Electric Co Ltd 化合物半導体基板及び該化合物半導体基板を用いた半導体装置
JP2011071356A (ja) * 2009-09-26 2011-04-07 Sanken Electric Co Ltd 半導体装置
JP2012009630A (ja) * 2010-06-24 2012-01-12 Panasonic Corp 窒化物半導体装置及び窒化物半導体装置の製造方法
JP2012151422A (ja) * 2011-01-21 2012-08-09 Sanken Electric Co Ltd 半導体ウエーハ及び半導体素子及びその製造方法

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