JP6004319B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、ゲート電極上に２層の窒化シリコン膜が形成された半導体装置および半導体装置の製造方法に関する。
窒化物半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子等に用いられている。特に、マイクロ波、準ミリ波、及びミリ波等の高周波帯域での増幅に適した半導体装置として、例えば高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等のＦＥＴ（Field Effect Transistor）が知られている（例えば特許文献１）。
特開２００８−３０５８９４号公報
窒化物半導体を用いた半導体装置においては、電流コラプス現象が生じることが知られている。また、高温通電試験により特性が変化しないことが求められる。さらに、ゲート電極の一部の金属等が絶縁膜中に拡散しないことが求められる。
本発明は、電流コラプス現象、高温通電試験における特性の変化、および金属の拡散を抑制することを目的とする。
本発明は、窒化物半導体層上に形成されたゲート電極並びに前記ゲート電極を挟むソース電極およびドレイン電極と、前記ゲート電極および前記窒化物半導体層を覆ってなる窒素に対するシリコンの組成比が０．７５より大きく、単体では圧縮応力を有する第１窒化シリコン膜と、前記第１窒化シリコン膜上に形成された窒素に対するシリコンの組成比が０．７５より大きく、単体では引張応力を有する第２窒化シリコン膜と、を有し、前記第１窒化シリコン膜および前記第２窒化シリコン膜の積層構造全体では引張応力を有してなることを特徴とする半導体装置である。本発明によれば、電流コラプス現象、高温通電試験における特性の変化、および金属の拡散を抑制することができる。
上記構成において、前記ゲート電極は、ニッケルを含む部分を備え、前記ニッケルを含む部分が前記第１窒化シリコン膜によって覆われてなる構成とすることができる。
上記構成において、前記第２窒化シリコン膜上に形成された金属層を有する構成とすることができる。
上記構成において、前記第１窒化シリコン膜および前記第２窒化シリコン膜の窒素に対するシリコンの組成比は、０．８以上である構成とすることができる。
上記構成において、前記第１窒化シリコン膜および前記第２窒化シリコン膜はプラズマ成長によって形成されたものであり、前記第１窒化シリコン膜の成長ガスの総流量に対するＨｅの流量は、前記第２窒化シリコン膜の成長ガスの総流量に対するＨｅの流量に比べて大きい構成とすることができる。
本発明によれば、電流コラプス現象、高温通電試験における特性の変化、および金属の拡散を抑制することができる。
図１は、比較例１に係る半導体装置の断面図の例である。 図２は、サンプルＡからＤの窒化シリコン膜の特性とＦＥＴの特性を示す図である。 図３（ａ）および図３（ｂ）は、窒化シリコン膜の応力を示す図である。 図４は、サンプルＡからＤについて高温通電試験を行なった結果を示す図である。 図５は、実施例１における半導体装置の断面図である。 図６（ａ）から図６（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。 図７（ａ）から図７（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。 図８は、実施例２に係る半導体装置を示す図である。
まず、窒化物半導体を用いたＦＥＴの場合を例に、発明者が行なった実験について説明する。図１は、比較例１に係る半導体装置の断面図の例である。図１のように、ＳｉＣ基板である基板１０上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用い窒化物半導体層１１が形成されている。基板１０は、例えば（０００１）主面を有し、窒化物半導体層１１の積層方向は例えば［０００１］方向である。窒化物半導体層１１として、バリア層１２、チャネル層１４、電子供給層１６、およびキャップ層１８が基板１０から順に形成されている。バリア層１２は、厚さ３００ｎｍの窒化アルミニウム（ＡｌＮ）層である。チャネル層１４は厚さ１０００ｎｍのノンドープ窒化ガリウム（ＧａＮ）層である。電子供給層１６は、厚さ３０ｎｍのｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）層である。キャップ層１８は、厚さ５ｎｍのｎ型窒化ガリウム層である。
窒化物半導体層１１上に、窒化物半導体層１１側からＮｉ（ニッケル）膜およびＡｕ（金）膜を有するゲート電極２０が形成されている。窒化物半導体層１１上にゲート電極２０を挟むように、窒化物半導体層１１側からＴｉ（チタン）膜およびＡｌ（アルミニウム）膜を含むソース電極２２およびドレイン電極２４が形成されている。ゲート電極２０とソース電極２２との間、およびゲート電極２０とドレイン電極２４との間の窒化物半導体層１１上に、窒化物半導体層１１を保護する絶縁膜３０が形成されている。絶縁膜３０は、プラズマＣＶＤ法（Plasma Chemical Vapor Deposition：プラズマ化学気相成長法）を用い成膜された膜厚が１００ｎｍの窒化シリコン膜である。ゲート電極２０、ソース電極２２、ドレイン電極２４および絶縁膜３０を覆うようにプラズマＣＶＤ法を用い成膜された窒化シリコン膜３５が形成されている。窒化シリコン膜３５および絶縁膜３０を貫通し、ソース電極２２およびドレイン電極２４と接続されたＡｕを含むソース配線２６およびドレイン配線２８が形成されている。
窒化シリコン膜３５として４種類の膜を形成した。各窒化シリコン膜を成膜したサンプルをサンプルＡからＤとする。図２は、サンプルＡからＤの窒化シリコン膜の特性とＦＥＴの特性を示す図である。図３（ａ）および図３（ｂ）は、窒化シリコン膜の応力を示す図である。図３（ａ）に示すように、窒化シリコン膜５２が伸び基板５０に圧縮させる応力を圧縮応力とし、負の値で表す。図３（ｂ）に示すように、窒化シリコン膜５２が縮み基板５０を引っ張る応力を引張応力とし正の値で表す。
図２に示すように、サンプルＡからＤの窒化シリコン膜３５は、それぞれ窒素に対するシリコンの組成比Ｓｉ／Ｎがそれぞれ０．９、０．７、０．９および０．７であり、応力がそれぞれ、−５００ＭＰａ、−５００ＭＰａ、＋１００ＭＰａおよび＋１００ＭＰａである。サンプルＡからＤについて、ゲートリーク、コラプス率、高温通電試験における飽和電流変化率およびＮｉの拡散について調べた。
ゲートリークは、ゲート電極２０に対しソース電極２２に負電圧を印加した場合のリーク電流である。コラプス現象とは、ドレイン電圧を印加していくと、ドレイン電流が減少する現象である。コラプス率は、ΔＩｆｍａｘ＝（Ｉｆｍａｘ（Ｖｄｓ＝５Ｖ）−Ｉｆｍａｘ（Ｖｄｓ＝２０Ｖ））／Ｉｆｍａｘ（Ｖｄｓ＝５Ｖ）で表される。Ｉｆｍａｘ（Ｖｄｓ＝５Ｖ）、Ｉｆｍａｘ（Ｖｄｓ＝２０Ｖ）は、それぞれドレイン電圧Ｖｄｓ＝５Ｖおよび２０Ｖのときのドレイン飽和電流Ｉｆｍａｘを示す。例えば、サンプルＡのようにコラプス率が−６０％の場合、Ｖｄｓ＝２０ＶのＩｆｍａｘがＶｄｓ＝５ＶのＩｆｍａｘより６０％低下していることを示している。このように、コラプス率は０に近いことが好ましい。
飽和電流変化率は、高温通電試験前と後とのΔＩｆｍａｘの変化率を示している。ΔＩｆｍａｘ＝Ｉｆｍａｘ（Ｖｄｓ＝５Ｖ）−Ｉｆｍａｘ（Ｖｄｓ＝２０Ｖ）である。高温通電試験は、チャネル温度が２７５℃、ドレイン電圧Ｖｄｓが６０Ｖ、単位ゲート幅当たりのドレイン電流Ｉｄｓが１０ｍＡ／ｍｍの条件で１０００時間行なった。飽和電流変化率は小さい方が好ましい。図４は、サンプルＡからＤについて高温通電試験を行なった結果を示す図である。時間に対するΔＩｆｍａｘを示している。図４を参照し、初期時間において、サンプルＡおよびＢにおいてサンプルＣおよびＤに比べΔＩｆｍａｘが小さいのは、コラプス現象が生じているためである。高温通電の時間と共に、サンプルＢおよびＤにおいてはΔＩｆｍａｘが減少している。これは、サンプルＢおよびＤにおいて、飽和電流が減少しているためである。
Ｎｉ拡散は、高温通電試験において窒化シリコン膜３５内をゲート電極２０に含まれるＮｉが拡散する現象が生じるか否かを示している。○はＮｉ拡散が生じないことを、×は高温でＮｉ拡散が生じることを示している。具体的には、高温通電試験後に、ゲート電極２０に含まれるＮｉまたはＮｉ酸化物が窒化シリコン膜３５中を拡散するか否かを調べた。図１のＦＥＴの断面をＦＩＢ（Focused Ion Beam）装置により露出させ、その断面をＳＥＭ（Scanning Electron Microscope）を用い観察した。なお、ＳＥＭ観察図は図示していない。Ｎｉ酸化物は、ゲート電極２０に含まれるＮｉがゲート電極２０に吸着する水分等によって酸化されたものである。なお、ゲート電極２０上の窒化シリコン膜３５上にフィールドプレートまたはシールド電極等の定電位の金属層が形成されている場合、Ｎｉ拡散は生じやすい。
図２に示すように、サンプルＡおよびＢにおいては、ゲートリークが小さく、コラプス率は負に大きい。一方、サンプルＣおよびＤは、ゲートリークが大きく、コラプス率が０に近い。この理由は以下の様に考えられる。サンプルＡおよびＢにおいては、窒化シリコン膜３５により窒化物半導体層１１に圧縮応力が加わる。これにより、窒化物半導体層１１のチャネル層１４付近にピエゾ分極に起因し、負の分極が生じる。これにより、チャネル層１４付近のポテンシャルが高くなる。このため、高温通電前の飽和電流Ｉｆｍａｘが小さくなり、かつゲートリークが少なくなる。詳細な理由は不明であるがゲートリークが少なくなるとコラプス現象が大きくなる。
サンプルＡおよびＣにおいては、飽和電流変化率が小さく、サンプルＢおよびＤにおいては、飽和電流変化率が大きい。この理由は以下のように考えられる。サンプルＡおよびＣの窒化シリコン膜３５は、化学量論的なＳｉ／Ｎ＝０．７５に比べシリコンリッチな膜である。余剰なシリコン原子により窒化シリコン膜３５内に多くのトラップ準位が形成される。シリコンリッチな窒化シリコン膜に電界を加えると、このトラップ準位を介しホッピング伝導が生じる。このため、シリコンリッチ膜は、化学量論的な窒化シリコン膜に比べ、窒化シリコン膜内を流れるリーク電流の大きい膜となる。詳細な理由は不明であるがリーク電流の大きい膜を用いると、高温通電試験において飽和電流等の特性の変化が小さくなる。
サンプルＡおよびＢにおいては、Ｎｉ拡散が小さく、サンプルＣおよびＤにおいてはＮｉ拡散が大きくなる。これは、圧縮応力の窒化シリコン膜は、緻密な膜となるため、ＮｉまたはＮｉ酸化物の拡散が抑制されるためである。
以上のように、コラプス現象の低減のためには、サンプルＣおよびＤが好ましい。高温通電試験による飽和電流変化率を小さくするためには、サンプルＡおよびＣが好ましい。Ｎｉ拡散を抑制するためには、サンプルＡおよびＢが好ましい。このように、コラプス現象の抑制、高温通電試験における特性の抑制、およびＮｉ拡散の抑制の全てを満足する窒化シリコン膜３５の条件はない。
そこで、上記全てを満足する半導体装置について、以下の実施例において説明する。
図５は、実施例１における半導体装置の断面図である。図５に示すように、図１の窒化シリコン膜３５の代わりに、ゲート電極２０を覆うように、第１窒化シリコン膜３２が形成されている。第１窒化シリコン膜３２上に第２窒化シリコン膜３４が形成されている。第１窒化シリコン膜３２は、窒素に対するシリコンの組成比Ｓｉ／Ｎが０．７５より大きく、圧縮応力を有する。第２窒化シリコン膜３４は、Ｓｉ／Ｎが０．７５より大きく引張応力を有する。その他の構成は、図１と同じであり説明を省略する。
Ｎｉ拡散を抑制するためには、第１窒化シリコン膜３２および第２窒化シリコン膜３４の少なくとも一方が圧縮応力の緻密な膜であることが有効である。特に、ゲート電極２０に近い第１窒化シリコン膜３２が圧縮応力の緻密な膜であることが有効である。例えば、ゲート電極２０（側面および表面）を圧縮応力の第１窒化シリコン膜３２で覆うことが有効である。
コラプス現象を抑制するためには、第１窒化シリコン膜３２および第２窒化シリコン膜３４の全体の応力は、弱い圧縮応力または引っ張り応力であることが好ましい。このため、Ｎｉ拡散抑制のため第１窒化シリコン膜３２を強い圧縮応力とした場合、第２窒化シリコン膜３４は引張応力であることが有効である。これにより、第１窒化シリコン膜３２に起因した圧縮応力を緩和できる。よって、ピエゾ電荷に起因したゲートリークを抑制でき、コラプス現象を抑制できる。
高温通電試験における特性変化を抑制するためには、第１窒化シリコン膜３２および第２窒化シリコン膜３４の両方の窒化シリコン膜内をリーク電流が流れることが好ましい。第１窒化シリコン膜３２および第２窒化シリコン膜３４のいずれか一方のみにリーク電流が流れるのでは不十分である。このため、第１窒化シリコン膜３２および第２窒化シリコン膜３４はＳｉ／Ｎ＞０．７５であることが好ましい。これにより、電界が印加されると窒化シリコン膜中に十分なリーク電流が流れるため、高温通電試験における特性の変化の抑制できる。
以上から、第１窒化シリコン膜３２は、Ｓｉ／Ｎ＞０．７５かつ単体では圧縮応力の窒化シリコン膜（例えば図２のサンプルＡ）を用いる。第２窒化シリコン膜３４は、Ｓｉ／Ｎ＞０．７５かつ単体では引張応力の窒化シリコン膜（例えば図２のサンプルＣ）を用いる。これにより、実施例１によれば、コラプス現象の抑制、高温通電試験における特性の変化の抑制、およびＮｉ拡散の抑制が可能となる。
第１窒化シリコン膜３２および第２窒化シリコン膜３４のＳｉ／Ｎとしては、よりシリコンリッチ膜の効果を得るために、Ｓｉ／Ｎは０．８以上が好ましく、０．８５以上または０．９以上がより好ましい。窒化シリコン膜がＳｉアモルファス状にならないため、Ｓｉ／Ｎは１．１以下が好ましい。第１窒化シリコン膜３２の応力は、Ｎｉ拡散を抑制するため−３００ＭＰａ以下であることが好ましく、−４００ＭＰａ以下がより好ましく、−５００ＭＰａ以下がさらに好ましい。膜剥がれ抑制の観点から、第１窒化シリコン膜３２の応力は、−１ＧＰａ以上であることが好ましい。第２窒化シリコン膜３４の応力は、第１窒化シリコン膜３２の圧縮応力を緩和する観点から、５０ＭＰａ以上が好ましく、１００ＭＰａ以上または２００ＭＰａ以上がより好ましい。膜剥がれ抑制の観点から、第２窒化シリコン膜３４の応力は、１ＧＰａ以下であることがより好ましい。また、コラプス現象を抑制するため第１窒化シリコン膜３２および第２窒化シリコン膜３４の積層構造全体では引張応力を有していることが好ましい。
ゲート電極２０としてＮｉ膜とＡｕ膜を含む例を示したが、ゲート電極２０はＮｉを含む部分を備え、Ｎｉを含む部分が第１窒化シリコン膜３２によって覆われていることが好ましい。さらに、Ｎｉを含まず他の元素、例えばＴｉ等拡散しやすい元素を含む場合、第１窒化シリコン膜３２は、これらの元素の拡散を抑制する。また、第１窒化シリコン膜３２は緻密な膜であることから耐湿性にも効果がある。
実施例１においては、窒化物半導体層１１と第１窒化シリコン膜３２との間に絶縁膜３０が形成されているが、絶縁膜３０は形成されていなくてもよい。例えば、第１窒化シリコン膜３２が直接窒化物半導体層１１上に形成されていてもよい。しかしながら、第１窒化シリコン膜３２を形成する際に窒化物半導体層１１に導入されるダメージの抑制の観点から絶縁膜３０は設けられることが好ましい。
次に、実施例１に係る半導体装置の製造方法について説明する。図６（ａ）から図７（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図６（ａ）に示すように、ＳｉＣ基板等の基板１０上に窒化物半導体層１１を形成する。窒化物半導体層１１は、例えば基板１０側から、バリア層１２、チャネル層１４、電子供給層１６、およびキャップ層１８であり、例えばＭＯＣＶＤ法を用い形成する。窒化物半導体層１１上にソース電極２２およびドレイン電極２４を例えば蒸着法およびリフトオフ法を用い形成する。ソース電極２２およびドレイン電極２４は、例えば窒化物半導体層１１側からＴｉ膜およびＡｌ膜を含む。
図６（ｂ）に示すように、ソース電極２２およびドレイン電極２４を覆うように、窒化物半導体層１１上に絶縁膜３０を形成する。絶縁膜３０として、例えばプラズマＣＶＤ法を用い窒化シリコン膜を形成する。絶縁膜３０は、窒化シリコン膜以外、酸化シリコン膜等の絶縁膜でもよい。
図６（ｃ）に示すように、絶縁膜３０の所定領域に開口を形成する。開口内の窒化物半導体層１１上にゲート電極２０を例えば蒸着法およびリフトオフ法を用い形成する。ゲート電極２０は、例えば窒化物半導体層１１側からＮｉ膜およびＡｕ膜を含む。以上により、窒化物半導体層１１上にゲート電極２０およびゲート電極２０を挟むソース電極２２およびドレイン電極２４が形成される。
図７（ａ）に示すように、ゲート電極２０、ソース電極２２およびドレイン電極２４を覆うように、絶縁膜３０上に第１窒化シリコン膜３２を形成する。
第１窒化シリコン膜３２の成膜条件および好ましい成膜条件の範囲は以下の通りである。
「成膜条件」
成膜方法：プラズマＣＶＤ法
ガス：ＳｉＨ４、Ｎ２、Ｈｅ
ガス流量：ＳｉＨ４：５０ｓｃｃｍ、Ｎ２：３００ｓｃｃｍ、Ｈｅ：８００ｓｃｃｍ
圧力：０．５Ｔｏｒｒ
ＲＦ（Radio Frequency）電力：２５０Ｗ
温度：３００℃
膜厚：５０ｎｍ
「成膜条件の範囲」
ガス流量：ＳｉＨ４：３〜６０ｓｃｃｍ、Ｎ２：１００〜５００ｓｃｃｍ、Ｈｅ：５００〜１０００ｓｃｃｍ
圧力：０．２〜２．０Ｔｏｒｒ
ＲＦ（Radio Frequency）電力：３０〜３００Ｗ
温度：２００〜３００℃
膜厚：１０〜１００ｎｍ
シリコン原料ガス（例えばＳｉＨ４）と窒素原料ガス（例えばＮ２）との流量比を制御することにより、所望のＳｉ／Ｎの窒化シリコン膜を形成することができる。また、総ガス流量に対するＨｅの流量を増加させると圧縮応力となり、Ｈｅの流量を減少させると引張応力となる。
図７（ｂ）に示すように、第１窒化シリコン膜３２上に、第２窒化シリコン膜３４を形成する。第２窒化シリコン膜３４は、第１窒化シリコン膜３２の段差の形状を反映した段差を有するように形成される。
第２窒化シリコン膜３４の成膜条件および好ましい成膜条件の範囲を以下の通りである。
「成膜条件」
成膜方法：プラズマＣＶＤ法
ガス：ＳｉＨ４、ＮＨ３、Ｎ２、Ｈｅ
ガス流量：ＳｉＨ４：５ｓｃｃｍ、ＮＨ３：１ｓｃｃｍ、Ｎ２：６００ｓｃｃｍ、Ｈｅ：５００ｓｃｃｍ
圧力：０．９Ｔｏｒｒ
ＲＦ（Radio Frequency）電力：５０Ｗ
温度：３００℃
膜厚：３５０ｎｍ
第２窒化シリコン膜３４の成膜条件は以下の範囲とすることができる。
ガス流量：ＳｉＨ４：３〜６０ｓｃｃｍ、ＮＨ３：０．５〜５ｓｃｃｍ、Ｎ２：１００〜２０００ｓｃｃｍ、Ｈｅ：０〜６００ｓｃｃｍ
圧力：０．２〜１．８Ｔｏｒｒ
ＲＦ（Radio Frequency）電力：３０〜３００Ｗ
温度：２００〜３００℃
膜厚：２００〜６００ｎｍ
窒素原料ガスとしてＮＨ３を添加することにより、窒化シリコン膜の応力を引張応力側にする効果がある。例えば、ＮＨ３の添加により、第２窒化シリコン膜３４の応力を微調整することができる。
例えば、第１窒化シリコン膜３２および第２窒化シリコン膜３４をプラズマ成長する際に、第１窒化シリコン膜３２の成長ガスの総流量に対するＨｅの流量を第２窒化シリコン膜３４の成長ガスの総流量に対するＨｅの流量に比べて大きくする。これにより、第１窒化シリコン膜３２を圧縮応力、第２窒化シリコン膜３４を引張応力とすることができる。
図７（ｃ）に示すように、第１窒化シリコン膜３２および第２窒化シリコン膜３４に開口を形成する。開口内において、ソース電極２２およびドレイン電極２４と電気的に接触するソース配線２６およびドレイン配線２８は、例えばＡｕメッキを用い形成する。以上により、図５の半導体装置が形成される。
図８は、実施例２に係る半導体装置を示す図である。図８に示すように、ゲート電極２０を覆うように、第２窒化シリコン膜上にソース配線２６と接続されたシールド電極２９（ソースウォール）が形成されている。シールド電極２９は、フィールドプレート（第２窒化シリコン膜上のゲート電極とドレイン電極との間に設けられるソース電極と同電位の金属層）でもよい。その他の構成は実施例１の図５と同じであり、説明を省略する。
実施例２によれば、第２窒化シリコン膜３４上にシールド電極２９等の金属層を形成する。この場合、窒化シリコン膜上にシールド電極２９等の金属層が形成されると、高温通電試験によりゲート電極２０から拡散したＮｉ等のゲート電極２０に含まれる金属が金属層に達し、ゲート電極２０と金属層とが短絡してしまう。よって、この場合、ゲート電極２０の近くに圧縮応力の第１窒化シリコン膜３２を設けることが好ましい。
実施例１および実施例２において、窒化物半導体層１１は、例えばＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＮおよびＡｌＩｎＧａＮの少なくとも一つの層を含めばよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１１ 窒化物半導体層
２０ ゲート電極
２２ ソース電極
２４ ドレイン電極
２９ シールド電極
３０ 絶縁膜
３２ 第１窒化シリコン膜
３４ 第２窒化シリコン膜

Claims (6)

  1. 基板上の窒化物半導体層上に形成されたゲート電極並びに前記ゲート電極を挟むソース電極およびドレイン電極と、
    前記ゲート電極および前記窒化物半導体層を覆ってなる窒素に対するシリコンの組成比が０．７５より大きく、前記基板を圧縮させる応力を有する第１窒化シリコン膜と、
    前記第１窒化シリコン膜上に形成された窒素に対するシリコンの組成比が０．７５より大きく、前記基板を引っ張らせる応力を有する第２窒化シリコン膜と、を有し、
    前記第１窒化シリコン膜および前記第２窒化シリコン膜の積層構造全体では前記基板を引っ張らせる応力を有してなることを特徴とする半導体装置。
  2. 前記ゲート電極は、ニッケルを含む部分を備え、前記ニッケルを含む部分が前記第１窒化シリコン膜によって覆われてなることを特徴とする請求項１記載の半導体装置。
  3. 前記第２窒化シリコン膜上に形成された金属層を有することを特徴とする請求項２記載の半導体装置
  4. 前記第１窒化シリコン膜および前記第２窒化シリコン膜の窒素に対するシリコンの組成比は、０．８以上であることを特徴とする請求項１記載の半導体装置。
  5. 窒化物半導体層上に窒素に対するシリコンの組成比が０．７５より大きい第１窒化シリコン膜を形成する工程と、
    前記第１窒化シリコン膜上に窒素に対するシリコンの組成比が０．７５より大きい第２窒化シリコン膜を形成する工程と、を具備し、
    前記第１窒化シリコン膜および前記第２窒化シリコン膜はプラズマ成長によって形成されたものであり、前記第１窒化シリコン膜の成長ガスの総流量に対するＨｅの流量は、前記第２窒化シリコン膜の成長ガスの総流量に対するＨｅの流量に比べて大きく、かつ前記第１窒化シリコン膜および前記第２窒化シリコン膜の積層構造全体では引っ張り応力を有することを特徴とする半導体装置の製造方法。
  6. 前記第２窒化シリコン膜を形成する工程は、窒素原料ガスにＮＨ ３ を添加する請求項５に記載の半導体装置の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6197344B2 (ja) * 2013-04-18 2017-09-20 住友電気工業株式会社 半導体装置
US9761438B1 (en) * 2014-05-08 2017-09-12 Hrl Laboratories, Llc Method for manufacturing a semiconductor structure having a passivated III-nitride layer
JP6258148B2 (ja) 2014-08-05 2018-01-10 株式会社東芝 半導体装置
CN105118785A (zh) * 2015-09-02 2015-12-02 深圳大学 一种氮化镓异质结场效应晶体管及其形成方法
CN105304722B (zh) * 2015-09-24 2018-09-04 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、显示基板、显示装置
JP6536318B2 (ja) * 2015-09-24 2019-07-03 三菱電機株式会社 半導体装置及びその製造方法
CN105470310A (zh) 2016-01-21 2016-04-06 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
DE102017127182A1 (de) * 2017-11-17 2019-05-23 Forschungsverbund Berlin E.V. Gate-Struktur und Verfahren zu deren Herstellung
CN111937125A (zh) * 2018-04-13 2020-11-13 三菱电机株式会社 场效应型晶体管
JP7139774B2 (ja) * 2018-08-16 2022-09-21 富士通株式会社 化合物半導体装置、化合物半導体装置の製造方法及び増幅器
US10707322B2 (en) * 2018-10-22 2020-07-07 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
JP7163806B2 (ja) * 2019-02-05 2022-11-01 富士通株式会社 化合物半導体装置、化合物半導体装置の製造方法及び増幅器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5041888A (en) * 1989-09-18 1991-08-20 General Electric Company Insulator structure for amorphous silicon thin-film transistors
JP5125512B2 (ja) * 2005-09-30 2013-01-23 日本電気株式会社 電界効果トランジスタ
KR20080008562A (ko) * 2006-07-20 2008-01-24 삼성전자주식회사 어레이 기판의 제조방법, 어레이 기판 및 이를 갖는표시장치
JP2008140854A (ja) * 2006-11-30 2008-06-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008305894A (ja) 2007-06-06 2008-12-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4719210B2 (ja) * 2007-12-28 2011-07-06 富士通株式会社 半導体装置及びその製造方法
JP5472293B2 (ja) * 2009-04-20 2014-04-16 富士通株式会社 化合物半導体装置及びその製造方法
JP5595685B2 (ja) * 2009-07-28 2014-09-24 パナソニック株式会社 半導体装置
JP5602450B2 (ja) * 2010-02-12 2014-10-08 三菱電機株式会社 薄膜トランジスタ、その製造方法、及び表示装置
JP5649347B2 (ja) * 2010-07-20 2015-01-07 住友電工デバイス・イノベーション株式会社 半導体装置
JP2012164869A (ja) * 2011-02-08 2012-08-30 Renesas Electronics Corp 半導体装置およびその製造方法
JP5776217B2 (ja) * 2011-02-24 2015-09-09 富士通株式会社 化合物半導体装置

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