JP5991609B2 - 半導体装置の製造方法 - Google Patents
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Description
通電時間:1000[時間]
温度:300[℃]
Vds:50[V]
Ids:(1/10)×Idmax[A]
なお、Vdsは通電するドレイン・ソース間電圧である。Idsは通電中に流れるドレイン・ソース間電流である。Idmaxは最大ドレイン電流である。
原料ガス流量:
SiH4:3〜50sccm
NH3:0〜5sccm
N2:200〜2000sccm
He又はAr:0〜900sccm
圧力:0.5〜1.8Torr
RF電力密度:0.05〜0.15W/cm2
12 バリア層
14 チャネル層
16 電子供給層
18 キャップ層
20 保護膜
22 ソース電極
24 ドレイン電極
28 ゲート電極
30 第1窒化シリコン膜
32 膜質が緻密な層
34 第2窒化シリコン膜
36 層間絶縁膜
38 ソース配線
40 ドレイン配線
42 ソースウォール
44a、44b フィールドプレート
Claims (5)
- 半導体層上にNi、Ti、Au、Al、Pd、Ta、及びWのうちの少なくとも1つを含む、電界効果型トランジスタのゲート電極を形成する工程と、
プラズマ化学気相成長法を用いて、前記ゲート電極を覆い、表面に前記ゲート電極の形状を反映した段差を有する第1窒化シリコン膜を成膜する工程と、
前記第1窒化シリコン膜を成膜した後、FTIR(フーリエ変換赤外分光)法でのSi−N結合の伸縮振動における波数が前記第1窒化シリコン膜よりも高い層が前記第1窒化シリコン膜に形成されるように、窒化シリコン膜が成膜されない条件の下、前記第1窒化シリコン膜に窒素を含むガスのプラズマを照射する工程と、
前記プラズマを照射した後、前記第1窒化シリコン膜上に、プラズマ化学気相成長法を用いて、表面に前記第1窒化シリコン膜の段差の形状を反映した段差を有する第2窒化シリコン膜を成膜する工程と、
前記第2窒化シリコン膜の段差を覆う位置に、前記ゲート電極に沿って設けられてなるフィールドプレートあるいは前記ゲート電極を覆って設けられてなるソースウォールを形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記第2窒化シリコン膜を成膜する前に、前記第1窒化シリコン膜を成膜する工程および前記第1窒化シリコン膜に前記プラズマを照射する工程を複数回実施することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第1窒化シリコン膜の成膜と、前記プラズマの照射と、前記第2窒化シリコン膜の成膜とを、プラズマ放電を中断することなく連続して行うことを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記プラズマの照射は、純度99.9%以上の窒素ガスのみを用い、あるいはアンモニアガスと窒素ガスとヘリウムガスまたはアルゴンガスとの混合ガスを用い、圧力が0.5Torr以上且つ1.8Torr以下、RF電力密度が0.05W/cm2以上且つ0.15W/cm2以下の条件で実施することを特徴とする請求項1から3のいずれか一項記載の半導体装置の製造方法。
- 前記ゲート電極は、Ni膜を含むことを特徴とする請求項1から4のいずれか一項記載の半導体装置の製造方法。
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